JP4624416B2

JP4624416B2 - 組合せ論理回路

Info

Publication number: JP4624416B2
Application number: JP2007523193A
Authority: JP
Inventors: ミハイ、アー．テー．サンドゥレーヌ; エドゥアルド、スティクフォールト
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2004-07-29
Filing date: 2005-07-18
Publication date: 2011-02-02
Anticipated expiration: 2025-07-18
Also published as: JP2008508769A; WO2006013492A1; CN1993889A; CN1993889B; US20070285119A1; EP1776761A1; US7872503B2

Description

本発明は、組合せ論理回路に関する。

論理回路は、様々な利用分野において、非常に大きな規模で用いられている。論理回路の開発における全体的な傾向は、そのスイッチング速度を増加し、かつその供給電圧を低下させて、チップ内の電力消失を適度に維持することである。さらに、信号に対する最大の出力スイングを得るために、差動ＩＮ差動ＯＵＴ（differential-in differential-out）回路の使用が、増加している。

上述の傾向に従って、電流制御ＣＭＯＳ回路が、導入されている。米国特許第６，４２４，１９４号は、従来のＣＭＯＳプロセス技術で製造された電流制御ＣＭＯＳロジックを使用する論理回路のファミリーを開示している。様々な論理回路が、インバータ／バッファ、レベルシフタ、ＮＡＮＤ、ＮＯＲ、ＸＯＲゲート等として実施されている。回路に、２つ以上の入力差動信号が供給されている場合、２入力の回路を考慮すると、正の供給端子Ｖ_ＤＤとグランドの間、例えば電流源レベル、第１の入力レベルおよび第２の入力レベルの３レベルのトランジスタがあることが認められる。重ね合わせ（stacking）のために、供給電圧は、Ｖ_ＧＳ＋２（Ｖ_ＧＳ−Ｖ_Ｔ）＋ΔＶより下に下げることができず、ここで、Ｖ_ＧＳは、ＣＭＯＳトランジスタの１つのゲート−ソース電圧、Ｖ_Ｔは、プロセスのしきい値電圧、ΔＶは、重ねられたトランジスタと正の供給端子の間に結合された抵抗器Ｒにおける電圧降下である。ダミートランジスタを、ゲートの一方の出力に設けて、両方の出力における負荷条件を一致させる。プロセス変動により、出力トランジスタのドレインにおける同相モード電圧レベルが異なることが認められ、これは、結果として追加的な雑音を生じ、最大出力スイングを限定する。

従って、本発明の目的は、大きな出力スイングを提供する組合せ論理回路を提供することである。この目的は、
第１の抵抗手段および第２の抵抗手段を介して供給端子に結合され、第１および第２の供給電流のそれぞれを受ける第１の論理ブロックと、
第１の抵抗手段および第２の抵抗手段を介して供給端子に結合され、第３および第４の供給電流のそれぞれを受ける第２の論理ブロックと、
第１の論理ブロックおよび第１の抵抗手段に結合された第１の出力端子と、
第２の論理ブロックおよび第２の抵抗手段に結合された第２の出力端子と、
第１の出力端子および／または第２の出力端子の少なくとも１つに結合され、第２の抵抗手段を通る第２の供給電流と実質的に等しい第１の抵抗手段を通る第１の供給電流を供給するための電流源と、
を備えるデバイスにおいて達成される。

第１の出力端子におけるＤＣレベルは、Ｖ_ＤＤ−Ｒ１×Ｉ１であり、第２の出力端子におけるＤＣレベルは、Ｖ_ＤＤ−Ｒ２×Ｉ２であることが認められる。第２の出力でのＤＣレベルに等しい第１の出力でのＤＣレベルを持ち、比較的大きな同相モード除去率を得ることが望ましい。電流源は、出力において同一のＤＣレベルを決定し、従って、回路の同相モード除去率を増加させる。直接の結果として、出力雑音が減少され、出力スイングが増加される。

本発明の一実施形態において、回路の第１の論理ブロックおよび第２の論理ブロックは、実質的に同等である。実質的に同一の回路が用いられた場合、設計プロセスに割り当てられる時間が、短縮される。さらに、第１および第２の抵抗手段は、好ましくは、抵抗の等しい抵抗器である。一実施形態において、各ブロックは、第２のトランジスタに並列に結合された第１のトランジスタを備え、各トランジスタは、第１のシングルエンド論理信号および第２のシングルエンド論理信号をそれぞれ受信し、前記トランジスタは、電流源および第３のトランジスタにさらに結合されており、第３のトランジスタは、ＤＣ信号によって制御されており、ＤＣ信号は、第１および第２のシングルエンド信号それぞれの論理ハイ電圧レベルおよび論理ロー電圧レベルの間の平均電圧レベルと実質的に等しい。２つの実質的に同一のブロックを持つことにより、回路の設計および実施が簡素化される。理想的には、出力信号は、回路の供給電圧の半分に集中され、出力信号は、この値と対称である。回路を得ることにおいて用いられる技術プロセスのために、センターラインは、もはや理想的なものではなく、出力スイングは減少される。回路の出力において最大のスイングを得るために、この出力に、回路のしきい値電圧として機能するＤＣ信号が印加され、ＤＣ信号は、入力信号のレベルに実質的に依存する。この適用においては、２つのトランジスタが、それぞれのドレインまたはコレクタを互いに結合されており、それぞれのソースまたはエミッタを互いに結合されている場合、これらのトランジスタは、並列に結合されているとみなす。

本発明の他の実施形態において、各論理ブロックは、差動信号の第１および第２の成分の組合せを受信し、第１および第２の成分は、互いに実質的に逆位相である。この実施形態は、差動入力信号が用いられる場合に特に適している。さらなる利点は、シングルエンド信号向けに適合されたブロック構造を、差動信号のために、なおも使用することができることである。

本発明の他の実施形態において、各論理ブロックは、第２の回路に結合された第１の回路を備え、各回路は、第２のトランジスタに並列に結合された第１のトランジスタを備え、前記トランジスタは、第３のトランジスタにさらに結合されており、前記トランジスタは、差動信号の第１および第２の成分のいくつかによって制御される。特定の実施において、回路は、差動ＸＯＲ論理関数を実施し、これは、データおよびクロック回復ブロックのそれぞれにおける高速通信ネットワークでの使用に特に適している。

実施形態は、ＭＯＳ技術であるがｎ型のチャンネルを使用する実施について言及しているが、発明的概念は、例えばＧａＡｓ、ＳｉＧｅなど、他の技術に準用してもよく、かつ／またはｐチャンネル型トランジスタ、ＰＮＰまたはＮＰＮトランジスタなどの他の種類のトランジスタを用いてもよい。その結果、端子ゲート、ソース、ドレインは、それぞれベース、エミッタおよびコレクタに対応する。

発明を実施するための形態

本発明の上述の特徴および利点ならびに他の特徴および利点は、添付の図面を参照して、以下の本発明の好適な実施形態の説明から明らかとされるであろう。

図１は、本発明に係る組合せ論理回路のブロック図を示している。回路は、第１の抵抗器Ｒ１および第２の抵抗器Ｒ２を介して供給端子Ｖ_ＤＤに結合され、それぞれの第１および第２の供給電流Ｉ１１，Ｉ１２を受ける第１の論理ブロックＢ１を備えている。回路は、第１の抵抗器Ｒ１および第２の抵抗器Ｒ２を介して供給端子Ｖ_ＤＤに結合され、それぞれの第３および第４の供給電流Ｉ２２，Ｉ２１を受ける第２の論理ブロックＢ２をさらに備えている。

第１の出力端子Ｑ−は、第１のブロックＢ１および第１の抵抗器Ｒ１に結合されている。第２の出力端子Ｑ＋は、第２の論理ブロックＢ２および第２の抵抗器Ｒ２に結合されている。第１の電流源Ｉ０が、第１の出力端子Ｑ−に結合され、第１の供給電流Ｉ１を、第１の抵抗器Ｒ１を通して供給し、第１の供給電流Ｉ１は、第２の抵抗器Ｒ２を通る第２の供給電流Ｉ２と実質的に等しい。第１の出力端子におけるＤＣレベルが、Ｖ_ＤＤ−Ｒ１×Ｉ１であり、第２の出力端子におけるＤＣレベルが、Ｖ_ＤＤ−Ｒ２×Ｉ２であることが認められる。比較的大きな同相モード除去率を得るために、第２の出力におけるＤＣレベルと等しい第１の出力におけるＤＣレベルを有することが望ましい。電流源は、出力における同一のＤＣレベルを決定し、従って、回路の同相モード除去率を高くする。直接の結果として、出力雑音が減少され、出力スイングが増加される。好ましくは、回路の第１の論理ブロックＢ１および第２の論理ブロックＢ２は、実質的に同一である。実質的に同一の回路が使用されると、設計プロセスに割り当てられる時間が短縮される。

図２は、本発明に係る論理ブロックの特定の実施を示している。各ブロックは、第２のトランジスタＭ２に並列に結合された、すなわち、それぞれのドレイン端子が互いに結合され、それぞれのソース端子が互いに接続されている、第１のトランジスタＭ１を備える。各トランジスタは、第１のシングルエンド論理信号Ａおよび第２のシングルエンド論理信号Ｂをそれぞれ受信する。シングルエンド信号は、差動信号と逆のものである。トランジスタは、第３のトランジスタＭ３にさらに結合されており、第３のトランジスタＭ３は、ＤＣ信号Ｖ_ＣＭによって制御される。ＤＣ信号Ｖ_ＣＭは、論理ハイ電圧レベルと論理ロー電圧レベルの間の平均電圧レベルと実質的に等しく、図９に示すような回路で生成することができる。

図９は、本発明に係る論理ブロックを制御するためのＤＣ信号を供給する回路を示している。回路は、トランジスタＭｉ１，Ｍｉ２の差動ペアを備え、各トランジスタは、ＭＯＳトランジスタが用いられる場合、ソース、ドレインおよびゲートを備える。トランジスタは、互いに実質的に同一であり、それぞれのドレインが、それぞれの実質的に同一の抵抗器ＲＬを介して、供給端子Ｖ_ＤＤに結合されている。理想的に、トランジスタのドレインのＤＣ電位が等しく、従って、２つの実質的に等しい同相モード抵抗器Ｒ_ＣＭ１，Ｒ_ＣＭ２の直列結合を通して、ＤＣ電流が流れない。トランジスタのゲートにおいて、差動信号Ｉｎ＋およびＩｎ−が印加される。整流（commutation）において、トランジスタのドレインがハイ状態にある、すなわちハイ電圧を供給する場合、他のトランジスタのドレインは、ロー状態にあり、すなわちロー電圧を供給する。その結果、電圧Ｖ_ＣＭは、ハイ電圧とロー電圧の間の平均電圧レベルを有する。実際には、同相モード抵抗器は、トランジスタのドレインに結合された抵抗器ＲＬの抵抗値よりも実質的に大きな抵抗値を有する。

図２に戻り、第１のトランジスタＭ１および第２のトランジスタＭ２は、それらのソースに結合された電流源Ｉ０用のスイッチとして機能する。使用においては、図２の回路は、電圧に結合され、電圧は、供給源Ｖ_ＤＤによって供給され、トランジスタのドレイン端子ＯＵＴ１およびＯＵＴ２は、抵抗器を介してそれらに結合されるであろう。異なる組合せ論理関数を、表１に示すように、２つの同一の構成要素（building block）を用いて実施してもよい。表１において、Ａ＋は、そのような論理信号を示し、Ａ−は、反転された論理信号を示す。表１の回路の実際の実施が、図３、図４および図５に示されている。

ハイ論理レベルに対応する電圧は、Ｖ_ＤＤ−Ｒ×Ｉ０であり、ロー論理レベルに対応する電圧は、Ｖ_ＤＤ−２×Ｒ×Ｉ０であることが認められる。よって、出力電圧スイングは、積Ｒ×Ｉ０によって決定される。より大きなスイングは、出力において、より低い同相モード電圧をもたらす。これは、低い供給電圧の要求に反する。約４００ｍＶｐｐ・・・６００ｍＶｐｐの差動論理スイングは、高速の適用、例えば高速シリアル通信に対して十分であろう。

表２において、Ｖ_ＣＭ１は、ブロックＢ１の制御電圧を示し、Ｖ_ＣＭ２は、ブロックＢ２の制御電圧を示す。関数の実際の実施が、図６および図７に示されている。

図８は、本発明に係る差動ＩＮ差動ＯＵＴ（differential-in differential-out）ＸＯＲ回路の実施形態を示している。回路は、図２に示される４つのブロックを備えることが認められる。第１の論理ブロックは、それぞれの電流源Ｉ０を有するトランジスタＭ１〜Ｍ６を備え、第２の論理ブロックは、それぞれの電流源Ｉ０を有するトランジスタＭ７〜Ｍ１２を備える。それぞれの電流源に結合された、ｉ＝１，４，７，１０であるトランジスタＭｉ，Ｍｉ＋１，Ｍｉ＋２を備える回路が、図２に示される回路と同一であることが、認められる。

本発明の保護の範囲は、ここに記載された実施形態に限定されないことに留意すべきである。本発明の保護の範囲は、特許請求の範囲における参照符号によっても限定されない。‘備える’という語は、特許請求の範囲において述べられる以外の要素を除外しない。要素の前に付く語‘１つの（ａ（ａｎ））’は、複数のこれらの要素を除外しない。本発明の手段を形成する部分は、専用のハードウェアの形態またはプログラムされたプロセッサの形態のどちらで実施してもよい。本発明は、それぞれの新規な特徴または特徴の組合せに存する。

図１は、本発明に係る組合せ論理回路のブロック図を示している。図２は、本発明に係る論理ブロックの特定の実施を示している。図３は、本発明に係る差動出力ＡＮＤ回路の実施形態を示している。図４は、本発明に係る差動出力ＯＲ回路の実施形態を示している。図５は、本発明に係る差動出力ＸＯＲ回路の実施形態を示している。図６は、本発明に係る差動ＩＮ差動ＯＵＴ（differential-in differential-out）ＡＮＤ回路の実施形態を示している。図７は、本発明に係る差動ＩＮ差動ＯＵＴＯＲ回路の実施形態を示している。図８は、本発明に係る差動ＩＮ差動ＯＵＴＸＯＲ回路の実施形態を示している。図９は、本発明に係る論理ブロックを制御するためのＤＣ信号を供給する回路を示している。

Claims

第１及び第２のトランジスタをそれぞれが備えている第１及び第２の論理ブロック（Ｂ１、Ｂ２）であって、前記第１及び第２のトランジスタは、ソース又はエミッタが互いに結合されており、ドレイン又はコレクタが互いに結合されており、前記第１及び第２のトランジスタ（Ｍ１、Ｍ２、Ｍ５、Ｍ６）のそれぞれは、それぞれのシングルエンド論理信号（Ａ、Ｂ）を受信するように結合されたゲート又はベースを有しており、当該第１及び第２の論理ブロックは、それぞれ、第３のトランジスタ（Ｍ３、Ｍ４）を備えており、前記第３のトランジスタは、当該ブロック（Ｂ１、Ｂ２）の前記第１及び第２のトランジスタ（Ｍ１、Ｍ２、Ｍ５、Ｍ６）のソース又はエミッタに結合するソース又はエミッタを有しており、ブロック電流源が前記トランジスタのソース又はエミッタに結合されている、第１及び第２の論理ブロックと、
第１の抵抗手段（Ｒ１）を介して供給端子（ＶＤＤ）に結合された前記第１の論理ブロック（Ｂ１）の前記第１及び第２のトランジスタのドレイン又はコレクタと、第２の抵抗手段（Ｒ２）を介して前記供給端子（ＶＤＤ）に結合された前記第１の論理ブロックの前記第３のトランジスタのドレイン又はコレクタと、
前記第１の抵抗手段（Ｒ１）又は前記第２の抵抗手段（Ｒ２）を介して前記供給端子（ＶＤＤ）に結合された前記第２の論理ブロック（Ｂ２）の前記第１及び第２のトランジスタ（Ｍ５、Ｍ６）のドレイン又はコレクタと、前記第２の抵抗手段（Ｒ２）を介して前記供給端子（ＶＤＤ）に結合された前記第２の論理ブロック（Ｂ２）の前記第３のトランジスタ（Ｍ４）のドレイン又はコレクタと、
前記第１の論理ブロック（Ｂ１）の前記第１及び第２のトランジスタ（Ｍ１、Ｍ２）の前記ドレイン又はコレクタに結合され、且つ、前記第１の抵抗手段（Ｒ１）に結合された第１の出力端子（Ｑ−）と、
前記第１及び第２の論理ブロック（Ｂ１、Ｂ２）の前記第３のトランジスタ（Ｍ３、Ｍ４）のドレイン又はコレクタに結合され、且つ、前記第２の抵抗手段（Ｒ２）に結合された第２の出力端子（Ｑ＋）と、
前記第１の出力端子（Ｑ−）と第２の出力端子（Ｑ＋）のうちの一方に結合され、前記ブロック電流源を通る第２の供給電流（Ｉ２）と実質的に等しい、第１の供給電流（Ｉ１）を供給するための第１の電流源（Ｉ０）と、
を備えることを特徴とする組合せ論理回路。
前記第２の論理ブロック（Ｂ２）の前記第１及び第２のトランジスタ（Ｍ５、Ｍ６）の前記ドレイン又はコレクタは、前記第１の抵抗手段（Ｒ１）及び前記第２の抵抗手段（Ｒ２）のうちの前記第１の電流源（Ｉ０）が結合されていない一方の抵抗手段を介して、前記供給端子（ＶＤＤ）に結合される、ことを特徴とする請求項１に記載の回路。
前記第１の論理ブロックおよび前記第２の論理ブロックは、実質的に同等である、ことを特徴とする請求項１又は請求項２に記載の回路。
前記第１の抵抗手段および前記第２の抵抗手段は、実質的に等しい抵抗を有する抵抗器である、ことを特徴とする請求項１乃至請求項３のいずれかに記載の回路。
各ブロックは、第２のトランジスタに並列に結合された第１のトランジスタを備え、各トランジスタは、第１のシングルエンド論理信号および第２のシングルエンド論理信号のそれぞれを受信し、前記トランジスタは、第３のトランジスタにさらに結合されており、前記第３のトランジスタは、ＤＣ信号によって制御されており、前記ＤＣ信号は、論理ハイ電圧レベルおよび論理ロー電圧レベルの間の平均電圧レベルと実質的に等しい、ことを特徴とする請求項３または請求項４に記載の回路。
前記トランジスタは、前記第１の電流源により供給される電流と実質的に等しい電流を供給する第２の電流源を介して供給を受ける、ことを特徴とする請求項５に記載の回路。
各論理ブロックは、差動信号の第１および第２の成分の組合せを受信し、前記第１および第２の成分は、互いに実質的に逆位相である、ことを特徴とする請求項１又は請求項２に記載の回路。
各論理ブロックは、第２の回路に結合された第１の回路を備え、各回路は、第２のトランジスタに並列に結合された第１のトランジスタを備え、前記トランジスタは、第３のトランジスタにさらに結合されており、前記トランジスタは、差動信号の第１および第２の成分のいくつかによって制御される、ことを特徴とする請求項６に記載の回路。