JP3725715B2 - クロック同期システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期して制御されるシステム、例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の半導体装置に適用されるクロック同期システムに係わり、特に、システムの種々の動作モードを指示する複数のコマンドを受けるコマンドレシーバに関する。
【０００２】
【従来の技術】
例えばシンクロナスＤＲＡＭのように、クロック信号に同期して制御されるシステムにおいては、ある動作モードを指定するために動作コマンドを必要とする。このコマンドは複数の信号を用いて構成され、これら信号のレベルの組み合わせにより複数のコマンドが表現される。
【０００３】
図４は、従来のコマンドレシーバの一例を示している。このコマンドレシーバはレシーバ回路１１−０、１１−１、１１−２、１１−３…により構成されている。各レシーバ回路１１−０、１１−１、１１−２、１１−３…にはコマンドを構成する信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２、／ＣＭＤ３…が供給される。各信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２、／ＣＭＤ３…は、例えばロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、アドレス／ＡＤである。各レシーバ回路１１−０、１１−１、１１−２、１１−３…はコマンドラッチ信号ＣＬにより同時に活性化されることにより、コマンドラッチ信号ＣＬの毎サイクル毎に信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２、／ＣＭＤ３…がレシーバ回路１１−０、１１−１、１１−２、１１−３…に取り込まれ、これらレシーバ回路１１−０、１１−１、１１−２、１１−３…から内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２、ＩＣＭＤ３…が出力される。これら内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２、ＩＣＭＤ３…は図示せぬデコード回路によりデコードされ、所定のコマンドが生成される。
【０００４】
図５は、従来のコマンド取り込み動作を示すタイミングチャートを示している。図４に示すような、複数の信号／ＣＭＤｉ（ｉ＝０、１、２…）をクロックサイクル毎に複数のレシーバ回路が受け、これら信号／ＣＭＤｉのレベルの組み合わせが所定のコマンドに対応している場合、コマンドを受信したとして、システムはそのコマンドに対応した動作モードとなる。しかし、コマンドに対応する信号／ＣＭＤｉはいつ変化するか分からないため、クロック信号ＣＬＫの毎サイクル毎にレシーバ回路を駆動するためのコマンドラッチ信号ＣＬを発生する必要がある。
【０００５】
図６は、図４に示すレシーバ回路（ＣＲＣＶ）１１−０、１１−１、１１−２、１１−３…の一例を示している。このレシーバ回路（ＣＲＣＶ）はレシーバ回路（ＲＣＶ）と、このレシーバ回路（ＲＣＶ）の出力端に接続されたフリップフロップ回路ＦＦとにより構成されている。レシーバ回路ＲＣＶの出力信号は後述するようにパルス状の信号である。この信号から安定したコマンドを生成するため、レシーバ回路ＲＣＶの出力端には、２つのＮＯＲ回路からなるフリップフロップ回路ＦＦが接続されている。
【０００６】
図７は図６の動作を示している。図７に示すように、このフリップフロップ回路ＦＦは、レシーバ回路ＲＣＶから出力されるパルス状の信号／Ｄ又はＤを保持し、内部信号ＩＣＭＤを発生する。この例の場合、フリップフロップ回路ＦＦは、出力信号／Ｄを受けて内部信号ＩＣＭＤを発生し、出力信号Ｄを受けるまでこの内部信号ＩＣＭＤの状態を保持している。このように、状態が保持された内部信号ＩＣＭＤを組み合わせて論理を取りコマンドを生成することにより、コマンドの状態が安定に保持される。このため、コマンドに対応したシステムの動作状態を特別な回路を用いることなく、安定に保持することができる。
【０００７】
図８は、図７に示すレシーバ回路ＲＣＶの一例を示している。このレシーバ回路ＲＣＶは、ＰチャネルＭＯＳトランジスタＰ１…Ｐ５とＮチャネルＭＯＳトランジスタＮ１…Ｎ７、及びインバータ回路Ｉ１、Ｉ２により構成されている。トランジスタＮ４のゲートにはコマンドを構成する信号／ＣＭＤが供給され、トランジスタＮ６のゲートには基準電圧Ｖｒｅｆが供給されている。さらに、コマンドラッチ信号ＣＬはトランジスタＮ３及びＰ３…Ｐ５のゲートに供給されている。
【０００８】
図９は、図８の動作を示すタイミングチャートであり、この図を参照して図８に示すレシーバ回路ＲＣＶの動作について説明する。図９に示すように、コマンドラッチ信号ＣＬがハイレベルとなると、トランジスタＮ３が活性化され、トランジスタＰ３…Ｐ５が非活性化される。これに伴いトランジスタＮ５、Ｎ７が活性化され、トランジスタＮ４のゲートに供給される信号／ＣＭＤとトランジスタＮ６のゲートに供給される基準電圧Ｖｒｅｆが取り込まれる。信号／ＣＭＤのレベルが基準電圧Ｖｒｅｆのレベルよりも高い場合、トランジスタＰ１とトランジスタＮ１の接続ノードｎ１がローレベルとなり、トランジスタＰ２とトランジスタＮ２の接続ノードｎ２がハイレベルとなる。接続ノードｎ１にはインバータ回路Ｉ１が接続され、接続ノードｎ２にはインバータ回路Ｉ２が接続されている。このため、インバータ回路Ｉ１の出力信号Ｄはハイレベルとなり、インバータ回路Ｉ２の出力信号／Ｄはローレベルとなる。
【０００９】
また、信号／ＣＭＤが基準電圧Ｖｒｅｆより低い場合は、接続ノードｎ１がハイレベル、接続ノードｎ２がローレベルとなり、出力信号Ｄはローレベル、出力信号／Ｄはハイレベルとなる。尚、コマンドラッチ信号ＣＬがローレベルの場合、トランジスタＰ３…Ｐ５が活性化され、接続ノードｎ１、ｎ２の両方がハイレベルとされる。このため、出力信号Ｄ、／Ｄはともにローレベルに保持される。
【００１０】
上記レシーバ回路ＲＣＶはコマンドラッチ信号ＣＬが活性化されたときのみ、信号／ＣＭＤのレベルを保持する。また、コマンドラッチ信号ＣＬが活性化されたとき、信号の状態を高速にセンスするため大きな電流が流れ、かなりの電力を消費する。
【００１１】
【発明が解決しようとする課題】
上記のように、図４に示す従来のコマンドレシーバはコマンドの状態が何時変化するか分からないため、クロック信号の毎サイクル毎に複数のレシーバ回路を活性化して信号をモニタしている。したがって、コマンドの数が増加し、コマンドを構成する信号が増加するに従い、同時に毎サイクル活性化するレシーバ回路の数が増加するため、これらレシーバ回路により消費される電力が増大する。また、回路動作の高速化に伴い、クロックサイクル時間が短くなると、単位時間当たりのサイクル数が増加するため、消費電力が一層増大する。さらに、高速に動作する全てのレシーバ回路のセットアップ時間、及びホールド時間が等しくなるよう正確に調整することは困難であり、信号の取り込みタイミングや保持時間にずれが生じた場合、誤ったコマンドを生成する虞を有している。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、消費電力の増大を防止することが可能であるとともに、複数の信号を確実にモニタすることが可能なクロック同期システムを提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明のクロック同期システムは、上記課題を解決するため、クロック信号に同期した第１の活性化信号を毎クロック生成する第１の活性化信号生成回路と、前記第１の活性化信号生成回路から供給される第１の活性化信号に応じて、入力信号の取り込みサイクルを指示する指示信号を受け、前記指示信号に対応した内部信号を生成する第１のレシーバ回路と、前記第１のレシーバ回路により生成された内部信号、及び前記クロック信号が供給され、前記内部信号が発生されている期間に前記クロック信号に同期した第２の活性化信号を生成する第２の活性化信号生成回路と、前記第２の活性化信号生成回路から出力された第２の活性化信号が供給され、前記第２の活性化信号に応じて前記入力信号を取り込む第２のレシーバ回路とを具備している。
【００１４】
また、本発明のクロック同期システムは、クロック信号に同期して動作するメモリ部と、クロック信号に同期した第１の活性化信号を毎クロック生成する第１の活性化信号生成回路と、前記第１の活性化信号生成回路から供給される第１の活性化信号に応じて、コマンドサイクルを指示する指示信号を受け、前記指示信号に対応した内部信号を生成する第１のレシーバ回路と、前記第１のレシーバ回路により生成された内部信号が発生されている期間に前記クロック信号に同期した第２の活性化信号を生成する第２の活性化信号生成回路と、前記第２の活性化信号生成回路から供給される第２の活性化信号に応じてコマンドを構成する複数の信号を取り込む複数の第２のレシーバ回路と、前記各第２のレシーバ回路から供給される前記信号をデコードしコマンドを生成するデコーダと、前記デコーダから供給されるコマンドに応じて前記メモリ部を制御する制御部とを具備している。
【００１５】
さらに、本発明のクロック同期システムは、クロック信号に同期して入力信号の取り込みサイクルを指示する指示信号を受け、前記指示信号が取り込まれるときに内部信号を出力する第１のレシーバ回路と、前記第１のレシーバ回路から供給される前記内部信号および前記クロック信号が供給され、前記内部信号に応じて活性化信号を生成する活性化信号生成回路と、前記活性化信号生成回路から供給される前記活性化信号に応じて前記入力信号を取り込む第２のレシーバ回路とを具備している。
【００１６】
前記第１の活性化信号生成回路は、信号の取り込みサイクルの直前のクロックサイクル内で第１の活性化信号を生成する。
【００１７】
前記第１の活性化信号生成回路は、クロックサイクルの後半で第１の活性化信号を生成する。
【００１８】
前記第１の活性化信号生成回路は、前記クロック信号を遅延する遅延回路により構成されている。
【００１９】
前記指示信号は、前記クロック信号の数サイクルの周期を有している。
【００２０】
前記第２の活性化信号は、前記第１の活性化信号と数クロック離れている。
【００２１】
前記入力信号は、データである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
図１は、本発明が適用される半導体装置、例えばシンクロナスＤＲＡＭの一例を示している。図１において、アドレス信号Ａｎ（ｎ＝１、２…）は図示せぬアドレスバッファ回路を介してロウアドレスバッファ２１、カラムアドレスバッファ２２に供給される。これらロウアドレスバッファ２１、カラムアドレスバッファ２２はメモリブロック２３に接続されている。このメモリブロック２３は複数のバンクＢＫを有し、各バンクはメモリセルアレイ２４、センスアンプ２５、カラムデコーダ２６、ローデコーダ２７を有している。このローデコーダ２７は前記ロウアドレスバッファ２１に接続され、このロウアドレスバッファ２１から供給されるロウアドレスに応じてワード線ＷＬを選択する。前記カラムデコーダ２６は前記カラムアドレスバッファ２２に接続され、このカラムアドレスバッファ２２から供給されるカラムアドレスに応じてビット線ＢＬを選択する。これらビット線ＢＬとワード線の交差部にメモリセルＭＣが配置されている。
【００２４】
前記センスアンプ２５には書き込みデータを保持する入力バッファ２８、読み出しデータを保持する出力バッファ２９が接続されている。これら入力バッファ２８、出力バッファ２９はこれらを切り換えるスイッチ制御回路３０を介して入出力パッド３１に接続されている。さらに、これら入力バッファ２８、出力バッファ２９、スイッチ制御回路３０は制御回路３２に接続されている。
この制御回路３２は、後述するラッチ回路３６から供給される動作モードを示す信号に応じてシンクロナスＤＲＡＭ全体の動作を制御する。
【００２５】
一方、コマンドを構成する複数の信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎはコマンドレシーバ３３に供給される。このコマンドレシーバ３３は詳細は後述する活性化信号生成回路３４から供給されるコマンドラッチ信号ＣＬ１に応じて前記複数の信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎを取り込み、これらの信号に対応した内部信号を生成する。これら内部信号はコマンドデコーダ３５に供給される。このコマンドデコーダ３５はこれら内部信号をデコードし、例えばバンクアクティブコマンド、データの読み出しコマンドや書き込みコマンド、レイテンシを切り替えるコマンド等を生成する。このコマンドデコーダ３５の出力信号はラッチ回路３６を介して前記制御回路３２に供給される。
【００２６】
図２は、前記コマンドレシーバ３３と活性化信号生成回路３４を具体的に示すものであり、図１と同一部分には同一符号を付す。
【００２７】
コマンドレシーバ３３は、複数のレシーバ回路３３−０、３３−１、３３−２…３３−ｎにより構成されている。これらレシーバ回路３３−０、３３−１、３３−２…３３−ｎは、図６に示す回路と同様である。但し、図２において、基準電圧Ｖｒｅｆは省略している。各レシーバ回路３３−０、３３−１、３３−２…３３−ｎに供給される信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎは、それぞれ例えばロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、一部のアドレス信号Ａｊである。これらレシーバ回路３３−０、３３−１、３３−２…３３−ｎは活性化信号生成回路３４から供給されるコマンドラッチ信号ＣＬ１により同時に活性化されることにより、信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎがレシーバ回路３３−０、３３−１、３３−２…３３−ｎに取り込まれる。これらレシーバ回路３３−０、３３−１、３３−２…３３−ｎは取り込まれた信号に対応して内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２…ＩＣＭＤｎを出力する。
【００２８】
活性化信号生成回路３４はレシーバ回路３４−１、遅延回路３４−２及びアンド回路３４−３により構成されている。レシーバ回路３４−１は、図６に示す回路と同様の構成である。但し、基準電圧Ｖｒｅｆは省略している。このレシーバ回路３４−１にはコマンドサイクルを指定するコマンドラッチイネーブル信号／ＣＬＥ、及び活性化信号ＣＬＫ１が供給されており、この活性化信号ＣＬＫ１に応じてコマンドラッチイネーブル信号／ＣＬＥを取り込む。このコマンドラッチイネーブル信号／ＣＬＥはコマンドの取り込みタイミングを指示する信号であり、例えばこのコマンドラッチイネーブル信号／ＣＬＥの次のサイクルがコマンドを構成する信号であることを指示する。前記レシーバ回路３４−１はコマンドラッチイネーブル信号／ＣＬＥを取り込み、出力端から内部信号ＩＣＬＥを出力する。このレシーバ回路３４−１から出力される内部信号ＩＣＬＥはクロック信号ＣＬＫとともにアンド回路３４−３に供給される。このアンド回路３４−３は内部信号ＩＣＬＥとクロック信号ＣＬＫからコマンドラッチ信号ＣＬ１を生成する。このコマンドラッチ信号ＣＬ１はレシーバ回路３３−０、３３−１、３３−２…３３−ｎに供給される。
【００２９】
次に、図３を参照して、図２の具体的な動作について説明する。図３に示すように、前記コマンドラッチイネーブル信号／ＣＬＥはコマンドを取り込むためのコマンドサイクルの直前でローレベルとなる。このローレベルのコマンドラッチイネーブル信号／ＣＬＥは遅延回路３４−２から出力される活性化信号ＣＬＫ１に応じてレシーバ回路３４−１に取り込まれ、このレシーバ回路３４−１はコマンドサイクルを示す内部信号ＩＣＬＥを出力する。前記コマンドラッチイネーブル信号／ＣＬＥは、例えば図示せぬコントローラにより発生される信号であり、このコマンドラッチイネーブル信号／ＣＬＥは、レシーバ回路３４−１の入力端に外部信号として供給される。
【００３０】
上記レシーバ回路３４−１は、コマンドレシーバ３３により何時変化するか分からない信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎを取り込むため、１つのコマンドラッチイネーブル信号／ＣＬＥの変化を検出している。
このため、レシーバ回路３４−１を駆動する活性化信号ＣＬＫ１は、図３に示すように、クロック信号ＣＬＫの毎サイクル毎に発生される必要がある。この実施例では、前記遅延回路３４−２によりクロック信号ＣＬＫの位相を例えば２７０度遅延して活性化信号ＣＬＫ１を生成している。この理由は、コマンドサイクルの前のクロックサイクルの後半、すなわちコマンドサイクルの半周期前で、ローレベルとなるコマンドラッチイネーブル信号／ＣＬＥを確実に取り込むため、コマンドラッチイネーブル信号／ＣＬＥの状態保持期間の中間でレシーバ回路３４−１を活性化させる必要があるからである。
【００３１】
前記活性化信号ＣＬＫ１を生成する回路は遅延回路に限定されるものではなく、信号の位相を変化することが可能なＰＬＬ（Phase Locked Loop）回路等の同期回路を適用することがきる。
【００３２】
また、コマンドラッチイネーブル信号／ＣＬＥの出力タイミングやレシーバ回路３４−１を活性化するタイミングはこの実施例に限定されるものではなく、コマンドによって駆動されるシステムに最適なタイミングを設定すればよい。すなわち、この実施例では、活性化信号ＣＬＫ１をクロック信号ＣＬＫから２７０度遅延させて発生しているが、これに限定されるものではなく、システムに最適なタイミングを設定すればよい。
【００３３】
上記遅延回路３４−２から出力される活性化信号ＣＬＫ１のタイミングによりレシーバ回路３４−１に取り込まれたコマンドラッチイネーブル信号／ＣＬＥは、１クロックサイクルの間保持される。これはコマンドラッチイネーブル信号／ＣＬＥの状態が毎サイクルモニタされるからである。
【００３４】
図３は、コマンドラッチイネーブル信号／ＣＬＥが取り込まれ、内部信号ＩＣＬＥが保持された状態を示している。この内部信号ＩＣＬＥがハイレベルとなっているサイクルがコマンドサイクルであり、このコマンドサイクル内におけるクロック信号ＣＬＫの立ち上がりでコマンドを構成する複数の信号の状態が取り込まれる。すなわち、レシーバ回路３４−１から出力される内部信号ＩＣＬＥはクロック信号ＣＬＫとともに前記アンド回路３４−３に供給され、このアンド回路３４−３の出力端からコマンドラッチ信号ＣＬ１が出力される。
このコマンドラッチ信号ＣＬ１は、前記レシーバ回路３３−０、３３−１、３３−２…３３−ｎに供給される。このコマンドラッチ信号ＣＬ１は、図３に実線で示すように、コマンドサイクル内でのみ発生され、他の期間では発生されない。レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンドラッチ信号ＣＬ１により活性化され、コマンドを構成する信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎを取り込む。すなわち、レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンドサイクルにおいて、コマンドラッチ信号ＣＬ１が発生された期間のみ活性化され、取り込んだ信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎに応じて内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２…ＩＣＭＤｎを出力する。
【００３５】
上記実施例によれば、レシーバ回路３４−１のみが、クロック信号に同期した活性化信号ＣＬＫ１により毎クロック毎に活性化され、レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンド期間にのみ活性化され、毎クロック毎に活性化されない。このため、常に動作しているのはレシーバ回路３４−１のみであり、レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンド期間以外は非活性とされているため、消費電力を従来に比べて大幅に削減することができる。
【００３６】
また、コマンドを構成する信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎは、コマンドラッチイネーブル信号／ＣＬＥで指定されたコマンドサイクルの先頭のみで状態が確定していればよく、高速なクロック信号に同期して確定させる必要がない。高速なクロック信号に同期してコマンドを構成する複数の信号を同時に確定させることは困難であるが、この実施例の場合、クロック信号より遅いタイミングで生成されるコマンドラッチイネーブル信号／ＣＬＥに同期してコマンドを構成する複数の信号を確定させればよいため、容易にこれらの信号を生成することができる。
【００３７】
さらに、レシーバ回路３３−０、３３−１、３３−２…３３−ｎも高速なクロック信号により毎クロック毎に活性化されないため、信号の取り込みタイミングや保持時間にずれが生じにくく、誤ったコマンドを生成する確率を低くすることができる。すなわち、高速なクロック信号によりレシーバ回路３３−０、３３−１、３３−２…３３−ｎを毎クロック毎に活性化した場合、各レシーバ回路３３−０、３３−１、３３−２…３３−ｎの内部接続ノードの電位が十分にリセットされないことがあり、信号の取り込みタイミングや保持時間にずれが生じることがある。しかし、この実施例の場合、コマンドラッチ信号ＣＬ１が供給された場合にのみレシーバ回路３３−０、３３−１、３３−２…３３−ｎが活性化され、毎クロック毎に活性化されないため、内部接続ノードの電位を十分にリセットすることができ、信号の取り込みタイミングや保持時間を揃えることができる。したがって、誤ったコマンドを生成する確率を低下できる。
【００３８】
尚、上記実施例は、本発明をシンクロナスＤＲＡＭに適用した場合について説明したが、これに限定されるものではなく、クロック信号に同期して信号を取り込む例えばアドレスラッチ回路や、コマンドをクロック信号に同期して受けるシステム等に適用できる。
【００３９】
さらに、本発明は、コマンドだけでなく、コマンドに応じてクロック信号に同期して取り込まれるデータ自体のレシーバ回路にも適用可能である。
【００４０】
また、上記実施例は、クロック信号の１サイクルで、コマンドを構成する信号を全て取り込んでいるが、本発明を例えばランバス（Rambus）準拠のＤＲＡＭのように、例えばクロック信号の１サイクルでコマンドを構成する信号の全てを取り込まず、複数サイクルでコマンドを構成する信号を取り込むシステムに適用することも可能である。この場合、例えば図３に破線で示すように、コマンドラッチイネーブル信号／ＣＬＥを複数クロック分ローレベルに保持すればよい。
【００４１】
さらに、上記実施例では、コマンドラッチイネーブル信号／ＣＬＥの直後にコマンドラッチ信号ＣＬ１を発生しているが、これに限定されるものではなく、コマンドラッチイネーブル信号／ＣＬＥとコマンドを構成する信号との関係が明確であれば、図３に破線で示すように、コマンドラッチイネーブル信号／ＣＬＥから数サイクル後でコマンドラッチ信号ＣＬ１を発生してもよい。
【００４２】
また、レシーバ回路３３−０、３３−１、３３−２…３３−ｎ、３４−１は、図６に記載された回路構成に限定されるものではなく、他の構成とすることも可能である。
【００４３】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】
以上、詳述したように本発明によれば、消費電力の増大を防止することが可能であるとともに、複数の信号を確実にモニタすることが可能なクロック同期システムを提供できる。
【図面の簡単な説明】
【図１】本発明が適用される半導体記憶装置を概略的に示す構成図。
【図２】本発明の一実施例を示す回路構成図。
【図３】図２の動作を示すタイミングチャート。
【図４】従来のコマンドレシーバの一例を示す構成図。
【図５】従来のコマンド取り込み動作を示すタイミングチャート。
【図６】図４に示すレシーバ回路ＣＲＣＶの一例を示す回路図。
【図７】図６の動作を示すタイミングチャート。
【図８】図６に示すレシーバ回路ＲＣＶの一例を示す回路図。
【図９】図８の動作を示すタイミングチャート。
【符号の説明】
３３…コマンドレシーバ、
３５…コマンドデコーダ、
３４…活性化信号生成回路、
３３−０、３３−１、３３−２…３３−ｎ…レシーバ回路、
３４−１…レシーバ回路、
３４−２…遅延回路、
３４−３…アンド回路、
／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎ…信号、
／ＣＬＥ…指示信号、
ＣＬＫ１…活性化信号、
ＣＬ１…コマンドラッチ信号。
【発明の属する技術分野】
本発明は、クロック信号に同期して制御されるシステム、例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の半導体装置に適用されるクロック同期システムに係わり、特に、システムの種々の動作モードを指示する複数のコマンドを受けるコマンドレシーバに関する。
【０００２】
【従来の技術】
例えばシンクロナスＤＲＡＭのように、クロック信号に同期して制御されるシステムにおいては、ある動作モードを指定するために動作コマンドを必要とする。このコマンドは複数の信号を用いて構成され、これら信号のレベルの組み合わせにより複数のコマンドが表現される。
【０００３】
図４は、従来のコマンドレシーバの一例を示している。このコマンドレシーバはレシーバ回路１１−０、１１−１、１１−２、１１−３…により構成されている。各レシーバ回路１１−０、１１−１、１１−２、１１−３…にはコマンドを構成する信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２、／ＣＭＤ３…が供給される。各信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２、／ＣＭＤ３…は、例えばロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、アドレス／ＡＤである。各レシーバ回路１１−０、１１−１、１１−２、１１−３…はコマンドラッチ信号ＣＬにより同時に活性化されることにより、コマンドラッチ信号ＣＬの毎サイクル毎に信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２、／ＣＭＤ３…がレシーバ回路１１−０、１１−１、１１−２、１１−３…に取り込まれ、これらレシーバ回路１１−０、１１−１、１１−２、１１−３…から内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２、ＩＣＭＤ３…が出力される。これら内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２、ＩＣＭＤ３…は図示せぬデコード回路によりデコードされ、所定のコマンドが生成される。
【０００４】
図５は、従来のコマンド取り込み動作を示すタイミングチャートを示している。図４に示すような、複数の信号／ＣＭＤｉ（ｉ＝０、１、２…）をクロックサイクル毎に複数のレシーバ回路が受け、これら信号／ＣＭＤｉのレベルの組み合わせが所定のコマンドに対応している場合、コマンドを受信したとして、システムはそのコマンドに対応した動作モードとなる。しかし、コマンドに対応する信号／ＣＭＤｉはいつ変化するか分からないため、クロック信号ＣＬＫの毎サイクル毎にレシーバ回路を駆動するためのコマンドラッチ信号ＣＬを発生する必要がある。
【０００５】
図６は、図４に示すレシーバ回路（ＣＲＣＶ）１１−０、１１−１、１１−２、１１−３…の一例を示している。このレシーバ回路（ＣＲＣＶ）はレシーバ回路（ＲＣＶ）と、このレシーバ回路（ＲＣＶ）の出力端に接続されたフリップフロップ回路ＦＦとにより構成されている。レシーバ回路ＲＣＶの出力信号は後述するようにパルス状の信号である。この信号から安定したコマンドを生成するため、レシーバ回路ＲＣＶの出力端には、２つのＮＯＲ回路からなるフリップフロップ回路ＦＦが接続されている。
【０００６】
図７は図６の動作を示している。図７に示すように、このフリップフロップ回路ＦＦは、レシーバ回路ＲＣＶから出力されるパルス状の信号／Ｄ又はＤを保持し、内部信号ＩＣＭＤを発生する。この例の場合、フリップフロップ回路ＦＦは、出力信号／Ｄを受けて内部信号ＩＣＭＤを発生し、出力信号Ｄを受けるまでこの内部信号ＩＣＭＤの状態を保持している。このように、状態が保持された内部信号ＩＣＭＤを組み合わせて論理を取りコマンドを生成することにより、コマンドの状態が安定に保持される。このため、コマンドに対応したシステムの動作状態を特別な回路を用いることなく、安定に保持することができる。
【０００７】
図８は、図７に示すレシーバ回路ＲＣＶの一例を示している。このレシーバ回路ＲＣＶは、ＰチャネルＭＯＳトランジスタＰ１…Ｐ５とＮチャネルＭＯＳトランジスタＮ１…Ｎ７、及びインバータ回路Ｉ１、Ｉ２により構成されている。トランジスタＮ４のゲートにはコマンドを構成する信号／ＣＭＤが供給され、トランジスタＮ６のゲートには基準電圧Ｖｒｅｆが供給されている。さらに、コマンドラッチ信号ＣＬはトランジスタＮ３及びＰ３…Ｐ５のゲートに供給されている。
【０００８】
図９は、図８の動作を示すタイミングチャートであり、この図を参照して図８に示すレシーバ回路ＲＣＶの動作について説明する。図９に示すように、コマンドラッチ信号ＣＬがハイレベルとなると、トランジスタＮ３が活性化され、トランジスタＰ３…Ｐ５が非活性化される。これに伴いトランジスタＮ５、Ｎ７が活性化され、トランジスタＮ４のゲートに供給される信号／ＣＭＤとトランジスタＮ６のゲートに供給される基準電圧Ｖｒｅｆが取り込まれる。信号／ＣＭＤのレベルが基準電圧Ｖｒｅｆのレベルよりも高い場合、トランジスタＰ１とトランジスタＮ１の接続ノードｎ１がローレベルとなり、トランジスタＰ２とトランジスタＮ２の接続ノードｎ２がハイレベルとなる。接続ノードｎ１にはインバータ回路Ｉ１が接続され、接続ノードｎ２にはインバータ回路Ｉ２が接続されている。このため、インバータ回路Ｉ１の出力信号Ｄはハイレベルとなり、インバータ回路Ｉ２の出力信号／Ｄはローレベルとなる。
【０００９】
また、信号／ＣＭＤが基準電圧Ｖｒｅｆより低い場合は、接続ノードｎ１がハイレベル、接続ノードｎ２がローレベルとなり、出力信号Ｄはローレベル、出力信号／Ｄはハイレベルとなる。尚、コマンドラッチ信号ＣＬがローレベルの場合、トランジスタＰ３…Ｐ５が活性化され、接続ノードｎ１、ｎ２の両方がハイレベルとされる。このため、出力信号Ｄ、／Ｄはともにローレベルに保持される。
【００１０】
上記レシーバ回路ＲＣＶはコマンドラッチ信号ＣＬが活性化されたときのみ、信号／ＣＭＤのレベルを保持する。また、コマンドラッチ信号ＣＬが活性化されたとき、信号の状態を高速にセンスするため大きな電流が流れ、かなりの電力を消費する。
【００１１】
【発明が解決しようとする課題】
上記のように、図４に示す従来のコマンドレシーバはコマンドの状態が何時変化するか分からないため、クロック信号の毎サイクル毎に複数のレシーバ回路を活性化して信号をモニタしている。したがって、コマンドの数が増加し、コマンドを構成する信号が増加するに従い、同時に毎サイクル活性化するレシーバ回路の数が増加するため、これらレシーバ回路により消費される電力が増大する。また、回路動作の高速化に伴い、クロックサイクル時間が短くなると、単位時間当たりのサイクル数が増加するため、消費電力が一層増大する。さらに、高速に動作する全てのレシーバ回路のセットアップ時間、及びホールド時間が等しくなるよう正確に調整することは困難であり、信号の取り込みタイミングや保持時間にずれが生じた場合、誤ったコマンドを生成する虞を有している。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、消費電力の増大を防止することが可能であるとともに、複数の信号を確実にモニタすることが可能なクロック同期システムを提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明のクロック同期システムは、上記課題を解決するため、クロック信号に同期した第１の活性化信号を毎クロック生成する第１の活性化信号生成回路と、前記第１の活性化信号生成回路から供給される第１の活性化信号に応じて、入力信号の取り込みサイクルを指示する指示信号を受け、前記指示信号に対応した内部信号を生成する第１のレシーバ回路と、前記第１のレシーバ回路により生成された内部信号、及び前記クロック信号が供給され、前記内部信号が発生されている期間に前記クロック信号に同期した第２の活性化信号を生成する第２の活性化信号生成回路と、前記第２の活性化信号生成回路から出力された第２の活性化信号が供給され、前記第２の活性化信号に応じて前記入力信号を取り込む第２のレシーバ回路とを具備している。
【００１４】
また、本発明のクロック同期システムは、クロック信号に同期して動作するメモリ部と、クロック信号に同期した第１の活性化信号を毎クロック生成する第１の活性化信号生成回路と、前記第１の活性化信号生成回路から供給される第１の活性化信号に応じて、コマンドサイクルを指示する指示信号を受け、前記指示信号に対応した内部信号を生成する第１のレシーバ回路と、前記第１のレシーバ回路により生成された内部信号が発生されている期間に前記クロック信号に同期した第２の活性化信号を生成する第２の活性化信号生成回路と、前記第２の活性化信号生成回路から供給される第２の活性化信号に応じてコマンドを構成する複数の信号を取り込む複数の第２のレシーバ回路と、前記各第２のレシーバ回路から供給される前記信号をデコードしコマンドを生成するデコーダと、前記デコーダから供給されるコマンドに応じて前記メモリ部を制御する制御部とを具備している。
【００１５】
さらに、本発明のクロック同期システムは、クロック信号に同期して入力信号の取り込みサイクルを指示する指示信号を受け、前記指示信号が取り込まれるときに内部信号を出力する第１のレシーバ回路と、前記第１のレシーバ回路から供給される前記内部信号および前記クロック信号が供給され、前記内部信号に応じて活性化信号を生成する活性化信号生成回路と、前記活性化信号生成回路から供給される前記活性化信号に応じて前記入力信号を取り込む第２のレシーバ回路とを具備している。
【００１６】
前記第１の活性化信号生成回路は、信号の取り込みサイクルの直前のクロックサイクル内で第１の活性化信号を生成する。
【００１７】
前記第１の活性化信号生成回路は、クロックサイクルの後半で第１の活性化信号を生成する。
【００１８】
前記第１の活性化信号生成回路は、前記クロック信号を遅延する遅延回路により構成されている。
【００１９】
前記指示信号は、前記クロック信号の数サイクルの周期を有している。
【００２０】
前記第２の活性化信号は、前記第１の活性化信号と数クロック離れている。
【００２１】
前記入力信号は、データである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
図１は、本発明が適用される半導体装置、例えばシンクロナスＤＲＡＭの一例を示している。図１において、アドレス信号Ａｎ（ｎ＝１、２…）は図示せぬアドレスバッファ回路を介してロウアドレスバッファ２１、カラムアドレスバッファ２２に供給される。これらロウアドレスバッファ２１、カラムアドレスバッファ２２はメモリブロック２３に接続されている。このメモリブロック２３は複数のバンクＢＫを有し、各バンクはメモリセルアレイ２４、センスアンプ２５、カラムデコーダ２６、ローデコーダ２７を有している。このローデコーダ２７は前記ロウアドレスバッファ２１に接続され、このロウアドレスバッファ２１から供給されるロウアドレスに応じてワード線ＷＬを選択する。前記カラムデコーダ２６は前記カラムアドレスバッファ２２に接続され、このカラムアドレスバッファ２２から供給されるカラムアドレスに応じてビット線ＢＬを選択する。これらビット線ＢＬとワード線の交差部にメモリセルＭＣが配置されている。
【００２４】
前記センスアンプ２５には書き込みデータを保持する入力バッファ２８、読み出しデータを保持する出力バッファ２９が接続されている。これら入力バッファ２８、出力バッファ２９はこれらを切り換えるスイッチ制御回路３０を介して入出力パッド３１に接続されている。さらに、これら入力バッファ２８、出力バッファ２９、スイッチ制御回路３０は制御回路３２に接続されている。
この制御回路３２は、後述するラッチ回路３６から供給される動作モードを示す信号に応じてシンクロナスＤＲＡＭ全体の動作を制御する。
【００２５】
一方、コマンドを構成する複数の信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎはコマンドレシーバ３３に供給される。このコマンドレシーバ３３は詳細は後述する活性化信号生成回路３４から供給されるコマンドラッチ信号ＣＬ１に応じて前記複数の信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎを取り込み、これらの信号に対応した内部信号を生成する。これら内部信号はコマンドデコーダ３５に供給される。このコマンドデコーダ３５はこれら内部信号をデコードし、例えばバンクアクティブコマンド、データの読み出しコマンドや書き込みコマンド、レイテンシを切り替えるコマンド等を生成する。このコマンドデコーダ３５の出力信号はラッチ回路３６を介して前記制御回路３２に供給される。
【００２６】
図２は、前記コマンドレシーバ３３と活性化信号生成回路３４を具体的に示すものであり、図１と同一部分には同一符号を付す。
【００２７】
コマンドレシーバ３３は、複数のレシーバ回路３３−０、３３−１、３３−２…３３−ｎにより構成されている。これらレシーバ回路３３−０、３３−１、３３−２…３３−ｎは、図６に示す回路と同様である。但し、図２において、基準電圧Ｖｒｅｆは省略している。各レシーバ回路３３−０、３３−１、３３−２…３３−ｎに供給される信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎは、それぞれ例えばロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、一部のアドレス信号Ａｊである。これらレシーバ回路３３−０、３３−１、３３−２…３３−ｎは活性化信号生成回路３４から供給されるコマンドラッチ信号ＣＬ１により同時に活性化されることにより、信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎがレシーバ回路３３−０、３３−１、３３−２…３３−ｎに取り込まれる。これらレシーバ回路３３−０、３３−１、３３−２…３３−ｎは取り込まれた信号に対応して内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２…ＩＣＭＤｎを出力する。
【００２８】
活性化信号生成回路３４はレシーバ回路３４−１、遅延回路３４−２及びアンド回路３４−３により構成されている。レシーバ回路３４−１は、図６に示す回路と同様の構成である。但し、基準電圧Ｖｒｅｆは省略している。このレシーバ回路３４−１にはコマンドサイクルを指定するコマンドラッチイネーブル信号／ＣＬＥ、及び活性化信号ＣＬＫ１が供給されており、この活性化信号ＣＬＫ１に応じてコマンドラッチイネーブル信号／ＣＬＥを取り込む。このコマンドラッチイネーブル信号／ＣＬＥはコマンドの取り込みタイミングを指示する信号であり、例えばこのコマンドラッチイネーブル信号／ＣＬＥの次のサイクルがコマンドを構成する信号であることを指示する。前記レシーバ回路３４−１はコマンドラッチイネーブル信号／ＣＬＥを取り込み、出力端から内部信号ＩＣＬＥを出力する。このレシーバ回路３４−１から出力される内部信号ＩＣＬＥはクロック信号ＣＬＫとともにアンド回路３４−３に供給される。このアンド回路３４−３は内部信号ＩＣＬＥとクロック信号ＣＬＫからコマンドラッチ信号ＣＬ１を生成する。このコマンドラッチ信号ＣＬ１はレシーバ回路３３−０、３３−１、３３−２…３３−ｎに供給される。
【００２９】
次に、図３を参照して、図２の具体的な動作について説明する。図３に示すように、前記コマンドラッチイネーブル信号／ＣＬＥはコマンドを取り込むためのコマンドサイクルの直前でローレベルとなる。このローレベルのコマンドラッチイネーブル信号／ＣＬＥは遅延回路３４−２から出力される活性化信号ＣＬＫ１に応じてレシーバ回路３４−１に取り込まれ、このレシーバ回路３４−１はコマンドサイクルを示す内部信号ＩＣＬＥを出力する。前記コマンドラッチイネーブル信号／ＣＬＥは、例えば図示せぬコントローラにより発生される信号であり、このコマンドラッチイネーブル信号／ＣＬＥは、レシーバ回路３４−１の入力端に外部信号として供給される。
【００３０】
上記レシーバ回路３４−１は、コマンドレシーバ３３により何時変化するか分からない信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎを取り込むため、１つのコマンドラッチイネーブル信号／ＣＬＥの変化を検出している。
このため、レシーバ回路３４−１を駆動する活性化信号ＣＬＫ１は、図３に示すように、クロック信号ＣＬＫの毎サイクル毎に発生される必要がある。この実施例では、前記遅延回路３４−２によりクロック信号ＣＬＫの位相を例えば２７０度遅延して活性化信号ＣＬＫ１を生成している。この理由は、コマンドサイクルの前のクロックサイクルの後半、すなわちコマンドサイクルの半周期前で、ローレベルとなるコマンドラッチイネーブル信号／ＣＬＥを確実に取り込むため、コマンドラッチイネーブル信号／ＣＬＥの状態保持期間の中間でレシーバ回路３４−１を活性化させる必要があるからである。
【００３１】
前記活性化信号ＣＬＫ１を生成する回路は遅延回路に限定されるものではなく、信号の位相を変化することが可能なＰＬＬ（Phase Locked Loop）回路等の同期回路を適用することがきる。
【００３２】
また、コマンドラッチイネーブル信号／ＣＬＥの出力タイミングやレシーバ回路３４−１を活性化するタイミングはこの実施例に限定されるものではなく、コマンドによって駆動されるシステムに最適なタイミングを設定すればよい。すなわち、この実施例では、活性化信号ＣＬＫ１をクロック信号ＣＬＫから２７０度遅延させて発生しているが、これに限定されるものではなく、システムに最適なタイミングを設定すればよい。
【００３３】
上記遅延回路３４−２から出力される活性化信号ＣＬＫ１のタイミングによりレシーバ回路３４−１に取り込まれたコマンドラッチイネーブル信号／ＣＬＥは、１クロックサイクルの間保持される。これはコマンドラッチイネーブル信号／ＣＬＥの状態が毎サイクルモニタされるからである。
【００３４】
図３は、コマンドラッチイネーブル信号／ＣＬＥが取り込まれ、内部信号ＩＣＬＥが保持された状態を示している。この内部信号ＩＣＬＥがハイレベルとなっているサイクルがコマンドサイクルであり、このコマンドサイクル内におけるクロック信号ＣＬＫの立ち上がりでコマンドを構成する複数の信号の状態が取り込まれる。すなわち、レシーバ回路３４−１から出力される内部信号ＩＣＬＥはクロック信号ＣＬＫとともに前記アンド回路３４−３に供給され、このアンド回路３４−３の出力端からコマンドラッチ信号ＣＬ１が出力される。
このコマンドラッチ信号ＣＬ１は、前記レシーバ回路３３−０、３３−１、３３−２…３３−ｎに供給される。このコマンドラッチ信号ＣＬ１は、図３に実線で示すように、コマンドサイクル内でのみ発生され、他の期間では発生されない。レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンドラッチ信号ＣＬ１により活性化され、コマンドを構成する信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎを取り込む。すなわち、レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンドサイクルにおいて、コマンドラッチ信号ＣＬ１が発生された期間のみ活性化され、取り込んだ信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎに応じて内部信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２…ＩＣＭＤｎを出力する。
【００３５】
上記実施例によれば、レシーバ回路３４−１のみが、クロック信号に同期した活性化信号ＣＬＫ１により毎クロック毎に活性化され、レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンド期間にのみ活性化され、毎クロック毎に活性化されない。このため、常に動作しているのはレシーバ回路３４−１のみであり、レシーバ回路３３−０、３３−１、３３−２…３３−ｎはコマンド期間以外は非活性とされているため、消費電力を従来に比べて大幅に削減することができる。
【００３６】
また、コマンドを構成する信号／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎは、コマンドラッチイネーブル信号／ＣＬＥで指定されたコマンドサイクルの先頭のみで状態が確定していればよく、高速なクロック信号に同期して確定させる必要がない。高速なクロック信号に同期してコマンドを構成する複数の信号を同時に確定させることは困難であるが、この実施例の場合、クロック信号より遅いタイミングで生成されるコマンドラッチイネーブル信号／ＣＬＥに同期してコマンドを構成する複数の信号を確定させればよいため、容易にこれらの信号を生成することができる。
【００３７】
さらに、レシーバ回路３３−０、３３−１、３３−２…３３−ｎも高速なクロック信号により毎クロック毎に活性化されないため、信号の取り込みタイミングや保持時間にずれが生じにくく、誤ったコマンドを生成する確率を低くすることができる。すなわち、高速なクロック信号によりレシーバ回路３３−０、３３−１、３３−２…３３−ｎを毎クロック毎に活性化した場合、各レシーバ回路３３−０、３３−１、３３−２…３３−ｎの内部接続ノードの電位が十分にリセットされないことがあり、信号の取り込みタイミングや保持時間にずれが生じることがある。しかし、この実施例の場合、コマンドラッチ信号ＣＬ１が供給された場合にのみレシーバ回路３３−０、３３−１、３３−２…３３−ｎが活性化され、毎クロック毎に活性化されないため、内部接続ノードの電位を十分にリセットすることができ、信号の取り込みタイミングや保持時間を揃えることができる。したがって、誤ったコマンドを生成する確率を低下できる。
【００３８】
尚、上記実施例は、本発明をシンクロナスＤＲＡＭに適用した場合について説明したが、これに限定されるものではなく、クロック信号に同期して信号を取り込む例えばアドレスラッチ回路や、コマンドをクロック信号に同期して受けるシステム等に適用できる。
【００３９】
さらに、本発明は、コマンドだけでなく、コマンドに応じてクロック信号に同期して取り込まれるデータ自体のレシーバ回路にも適用可能である。
【００４０】
また、上記実施例は、クロック信号の１サイクルで、コマンドを構成する信号を全て取り込んでいるが、本発明を例えばランバス（Rambus）準拠のＤＲＡＭのように、例えばクロック信号の１サイクルでコマンドを構成する信号の全てを取り込まず、複数サイクルでコマンドを構成する信号を取り込むシステムに適用することも可能である。この場合、例えば図３に破線で示すように、コマンドラッチイネーブル信号／ＣＬＥを複数クロック分ローレベルに保持すればよい。
【００４１】
さらに、上記実施例では、コマンドラッチイネーブル信号／ＣＬＥの直後にコマンドラッチ信号ＣＬ１を発生しているが、これに限定されるものではなく、コマンドラッチイネーブル信号／ＣＬＥとコマンドを構成する信号との関係が明確であれば、図３に破線で示すように、コマンドラッチイネーブル信号／ＣＬＥから数サイクル後でコマンドラッチ信号ＣＬ１を発生してもよい。
【００４２】
また、レシーバ回路３３−０、３３−１、３３−２…３３−ｎ、３４−１は、図６に記載された回路構成に限定されるものではなく、他の構成とすることも可能である。
【００４３】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】
以上、詳述したように本発明によれば、消費電力の増大を防止することが可能であるとともに、複数の信号を確実にモニタすることが可能なクロック同期システムを提供できる。
【図面の簡単な説明】
【図１】本発明が適用される半導体記憶装置を概略的に示す構成図。
【図２】本発明の一実施例を示す回路構成図。
【図３】図２の動作を示すタイミングチャート。
【図４】従来のコマンドレシーバの一例を示す構成図。
【図５】従来のコマンド取り込み動作を示すタイミングチャート。
【図６】図４に示すレシーバ回路ＣＲＣＶの一例を示す回路図。
【図７】図６の動作を示すタイミングチャート。
【図８】図６に示すレシーバ回路ＲＣＶの一例を示す回路図。
【図９】図８の動作を示すタイミングチャート。
【符号の説明】
３３…コマンドレシーバ、
３５…コマンドデコーダ、
３４…活性化信号生成回路、
３３−０、３３−１、３３−２…３３−ｎ…レシーバ回路、
３４−１…レシーバ回路、
３４−２…遅延回路、
３４−３…アンド回路、
／ＣＭＤ０、／ＣＭＤ１、／ＣＭＤ２…／ＣＭＤｎ…信号、
／ＣＬＥ…指示信号、
ＣＬＫ１…活性化信号、
ＣＬ１…コマンドラッチ信号。
Claims (12)
- クロック信号に同期した第１の活性化信号を毎クロック生成する第１の活性化信号生成回路と、
前記第１の活性化信号生成回路から供給される第１の活性化信号に応じて、入力信号の取り込みサイクルを指示する指示信号を受け、前記指示信号に対応した内部信号を生成する第１のレシーバ回路と、
前記第１のレシーバ回路により生成された内部信号、及び前記クロック信号が供給され、前記内部信号が発生されている期間に前記クロック信号に同期した第２の活性化信号を生成する第２の活性化信号生成回路と、
前記第２の活性化信号生成回路から出力された第２の活性化信号が供給され、前記第２の活性化信号に応じて前記入力信号を取り込む第２のレシーバ回路と
を具備することを特徴とするクロック同期システム。 - クロック信号に同期して動作するメモリ部と、
クロック信号に同期した第１の活性化信号を毎クロック生成する第１の活性化信号生成回路と、
前記第１の活性化信号生成回路から供給される第１の活性化信号に応じて、コマンドサイクルを指示する指示信号を受け、前記指示信号に対応した内部信号を生成する第１のレシーバ回路と、
前記第１のレシーバ回路により生成された内部信号が発生されている期間に前記クロック信号に同期した第２の活性化信号を生成する第２の活性化信号生成回路と、
前記第２の活性化信号生成回路から供給される第２の活性化信号に応じてコマンドを構成する複数の信号を取り込む複数の第２のレシーバ回路と、
前記各第２のレシーバ回路から供給される前記信号をデコードしコマンドを生成するデコーダと、
前記デコーダから供給されるコマンドに応じて前記メモリ部を制御する制御部と
を具備することを特徴とするクロック同期システム。 - 前記第１の活性化信号生成回路は、前記入力信号の取り込み サイクルの直前のクロックサイクル内で第１の活性化信号を生成することを特徴とする請求項１記載のクロック同期システム。
- 前記第１の活性化信号生成回路は、前記コマンドを構成する複数の信号の取り込みサイクルの直前の前記クロック信号のサイクル内で第１の活性化信号を生成することを特徴とする請求項２記載のクロック同期システム。
- 前記第１の活性化信号生成回路は、クロック信号の各サイクルの後半で第１の活性化信号を生成することを特徴とする請求項１又は２記載のクロック同期システム。
- 前記第１の活性化信号生成回路は、前記クロック信号を遅延する遅延回路により構成されていることを特徴とする請求項１又は２記載のクロック同期システム。
- 前記指示信号は、前記クロック信号の数サイクルの周期を有することを特徴とする請求項１又は２記載のクロック同期システム。
- 前記第２の活性化信号は、前記第１の活性化信号と数クロック離れていることを特徴とする請求項１又は２記載のクロック同期システム。
- クロック信号に同期して入力信号の取り込みサイクルを指示する指示信号を受け、前記指示信号が取り込まれるときに内部信号を出力する第１のレシーバ回路と、
前記第１のレシーバ回路から供給される前記内部信号および前記クロック信号が供給され、前記内部信号に応じて活性化信号を生成する活性化信号生成回路と、
前記活性化信号生成回路から供給される前記活性化信号に応じて前記入力信号を取り込む第２のレシーバ回路と
を具備することを特徴とするクロック同期システム。 - 前記第１のレシーバ回路は、前記クロック信号に同期して活性化され、前記第２のレシーバ回路は、前記内部信号に応じて生成された前記活性化信号により活性化されることを特徴とする請求項９記載のクロック同期システム。
- 前記指示信号は前記クロック信号より遅いタイミングで生成されることを特徴とする請求項９記載のクロック同期システム。
- 前記指示信号以外の信号は、前記指示信号に同期して確定されることを特徴とする請求項９記載のクロック同期システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33711498A JP3725715B2 (ja) | 1998-11-27 | 1998-11-27 | クロック同期システム |
| US09/448,412 US6185150B1 (en) | 1998-11-27 | 1999-11-23 | Clock-synchronous system |
| TW088120602A TW459380B (en) | 1998-11-27 | 1999-11-25 | Clock synchronous system |
| KR1019990053229A KR100338967B1 (ko) | 1998-11-27 | 1999-11-27 | 클럭 동기 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33711498A JP3725715B2 (ja) | 1998-11-27 | 1998-11-27 | クロック同期システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163962A JP2000163962A (ja) | 2000-06-16 |
| JP3725715B2 true JP3725715B2 (ja) | 2005-12-14 |
Family
ID=18305579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33711498A Expired - Lifetime JP3725715B2 (ja) | 1998-11-27 | 1998-11-27 | クロック同期システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6185150B1 (ja) |
| JP (1) | JP3725715B2 (ja) |
| KR (1) | KR100338967B1 (ja) |
| TW (1) | TW459380B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014847A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | クロック同期回路 |
| US6937683B1 (en) | 2000-03-24 | 2005-08-30 | Cirronet Inc. | Compact digital timing recovery circuits, devices, systems and processes |
| JP4727799B2 (ja) * | 2000-09-25 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体集積回路及び外部信号の取り込み方法 |
| JP4113338B2 (ja) * | 2001-04-10 | 2008-07-09 | 富士通株式会社 | 半導体集積回路 |
| DE10121165B4 (de) * | 2001-04-30 | 2011-02-03 | Qimonda Ag | Verfahren und Vorrichtung zum Initialisieren einer asynchronen Latch-Kette |
| KR100401508B1 (ko) | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
| US7009894B2 (en) * | 2004-02-19 | 2006-03-07 | Intel Corporation | Dynamically activated memory controller data termination |
| US7280054B2 (en) * | 2004-12-02 | 2007-10-09 | Nokia Corporation | Integrated circuit interface that encodes information using at least one input signal sampled at two consecutive edge transitions of a clock signal |
| JP4751178B2 (ja) * | 2005-10-27 | 2011-08-17 | エルピーダメモリ株式会社 | 同期型半導体装置 |
| JP5418528B2 (ja) * | 2011-03-25 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP2012226800A (ja) | 2011-04-19 | 2012-11-15 | Elpida Memory Inc | 半導体装置及びその制御方法並びに情報処理システム |
| KR20220026417A (ko) * | 2020-08-25 | 2022-03-04 | 에스케이하이닉스 주식회사 | 집적 회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756749B2 (ja) | 1989-09-29 | 1995-06-14 | 株式会社東芝 | 機能選択回路 |
| JP2605576B2 (ja) | 1993-04-02 | 1997-04-30 | 日本電気株式会社 | 同期型半導体メモリ |
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US5636173A (en) | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
| JPH0922592A (ja) * | 1995-07-03 | 1997-01-21 | Sanyo Electric Co Ltd | シンクロナスｄｒａｍ |
| JP3724654B2 (ja) | 1995-07-06 | 2005-12-07 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
-
1998
- 1998-11-27 JP JP33711498A patent/JP3725715B2/ja not_active Expired - Lifetime
-
1999
- 1999-11-23 US US09/448,412 patent/US6185150B1/en not_active Expired - Lifetime
- 1999-11-25 TW TW088120602A patent/TW459380B/zh not_active IP Right Cessation
- 1999-11-27 KR KR1019990053229A patent/KR100338967B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100338967B1 (ko) | 2002-05-30 |
| TW459380B (en) | 2001-10-11 |
| US6185150B1 (en) | 2001-02-06 |
| JP2000163962A (ja) | 2000-06-16 |
| KR20000035737A (ko) | 2000-06-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050920 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050922 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080930 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100930 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130930 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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|
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