JP2003101022A - 電力用半導体素子 - Google Patents

Abstract

(57)【要約】 【課題】 スーパージャンクション構造によりオン抵抗
を下げ、内蔵ダイオードの逆回復特性がソフトなリカバ
リー波形となるパワーＭＯＳＦＥＴを提供する。 【解決手段】 パワーＭＯＳＦＥＴにおいて、ｎ層３と
ｐリサーフ層４で形成される縦型スーパージャンクショ
ン構造のドレイン側にｎ−ドリフト層２を挿入し、高電
圧を加えた時にｎ層３とｐリサーフ層４が完全に空乏化
し、ｎ−ドリフト層２の不純物濃度はｎ層３の不純物濃
度よりも低い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力用半導体素子
に係り、特に伝導層（ドリフト層）部分にリサーフ構造
を有する電力用半導体素子に関するもので、例えば縦形
パワーＭＯＳＦＥＴ、ＳＢＤ（ショッキーバリアダイオ
ード）やＳＩＴ（静電誘導型トランジスタ）、ＩＧＢＴ
（絶縁ゲート型バイポーラトランジスタ）などに使用さ
れるものである。

【０００２】

【従来の技術】縦形パワーＭＯＳＦＥＴにおいて、その
オン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大
きく依存する。このドリフト層の電気抵抗を決定するド
ープ濃度は、ベースとドリフト層が形成するｐｎ接合の
耐圧に応じて限界以上には上げられない。このため、素
子耐圧とオン抵抗にはトレードオフの関係が存在し、こ
のトレードオフを改善することが低消費電力素子には重
要となる。このトレードオフには素子材料により決まる
限界があり、この限界を越えることが既存のパワー素子
を越える低オン抵抗素子の実現への道である。

【０００３】この問題を解決するパワーＭＯＳＦＥＴの
一例として、ドリフト層にスーパージャンクション（超
接合）構造と呼ばれるリサーフ構造を埋め込んだ構造が
知られている。

【０００４】図１８は、従来のパワーＭＯＳＦＥＴの構
成を模式的に示す断面図である。

【０００５】このＭＯＳＦＥＴは、ｎ−型ドリフト層１
０３の一方の表面にｎ＋型ドレイン層１０１が形成さ
れ、このｎ＋型ドレイン層１０１上にはドレイン電極１
０５が形成されている。また、ｎ−型ドリフト層１０３
の他方の表面には複数のｐ型ベース層１０６が選択的
（横方向に周期的）に形成され、この各ｐ型ベース層１
０６表面にはｎ＋型ソース層１０７が選択的に形成され
ている。

【０００６】さらに、ｎ＋型ソース層１０７およびｐ型
ベース層１０６からｎ−型ドリフト層１０３を介して隣
りのｐ型ベース層１０６およびｎ＋型ソース層１０７に
至る領域上、つまり、横方向に隣り合うｎ＋型ソース層
１０７相互間でｐ型ベース層１０６の表面上およびｎ−
型ドリフト層１０３の表面上にゲート絶縁膜１０９を介
してゲート電極１１０が形成されている。また、ゲート
絶縁膜１０９を介してゲート電極１１０を両側から挟む
ように、ｐ型ベース層１０６およびｎ＋型ソース層１０
７の表面に接合するソース電極１０８が形成されてい
る。

【０００７】そして、ｎ−型ドリフト層１０３の中に
は、ｐ型ベース層１０６に接続されたｐ型リサーフ層１
０４が所定の深さで縦方向に形成されており、このｐ型
リサーフ層１０４とｎ−層１０３の一部が交互に横方向
に繰り返す縦型リサーフ構造が形成されている。この場
合、リサーフ間隔（セル幅）を狭くすることにより、ｎ
−層１０３の不純物濃度を増やすことが可能となり、オ
ン抵抗が下がる。

【０００８】ところで、ＭＯＳＦＥＴをスイッチング電
源やインバータなどに応用する場合、ＭＯＳＦＥＴと並
列に高速ダイオードを接続せずに、ｎ−型ドリフト層１
０３とｐ型ベース層１０６で形成される内蔵ダイオード
を動作させることがある。

【０００９】この場合には、ＭＯＳＦＥＴのオン特性や
スイッチング特性に加えて、内蔵ダイオードの回復特性
も重要な特性の一つとなる。中でも内蔵ダイオードのオ
ン状態からオフ状態に移る逆回復特性が重要な特性とな
る。通常のＭＯＳＦＥＴの内蔵ダイオード逆回復特性
は、通常の高速ダイオードと逆回復電流や逆回復時間の
大小はあるものの、電流波形が滑らかなソフトなリカバ
リー波形となる。

【００１０】しかし、ドリフト層にスーパージャンクシ
ョン構造を有するＭＯＳＦＥＴの内蔵ダイオード逆回復
特性は、電流が急激に変化するハードなリカバリー波形
となり、ノイズの原因となる。

【００１１】この原因は、ドリフト層空乏化の様子の違
いにある。通常のＭＯＳＦＥＴのドリフト層は、印加電
圧が大きくなると徐々に空乏化が進むが、スーパージャ
ンクション構造は、少しの印加電圧で完全に空乏するの
で、ドリフト層１０３内のキャリアが速やかになくな
る。このため、内蔵ダイオードの逆回復時には、流れて
いる電流が急激に零となるハードなリカバリー波形とな
ってしまう。

【００１２】

【発明が解決しようとする課題】上記したように従来の
スーパージャンクション構造を有するＭＯＳＦＥＴの内
蔵ダイオード逆回復特性は、電流が急激に変化するハー
ドなリカバリー波形となり、ノイズの原因となるという
問題があった。

【００１３】本発明は上記の問題点を解決すべくなされ
たもので、スーパージャンクション構造によりオン抵抗
を下げつつ、内蔵ダイオードの逆回復特性がソフトなリ
カバリー波形となる電力用半導体素子を提供することを
目的とする。

【００１４】

【課題を解決するための手段】本発明の電力用半導体素
子は、第１導電型の第１の半導体層と、前記第１の半導
体層上に形成され、深さ方向とは直交する方向の面内で
周期的に配置された第１導電型の第２の半導体層および
第２導電型の第３の半導体層と、前記第１の半導体層に
電気的に接続された第１の主電極と、前記第２の半導体
層と第３の半導体層表面に選択的に形成された第２導電
型の第４の半導体層と、前記第４の半導体層の表面に選
択的に形成された第１導電型の第５の半導体層と、前記
第４の半導体層および第５の半導体層の各表面に接合す
るように形成された第２の主電極と、前記第４の半導体
層と、第５の半導体層、第２の半導体層のそれぞれにゲ
ート絶縁膜を介して形成された制御電極とを具備し、前
記第１の主電極と第２の主電極との間に所定の電圧を加
えた時に前記第２の半導体層と第３の半導体層が完全に
空乏化し、前記第１の半導体層の不純物濃度が第２の半
導体層の不純物濃度よりも低いことを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、以下の実施形態で
は、第１導電型をｎ型、第２導電型をｐ型としている。
また、図面中の同一名称の部分には同一番号を付してい
る。

【００１６】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に
示す断面図である。

【００１７】このパワーＭＯＳＦＥＴは、第１の半導体
層であるｎ−型ドリフト層（以下、ｎ−層と記す）２の
一方の表面には、縦型のリサーフ構造（スーパージャン
クション構造）が形成されている。つまり、第２の半導
体層であるｎ層３と第３の半導体層であるｐ型リサーフ
層４が、それぞれ深さ方向（縦方向）に形成されるとと
もに深さ方向とは直交する方向（横方向）の面内で交互
に繰り返すように形成されている。このように、ドリフ
ト層は、スーパージャンクション構造とｎ−層２の二つ
の領域で形成されている。

【００１８】前記ｎ−層２の他方の表面には、高濃度半
導体層であるｎ＋型ドレイン層１が形成され、このｎ＋
型ドレイン層１上には第１の主電極としてドレイン電極
５が形成されている。

【００１９】なお、前記ｎ−層２とｎ＋型ドレイン層１
の形成方法は、ｎ−層２の片面に不純物拡散をして形成
しても、ｎ＋型ドレイン層１を基板としてｎ−層２を結
晶成長しても良い。

【００２０】前記スーパージャンクション構造の表面に
は、第４の半導体層であるｐ型ベース層６が選択的（横
方向に周期的、平面ストライプ形状）に形成され、この
ｐ型ベース層６の表面には第５の半導体層であるｎ＋型
ソース層７が選択的、且つ、平面ストライプ形状に拡散
形成されている。この場合、ｐ型ベース層６の中央部の
下部に前記ｐ型リサーフ層４が形成されている。

【００２１】ここで、ｐ型ベース層６は、一例として、
約３×１０¹⁷ｃｍ^-3の不純物濃度で、約２．０μｍの深
さに形成され、ｎ＋型ソース層７は、一例として、約１
×１０²⁰ｃｍ^-3の不純物濃度で、約０．２μｍの深さに
形成されている。

【００２２】さらに、ｎ＋型ソース層７およびｐ型ベー
ス層６からｎ層３を介して隣りのｐ型ベース層６および
ｎ＋型ソース層７に至る領域上、つまり、横方向に隣り
合うｎ＋型ソース層７相互間でｐ型ベース層６の表面上
およびｎ層３の表面上に、膜厚約０．１μｍのゲート絶
縁膜（例えばＳｉ酸化膜）９を介して第１の制御電極と
してゲート電極１０が平面ストライプ形状に形成されて
いる。

【００２３】また、ゲート絶縁膜９を介してゲート電極
１０を両側から挟み、ｐ型ベース層６およびｎ＋型ソー
ス層７の表面に接合するように第２の主電極としてソー
ス電極８が平面ストライプ形状に形成されている。

【００２４】６００Ｖ系素子の設計の一例として、ｎ＋
型ドレイン層１は、不純物濃度が約６×１０¹⁸ｃｍ^-3、
厚さが２００μｍ、ｎ−型層２は、不純物濃度５×１０
¹⁴ｃｍ^-3、厚さ２６μｍとする。

【００２５】また、スーパージャンクション構造を形成
するｎ層３とｐ型リサーフ層４は、不純物濃度２×１０
¹⁵ｃｍ^-3、厚さ２０μｍ、幅８μｍとする。この設計例
では、スーパージャンクション部とｎ−層２部でそれぞ
れ３００Ｖづつの耐圧を分担している。ｎ−層２の厚さ
を厚くすれば、ｎ−層２での耐圧分担は多くなり、オン
抵抗は増加し、ｎ−層２の厚さを薄くすれば、オン抵抗
は低くなる。

【００２６】図２は、図１中のｎ−層２の厚さLn- とド
リフト層全体の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に対
するオン抵抗Ron の変化を示す。

【００２７】図３は、図１中のｎ−層２の厚さLn- がド
リフト層全体の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に占
める割合が変化した場合の内蔵ダイオード逆回復特性を
示す。

【００２８】図２において、厚さの比Ln-/(Lsj+Ln-) が
零ならば、ドリフト層の全てがスーパージャンクション
構造であることとなり、厚さの比Ln-/(Lsj+Ln-) が１な
らば、通常のＭＯＳＦＥＴ構造である。

【００２９】図３において、スーパージャンクション構
造の場合の逆回復特性は、電流が急激に零となるハード
なリカバリー波形になっているのに対して、通常のＭＯ
Ｓ構造では緩やかに電流が減少するソフトなリカバリー
波形になっている。

【００３０】図２に示すように、厚さの比Ln-/(Lsj+Ln
-) が小さいほどオン抵抗Ron は低くなる。つまり、オ
ン抵抗Ron のみに注目すると、ｎ−層２の占める割合を
小さくする程良い。

【００３１】しかし、図３に示すように、内蔵ダイオー
ドの逆回復特性は、ｎ−層２の占める割合が大きいほ
ど、通常のＭＯＳ構造の場合の特性に近づき、ソフトな
リカバリー波形となる。

【００３２】図４は、図１中のｎ−層２の厚さLn- がド
リフト層全体の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に占
める割合が変化した場合の図３に示した逆回復時電流特
性（ソフトなリカバリー波形）の傾斜の変化を示す。

【００３３】ｎ−層２の厚さLn- が占める割合が０．２
１を越えると、スーパージャンクション構造のみのＭＯ
ＳＦＥＴよりも逆回復電流の傾斜が小さくなり、ｎ−層
２の厚さLn- が占める割合が０．８程度で通常のＭＯＳ
ＦＥＴとほぼ同等なる。

【００３４】これより、オン抵抗Ron を下げつつ、ソフ
トなリカバリー波形となる内蔵ダイオードの実現には、
ｎ−層２の厚さLn- の割合を０．２１から０．８の範囲
内とすることが望ましい。

【００３５】また、本実施形態のようなｎ−層２の挿入
は、順方向安全動作領域の拡大にも効果があることにつ
いて、以下に説明する。

【００３６】図５は、図１に示したパワーＭＯＳＦＥＴ
のゲート電圧Vgを閾値電圧Vth ＋3Vとした場合の電流−
電圧特性を示す。

【００３７】スーパージャンクション構造のＭＯＳＦＥ
Ｔでは６００Ｖ程度で電流が急激に増加するのに対し
て、通常のＭＯＳＦＥＴでは７００Ｖ程度で電流が増加
し、通常のＭＯＳ構造の方が安全動作領域は１００Ｖ程
度広い。この理由は、高電圧印加時のドレイン近傍の層
電界が、スーパージャンクション構造では通常のＭＯＳ
ＦＥＴ構造に比べて高くなるからである。

【００３８】ｎ−層２を挿入することにより、高電圧印
加時のドレイン近傍の層電界を減少することができるの
で、安全動作領域を広げることが可能となる。ｎ−層２
が占める割合を多くすると、通常のＭＯＳ構造に近づ
き、安全動作領域は広がっていく。

【００３９】また、本実施形態のようなｎ−層２の挿入
は、製造上も効果があることについて、以下に説明す
る。

【００４０】ｎ−層２が占める割合が多い程、複雑な構
造であるスーパージャンクション構造の厚さが減るの
で、製造も容易となる。例えば、スーパージャンクショ
ン構造の厚みが同じであってｎ−層２の厚みの違うウェ
ハを用意すれば、異なる耐圧の素子を同じ製造工程で実
現することが可能となる。

【００４１】即ち、本実施形態のパワーＭＯＳＦＥＴに
よれば、スーパージャンクション構造の一部をなすｎ層
３の不純物濃度よりも、スーパージャンクション構造の
下層のｎ−層２の不純物濃度が低い。これにより、ドレ
イン電極５とソース電極８との間に高電圧を加えた時に
は、スーパージャンクション構造をなすｎ層３とｐ型リ
サーフ層４が完全に空乏化した後も、空乏層がｎ−層２
内に徐々に伸びるので、内蔵ダイオードの逆回復特性を
通常ダイオードに近いソフトな特性に近づけることが可
能となる。

【００４２】＜第２の実施形態＞図６（ａ）乃至（ｄ）
は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴ
の断面構造の一部とドリフト層深さ方向における不純物
プロファイルと高電圧印加時の電界強度分布を示してい
る。

【００４３】図６（ａ）に示す第２の実施形態に係るパ
ワーＭＯＳＦＥＴにおいても、図１に示した第１の実施
形態に係るパワーＭＯＳＦＥＴと同様に、ドリフト層は
スーパージャンクション構造とｎ−層２の二つの領域で
形成されている。

【００４４】そして、ドリフト層の不純物濃度は、第１
の実施形態に係るパワーＭＯＳＦＥＴと同様に、例えば
図６（ｂ）に示すように、ｎ−層２よりもスーパージャ
ンクション構造部の方が高くなっている。

【００４５】スーパージャンクション構造とｎ−層２と
では電界強度分布が異なる。スーパージャンクション構
造では、低電圧で完全に空乏化してしまうので、等価的
に不純物濃度が低い層となり、電界強度分布は平坦とな
る。

【００４６】これに対して、ｎ−層２では、空乏化がス
ーパージャンクション構造側から徐々に進むので、電界
強度は傾斜する。この場合、ｎ−層２の不純物濃度が低
ければ、ｎ−層２の空乏化が速やかに起こるので、ｎ−
層２の電界強度分布はスーパージャンクション構造部と
同様に平坦に近くなる。これに対して、ｎ−層２の不純
物濃度が高ければ、ｎ−層２の空乏化が進まなくなるの
で、ｎ−層２の電界強度分布の傾斜がきつくなる。

【００４７】内蔵ダイオードの逆回復特性をソフトなリ
カバリー波形にするためには、通常のＭＯＳＦＥＴと同
様に、ｎ−層２の空乏化が徐々に進むようにｎ−層２の
濃度を設計する必要がある。

【００４８】この場合、ｎ−層２の濃度を低くしすぎる
と、空乏層がｎ＋層１にすぐに到達してしまうので、ｎ
−層２を挿入した効果がなく、ｎ−層２での抵抗が大き
くなり、オン抵抗Ron が増加してしまう。これに対し
て、ｎ−層２の不純物濃度を高くすると、空乏層が伸び
難くなるので、ｎ−層２を挿入した効果が薄くなるが、
オン抵抗Ron は低い。

【００４９】６００Ｖ系素子の設計例を挙げると、スー
パージャンクション部の厚さを１０μｍとし、ｎ−層２
の厚さを３９μｍ、ｎ−層２の不純物濃度を３．３×１
０¹⁴ｃｍ^-3とすると、オン抵抗Ron は７２ｍΩｃｍ
² （通常のＭＯＳＦＥＴより低い）となり、内蔵ダイオ
ードの特性は通常のＭＯＳＦＥＴとほぼ同様な特性を得
ることが可能である。

【００５０】また、スーパージャンクション部の厚さを
３０μｍとし、ｎ−層２の厚さを１３μｍ、ｎ−層２の
不純物濃度を１×１０¹⁵ｃｍ^-3とすると、オン抵抗Ron
は３５ｍΩｃｍ² となり、スーパージャンクションＭＯ
ＳＦＥＴとほぼ同等なオン抵抗Ron を保ちながら、内蔵
ダイオードのリカバリー特性をソフトにすることが可能
である。

【００５１】オン抵抗Ron を低く保ちつつソフトなリカ
バリー波形を実現するには、ｎ−層２の不純物濃度とし
て、２つの主電極間に定格電圧を加えた時に図６（ｄ）
に示すようにドリフト層が完全に空乏化するように設定
することが望ましい。そして、素子耐圧をスーパージャ
ンクション構造とｎ−層２で分担する様に設計を行う。

【００５２】ｎ−層２の部分の抵抗と耐圧の関係は通常
のＭＯＳＦＥＴのオン抵抗／耐圧トレードオフと同様で
あるので、ｎ−層２の最適な不純物濃度は、定格電圧を
印加した時にドリフト層が完全に空乏化する程度の不純
物濃度となる。そして、このような濃度とすれば、定格
電圧まで徐々に空乏化が進むので、内蔵ダイオードのリ
カバリー波形もソフトなものとなる。

【００５３】なお、前記した定格電圧印加時にｎ−層２
が完全に空乏化していないことが望ましいが、通常、電
源電圧を定格電圧の半分程度として使用すると、素子に
は定格電圧の半分程度の電圧しか加わらないので、定格
電圧の半分が加わった時点でｎ−層２が完全に空乏化し
なければ、前記とほぼ同様の効果が得られる。

【００５４】また、ｎ−層２の裏面からの拡散によりｎ
＋層１を形成した場合やｎ−層２の表面からの拡散によ
りスーパージャンクション構造を形成した場合などに
は、ｎ−層２の不純物濃度の分布は、図６（ｂ）に示す
ような矩形状の分布でなく、図６（ｃ）に示すような緩
やかな分布となるが、不純物濃度の大小関係が、ｎ＋層
１＞スーパージャンクション部のｎ層３＞ｎ−層２とな
っていれば、前記とほぼ同様な効果が得られる。

【００５５】この場合、スーパージャンクション構造の
ｐリサーフ層４との接合からｎ＋層１に近づいてスーパ
ージャンクション部と同等な不純物濃度まで上がったと
ころまでをｎ−層２の厚さとし、この厚さ部分の平均濃
度をｎ−層２の不純物濃度として設計すれば、ｎ−層２
の不純物濃度の分布を矩形状とした場合とほぼ同等の効
果が得られる。

【００５６】＜第３の実施形態＞図７（Ａ）乃至（Ｆ）
は、本発明の第３の実施形態に係わるパワーＭＯＳＦＥ
Ｔの製造工程を模式的に示すプロセスフローである。

【００５７】ここでは、図１中と同一部分の詳しい説明
は省略し、異なる部分についてのみ説明する。ｎ＋基板
１上にｎ−層２とｎ層３が形成されたウェハ上に例えば
ボロンイオンの注入を行い、選択的にｐ層を形成する。
その後、ｐ層を埋め込むエピタキシャル成長を行い、再
度イオン注入により選択的にｐ層を形成する。そして、
先に埋め込まれたｐ層と上部のｐ層とを接続させるよう
にアニールにより拡散を行い、ｐリサーフ層４を形成す
る。その後、表面にＭＯＳ構造を形成するプロセスなど
を行い、図１に示した第１の実施形態に係るパワーＭＯ
ＳＦＥＴとほぼ同様の構造のＭＯＳＦＥＴを完成する。

【００５８】このような工程によりスーパージャンクシ
ョン構造を形成すると、不純物濃度が深さ方向に一定で
なく分布する。

【００５９】なお、前記ｐ層の埋め込み工程を複数回繰
り返すことによりスーパージャンクション構造を厚くす
ることが可能である。また、ｎ＋基板１上にｎ−層２が
形成されたウェハ上に、ｐリサーフ層４と同様にイオン
注入によりｎ層３を形成することも可能である。

【００６０】＜第４の実施形態＞図８は、本発明の第４
の実施形態に係わるパワーＭＯＳＦＥＴの断面構造を模
式的に示したものである。

【００６１】第４の実施形態に係るパワーＭＯＳＦＥＴ
は、図１に示した第１の実施形態に係るパワーＭＯＳＦ
ＥＴと比べて、スーパージャンクション構造の基本単位
となるｐリサーフ層４とｎ層３の間に絶縁物１１がｎ−
層２に達する深さで挿入されている点が異なり、ドリフ
ト層がスーパージャンクション構造とｎ−層２の二つの
領域で形成されているなどの基本構造は同じである。

【００６２】図９（Ａ）乃至（Ｆ）は、図８の構造を形
成するプロセスフローを示す。

【００６３】まず、ｎ＋基板１上にｎ−層２とｎ層３が
形成されたウェハ表面からエッチングを行ってトレンチ
溝を形成する。その後、斜め方向から例えばボロンイオ
ンの注入を行い、トレンチ溝側壁にｐリサーフ層４を形
成する。その後、トレンチ溝内を絶縁物１１で埋め込
み、表面にＭＯＳ構造を形成するプロセスなどを行い、
図８に示したパワーＭＯＳＦＥＴを完成する。

【００６４】このような工程によりスーパージャンクシ
ョン構造を形成すると、絶縁物１１が横方向に周期的に
形成されているので、不純物濃度が横方向に一定でなく
分布する。なお、トレンチ溝の埋め込み材に低濃度半導
体もしくは、絶縁物と半導体を組み合わせても電気的に
問題はない。埋め込み材に用いる半導体は、単結晶半導
体でも多結晶半導体でもよい。

【００６５】また、図８に示したパワーＭＯＳＦＥＴの
トレンチ溝は、ｎ−層２に到達する程度に形成されてい
るが、ｎ＋層１に到達する深さまで形成してもよい。

【００６６】なお、ｎ＋基板１上にｎ−層２が形成され
たウェハ上に、ｐリサーフ層４と同様にイオン注入によ
りｎ層３を形成することも可能である。

【００６７】＜第４の実施形態の変形例１＞図１０は、
本発明の第４の実施形態の変形例に係わるパワーＭＯＳ
ＦＥＴの断面構造を模式的に示したものである。

【００６８】このパワーＭＯＳＦＥＴは、図８に示した
第４の実施形態に係るパワーＭＯＳＦＥＴと比べて、絶
縁物１１が各ｐリサーフ層４の横方向中心部に形成され
ている点が異なり、その他の基本構造は同じである。

【００６９】図１０に示す構造では、スーパージャンク
ション構造のセル幅が図８に示す構造の半分となり、ス
ーパージャンクション部のオン抵抗を半分とすることが
可能となる。

【００７０】図１０の構造を形成するプロセスフロー
は、前述した図８の構造を形成するプロセスフローのう
ちで図９（Ｃ）に示したトレンチ溝側壁に対する斜め方
向からのイオン注入を、トレンチ溝側壁の両面に対応し
て両方向から行ってトレンチ溝側壁の両面にｐリサーフ
層４を形成するように変更すればよい。

【００７１】＜第４の実施形態の変形例２＞図９に示し
たプロセスフローにおいて、トレンチ溝を形成した後、
エピタキシャル成長によりｐリサーフ層４を溝内に形成
してスーパージャンクション構造を形成することも可能
である。ｐリサーフ層４の埋め込み成長を溝内が完全に
埋め込まれる前に止め、その後絶縁物で溝内を完全に埋
め込むことにより結晶成長界面を安定化させることも可
能である。

【００７２】また、斜め方向からのイオン注入とトレン
チ溝内の埋め込み成長を組み合わせたプロセスでもスー
パージャンクション構造は形成可能である。

【００７３】＜第５の実施形態＞図１１（ａ）乃至
（ｃ）は、本発明の第５の実施形態に係わるパワーＭＯ
ＳＦＥＴの断面構造の一部とドリフト層深さ方向におけ
る不純物プロファイルを示している。

【００７４】この実施形態に係るパワーＭＯＳＦＥＴ
は、図６に示した第２の実施形態に係るパワーＭＯＳＦ
ＥＴと比べて、スーパージャンクション構造の下層が二
段階の濃度のｎ−層２とｎ層２ａで構成されている（ｎ
−層２の下部がｎ層２ａとなっている）、つまり、ｎ−
層２とｎ層２ａとｎ＋ドレイン層１の不純物濃度が段階
的に変化している点が異なり、その他の構造は同じであ
る。

【００７５】この場合、ｎ−層２の濃度は、スーパージ
ャンクション構造のｎ層３の濃度より低いことが望まし
く、ｎ層２ａの濃度は、ｎ−層２の濃度とｎ＋層１の濃
度との中間であって、スーパージャンクション構造のｎ
層３の濃度と同程度から３倍程度がよい。

【００７６】このようにｎ層２ａを有することにより、
製造時に空乏層の広がる領域の制御が容易であり、か
つ、ｎ層２ａはｎ＋ドレイン層１に比べて濃度が低いの
で、内蔵ダイオードのリカバリー特性をソフトにするこ
とに寄与する。

【００７７】なお、上記例では、スーパージャンクショ
ン構造の下層のｎ−層２の濃度を２段階に変化させた
が、それ以上の段階に変化させてもよく、また、不純物
濃度が徐々に変化していくように濃度勾配を持たせるよ
うにしてもよい。

【００７８】＜第６の実施形態＞図１２（ａ）乃至
（ｃ）は、本発明の第６の実施形態に係わるパワーＭＯ
ＳＦＥＴの断面構造の一部とドリフト層深さ方向におけ
る不純物プロファイルを示している。

【００７９】この実施形態に係るパワーＭＯＳＦＥＴ
は、図６に示した第２の実施形態に係るパワーＭＯＳＦ
ＥＴと比べて、スーパージャンクション構造の下層が二
段階の濃度のｎ層２ａとｎ−層２で構成されている（ｎ
−層２の上部がｎ層２ａとなっている）、つまり、ｎ層
２ａとｎ−層２とｎ＋ドレイン層１の不純物濃度が段階
的に変化している点が異なり、その他の構造は同じであ
る。

【００８０】この場合、ｎ−層２の濃度は、スーパージ
ャンクション構造のｎ層３の濃度より低いことが望まし
く、ｎ層２ａの濃度は、ｎ−層２の濃度とｎ＋層１の濃
度との中間であって、スーパージャンクション構造のｎ
層３の濃度と同程度から３倍程度がよい。

【００８１】このようにｎ層２ａを有することにより、
スーパージャンクション構造部より広がる空乏層がｎ層
２ａへ広がり難くなる。そして、ｎ層２ａの下部のｎ−
層２を緩やかに空乏化させることができるので、内蔵ダ
イオードのリカバリー特性をソフトにすることに寄与す
る。

【００８２】なお、上記例では、スーパージャンクショ
ン構造の下層のｎ−層２の濃度を２段階に変化させた
が、それ以上の段階に変化させてもよく、また、不純物
濃度が徐々に変化していくように濃度勾配を持たせるよ
うにしてもよい。

【００８３】＜第７の実施形態＞図１３は、本発明の第
７の実施形態に係わるパワーＭＯＳＦＥＴの断面構造を
模式的に示したものである。

【００８４】この実施形態に係るパワーＭＯＳＦＥＴ
は、図１に示した第１の実施形態に係るパワーＭＯＳＦ
ＥＴと比べて、ｎ−層２の下部に、ｎ−層２より不純物
濃度が高いｎ＋層１７が横方向に間欠的に配置されてい
る、つまり、ｎ−層２の下部に、ｎ−層２およびｎ＋層
１７が横方向に交互に配置されており、ｎ＋層１７はｎ
＋ドレイン層１と高濃度で接している点が異なり、その
他の構造は同じである。

【００８５】このようにｎ＋層１７を有することによ
り、ｎ−層２とｎ＋ドレイン層１との界面領域に凹凸形
状が設けられ、凹部には内蔵ダイオードのリカバリー電
流に寄与する正孔キャリアが多く蓄積され、逆回復後に
緩やかに空乏層を流れるようになるので、リカバリー特
性をソフトにすることが可能になる。また、ｎ−層２の
厚さが同じ場合には、その深さ方向に占めるｎ＋層１７
の割合が大きい方が、オン抵抗を低くすることが可能に
なる。

【００８６】図１４（Ａ）乃至（Ｄ）は、図１３の構造
を形成するプロセスフローを示す。

【００８７】ｎ＋基板１上にｎ−層２が形成されたウェ
ハ上に例えばリンイオンの注入を行い、選択的にｎ＋層
を形成する。その後、上記ｎ＋層を埋め込むエピタキシ
ャル成長を行い、アニール処理を行ってｎ＋基板１と接
続させることにより、ｎ＋層１７が形成される。この
後、第３の実施形態あるいは第４の実施形態で示したよ
うなプロセスフローを用いることにより、ウェハ表面に
スーパージャンクション構造を形成し、さらに、ＭＯＳ
構造を形成するプロセスなどを行い、図１３に示した第
７の実施形態に係るパワーＭＯＳＦＥＴを完成する。

【００８８】なお、ｎ−層２とｎ＋層１７を横方向に交
互に配置して形成する工程は、上記例に限らず、ｎ＋基
板１に選択的にトレンチ溝を形成し、それにｎ−層を埋
め込むようにしても可能である。

【００８９】また、ｎ＋層１７を横方向に配置する周期
は、スーパージャンクション構造の周期と同じでなくて
もよく、ｎ＋層１７の横方向の幅もスーパージャンクシ
ョン構造のピッチと無関係でもよい。

【００９０】＜第８の実施形態＞図１５は、本発明の第
８の実施形態に係わるパワーＭＯＳＦＥＴの構成を模式
的に示す断面図である。

【００９１】このＭＯＳＦＥＴは、素子中央部は前記各
実施形態に係わるパワーＭＯＳＦＥＴと同様に形成され
ており、素子終端部は、素子中央部と同様にスーパージ
ャンクション構造が形成され、その上に絶縁膜１２を介
して金属もしくは導電性膜からなるフィールドプレート
１３が形成された構造を有する。そして、素子最外周に
は、空乏化を止めるフィールドストッパｎ層１４が形成
されている。

【００９２】このような構成によれば、高電圧印加時に
は、フィールドプレート１３の作用により、素子終端部
のスーパージャンクション構造部が速やかに空乏化して
等価的に低不純物濃度層となるので、素子終端部の電界
集中が抑制され、耐圧が保持される。また、終端部表面
にリサーフ層４を形成しても、フィールドプレート１３
と同様にスーパージャンクション部が速やかに空乏化
し、上記と同様な効果が得られる。

【００９３】＜第９の実施形態＞図１６は、本発明の第
９の実施形態に係わるパワーＭＯＳＦＥＴの構成を模式
的に示す断面図である。

【００９４】このＭＯＳＦＥＴは、素子中央部は前記各
実施形態に係わるパワーＭＯＳＦＥＴと同様に形成され
ており、素子終端部は、スーパージャンクション構造が
形成されないでｎ−層１５が形成されており、その表面
にはガードリング１６が形成されている。

【００９５】このような構成によれば、ｎ−層１５の不
純物濃度を充分に低く設定することにより、横方向の電
界が緩和され、素子終端部での耐圧低下が抑制される。
ｎ−層１５を速やかに空乏化させるためには、その不純
物濃度をｎ−層２の不純物濃度よりも低くすることが望
ましい。

【００９６】＜第１０の実施形態＞図１７は、本発明の
第１０の実施形態に係わるパワーＭＯＳＦＥＴの構成を
模式的に示す断面図である。

【００９７】このＭＯＳＦＥＴは、横型素子にスーパー
ジャンクション構造を適用したものである。図１７にお
いて、ｎ＋ドレイン層１上に低不純物濃度層１５が形成
され、この低不純物濃度層１５の表面に選択的（横方向
に周期的）にｐ型リサーフ層４およびｎ−ドリフト層２
が形成されている。

【００９８】前記ｐ型リサーフ層４の表面にｎ層３が形
成されることによりスーパージャンクション構造が形成
されている。このスーパージャンクション構造の表面に
は、ｐ型ベース層６が選択的に形成され、このｐ型ベー
ス層６の表面にはｎ＋型ソース層７が選択的に拡散形成
されている。

【００９９】さらに、ｎ＋型ソース層７からｐ型ベース
層６を介してｎ層３に至る表面上にはゲート絶縁膜９を
介して第１の制御電極としてゲート電極１０が形成され
ている。

【０１００】また、ｎ＋ドレイン層１の表面に接合する
ように、前記ゲート電極１０との間の領域（ｎ層３の表
面の一部からｎ＋ドレイン層１の表面の一部に至る領
域）に絶縁膜９ａを介して第１の主電極としてドレイン
電極５が形成されている。

【０１０１】また、ｐ型ベース層６およびｎ＋型ソース
層７の表面に接合するように、前記ゲート電極１０との
間にゲート絶縁膜９を介して第２の主電極としてソース
電極８が形成されている。

【０１０２】上記したように横型素子にドリフト層にス
ーパージャンクション構造を用いた場合にも、縦型素子
と同様にオン抵抗を低減できるが、内蔵ダイオードのリ
カバリー特性がハードとなる。そこで、ｎ＋ドレイン層
１とスーパージャンクション構造の間にｎ−層２を挿入
することで、低オン抵抗を保ちつつ、ソフトなリカバリ
ー特性とすることが可能となる。

【０１０３】図１７では、スーパージャンクション構造
のｐ／ｎセルを１段で形成しているが、２段以上で形成
して実施することも可能である。また、図１７では、ス
ーパージャンクション構造のｐ／ｎセルを積層して形成
しているが、ｐ／ｎセルを平面方向に形成して実施する
ことも可能である。

【０１０４】また、図１７では、ｎ＋ドレイン層１をウ
ェハ下部に形成しているが、ｎ＋ドレイン層１は無くと
も実施可能である。また、ウェハをＳＯＩ（Silicon on
insulator）ウェハとしても実施可能であり、この場合
は、低不純物濃度層１５が不要となる。

【０１０５】また、ＭＯＳゲート構造をトレンチゲート
とし、スーパージャンクション構造を複数段積み重ねる
ことで層面積を増やすことにより、オン抵抗を低減する
ことが可能となる。

【０１０６】なお、本発明は前記各実施形態に限定され
るものではなく、各種の変形実施が可能である。即ち、
第１の導電型をｐ型、第２の導電型をｎ型としても実施
することも可能である。

【０１０７】また、縦型リサーフ構造のｐ層の平面パタ
ーンは、前記ストライプ状に限らず、格子状や千鳥状に
形成してもよい。また、ｐ型ベース層およびｎ＋型ソー
ス層の平面パターンも、前記ストライプ状に限らず、格
子状および千鳥状に形成してもよく、ストライプ状に形
成する場合には、スーパージャンクション構造と平行に
限らず、直交するように形成してもよい。また、ＭＯＳ
ゲート構造は、前記プレナー構造に限らず、トレンチ構
造でも実施可能である。

【０１０８】また、前記各実施形態では半導体としてシ
リコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半
導体としては、例えばシリコンカーバイト（ＳｉＣ）や
窒化ガリウム（ＧａＮ）等の化合物半導体を用いること
ができる。

【０１０９】また、前記各実施形態ではスーパージャン
クション構造を有するＭＯＳＦＥＴで説明したが、縦型
リサーフ構造を有する素子であれば、ＳＢＤやＳＩＴ、
ＩＧＢＴなどの素子でも本発明を適用可能である。

【０１１０】

【発明の効果】上述したように本発明の電力用半導体素
子によれば、低オン抵抗を保持しつつ、内蔵ダイオード
がソフトなリカバリー特性を持つようにすることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るスーパージャン
クション構造を有する縦形パワーＭＯＳＦＥＴの断面構
造を模式的に示した図。

【図２】図１中のｎ−層２の厚さLn- とドリフト層全体
の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に対するオン抵抗
Ron の変化を示す特性図。

【図３】図１中のｎ−層２の厚さLn- がドリフト層全体
の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に占める割合が変
化した場合の内蔵ダイオード逆回復特性を示す特性図。

【図４】図１中のｎ−層２の厚さLn- がドリフト層全体
の厚さ(Lsj+Ln-) の比Ln-/(Lsj+Ln-) に占める割合が変
化した場合の図３に示した逆回復時電流特性（ソフトな
リカバリー波形）の傾斜の変化を示す特性図。

【図５】図１に示したパワーＭＯＳＦＥＴのゲート電圧
Vgを閾値電圧Vth ＋3Vとした場合の電流−電圧特性を示
す。

【図６】本発明の第２の実施形態に係るパワーＭＯＳＦ
ＥＴの断面構造の一部とドリフト層深さ方向における不
純物プロファイルと高電圧印加時の電界強度分布を示す
図。

【図７】本発明の第３の実施形態に係わるパワーＭＯＳ
ＦＥＴの製造工程を模式的に示す断面図。

【図８】本発明の第４の実施形態に係わるパワーＭＯＳ
ＦＥＴの構造を模式的に示す断面図。

【図９】図８の構造の製造工程を模式的に示す断面図。

【図１０】本発明の第４の実施形態の変形例に係わるパ
ワーＭＯＳＦＥＴの構造を模式的に示す断面図。

【図１１】本発明の第５の実施形態に係わるパワーＭＯ
ＳＦＥＴの断面構造の一部とドリフト層深さ方向におけ
る不純物プロファイルを示す図。

【図１２】本発明の第６の実施形態に係わるパワーＭＯ
ＳＦＥＴの断面構造の一部とドリフト層深さ方向におけ
る不純物プロファイルを示す図。

【図１３】本発明の第７の実施形態に係わるパワーＭＯ
ＳＦＥＴの断面構造を模式的に示す断面図。

【図１４】図１３の構造を形成するプロセスフローを示
す断面図。

【図１５】本発明の第８の実施形態に係わるパワーＭＯ
ＳＦＥＴの構成を模式的に示す断面図。

【図１６】本発明の第９の実施形態に係わるパワーＭＯ
ＳＦＥＴの構成を模式的に示す断面図。

【図１７】本発明の第１０の実施形態に係わるパワーＭ
ＯＳＦＥＴの構成を模式的に示す断面図。

【図１８】従来のパワーＭＯＳＦＥＴの構成を模式的に
示す断面図。

【符号の説明】

１…ｎ＋型ドレイン層、 ２…ｎ−型層（第１の半導体層） ３…ｎ層（第２の半導体層） ４…ｐ型リサーフ層（第３の半導体層）、 ５…ドレイン電極（第１の主電極）、 ６…ｐ型ベース層（第４の半導体層）、 ７…ｎ＋ソース層（第５の半導体層） ８…ソース電極（第２の主電極） ９…Ｓｉ酸化膜（ゲート絶縁膜）、 １０…ゲート電極（第１の制御電極）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 山口 正一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 相田 聡 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 小野 昇太郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F140 AA00 AA30 AC21 AC23 AC24 BA02 BA06 BF43 BH01 BH12 BH13 BH30 BH34

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１の半導体層と、 前記第１の半導体層上に形成され、深さ方向とは直交す
   る方向の面内で周期的に配置された第１導電型の第２の
   半導体層および第２導電型の第３の半導体層と、 前記第１の半導体層に電気的に接続された第１の主電極
   と、 前記第２の半導体層と第３の半導体層表面に選択的に形
   成された第２導電型の第４の半導体層と、 前記第４の半導体層の表面に選択的に形成された第１導
   電型の第５の半導体層と、 前記第４の半導体層および第５の半導体層の各表面に接
   合するように形成された第２の主電極と、 前記第４の半導体層と、第５の半導体層、第２の半導体
   層のそれぞれにゲート絶縁膜を介して形成された制御電
   極とを具備し、 前記第１の主電極と第２の主電極との間に所定の電圧を
   加えた時に前記第２の半導体層と第３の半導体層が完全
   に空乏化し、前記第１の半導体層の不純物濃度が第２の
   半導体層の不純物濃度よりも低いことを特徴とする電力
   用半導体素子。
2. 【請求項２】 前記第１の半導体層の厚さと、前記第１
   の半導体層の厚さおよび前記第２の半導体層の厚さの和
   との比が、０．２１から０．８の範囲内であることを特
   徴とする請求項１記載の電力用半導体素子。
3. 【請求項３】 前記第１の半導体層は、前記第１の主電
   極と第２の主電極との間に定格電圧以上の電圧が加わっ
   た時に完全に空乏化することを特徴とする請求項１また
   は２記載の電力用半導体素子。
4. 【請求項４】 前記第１の半導体層は、前記第１の主電
   極と第２の主電極との間に定格電圧の半分以上の電圧が
   加わった時に完全に空乏化することを特徴とする請求項
   １または２記載の電力用半導体素子。
5. 【請求項５】 前記第２の半導体層および前記第３半導
   体層の片方もしくは両方は、深さ方向において不純物濃
   度が一定でなく分布していることを特徴とする請求項１
   乃至４のいずれか１項に記載の電力用半導体素子。
6. 【請求項６】 前記第２の半導体層と前記第３の半導体
   層の間に周期的に絶縁物が挿入されていることを特徴と
   する請求項１乃至５のいずれか１項に記載の電力用半導
   体素子。
7. 【請求項７】 前記第２の半導体層もしくは前記第３の
   半導体層の中に絶縁物が挿入されていることを特徴とす
   る請求項１乃至５のいずれか１項に記載の電力用半導体
   素子。
8. 【請求項８】 前記第２の半導体層もしくは前記第３の
   半導体層の不純物濃度が横方向に一定でなく分布してい
   ることを特徴とする請求項６または７記載の電力用半導
   体素子。
9. 【請求項９】 前記第２の半導体層および前記第３の半
   導体層は、素子終端部においても素子中央部と同様に形
   成されていることを特徴とする請求項１乃至８のいずれ
   か１項に記載の電力用半導体素子。
10. 【請求項１０】 前記第２の半導体層よりも不純物濃度
    が低い第１導電型の第６の半導体層が素子終端部に形成
    されていることを特徴とする請求項１乃至８のいずれか
    １項に記載の電力用半導体素子。
11. 【請求項１１】 前記第１の半導体層は、深さ方向にお
    いて不純物濃度が一定でないことを特徴とする請求項１
    乃至８のいずれか１項に記載の電力用半導体素子。
12. 【請求項１２】 前記第１の半導体層の下部に、前記第
    １の半導体層およびそれより不純物濃度が高い第１導電
    型の第６の半導体層が横方向に交互に配置されているこ
    とを特徴とする請求項１乃至８のいずれか１項に記載の
    電力用半導体素子。