JP4689009B2

JP4689009B2 - Display device, electronic apparatus, and manufacturing method of display device

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Publication number: JP4689009B2
Application number: JP2000204339A
Authority: JP
Inventors: 舜平山崎; 晋吾江口; 智史村上; 正明 ▲ひろ▼木; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-07-05
Filing date: 2000-07-05
Publication date: 2011-05-25
Anticipated expiration: 2020-07-05
Also published as: JP2002023192A

Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は、絶縁基板上に形成された薄膜トランジスタ（ＴＦＴ）で構成された液晶表示装置およびその作製方法に関する。
【０００３】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）を利用したアクティブマトリクス型液晶表示装置は、ビデオカメラ、画像再生装置、ヘッドマウントディスプレイ、携帯電話、携帯情報端末等の直視型表示装置として、また、フロント及びリアプロジェクトのようなレンズ光学系により拡大表示を目的とする投射型の表示装置として開発が活発に行われている。
【０００４】
図３に、アクティブマトリクス型液晶表示装置の構成の例を示す。ソース信号線３０１とゲート信号線３０２と画素ＴＦＴ３０３と保持容量３０４より構成される。画素ＴＦＴ３０３のゲート電極は、ゲート信号線３０２に接続され、画素ＴＦＴ３０３のドレイン領域またはソース領域の１方は、ソース信号線３０１に接続され、もう一方は、保持容量３０４及び画素電極３０５に接続されている。
【０００５】
この画素の駆動方法を以下に説明する。ゲート信号線３０２に信号電圧が入力され、画素ＴＦＴ３０３がオンになると、ソース信号線３０１より、信号電圧が入力されて、保持容量３０４に電荷が蓄積される。この蓄積された電荷により、画素電極３０５に電圧が印可され、液晶を挟んだ電極間に電圧が印可される。この印可電圧に対応して液晶の分子の配向が変化し、透過光量が制御される。
【０００６】
印可電圧と透過光量の関係を図４に示す。印可電圧を−Ｖ_m〜Ｖ_mの範囲で変化させることによって、透過光量を変化させることができる。なお、印可電圧が０の時、最大透過光量Ｔ_maxとなるものとする。ここで、液晶は一定の方向の電界をかけ続けると、イオンが片側にたまり、すぐ劣化するという問題がある。そのため、画素に信号書き込みをおこなう毎に印可電圧の極性を逆にした駆動を行うのが一般的である。
【０００７】
図５に、この表示装置を駆動したときのゲート信号電圧とソース信号電圧と液晶に印可される電圧の関係を示す。この図では、ある１本のゲート信号線Ｇｎと、ある１本のソース信号線Ｓｍに注目し、ある1つの画素における液晶への印可電圧を示している。
【０００８】
ゲート信号線が選択され、液晶に電圧が印可されると、その印可電圧に応じて液晶分子の配向が変化する。これにより透過光量が変化し、画像の表示を行う。ここで、液晶に印可される電圧は、−Ｖ〜Ｖの範囲で変化し、画素に信号が書き込まれる毎に極性が逆になっている。なお、｜Ｖ｜は、図４において、｜Ｖ_m｜以下の値にとる。
【０００９】
このアクティブマトリクス型液晶表示装置の作製において、その工程数を削減することにより、製造コストの低減及び歩留まりの向上が進められてきた。
【００１０】
従来のアクティブマトリクス型液晶表示装置の画素部の断面図の例を図６（Ａ）に示す。
【００１１】
画素部１０１には、画素ＴＦＴ１０２と保持容量１０３が形成されている。ここで、１０４はＴＦＴ基板の絶縁基板、１０５は画素ＴＦＴ１０２のソース領域もしくはドレイン領域、１０６は画素ＴＦＴ１０２のチャネル領域、１０８はゲート絶縁膜、１０７及び１１２は保持容量１０３の電極で、間に絶縁層１０９を挟んでいる。なお、電極１０７は半導体層で形成され、不純物元素がドープされている。電極１０７は、画素ＴＦＴ１０２のドレイン領域と接続されている。また、２１５はゲート信号線、２１０はソース信号線、１１６はドレイン配線、１１３は層間絶縁膜、１１８は画素電極、１１９及び１２６は配向膜、１２０は液晶、１２１は対向基板の絶縁基板、１２２はブラックマトリクス（ＢＭ）、１２３はカラーフィルタ、１２４は平坦化膜、１２５は対向電極である。
【００１２】
ここで、使用するマスク枚数を少なくするため、ドレイン配線１１６に接続される画素電極１１８は、直接ドレイン配線１１６上に接触させることによって導通がとられている。
【００１３】
ここで、ソース配線２１０は、ドレイン配線１１６や画素電極１１８と同じ層にパターニングされている。このため、ソース配線と画素電極とのショートを防ぐために、ソース信号線と画素電極の間は十分なスペース部分がなければならない。また、このスペース部分からの光漏れを防ぐため、このスペース部分をＢＭで覆う必要がある。
【００１４】
このときの画素の上面図を図６（Ｂ）に示す。なおわかりやすくするために、画素電極及びＢＭを取り去った領域を一部示している。ここで、図６（Ａ）は、図６（Ｂ）におけるＡ〜Ａ′の断面図に相当する。なお、図６（Ａ）と同じ符号の部分は、同じ部分を示す。２１０はソース信号線、１１６はドレイン配線、２１５はゲート信号線、１１８は画素電極、２２０は半導体層で、図６（Ａ）において１０５〜１０７に相当する。
【００１５】
ここで、ソース信号線２１０と画素電極１１８の間には、スペース部分２３０が設けられ、ソース信号線２１０と画素電極１１８がショートするのを防いでいる。このため、画素電極１１８の面積を大きくすることができない。そのため開口率を大きくすることができない。また、このスペース部分２３０からの光漏れを防ぐため、対向基板上に設けられたＢＭ１２２によって、このスペース部分２３０が覆われている。ここで、ＴＦＴ基板と対向基板を貼り合わせる際のずれや、光の回り込み等の影響を考慮して、ＢＭが画素電極の端部分と重なるようにしておく必要がある。これによりさらに開口率が下がるという問題がある。
【００１６】
そこで、図７（Ａ）に示すような構造をもつ表示装置が、提案された。なお、図６（Ａ）及び図６（Ｂ）と同じ符号の部分は、同じ部分を示している。
【００１７】
図７（Ａ）において、１１１はゲート電極、１１４はソース配線、１１０はソース信号線、１１５はゲート信号線である。
【００１８】
図７（Ａ）に示した断面図の表示装置では、ソース信号線１１４をゲート電極１１１と同時に形成し、また、ゲート信号線１１５は、ソース配線１１４及びドレイン配線１１６と同時に形成する。ここで、ソース信号線１１０は、このソース配線１１４によって画素ＴＦＴ１０２のソース領域と接続されている。この構成により、マスク枚数を増やすこと無くソース信号線とゲート信号線の作製される層を入れ替えられる。この様なソース信号線とゲート信号線の配置を逆クロス構造と呼ぶ。この構造により、ソース信号線１１０がドレイン配線１１６の下の層に配置されるため、ソース信号線１１０の上部にも画素電極１１８が形成できるようなり、開口率を増大することができる。
【００１９】
図７（Ｂ）に、図７（Ａ）の上面図を示す。なおわかりやすくするために、画素電極及びＢＭを取り去った領域を一部示している。ここで図７（Ａ）は、図７（Ｂ）におけるＡ〜Ａ′及びＢ〜Ｂ′の断面図に相当する。画素電極１１８をソース信号線１１０の上にまで重ねて形成し光漏れを防いでいるため、対向基板上に設けられるＢＭ１２２の部分は、図６（Ｂ）に比べて減少している。こうして、図６に比べて開口率が増大する。
【００２０】
【発明が解決しようとする課題】
前記した逆クロス構造を用いた表示装置では、ゲート信号線がドレイン配線及び画素電極と同じ層に形成され、その上部に配向膜および液晶が形成されることになる。
【００２１】
ここで、図５において、ゲート信号線選択信号電圧をＶoとし、非選択の信号電圧は−Ｖoである。ゲート信号線の数をｙとすると、ゲート信号線が選択されている期間は、１フレーム期間の１／ｙであるから、ｙが多くなるほど選択期間は短くなり、非選択の信号電圧が印可されている期間の割合が多くなる。そのため、画素が選択されていない間は、ずっと−Ｖoの電圧が入力され続けることになる。
【００２２】
表示装置の規格がＶＧＡの場合、４７９/４８０以上の期間において−Ｖoが入力されていることになる。
【００２３】
なお、図５で示したようにソース信号線に印可される電圧は、周期的に極性が反転しているため液晶部分に影響は少ない。一方、ゲート信号線に入力される電圧は、上述した様に一定の極性を持つ傾向にある。この様な、ゲート信号線に入力される信号電圧が、ゲート信号線のすぐ上部に配置された液晶部分に影響を与える。これが、液晶の劣化を進める原因となっている。
【００２４】
そこで、工程上使用するマスク枚数を増やすことなく、ゲート信号線に印可される信号電圧の、周辺の液晶に与える影響が抑えられた表示装置を作製することを課題とする。
【００２５】
【課題を解決するための手段】
ゲート信号線、ソース配線及びドレイン配線となる金属層を成膜した後、絶縁層を形成し、絶縁層と金属層を１回のフォトリソグラフィ工程によってパターニングする。すなわち、マスク枚数を増やすことなくゲート信号線と配向膜との間に絶縁膜を形成する。これにより、ゲート信号線に流れる信号電圧の、液晶への影響を抑えることができる。
【００２６】
以下に本発明の構成を示す。
【００２７】
本発明によって、
絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記複数のゲート信号線が、前記画素ＴＦＴのソース電極及びドレイン電極を構成する導電物質で形成された表示装置において、
前記ゲート信号線と、前記第１の配向膜との間に絶縁層を有し、かつ前記絶縁層は、前記ゲート信号線をパターニングする工程で絶縁物質からなる層をパターニングして形成されることを特徴とする表示装置が提供される。
【００２８】
本発明によって、
前記絶縁物質からなる層を、ドライエッチングにてエッチングした絶縁層と、
前記導電物質からなる層を、ウエットエッチングのみで、もしくはウエットエッチングとドライエッチングの両方で、エッチングすることにより形成した前記ゲート信号線とを、有することを特徴とする表示装置が提供される。
【００２９】
本発明によって、
前記ゲート信号線の端面は、前記絶縁層の端面より、０.１μｍ〜０.５μｍ内側に位置し、
前記絶縁層の端部に対して前記ゲート信号線端部が内側に窪んだ、窪み部分を有することを特徴とする表示装置が提供される。
【００３０】
本発明によって、
前記窪み部分は、前記第１の配向膜によってふさがれていることを特徴とする表示装置が提供される。
【００３１】
本発明によって、
絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は前記対向電極と前記液晶の間に配置され、
前記複数のゲート信号線が、前記画素ＴＦＴのソース電極及びドレイン電極を構成する導電物質で形成された表示装置において、
前記ゲート信号線と前記第１の配向膜の間に、遮光性のある絶縁材料を有することを特徴とする表示装置が提供される。
【００３２】
本発明によって、
複数のソース信号線に入力される信号を処理するソース信号線駆動回路と複数のゲート信号線に入力される信号を処理するゲート信号線駆動回路に、フレキシブルプリントサーキット基板により外部からの信号を入力する表示装置において、
前記フレキシブルプリントサーキット基板が接続された外部入力端子の配線部分を、
前記ソース信号線駆動回路と前記ゲート信号線駆動回路を構成するＴＦＴのゲート電極と同じ層に同じ材質で形成することを特徴とする表示装置が提供される。
【００３３】
本発明によって、
絶縁基板上に複数の画素と、フレキシブルプリントサーキット基板を接続する外部入力端子とを有し、
前記複数の画素は、ＴＦＴと透明電極とを有する表示装置において、
前記外部入力端子は、前記ＴＦＴのゲート電極を構成する材料と、前記透明電極を構成する材料との積層構造によって構成されていることを特徴とする表示装置が提供される。
【００３４】
本発明によって、
前記外部入力端子は、前記ＴＦＴのゲート電極と前記ＴＦＴのソース電極及びドレイン電極との間の、層間膜を除去して形成されていることを特徴とする表示装置が提供される。
【００３５】
本発明は、前記表示装置を用いることを特徴とするビデオカメラ、画像再生装置、ヘッドマウントディスプレイ、携帯電話、携帯情報端末であっても良い。
【００３６】
【発明の実施の形態】
図１に本発明の表示装置の画素部の断面図を示す。なお、図７と同じ部分は、同じ符号によって表し、説明は省略する。
【００３７】
図１において、ゲート信号線１１５、ソース配線１１４、ドレイン配線１１６及び配線１１７の上部には、絶縁膜１０が配置されている。この絶縁膜１０により、ゲート信号線１１５を流れる信号電圧が、配向膜１１９及び液晶１２０に及ぼす影響を抑えることができる。
【００３８】
図１の構造をもつ表示装置を作製する手法について、図２を用いて説明する。なお、図７と同じ部分は、同じ符号によって表し、説明は省略する。
【００３９】
図２（Ａ）は、画素ＴＦＴ１０２及び保持容量１０３を作製した後、層間絶縁膜１１３を形成した状態である。ここまでのプロセスは、公知の方法を用いればよい。この後、図２（Ｂ）に示すように、まず画素電極１１８をパターニング形成する。その後、ソース信号線、画素ＴＦＴのソース領域及びドレイン領域、保持容量の半導体層に達するコンタクトホール１６〜１９を形成する。なお図示していないが、画素ＴＦＴのゲート電極に達するコンタクトホールも、この時同時に形成する。そして、ゲート信号線、ソース配線、ドレイン配線及び保持容量と画素電極を接続するための配線を形成するために、金属層２０を形成する。なお、本明細書では、便宜上、この金属層２０をＳ／Ｄメタル層と呼ぶことにする。このＳ／Ｄメタル層２０の上にさらに絶縁層２１を形成する。このＳ／Ｄメタル層２０及び絶縁層２１を同時にパターニングし、ソース配線１１４、ゲート信号線１１５、ドレイン配線１１６、配線１１７を形成し、図２（Ｃ）のような構造が得られる。
【００４０】
また上記では、画素電極１１８を形成した後、コンタクトホール１６〜１９を形成しているが、この順序は逆でも良い。
【００４１】
この後、配向膜をつけ対向基板と貼り合わせて間に液晶を封入すれば、図１の構造をもつ液晶表示装置が得られる。
【００４２】
この様に、Ｓ／Ｄメタル層２０と絶縁層２１を一度にパターニングすることによって、マスク枚数を増やすことなく、ゲート信号線が絶縁膜１０で覆われた構造の表示装置を作製することができる。
【００４３】
【実施例】
以下に、本発明の実施例について説明する。
【００４４】
（実施例１）
本実施例では、実施の形態で述べた方法とは異なる方法で、マスク枚数を増やすことなくゲート信号線が絶縁膜で覆われた構造の表示装置を作製する手法について説明する。
【００４５】
図７に示したような従来の表示装置や、図１で示した表示装置では、対向基板側にＢＭ層を作製していた。ここで、本実施例では、図８に示すようにＢＭ２２２をゲート信号線を覆う絶縁膜として用いた。このため、対向基板上には、ＢＭ層を形成する必要がない。なお、図７と同じ部分は、同じ符号によって表し、説明は省略する。
【００４６】
図９に、図８の表示装置の作製工程を示す。
【００４７】
図９（Ａ）に示すように、画素ＴＦＴ１０２及び保持容量１０３を作製した後、層間絶縁膜１１３を形成し、まず画素電極１１８をパターニング形成する。その後、ソース信号線、画素ＴＦＴのソース領域及びドレイン領域、保持容量の半導体層に達するコンタクトホール１６〜１９を形成する。なお図示していないが、画素ＴＦＴのゲート電極に達するコンタクトホールも、この時同時に形成する。そして、ゲート信号線、ソース配線、ドレイン配線及び保持容量と画素電極を接続するための配線を形成するために、Ｓ／Ｄメタル層２０を形成する。
【００４８】
なお、上記では画素電極１１８を形成した後コンタクトホール１６〜１９を形成しているが、この順序は逆でも良い。
【００４９】
ここまでのプロセスは、発明の実施の形態で述べたプロセスと同じである。
【００５０】
次に、図９（Ｂ）のように、Ｓ／Ｄメタル層２０をパターニングし、ソース配線１１４、ゲート信号線１１５、ドレイン配線１１６、配線１１７を形成する。その後、ＢＭ層２２を形成する。ＢＭ層２２は、黒色または褐色の樹脂によって形成され、遮光を行う。
【００５１】
図９（Ｃ）に示すように、ＢＭ層２２をパターニングし、ゲート信号線、ソース配線及びドレイン配線周りがＢＭ２２２によって覆われる様にする。なお、ＢＭ層２２は、レジストマスクをパターニングした後、ドライエッチングしても良いし、感光性の樹脂を用いても良い。
【００５２】
その後、配向膜をつけ、対向基板と貼り合わせて間に液晶を封入すれば、図８に示した様な表示装置が完成する。
【００５３】
本実施例では、ＢＭ２２２をゲート信号線周りにパターニングする際、マスクを１枚使っているが、その代わりに、対向基板上にＢＭ層を形成する必要がなくなり、このとき使用されるマスクが必要なくなるため、全体として表示装置を作製する際のマスク枚数の増加はない。
【００５４】
（実施例２）
本実施例では、本発明の表示装置のＦＰＣ（フレキシブルプリントサーキット基板：Flexible Printed Circuit）端子部の例について説明する。
【００５５】
従来の表示装置では、Ｓ／Ｄメタルにより形成された配線を用いて、各回路の入力部と外部入力端子との接続を取り、外部からの信号を入力していた。ここで、本実施例の構造では、このＳ／Ｄメタル層の上部には絶縁膜が形成されており、このＳ／Ｄメタル層に形成された配線では、ＦＰＣと接続することができない。
【００５６】
そこで、ゲート電極を形成した層と同じ層に、ゲート電極を形成する金属を用いて、各回路の入力部と外部入力端子を接続するための配線を形成する。なお、本明細書では、ゲート電極を形成する金属をゲートメタルと呼ぶことにする。
【００５７】
図１４に本発明の表示装置の上面図及び断面図を示す。
【００５８】
図１４（Ａ）は、本発明の表示装置の上面図である。画素基板１４００上に、ソース信号線駆動回路１４０１、ゲート信号線駆動回路１４０２、画素部１４０３、外部入力端子１４０４が形成されている。また、１４３０は、シール材である。なお、この図では、わかりやすくするために、対向基板側及び液晶部分は、図示しなかった。
【００５９】
外部入力端子１４０４において、ＦＰＣ端子１４０６が接続され、そこから入力された信号は、配線１４０７ａ、１４０７ｂによって各回路に入力される。
【００６０】
図中、Ａ−Ａ'の断面図を図１４（Ｂ）に示す。図１４（Ａ）と同じ部分は、同じ符号で表す。なお、ソース信号線駆動回路１４０１の構造として、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合えあせたＣＭＯＳ回路１４０８を図示する。また、画素部１４０３には、画素ＴＦＴ１４１４のみを示す。ここで、１４２２は下地膜、１４２１はゲート絶縁膜、１４０５は液晶である。なお、配向膜等は図示していない。また、対向基板側１４２０の対向電極やカラーフィルタ等もここでは省略した。
【００６１】
外部入力端子１４０４において、異方性導電性樹脂１４１７によりＦＰＣ端子１４０６が貼り付けられ、接続配線１４１０とＦＰＣ端子１４０６が接続されている。なお、接続配線１４１０は、図１４（Ａ）において、１４０７ａ及び１４０７ｂに対応する。このＦＰＣ端子１４０６を介して外部より信号などが入力される。
【００６２】
ここで、接続配線１４１０は、ゲート電極形成時に同時に形成される。この接続配線１４１０にＦＰＣ端子１４０６を接続するためには、層間絶縁膜１４１１にコンタクトホールを形成する必要がある。これは、ソース配線１４１２、ドレイン配線１４１３等のためにコンタクトホールを形成する際に、同時に形成すればよい。
【００６３】
また、このコンタクトホール形成後、画素電極１４１５を形成する際にＩＴＯ膜１４１６を同時にパターニング形成する。ＩＴＯ膜１４１６を設けることにより、ＦＰＣ端子１４０６を、異方性導電性樹脂１４１７により貼り付ける際の密着性を高めることができ、また、接続配線１４１０を形成するゲートメタルの酸化を防止することができる。
【００６４】
なお、異方性導電性樹脂１４１７は、導電性粒子１４１８と接着材１４１９によって構成される。この導電性粒子１４１８の外径は、配線１４１０のピッチよりも小さいため、接着剤１４１９中に分散する量を適当なものにすると、隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【００６５】
（実施例３）
本実施例では、図１で示した画素部の構造をもつ表示装置の、画素部及びその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路）のＴＦＴ及び保持容量を同時に作製する手法について、図１０〜図１２を用いて詳しく説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００６６】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００６７】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００６８】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[mJ/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００６９】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm²]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７０】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７１】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７２】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩｃｍ]を実現することが出来る。
【００７３】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【００７４】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印可する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００７５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印可するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。（図１０（Ｂ））
【００７６】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＮ型を付与する不純物元素を添加する。（図１０（Ｂ））
【００７７】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００７８】
Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００７９】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行い、図１１（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００８０】
図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ₆を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８１】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【００８２】
そして、図１１（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５および導電層５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０²⁰〜２×１０²¹[atoms/cm³]となるようにする。
【００８３】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【００８４】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８５】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８６】
次いで、図１２（Ａ）に示すように、酸化窒化シリコン膜から成る第１の層間絶縁膜５０５５を１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成する。
【００８７】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【００８８】
次に、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成した。
【００８９】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３に達するコンタクトホール、Ｐ型の不純物領域５０４３、５０４８、５０４９または５０５４に達するコンタクトホール、ソース信号線５０４２に達するコンタクトホール、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【００９０】
その後、画素電極５０６３としてＩＴＯ膜を１１０［ｎｍ］の厚さに形成し、パターニングを行った。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。（図１２（Ａ））
【００９１】
その後、Ｓ／Ｄメタル層５１００を形成した。なお、本実施例では、このＳ／Ｄメタル層５１００としてチタン膜、窒化チタン膜、アルミニウム膜をスパッタ法で連続形成した３層構造の積層膜を用いた。勿論、他の導電膜を用いても良い。
【００９２】
Ｓ／Ｄメタル層５１００の上に、絶縁層５１０１を形成する。なお、この絶縁層５１０１としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。絶縁層５１０１をこれらの樹脂を用いて、５０００Å〜１μｍの厚さに形成する。本実施例では、絶縁層５１０１としてアクリルを０.６μｍの厚さに形成した。
【００９３】
次に、図１２（Ｂ）に示すように、絶縁層５１０１及びＳ／Ｄメタル層５１００を同時にパターニングし、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０９９及びその上の絶縁膜５１１１を形成した。
【００９４】
ここで、図１７（Ａ）は、パターニング形成されたゲート信号線５０９９付近の拡大図である。絶縁層５１０１及びＳ／Ｄメタル層５１００のエッチングについて、図１７（Ａ）を用いて説明する。なお、図１７（Ａ）において、図１２と同じ符号は同じ部分を示す。
【００９５】
エッチングは、絶縁層５１０１として形成したアクリル１７０４をドライエッチング、また、Ｓ／Ｄメタル層５１００のアルミニウム層１７０３をウエットエッチング、窒化チタン層１７０２及びチタン層１７０１をドライエッチングによって行う。これにより、アルミニウム層を、内側に０.１μｍ〜０.５μｍ窪ませた形状を作製することができる。
【００９６】
図１２（Ｂ）において、ドレイン配線５０６１及び接続配線５０６２を画素電極５０６３と接して重なるように配置することでコンタクトを取っている。
【００９７】
こうして、同一基板上に、駆動回路部のＴＦＴ及び画素部のＴＦＴと保持容量が完成する。本明細書では、便宜上、この様な基板をアクティブマトリクス基板とよぶ。
【００９８】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板も同様の手法で作製可能である。
【００９９】
この様にして得られたアクティブマトリクス基板の、ゲート信号線及びその上部に形成された絶縁層の断面ＳＥＭ（走査電子顕微鏡）写真を図１６（ａ）に示す。図１６（ａ）は、配向膜を形成する前の観察像である。
【０１００】
（実施例４）
本実施例では、実施例３の手法により作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。説明には図１３を用いる。
【０１０１】
図１２（Ｂ）の状態のアクティブマトリクス基板を得た後、図１２（Ｂ）のアクティブマトリクス基板上に配向膜１６７を形成しラビング処理を行う。この配向膜１６７は、５００Å〜１５００Åの膜厚で形成するのが好ましい。本実施例では、７００Åの膜厚で形成した。
【０１０２】
ここで、図１７（Ｂ）に示すように、配向膜１６７を、図１７（Ａ）に示したアルミニウム層の窪み部分に入れる。これにより、ゲート信号線の信号電圧による、ゲート信号線周りに生じる電界の液晶部への影響を、さらに軽減することができる。なお、図１７（Ｂ）において、図１３と同じ符号は同じ部分を示す。
【０１０３】
ゲート信号線及びその上部に形成された絶縁層を、配向膜で覆ったところの観察像を図１６（ｂ）に示す。なお、配向膜をつけた後、２００℃で９０分間ポストベークを行っている。
【０１０４】
なお、本実施例では配向膜１６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０５】
次いで、対向基板１６８を用意する。この対向基板には、着色層１７４、遮光層１７５が各画素に対応して配置されたカラーフィルタに設けられている。また、駆動回路の部分にも遮光層１７７を設けた。このカラーフィルタと遮光層１７７とを覆う平坦化膜１７６を設けた。次いで、平坦化膜１７６上に透明導電膜からなる対向電極１６９を画素部に形成し、対向基板の全面に配向膜１７０を形成し、ラビング処理を施した。この配向膜１７０は、５００Å〜１５００Åの膜厚で形成するのが好ましい。本実施例では、７００Åの膜厚で形成した。
【０１０６】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１７１で貼り合わせる。シール材１７１にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１７３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１７３には公知の液晶材料を用いれば良い。このようにして図１３に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、実施例２で述べた手法によりＦＰＣを貼りつけた。
【０１０７】
こうして得られた液晶表示パネルの構成を図１５の上面図を用いて説明する。なお、図１４と対応する部分には同じ符号を用いた。
【０１０８】
図１５で示す上面図は、画素部１４０３、ソース信号線駆動回路１４０１、ゲート信号線駆動回路１４０２、ＦＰＣ端子１４０６を貼り付ける外部入力端子１４０４、外部入力端子と各回路の入力部までを接続する配線１４０７ａ、１４０７ｂなどが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１４２０とがシール材１４３０を介して貼り合わされている。
【０１０９】
ソース信号線駆動回路１４０１と重なるように対向基板側に遮光層４７７ａが設けられ、ゲート信号線駆動回路１４０２と重なるように対向基板側に遮光層４７７ｂが形成されている。また、画素部１４０３上の対向基板側に設けられたカラーフィルタ４０９は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１１０】
ここでは、カラー化を図るためにカラーフィルタ４０９を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１１１】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層４７７ａ、４７７ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１１２】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１１３】
この様にして、液晶表示装置が完成する。
【０１１４】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置も同様の手法で作製可能である。
【０１１５】
（実施例５）
実施例３及び実施例４のようにして作製される液晶表示装置は、液晶モジュールを構成でき、さらに液晶表示表示装置は各種電子機器の表示部として用いることができる。以下に、本発明を用いて形成された液晶表示装置を表示媒体として組み込んだ電子機器について説明する。
【０１１６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１８に示す。
【０１１７】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示部２００３、キーボード２００４等を含む。本発明の液晶表示装置はパーソナルコンピュータの表示部２００３に用いることができる。
【０１１８】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明の液晶表示装置はビデオカメラの表示部２１０２に用いることができる。
【０１１９】
図１８（Ｃ）は頭部取り付け型の液晶表示装置の一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２３０５、表示部２３０６等を含む。本発明の液晶表示装置は頭部取り付け型の液晶表示装置の表示部２３０６に用いることができる。
【０１２０】
図１８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ２４０３、表示部（ａ）２４０４、表示部（ｂ）２４０５等を含む。表示部（ａ）は主として画像情報を表示し、表示部（ｂ）は主として文字情報を表示するが、本発明の液晶表示装置は記録媒体を備えた画像再生装置の表示部（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１２１】
図１８（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５０２、受像部２５０３、操作スイッチ２５０４、表示部２５０５等を含む。本発明の液晶表示装置２５０５は携帯型（モバイル）コンピュータの表示部に用いることができる。
【０１２２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１２３】
【発明の効果】
従来の逆クロス構造の液晶表示装置では、ゲート信号線が直接配向膜に接していたため、そこを流れる信号電圧によって液晶が劣化するという問題があった。
【０１２４】
本発明は、上記構成により、作製工程上使用するマスク枚数を増やすことなく、ゲート信号線の上部に絶縁膜を形成することができる。これにより、ゲート信号線を流れる信号電圧の液晶への影響を抑え、液晶の劣化を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の画素部の断面図。
【図２】本発明の液晶表示装置の画素部の作製工程を示す図。
【図３】液晶表示装置の画素の構成を示す図。
【図４】液晶の印可電圧と透過光量を関係を示す図。
【図５】液晶表示装置の駆動電圧のタイミングチャートを示す図。
【図６】従来の液晶表示装置の画素部の断面図及び上面図。
【図７】従来の液晶表示装置の画素部の断面図及び上面図。
【図８】本発明の液晶表示装置の画素部の断面図。
【図９】本発明の液晶表示装置の画素部の作製工程を示す図。
【図１０】本発明の液晶表示装置の作製工程を示す図。
【図１１】本発明の液晶表示装置の作製工程を示す図。
【図１２】本発明の液晶表示装置の作製工程を示す図。
【図１３】本発明の液晶表示装置の作製工程を示す図。
【図１４】本発明の液晶表示装置の上面図及び断面図。
【図１５】本発明の液晶表示装置の上面図。
【図１６】本発明の液晶表示装置のＴＦＴのゲート信号線周辺のＳＥＭ観察像。
【図１７】本発明の液晶表示装置のＴＦＴのゲート信号線周辺の拡大図。
【図１８】本発明の液晶表示装置を用いた電子機器の図。[0001]
BACKGROUND OF THE INVENTION
[0002]
The present invention relates to a liquid crystal display device including a thin film transistor (TFT) formed over an insulating substrate and a manufacturing method thereof.
[0003]
[Prior art]
Active matrix liquid crystal display devices using thin film transistors (TFTs) are used as direct-view display devices for video cameras, image playback devices, head mounted displays, mobile phones, personal digital assistants, and lenses such as front and rear projects. Development as a projection type display device aiming at enlarged display by an optical system is being actively carried out.
[0004]
FIG. 3 shows an example of the configuration of an active matrix liquid crystal display device. A source signal line 301, a gate signal line 302, a pixel TFT 303, and a storage capacitor 304 are included. The gate electrode of the pixel TFT 303 is connected to the gate signal line 302, one of the drain region or the source region of the pixel TFT 303 is connected to the source signal line 301, and the other is connected to the storage capacitor 304 and the pixel electrode 305. ing.
[0005]
This pixel driving method will be described below. When a signal voltage is input to the gate signal line 302 and the pixel TFT 303 is turned on, the signal voltage is input from the source signal line 301 and charges are accumulated in the storage capacitor 304. Due to this accumulated charge, a voltage is applied to the pixel electrode 305, and a voltage is applied between the electrodes sandwiching the liquid crystal. Corresponding to this applied voltage, the orientation of liquid crystal molecules changes, and the amount of transmitted light is controlled.
[0006]
FIG. 4 shows the relationship between the applied voltage and the amount of transmitted light. Apply voltage to -V _m ~ V _m The amount of transmitted light can be changed by changing within the range. When the applied voltage is 0, the maximum transmitted light amount T _max It shall be Here, the liquid crystal has a problem that, when an electric field in a certain direction is continuously applied, ions accumulate on one side and deteriorate immediately. Therefore, it is common to perform driving with the polarity of the applied voltage reversed every time a signal is written to the pixel.
[0007]
FIG. 5 shows the relationship between the gate signal voltage, the source signal voltage, and the voltage applied to the liquid crystal when this display device is driven. In this figure, attention is paid to a certain gate signal line Gn and a certain source signal line Sm, and the applied voltage to the liquid crystal in a certain pixel is shown.
[0008]
When the gate signal line is selected and a voltage is applied to the liquid crystal, the orientation of the liquid crystal molecules changes according to the applied voltage. As a result, the amount of transmitted light changes, and an image is displayed. Here, the voltage applied to the liquid crystal changes in the range of −V to V, and the polarity is reversed every time a signal is written to the pixel. Note that | V | in FIG. _m | Take the following values.
[0009]
In the production of this active matrix type liquid crystal display device, the manufacturing cost has been reduced and the yield has been improved by reducing the number of steps.
[0010]
FIG. 6A shows an example of a cross-sectional view of a pixel portion of a conventional active matrix liquid crystal display device.
[0011]
A pixel TFT 102 and a storage capacitor 103 are formed in the pixel portion 101. Here, 104 is an insulating substrate of the TFT substrate, 105 is a source region or drain region of the pixel TFT 102, 106 is a channel region of the pixel TFT 102, 108 is a gate insulating film, 107 and 112 are electrodes of the storage capacitor 103, and are insulated The layer 109 is sandwiched. Note that the electrode 107 is formed of a semiconductor layer and is doped with an impurity element. The electrode 107 is connected to the drain region of the pixel TFT 102. 215 is a gate signal line, 210 is a source signal line, 116 is a drain wiring, 113 is an interlayer insulating film, 118 is a pixel electrode, 119 and 126 are alignment films, 120 is a liquid crystal, 121 is an insulating substrate of a counter substrate, 122 Is a black matrix (BM), 123 is a color filter, 124 is a planarizing film, and 125 is a counter electrode.
[0012]
Here, in order to reduce the number of masks to be used, the pixel electrode 118 connected to the drain wiring 116 is brought into conduction by directly contacting the drain wiring 116.
[0013]
Here, the source wiring 210 is patterned in the same layer as the drain wiring 116 and the pixel electrode 118. For this reason, in order to prevent a short circuit between the source wiring and the pixel electrode, there must be a sufficient space between the source signal line and the pixel electrode. Further, in order to prevent light leakage from the space portion, it is necessary to cover the space portion with BM.
[0014]
A top view of the pixel at this time is shown in FIG. For the sake of clarity, a part of the region where the pixel electrode and the BM are removed is shown. Here, FIG. 6A corresponds to a cross-sectional view taken along lines A to A ′ in FIG. Note that the same reference numerals as those in FIG. 6A denote the same parts. Reference numeral 210 denotes a source signal line, 116 denotes a drain wiring, 215 denotes a gate signal line, 118 denotes a pixel electrode, and 220 denotes a semiconductor layer, which correspond to 105 to 107 in FIG.
[0015]
Here, a space portion 230 is provided between the source signal line 210 and the pixel electrode 118 to prevent the source signal line 210 and the pixel electrode 118 from being short-circuited. For this reason, the area of the pixel electrode 118 cannot be increased. Therefore, the aperture ratio cannot be increased. In order to prevent light leakage from the space portion 230, the space portion 230 is covered with a BM 122 provided on the counter substrate. Here, it is necessary to allow the BM to overlap with the end portion of the pixel electrode in consideration of the influence of the shift in bonding the TFT substrate and the counter substrate, the influence of light wraparound, and the like. As a result, there is a problem that the aperture ratio further decreases.
[0016]
Accordingly, a display device having a structure as shown in FIG. 7A has been proposed. Note that the same reference numerals as those in FIGS. 6A and 6B denote the same parts.
[0017]
In FIG. 7A, 111 is a gate electrode, 114 is a source wiring, 110 is a source signal line, and 115 is a gate signal line.
[0018]
In the cross-sectional view display device shown in FIG. 7A, the source signal line 114 is formed simultaneously with the gate electrode 111, and the gate signal line 115 is formed simultaneously with the source wiring 114 and the drain wiring 116. Here, the source signal line 110 is connected to the source region of the pixel TFT 102 by the source wiring 114. With this configuration, the layers in which the source signal line and the gate signal line are formed can be interchanged without increasing the number of masks. Such an arrangement of the source signal line and the gate signal line is called an inverted cross structure. With this structure, since the source signal line 110 is arranged in a layer below the drain wiring 116, the pixel electrode 118 can be formed also on the source signal line 110, and the aperture ratio can be increased.
[0019]
FIG. 7B is a top view of FIG. For the sake of clarity, a part of the region where the pixel electrode and the BM are removed is shown. Here, FIG. 7A corresponds to cross-sectional views of A to A ′ and B to B ′ in FIG. Since the pixel electrode 118 is formed over the source signal line 110 to prevent light leakage, the portion of the BM 122 provided on the counter substrate is reduced as compared with FIG. 6B. Thus, the aperture ratio increases as compared with FIG.
[0020]
[Problems to be solved by the invention]
In the display device using the reverse cross structure, the gate signal line is formed in the same layer as the drain wiring and the pixel electrode, and the alignment film and the liquid crystal are formed thereon.
[0021]
Here, in FIG. 5, the gate signal line selection signal voltage is Vo, and the non-selection signal voltage is -Vo. If the number of gate signal lines is y, the period during which the gate signal lines are selected is 1 / y of one frame period. Therefore, as y increases, the selection period becomes shorter and a non-selected signal voltage is applied. The ratio of the period is increased. Therefore, while the pixel is not selected, the voltage of −Vo is continuously input.
[0022]
When the standard of the display device is VGA, −Vo is input in a period of 479/480 or more.
[0023]
As shown in FIG. 5, the voltage applied to the source signal line has a little influence on the liquid crystal part because the polarity is periodically inverted. On the other hand, the voltage input to the gate signal line tends to have a certain polarity as described above. Such a signal voltage input to the gate signal line affects the liquid crystal portion disposed immediately above the gate signal line. This is the cause of the deterioration of the liquid crystal.
[0024]
Therefore, an object is to manufacture a display device in which the influence of a signal voltage applied to a gate signal line on peripheral liquid crystals is suppressed without increasing the number of masks used in the process.
[0025]
[Means for Solving the Problems]
After forming a metal layer to be a gate signal line, a source wiring, and a drain wiring, an insulating layer is formed, and the insulating layer and the metal layer are patterned by one photolithography process. That is, an insulating film is formed between the gate signal line and the alignment film without increasing the number of masks. Thereby, the influence of the signal voltage flowing through the gate signal line on the liquid crystal can be suppressed.
[0026]
The configuration of the present invention is shown below.
[0027]
According to the present invention,
A plurality of source signal lines, a plurality of gate signal lines, and a plurality of pixels on an insulating substrate;
The plurality of pixels include a pixel TFT, a pixel electrode, a counter electrode, and a liquid crystal portion disposed between the pixel electrode and the counter electrode,
The liquid crystal portion includes a first alignment film, a second alignment film, and a liquid crystal sandwiched between the first alignment film and the second alignment film,
A gate electrode of the pixel TFT is connected to one of the plurality of gate signal lines;
One of a drain region and a source region of the pixel TFT is connected to one of the plurality of source signal lines, and the other is connected to the pixel electrode.
The first alignment film is disposed between the pixel electrode and the liquid crystal,
The second alignment film is disposed between the counter electrode and the liquid crystal,
In the display device in which the plurality of gate signal lines are formed of a conductive material constituting a source electrode and a drain electrode of the pixel TFT,
An insulating layer is provided between the gate signal line and the first alignment film, and the insulating layer is formed by patterning a layer made of an insulating material in the step of patterning the gate signal line. A display device is provided.
[0028]
According to the present invention,
An insulating layer obtained by etching the layer made of the insulating material by dry etching;
There is provided a display device comprising the gate signal line formed by etching the layer made of the conductive material by wet etching alone or by both wet etching and dry etching.
[0029]
According to the present invention,
The end surface of the gate signal line is located 0.1 μm to 0.5 μm inside from the end surface of the insulating layer,
There is provided a display device characterized in that the gate signal line end portion is recessed inward with respect to the end portion of the insulating layer.
[0030]
According to the present invention,
A display device is provided in which the hollow portion is covered with the first alignment film.
[0031]
According to the present invention,
A plurality of source signal lines, a plurality of gate signal lines, and a plurality of pixels on an insulating substrate;
The plurality of pixels include a pixel TFT, a pixel electrode, a counter electrode, and a liquid crystal portion disposed between the pixel electrode and the counter electrode,
The liquid crystal portion includes a first alignment film, a second alignment film, and a liquid crystal sandwiched between the first alignment film and the second alignment film,
A gate electrode of the pixel TFT is connected to one of the plurality of gate signal lines;
One of a drain region and a source region of the pixel TFT is connected to one of the plurality of source signal lines, and the other is connected to the pixel electrode.
The first alignment film is disposed between the pixel electrode and the liquid crystal,
The second alignment film is disposed between the counter electrode and the liquid crystal,
In the display device in which the plurality of gate signal lines are formed of a conductive material constituting a source electrode and a drain electrode of the pixel TFT,
A display device including an insulating material having a light-shielding property between the gate signal line and the first alignment film is provided.
[0032]
According to the present invention,
Input signals from the outside to the source signal line drive circuit that processes signals input to multiple source signal lines and the gate signal line drive circuit that processes signals input to multiple gate signal lines using a flexible printed circuit board In the display device to
The wiring part of the external input terminal to which the flexible printed circuit board is connected,
A display device is provided, which is formed of the same material in the same layer as a gate electrode of a TFT constituting the source signal line driver circuit and the gate signal line driver circuit.
[0033]
According to the present invention,
A plurality of pixels on an insulating substrate and an external input terminal for connecting a flexible printed circuit board;
In the display device having the plurality of pixels, the TFT and the transparent electrode,
The display device is characterized in that the external input terminal is constituted by a laminated structure of a material constituting the gate electrode of the TFT and a material constituting the transparent electrode.
[0034]
According to the present invention,
The display device is characterized in that the external input terminal is formed by removing an interlayer film between a gate electrode of the TFT and a source electrode and a drain electrode of the TFT.
[0035]
The present invention may be a video camera, an image reproducing device, a head mounted display, a mobile phone, or a portable information terminal using the display device.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a cross-sectional view of a pixel portion of a display device of the present invention. 7 that are the same as those in FIG. 7 are denoted by the same reference numerals and description thereof is omitted.
[0037]
In FIG. 1, the insulating film 10 is disposed on the gate signal line 115, the source wiring 114, the drain wiring 116, and the wiring 117. With this insulating film 10, the influence of the signal voltage flowing through the gate signal line 115 on the alignment film 119 and the liquid crystal 120 can be suppressed.
[0038]
A method for manufacturing the display device having the structure of FIG. 1 will be described with reference to FIGS. 7 that are the same as those in FIG. 7 are denoted by the same reference numerals and description thereof is omitted.
[0039]
FIG. 2A shows a state in which an interlayer insulating film 113 is formed after the pixel TFT 102 and the storage capacitor 103 are manufactured. A known method may be used for the process so far. Thereafter, as shown in FIG. 2B, the pixel electrode 118 is first formed by patterning. Thereafter, contact holes 16 to 19 reaching the source signal line, the source and drain regions of the pixel TFT, and the semiconductor layer of the storage capacitor are formed. Although not shown, a contact hole reaching the gate electrode of the pixel TFT is also formed at this time. Then, the metal layer 20 is formed in order to form a gate signal line, a source wiring, a drain wiring, and a wiring for connecting the storage capacitor and the pixel electrode. In this specification, for convenience, the metal layer 20 is referred to as an S / D metal layer. An insulating layer 21 is further formed on the S / D metal layer 20. The S / D metal layer 20 and the insulating layer 21 are patterned at the same time to form a source wiring 114, a gate signal line 115, a drain wiring 116, and a wiring 117, and a structure as shown in FIG. 2C is obtained.
[0040]
In the above description, the contact holes 16 to 19 are formed after the pixel electrode 118 is formed. However, this order may be reversed.
[0041]
After that, if an alignment film is attached and bonded to the counter substrate and liquid crystal is sealed in between, a liquid crystal display device having the structure of FIG. 1 can be obtained.
[0042]
Thus, by patterning the S / D metal layer 20 and the insulating layer 21 at once, a display device having a structure in which the gate signal line is covered with the insulating film 10 can be manufactured without increasing the number of masks. .
[0043]
【Example】
Examples of the present invention will be described below.
[0044]
Example 1
In this example, a method for manufacturing a display device in which a gate signal line is covered with an insulating film without increasing the number of masks will be described by a method different from the method described in Embodiment Mode.
[0045]
In the conventional display device as shown in FIG. 7 and the display device shown in FIG. 1, the BM layer is formed on the counter substrate side. Here, in this embodiment, as shown in FIG. 8, the BM 222 is used as an insulating film covering the gate signal line. For this reason, it is not necessary to form a BM layer on the counter substrate. 7 that are the same as those in FIG. 7 are denoted by the same reference numerals and description thereof is omitted.
[0046]
FIG. 9 shows a manufacturing process of the display device of FIG.
[0047]
As shown in FIG. 9A, after the pixel TFT 102 and the storage capacitor 103 are manufactured, an interlayer insulating film 113 is formed, and a pixel electrode 118 is first formed by patterning. Thereafter, contact holes 16 to 19 reaching the source signal line, the source and drain regions of the pixel TFT, and the semiconductor layer of the storage capacitor are formed. Although not shown, a contact hole reaching the gate electrode of the pixel TFT is also formed at this time. Then, the S / D metal layer 20 is formed in order to form a gate signal line, a source wiring, a drain wiring, and a wiring for connecting the storage capacitor and the pixel electrode.
[0048]
In the above description, the contact holes 16 to 19 are formed after the pixel electrode 118 is formed, but this order may be reversed.
[0049]
The process so far is the same as the process described in the embodiment of the invention.
[0050]
Next, as shown in FIG. 9B, the S / D metal layer 20 is patterned to form a source wiring 114, a gate signal line 115, a drain wiring 116, and a wiring 117. Thereafter, the BM layer 22 is formed. The BM layer 22 is formed of a black or brown resin and performs light shielding.
[0051]
As shown in FIG. 9C, the BM layer 22 is patterned so that the periphery of the gate signal line, the source wiring, and the drain wiring is covered with the BM 222. The BM layer 22 may be dry-etched after patterning a resist mask, or may be a photosensitive resin.
[0052]
After that, an alignment film is attached, and the liquid crystal is sealed between the opposite substrates and the display device as shown in FIG. 8 is completed.
[0053]
In this embodiment, when patterning the BM 222 around the gate signal line, one mask is used. Instead, it is not necessary to form a BM layer on the counter substrate, and the mask used at this time is necessary. Therefore, there is no increase in the number of masks when the display device is manufactured as a whole.
[0054]
(Example 2)
In this embodiment, an example of an FPC (Flexible Printed Circuit) terminal portion of the display device of the present invention will be described.
[0055]
In the conventional display device, the input part of each circuit is connected to the external input terminal using a wiring formed of S / D metal, and an external signal is input. Here, in the structure of this embodiment, an insulating film is formed on the S / D metal layer, and the wiring formed on the S / D metal layer cannot be connected to the FPC.
[0056]
Therefore, a wiring for connecting the input portion of each circuit and the external input terminal is formed in the same layer as the gate electrode using a metal forming the gate electrode. In this specification, the metal forming the gate electrode is referred to as a gate metal.
[0057]
FIG. 14 shows a top view and a cross-sectional view of the display device of the present invention.
[0058]
FIG. 14A is a top view of a display device of the present invention. A source signal line driver circuit 1401, a gate signal line driver circuit 1402, a pixel portion 1403, and an external input terminal 1404 are formed over the pixel substrate 1400. Reference numeral 1430 denotes a sealing material. In this figure, for the sake of clarity, the counter substrate side and the liquid crystal portion are not shown.
[0059]
An FPC terminal 1406 is connected to the external input terminal 1404, and a signal input from the FPC terminal 1406 is input to each circuit through wirings 1407a and 1407b.
[0060]
In the drawing, a cross-sectional view taken along line AA ′ is shown in FIG. The same portions as those in FIG. 14A are denoted by the same reference numerals. Note that as a structure of the source signal line driver circuit 1401, a CMOS circuit 1408 in which an N-channel TFT and a P-channel TFT are combined is illustrated. In the pixel portion 1403, only the pixel TFT 1414 is shown. Here, 1422 is a base film, 1421 is a gate insulating film, and 1405 is a liquid crystal. The alignment film and the like are not shown. Further, the counter electrode and the color filter on the counter substrate side 1420 are omitted here.
[0061]
In the external input terminal 1404, the FPC terminal 1406 is pasted with an anisotropic conductive resin 1417, and the connection wiring 1410 and the FPC terminal 1406 are connected. Note that the connection wiring 1410 corresponds to 1407a and 1407b in FIG. A signal or the like is input from the outside via the FPC terminal 1406.
[0062]
Here, the connection wiring 1410 is formed at the same time as the gate electrode is formed. In order to connect the FPC terminal 1406 to the connection wiring 1410, it is necessary to form a contact hole in the interlayer insulating film 1411. This may be formed at the same time when contact holes are formed for the source wiring 1412, the drain wiring 1413, and the like.
[0063]
In addition, after forming the contact hole, when forming the pixel electrode 1415, the ITO film 1416 is simultaneously formed by patterning. By providing the ITO film 1416, adhesion when the FPC terminal 1406 is attached by the anisotropic conductive resin 1417 can be improved, and oxidation of the gate metal forming the connection wiring 1410 can be prevented. it can.
[0064]
Note that the anisotropic conductive resin 1417 includes conductive particles 1418 and an adhesive material 1419. Since the outer diameter of the conductive particles 1418 is smaller than the pitch of the wirings 1410, if the amount dispersed in the adhesive 1419 is set appropriately, the corresponding FPC-side wirings and electrical circuits can be electrically connected without short-circuiting with adjacent wirings. Connections can be made.
[0065]
(Example 3)
In this embodiment, in the display device having the structure of the pixel portion shown in FIG. 1, TFTs and holdings of the pixel portion and the drive circuit portion (source signal line side drive circuit, gate signal line side drive circuit) provided in the periphery thereof A method for simultaneously manufacturing the capacitor will be described in detail with reference to FIGS. However, in order to simplify the description, a CMOS circuit which is a basic unit is illustrated in the drive circuit portion.
[0066]
First, as shown in FIG. 10A, a silicon oxide film on a substrate 5001 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass, A base film 5002 made of an insulating film such as a silicon nitride film or a silicon oxynitride film is formed. For example, SiH by plasma CVD method _Four , NH _Three , N ₂ A silicon oxynitride film 5002a made of O is formed to 10 to 200 [nm] (preferably 50 to 100 [nm]), and similarly SiH _Four , N ₂ A silicon oxynitride silicon film 5002b formed from O is stacked to a thickness of 50 to 200 [nm] (preferably 100 to 150 [nm]). Although the base film 5002 is shown as a two-layer structure in this embodiment, it may be formed as a single-layer film of the insulating film or a structure in which two or more layers are stacked.
[0067]
The island-shaped semiconductor layers 5003 to 5006 are formed using a crystalline semiconductor film in which a semiconductor film having an amorphous structure is formed using a laser crystallization method or a known thermal crystallization method. The island-like semiconductor layers 5003 to 5006 are formed with a thickness of 25 to 80 [nm] (preferably 30 to 60 [nm]). There is no limitation on the material of the crystalline semiconductor film, but the crystalline semiconductor film is preferably formed of silicon or a silicon germanium (SiGe) alloy.
[0068]
In order to fabricate a crystalline semiconductor film by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO _Four Use a laser. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The conditions for crystallization are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 [Hz] and the laser energy density is 100 to 400 [mJ / cm. ² ] (Typically 200-300 [mJ / cm ² ]). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is set to 1 to 10 [kHz], and the laser energy density is set to 300 to 600 [mJ / cm. ² ] (Typically 350-500 [mJ / cm ² ]) Then, a laser beam condensed in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is 80 Perform as ~ 98 [%].
[0069]
Next, a gate insulating film 5007 is formed to cover the island-shaped semiconductor layers 5003 to 5006. The gate insulating film 5007 is formed of an insulating film containing silicon with a thickness of 40 to 150 [nm] by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 [nm]. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O ₂ And a reaction pressure of 40 [Pa], a substrate temperature of 300 to 400 [° C.], a high frequency (13.56 [MHz]), and a power density of 0.5 to 0.8 [W / cm]. ² ] Can be formed by discharging. The silicon oxide film thus produced can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].
[0070]
Then, a first conductive film 5008 and a second conductive film 5009 for forming a gate electrode are formed over the gate insulating film 5007. In this embodiment, the first conductive film 5008 is formed with Ta to a thickness of 50 to 100 [nm], and the second conductive film 5009 is formed with W to a thickness of 100 to 300 [nm].
[0071]
The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 [μΩcm] and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 [μΩcm] and is used as the gate electrode. It is unsuitable. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm. It can be easily obtained.
[0072]
When forming a W film, it is formed by sputtering using W as a target. In addition, tungsten hexafluoride (WF ₆ It can also be formed by a thermal CVD method using In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 [μΩcm] or less. Although the resistivity of the W film can be reduced by increasing the crystal grains, if the impurity element such as oxygen is large in W, the crystallization is hindered and the resistance is increased. From this, in the case of the sputtering method, by using a W target having a purity of 99.9999 [%] and further forming a W film with sufficient consideration so that impurities are not mixed in from the gas phase during film formation, A resistivity of 9 to 20 [μΩcm] can be realized.
[0073]
Note that in this embodiment, the first conductive film 5008 is Ta and the second conductive film 5009 is W, but there is no particular limitation, and any of them is selected from Ta, W, Ti, Mo, Al, Cu, and the like. Or an alloy material or a compound material containing the element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. As another example of a combination other than the present embodiment, a combination in which the first conductive film 5008 is formed of tantalum nitride (TaN) and the second conductive film 5009 is W is used. Is made of tantalum nitride (TaN), the second conductive film 5009 is made of Al, the first conductive film 5008 is made of tantalum nitride (TaN), and the second conductive film 5009 is made of Cu. Can be mentioned.
[0074]
Next, a resist mask 5010 is formed, and a first etching process is performed to form electrodes and wirings. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used, and CF is used as an etching gas. _Four And Cl ₂ Then, 500 [W] RF (13.56 [MHz]) power is applied to the coil-type electrode at a pressure of 1 [Pa] to generate plasma. 100 [W] RF (13.56 [MHz]) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF _Four And Cl ₂ When W is mixed, the W film and the Ta film are etched to the same extent.
[0075]
Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 [nm] by the overetching process. become. Thus, the first shape conductive layers 5011 to 5016 (the first conductive layers 5011a to 5016a and the second conductive layers 5011b to 5016b) formed of the first conductive layer and the second conductive layer by the first etching treatment. Form. At this time, in the gate insulating film 5007, a region which is not covered with the first shape conductive layers 5011 to 5016 is etched and thinned by about 20 to 50 [nm]. (Fig. 10 (B))
[0076]
Then, an impurity element imparting N-type is added by performing a first doping process. As a doping method, an ion doping method or an ion implantation method may be used. The condition of the ion doping method is a dose of 1 × 10 ¹³ ~ 5x10 ¹⁴ [atoms / cm ² The acceleration voltage is set to 60 to 100 [keV]. As an impurity element imparting N-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used. Here, phosphorus (P) is used. In this case, the conductive layers 5011 to 5015 serve as a mask for the impurity element imparting N-type, and the first impurity regions 5017 to 5025 are formed in a self-aligning manner. The first impurity regions 5017 to 5025 have 1 × 10 ²⁰ ~ 1x10 ^{twenty one} [atoms / cm ^Three An impurity element imparting N-type is added in a concentration range of (Fig. 10 (B))
[0077]
Next, as shown in FIG. 10C, a second etching process is performed without removing the resist mask. CF as etching gas _Four And Cl ₂ And O ₂ Then, the W film is selectively etched. At this time, second shape conductive layers 5026 to 5031 (first conductive layers 5026a to 5031a and second conductive layers 5026b to 5031b) are formed by the second etching process. At this time, in the gate insulating film 5007, a region that is not covered with the second shape conductive layers 5026 to 5031 is further etched and thinned by about 20 to 50 [nm].
[0078]
CF of W film and Ta film _Four And Cl ₂ The etching reaction by the mixed gas can be estimated from the generated radical or ion species and the vapor pressure of the reaction product. Comparing the vapor pressure of fluoride and chloride of W and Ta, WF, which is fluoride of W ₆ Is extremely high, other WCl _Five , TaF _Five , TaCl _Five Are comparable. Therefore, CF _Four And Cl ₂ With this mixed gas, both the W film and the Ta film are etched. However, an appropriate amount of O is added to this mixed gas. ₂ When CF is added _Four And O ₂ Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, O ₂ When Ta is added, the surface of Ta is oxidized. Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.
[0079]
Then, a second doping process is performed as shown in FIG. In this case, the impurity amount imparting N-type is doped as a condition of a high acceleration voltage by lowering the dose than the first doping treatment. For example, the acceleration voltage is set to 70 to 120 [keV] and 1 × 10 ¹³ [atoms / cm ² A new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. 11B. Doping is performed using the second shape conductive layers 5026 to 5030 as masks against the impurity elements so that the impurity elements are also added to the lower regions of the first conductive layers 5026a to 5030a. Thus, third impurity regions 5032 to 5036 are formed. The concentration of phosphorus (P) added to the third impurity regions 5032 to 5036 has a gradual concentration gradient according to the film thickness of the tapered portions of the first conductive layers 5026a to 5030a. Note that, in the semiconductor layer overlapping the tapered portions of the first conductive layers 5026a to 5030a, although the impurity concentration slightly decreases inward from the end portions of the tapered portions of the first conductive layers 5026a to 5030a, The concentration is similar.
[0080]
A third etching process is performed as shown in FIG. CHF as etching gas ₆ And using a reactive ion etching method (RIE method). By the third etching treatment, the tapered portions of the first conductive layers 5026a to 5031a are partially etched, and a region where the first conductive layer overlaps with the semiconductor layer is reduced. Through the third etching treatment, third-shaped conductive layers 5037 to 5042 (first conductive layers 5037a to 5042a and second conductive layers 5037b to 5042b) are formed. At this time, in the gate insulating film 5007, regions that are not covered with the third shape conductive layers 5037 to 5042 are further etched by about 20 to 50 [nm] to form thin regions.
[0081]
By the third etching process, in the third impurity regions 5032 to 5036, the third impurity regions 5032a to 5036a overlapping with the first conductive layers 5037a to 5041a, the first impurity region, the third impurity region, Second impurity regions 5032b to 5036b are formed.
[0082]
Then, as shown in FIG. 11C, fourth impurity regions 5043 to 5054 having a conductivity type opposite to the first conductivity type are formed in the island-like semiconductor layers 5004 and 5006 forming the P-channel TFT. . Using the third shape conductive layers 5038b and 5041b as masks against the impurity element, impurity regions are formed in a self-aligning manner. At this time, the island-shaped semiconductor layers 5003 and 5005 and the conductive layer 5042 forming the N-channel TFT are covered with a resist mask 5200 in advance. Phosphorus is added to the impurity regions 5043 to 5054 at different concentrations, but diborane (B ₂ H ₆ ), And the impurity concentration in each region is 2 × 10 ²⁰ ~ 2x10 ^{twenty one} [atoms / cm ^Three ] To be.
[0083]
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The third shape conductive layers 5037 to 5041 overlapping with the island-shaped semiconductor layers function as gate electrodes. Reference numeral 5042 functions as an island-shaped source signal line.
[0084]
After removing the resist mask 5200, a process of activating the impurity element added to each island-like semiconductor layer is performed for the purpose of controlling the conductivity type. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, oxygen concentration is 1 [ppm] or less, preferably 0.1 [ppm] or less in a nitrogen atmosphere at 400 to 700 [° C.], typically 500 to 600 [° C.], In this embodiment, heat treatment is performed at 500 [° C.] for 4 hours. However, when the wiring material used for the third shape conductive layers 5037 to 5042 is weak against heat, activation is performed after an interlayer insulating film (mainly composed of silicon) is formed to protect the wiring and the like. Preferably it is done.
[0085]
Further, a heat treatment is performed at 300 to 450 [° C.] for 1 to 12 hours in an atmosphere containing 3 to 100 [%] hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0086]
Next, as shown in FIG. 12A, a first interlayer insulating film 5055 made of a silicon oxynitride film is formed to a thickness of 100 to 200 [nm]. A second interlayer insulating film 5056 made of an organic insulating material is formed thereon.
[0087]
As the second interlayer insulating film 5056, a film made of an organic resin is used. As the organic resin, polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like can be used. In particular, since the second interlayer insulating film 5056 has a strong meaning of flattening, acrylic having excellent flatness is preferable. In this embodiment, the acrylic film is formed with a film thickness that can sufficiently flatten the step formed by the TFT. Preferably it may be 1-5 [μm] (more preferably 2-4 [μm]).
[0088]
Next, contact holes were formed in the first interlayer insulating film 5055, the second interlayer insulating film 5056, and the gate insulating film 5007.
[0089]
The contact holes are formed by dry etching or wet etching. Contact holes reaching the N-type impurity regions 5017, 5018, 5021, and 5023, contact holes reaching the P-type impurity regions 5043, 5048, 5049, and 5054, and source signals A contact hole reaching the line 5042 and a contact hole (not shown) reaching the gate electrode are formed.
[0090]
Thereafter, an ITO film having a thickness of 110 [nm] was formed as the pixel electrode 5063 and patterned. Alternatively, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used. (Fig. 12 (A))
[0091]
Thereafter, an S / D metal layer 5100 was formed. In the present embodiment, a laminated film having a three-layer structure in which a titanium film, a titanium nitride film, and an aluminum film are continuously formed by sputtering is used as the S / D metal layer 5100. Of course, other conductive films may be used.
[0092]
An insulating layer 5101 is formed on the S / D metal layer 5100. Note that a film made of an organic resin is used as the insulating layer 5101, and polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like can be used as the organic resin. The insulating layer 5101 is formed to a thickness of 5000 mm to 1 μm using these resins. In this embodiment, acrylic is formed to a thickness of 0.6 μm as the insulating layer 5101.
[0093]
Next, as shown in FIG. 12B, the insulating layer 5101 and the S / D metal layer 5100 are patterned at the same time, and each wiring (including connection wiring and signal lines) 5057 to 5062, 5099 and the insulating film thereon 5111 was formed.
[0094]
Here, FIG. 17A is an enlarged view near the gate signal line 5099 formed by patterning. Etching of the insulating layer 5101 and the S / D metal layer 5100 will be described with reference to FIG. Note that in FIG. 17A, the same reference numerals as those in FIG. 12 denote the same parts.
[0095]
Etching is performed by dry etching the acrylic 1704 formed as the insulating layer 5101, wet etching the aluminum layer 1703 of the S / D metal layer 5100, and dry etching the titanium nitride layer 1702 and the titanium layer 1701. Thereby, the shape which made the aluminum layer hollow 0.1 micrometer-0.5 micrometer inside can be produced.
[0096]
In FIG. 12B, the drain wiring 5061 and the connection wiring 5062 are arranged so as to be in contact with and overlap with the pixel electrode 5063 to make contact.
[0097]
Thus, the TFT of the driving circuit portion, the TFT of the pixel portion, and the storage capacitor are completed on the same substrate. In this specification, for convenience, such a substrate is referred to as an active matrix substrate.
[0098]
Note that in this embodiment, a method for manufacturing an active matrix substrate of a transmissive active matrix liquid crystal display device has been described. However, an active matrix substrate of a reflective active matrix liquid crystal display device can also be manufactured by a similar method. .
[0099]
FIG. 16A shows a cross-sectional SEM (scanning electron microscope) photograph of the gate signal line and the insulating layer formed on the gate signal line of the active matrix substrate thus obtained. FIG. 16A is an observation image before forming the alignment film.
[0100]
Example 4
In this embodiment, a process of manufacturing an active matrix liquid crystal display device from an active matrix substrate manufactured by the method of Embodiment 3 will be described. FIG. 13 is used for the description.
[0101]
After obtaining the active matrix substrate in the state of FIG. 12B, an alignment film 167 is formed over the active matrix substrate of FIG. The alignment film 167 is preferably formed with a thickness of 500 to 1500 mm. In this embodiment, the film thickness is 700 mm.
[0102]
Here, as shown in FIG. 17B, the alignment film 167 is placed in the recessed portion of the aluminum layer shown in FIG. Thereby, the influence of the electric field generated around the gate signal line due to the signal voltage of the gate signal line on the liquid crystal part can be further reduced. Note that in FIG. 17B, the same reference numerals as those in FIG. 13 denote the same parts.
[0103]
FIG. 16B shows an observation image obtained by covering the gate signal line and the insulating layer formed thereon with an alignment film. In addition, after attaching the alignment film, post-baking is performed at 200 ° C. for 90 minutes.
[0104]
In this embodiment, before the alignment film 167 is formed, a columnar spacer (not shown) for maintaining a gap between the substrates is formed at a desired position by patterning an organic resin film such as an acrylic resin film. . Further, instead of the columnar spacers, spherical spacers may be scattered over the entire surface of the substrate.
[0105]
Next, a counter substrate 168 is prepared. In this counter substrate, a colored layer 174 and a light shielding layer 175 are provided in a color filter arranged corresponding to each pixel. Further, a light shielding layer 177 is also provided in the drive circuit portion. A planarizing film 176 that covers the color filter and the light shielding layer 177 is provided. Next, a counter electrode 169 made of a transparent conductive film was formed over the planarizing film 176 in the pixel portion, an alignment film 170 was formed over the entire surface of the counter substrate, and a rubbing process was performed. The alignment film 170 is preferably formed with a thickness of 500 to 1500 mm. In this embodiment, the film thickness is 700 mm.
[0106]
Then, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are attached to each other with a sealant 171. A filler is mixed in the sealing material 171, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer. Thereafter, a liquid crystal material 173 is injected between both the substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used for the liquid crystal material 173. In this way, the active matrix liquid crystal display device shown in FIG. 13 is completed. If necessary, the active matrix substrate or the counter substrate is divided into a desired shape. Furthermore, a polarizing plate or the like was appropriately provided using a known technique. And FPC was affixed by the method described in Example 2.
[0107]
The structure of the liquid crystal display panel thus obtained will be described with reference to the top view of FIG. In addition, the same code | symbol was used for the part corresponding to FIG.
[0108]
The top view shown in FIG. 15 connects the pixel portion 1403, the source signal line driver circuit 1401, the gate signal line driver circuit 1402, the external input terminal 1404 to which the FPC terminal 1406 is pasted, and the external input terminal to the input portion of each circuit. An active matrix substrate on which wirings 1407a and 1407b and the like are formed and an opposite substrate 1420 provided with a color filter and the like are attached to each other with a sealant 1430 interposed therebetween.
[0109]
A light shielding layer 477a is provided on the counter substrate side so as to overlap with the source signal line driver circuit 1401, and a light shielding layer 477b is formed on the counter substrate side so as to overlap with the gate signal line driver circuit 1402. In addition, the color filter 409 provided on the counter substrate side over the pixel portion 1403 is provided with a light-shielding layer and colored layers of red (R), green (G), and blue (B) corresponding to each pixel. It has been. When actually displaying, a color display is formed with three colors of a red (R) colored layer, a green (G) colored layer, and a blue (B) colored layer. It shall be arbitrary.
[0110]
Here, the color filter 409 is provided on the counter substrate for colorization; however, there is no particular limitation, and the color filter may be formed on the active matrix substrate when the active matrix substrate is manufactured.
[0111]
In addition, a light-shielding layer is provided between adjacent pixels in the color filter to shield light other than the display area. Here, the light shielding layers 477a and 477b are also provided in the region covering the driver circuit. However, the region covering the driver circuit is covered with a cover when the liquid crystal display device is incorporated later as a display portion of an electronic device. It is good also as a structure which does not provide a light shielding layer. Further, when the active matrix substrate is manufactured, a light shielding layer may be formed on the active matrix substrate.
[0112]
Further, without providing the light-shielding layer, the light-shielding layer is appropriately disposed between the counter substrate and the counter electrode so as to be shielded from light by stacking a plurality of colored layers constituting the color filter. Or the drive circuit may be shielded from light.
[0113]
In this way, the liquid crystal display device is completed.
[0114]
Note that although a manufacturing method of a transmissive active matrix liquid crystal display device is described in this embodiment, a reflective active matrix liquid crystal display device can be manufactured by a similar method.
[0115]
(Example 5)
The liquid crystal display device manufactured as in Example 3 and Example 4 can constitute a liquid crystal module, and the liquid crystal display device can be used as a display unit of various electronic devices. Hereinafter, an electronic apparatus in which a liquid crystal display device formed using the present invention is incorporated as a display medium will be described.
[0116]
As such an electronic device, a video camera, a digital camera, a head mounted display (goggles type display), a game machine, a car navigation system, a personal computer, a personal digital assistant (mobile computer, mobile phone, electronic book, etc.), and the like can be given. . An example of these is shown in FIG.
[0117]
FIG. 18A illustrates a personal computer, which includes a main body 2001, a housing 2002, a display portion 2003, a keyboard 2004, and the like. The liquid crystal display device of the present invention can be used for the display portion 2003 of a personal computer.
[0118]
FIG. 18B shows a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106, and the like. The liquid crystal display device of the present invention can be used for a display portion 2102 of a video camera.
[0119]
FIG. 18C shows a part of the head-mounted liquid crystal display device (on the right side), which includes a main body 2301, a signal cable 2302, a head fixing band 2303, a display monitor 2304, an optical system 2305, a display portion 2306, and the like. Including. The liquid crystal display device of the present invention can be used for the display portion 2306 of a head-mounted liquid crystal display device.
[0120]
FIG. 18D shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2401, a recording medium (CD, LD, DVD, etc.) 2402, an operation switch 2403, and a display unit (a). 2404, a display portion (b) 2405, and the like. The display unit (a) mainly displays image information, and the display unit (b) mainly displays character information. However, the liquid crystal display device of the present invention is a display unit (a), ( It can be used for b). Note that the present invention can be used for a CD playback device, a game machine, or the like as an image playback device provided with a recording medium.
[0121]
FIG. 18E illustrates a portable (mobile) computer, which includes a main body 2501, a camera portion 2502, an image receiving portion 2503, operation switches 2504, a display portion 2505, and the like. The liquid crystal display device 2505 of the present invention can be used for a display portion of a portable computer.
[0122]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic device of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-4.
[0123]
【The invention's effect】
In the conventional liquid crystal display device having a reverse cross structure, since the gate signal line is in direct contact with the alignment film, there is a problem that the liquid crystal is deteriorated by a signal voltage flowing therethrough.
[0124]
With the above structure, the present invention can form an insulating film over the gate signal line without increasing the number of masks used in the manufacturing process. Thereby, the influence of the signal voltage flowing through the gate signal line on the liquid crystal can be suppressed, and the deterioration of the liquid crystal can be prevented.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a pixel portion of a liquid crystal display device of the present invention.
FIGS. 2A to 2C are diagrams illustrating a manufacturing process of a pixel portion of a liquid crystal display device of the present invention. FIGS.
FIG. 3 illustrates a structure of a pixel of a liquid crystal display device.
FIG. 4 is a diagram showing the relationship between the applied voltage of liquid crystal and the amount of transmitted light.
FIG. 5 is a timing chart of driving voltages of a liquid crystal display device.
6A and 6B are a cross-sectional view and a top view of a pixel portion of a conventional liquid crystal display device.
7A and 7B are a cross-sectional view and a top view of a pixel portion of a conventional liquid crystal display device.
FIG. 8 is a cross-sectional view of a pixel portion of a liquid crystal display device of the present invention.
FIGS. 9A to 9C are diagrams illustrating a manufacturing process of a pixel portion of a liquid crystal display device of the present invention. FIGS.
10 is a diagram showing a manufacturing process of a liquid crystal display device of the present invention. FIG.
FIGS. 11A to 11C illustrate a manufacturing process of a liquid crystal display device of the present invention. FIGS.
FIGS. 12A to 12C are diagrams illustrating a manufacturing process of a liquid crystal display device of the present invention. FIGS.
FIGS. 13A to 13C illustrate a manufacturing process of a liquid crystal display device of the present invention. FIGS.
14A and 14B are a top view and a cross-sectional view of a liquid crystal display device of the present invention.
FIG. 15 is a top view of a liquid crystal display device of the present invention.
FIG. 16 is an SEM observation image around the gate signal line of the TFT of the liquid crystal display device of the present invention.
FIG. 17 is an enlarged view around a gate signal line of a TFT of the liquid crystal display device of the present invention.
FIG. 18 is a diagram of an electronic device using the liquid crystal display device of the present invention.

Claims

An interlayer insulating film formed on the thin film transistor;
A gate signal line formed on the interlayer insulating film and connected to the gate electrode of the thin film transistor;
An insulating layer formed on the gate signal line;
A liquid crystal formed on the insulating layer and sandwiched between the first alignment film and the second alignment film;
Have
The end of the gate signal line has a portion recessed inward from the end of the insulating layer,
The display device, wherein the first alignment film is formed to cover a surface and a side surface of the insulating layer, a side surface of the gate signal line, and a portion recessed inward.

An interlayer insulating film formed on the thin film transistor;
A gate signal line formed on the interlayer insulating film and connected to the gate electrode of the thin film transistor;
A source electrode formed on the interlayer insulating film and connected to a source region or a drain region of the thin film transistor;
A pixel electrode electrically connected to one of a source region or a drain region of the thin film transistor;
An insulating layer formed on the gate signal line and the source electrode;
A liquid crystal formed on the insulating layer and sandwiched between the first alignment film and the second alignment film;
Have
The end of the gate signal line has a portion recessed inward from the end of the insulating layer,
The display device, wherein the first alignment film is formed to cover a surface and a side surface of the insulating layer, a side surface of the gate signal line, and a portion recessed inward.

In claim 1 or claim 2 ,
The gate signal line has a laminated structure of conductive layers,
The display device is characterized in that one of the laminated structures is recessed in the indented portion.

In any one of Claim 1 thru | or 3 ,
The display device, wherein the insulating layer is made of a light-shielding film and covers the thin film transistor.

An electronic device manufactured using the display device according to any one of claims 1 to 4 .

Forming a thin film transistor on an insulating surface;
Forming an interlayer insulating film on the thin film transistor;
Forming a pixel electrode on the interlayer insulating film;
Forming a contact hole in the interlayer insulating film;
Forming a conductive film on the interlayer insulating film;
Forming an insulating film on the conductive film;
Etching the conductive film and the insulating film to form a gate signal line connected to the gate electrode of the thin film transistor through the contact hole, and an insulating layer on the gate signal line,
Forming a liquid crystal sandwiched between the first alignment film and the second alignment film on the insulating layer;
The insulating layer is etched by dry etching,
A method for manufacturing a display device, wherein the conductive layer is etched by wet etching or both wet etching and dry etching.