JP4671766B2 - デジタル−アナログ変換器とデジタル−アナログ変換方法 - Google Patents

Description

本発明は、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ；以下、ＤＡＣと称する）に係り、より詳細には、電気的調整回路を備えるＤＡＣとそれを動作させる方法、及びデジタル−アナログ変換方法に関する。

一般的に、ＤＡＣで最も重要な要素は、帯域幅(bandwidth)と分解能(resolution)である。前記帯域幅は、並列処理を通じて広げられるが、前記分解能の上昇は、処理変数（例えば、温度や電圧）などを考慮した安定した設計なしには不可能である。したがって、ＤＡＣのビット数が１０を超えると、前記ＤＡＣについての設計の難易度と価格とは急激に増加する。

また、前記処理変数を補償するために、前記ＤＡＣを製造した後、レーザーなどを用いて前記ＤＡＣをトリミングすると、レーザートリミングのための別途の設備が必要であり、かつ前記レーザーでトリミングされる部分には、異なる素子を具現できないという問題点がある。また、分解能を向上させるには、トリミングしようとする抵抗のサイズを大きく製作すべきなので、素子の製造コストが増加する。

したがって、本発明が解決しようとする技術的な課題は、前記問題点を解決するための電気的調整回路を備えるＤＡＣとそれを動作させる方法、及びデジタル入力信号をアナログ出力信号に変換する方法を提供することである。

前記技術的課題を達成するための本発明の一面によるＤＡＣは、それぞれの相異なるバイアス電圧信号とそれぞれの真（ｔｒｕｅ）及び相補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）２進ディジット信号に応答して動作するように構成される複数個の電流ソース回路を備えることを特徴とする。

前記それぞれの相異なるバイアス電圧信号は、前記複数個の電流ソース回路により相異なる電流を発生させるために提供される。

前記本発明の一面によるＤＡＣは、前記複数個の電流ソース回路に連結され、前記それぞれの相異なるバイアス電圧信号を発生させるように構成される複数個のバイアス電圧発生器をさらに備えられる。前記複数個のバイアス電圧発生器は、前記それぞれの相異なるバイアス電圧信号に対応するそれぞれの値を保存するように構成される複数個の漸次比較抵抗（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒｓ）を備える。

前記本発明の一面によるＤＡＣは、前記複数個の電流ソース回路のそれぞれの調整サイクルの間に前記複数個の電流ソース回路により発生する入力電圧信号に基づき、そして前記複数個の電流ソース回路の各々に対応する値を有する調整基準電圧信号に基づいてフィードバック信号を発生させるように構成される比較器回路をさらに備えられる。前記調整基準電圧信号は、前記複数個のバイアス電圧発生器の各々に含まれている前記複数個のＳＡＲの各々に保存される値の変化によって変化する。

前記それぞれの複数個のＳＡＲに保存される値は、前記複数個の電流ソース回路の調整サイクルの間に前記フィードバック信号に基づいて発生する。前記比較器回路は、前記ＳＡＲに保存される値を用いて前記複数個の電流ソース回路により発生する入力電圧信号に基づき、そして前記それぞれの真及び相補２進ディジット信号に基づいて正常動作の間に前記フィードバック信号を発生させるように構成される。

前記本発明の一面によるＤＡＣは、前記比較器回路の入力端に連結される出力端を有するマルチプレクサ回路をさらに備え、前記マルチプレクサ回路は、前記調整サイクルの間には、前記比較器に前記調整基準電圧信号を提供するか、または正常動作間には、前記比較器に電源電圧レベルを提供するように構成される。

また前記本発明の一面によるＤＡＣは、前記比較器回路の出力端と前記複数個の電流ソース回路との間に連結され、抵抗またはキャパシタを含むフィードバック要素をさらに備えられる。

前記技術的課題を達成するための本発明の他の一面によるＤＡＣは、それぞれのＳＡＲに保存される値に基づいてそれぞれの相異なるバイアス電圧信号を発生させるように構成される複数個のバイアス電圧発生器と、前記それぞれの相異なるバイアス電圧信号を通じて前記複数個のバイアス電圧発生器の各々に連結され、それぞれの真及び相補２進ディジット信号に基づいて出力される電圧信号の構成要素を提供するために前記相異なるバイアス電圧信号に応答して相異なる電流を供給するように構成される複数個の電流ソース回路と、調整基準電圧信号及び電源電圧レベルのうち、何れか１つを選択して出力するマルチプレクサ回路と、前記複数個の電流ソース回路から出力される前記電圧信号に連結され、そして前記マルチプレクサ回路に連結され、前記それぞれのＳＡＲに保存されるそれぞれの値が次の調整サイクルの間に増加せねばならないか、または減少せねばならないかを表すフィードバック信号を提供するために前記電圧信号及び前記調整基準電圧信号に基づいてフィードバック信号を発生させるように構成される比較器回路を備えることを特徴とする。

前記本発明の他の一面によるＤＡＣは、前記比較器回路の出力端と前記複数個の電流ソース回路との間に連結され、抵抗またはキャパシタを含むフィードバック要素をさらに備えうる。

前記技術的課題を達成するための本発明の一面によるＤＡＣ回路を動作させる方法は、前記ＤＡＣ回路の相異なるステージに印加される２進ディジット信号に応答して正常動作の間に前記ＤＡＣ回路の前記相異なるステージに相異なるバイアス電圧信号を提供する段階を含むことを特徴とする。

前記相異なるバイアス電圧信号は、前記２進ディジット信号に応答して信号発生回路により発生する電圧信号を前記ステージと関連する調整基準電圧信号に等化させるために、漸次比較法を用いて前記ステージについての一連の調整サイクルを通じて決定される。

前記本発明の一面によるＤＡＣ回路を動作させる方法は、前記相異なるステージに前記相異なるバイアス電圧信号を提供するように構成されるそれぞれのバイアス電圧発生器に含まれているＳＡＲにそれぞれの電圧信号をそれぞれの調整基準電圧信号に等化させることと関連するそれぞれの値を保存する段階をさらに含みうる。

前記技術的課題を達成するための本発明の他の一面によるＤＡＣ回路を動作させる方法は、連続的な調整サイクルの間に発生するフィードバック信号に応答して前記ＤＡＣ回路のステージにバイアス電圧信号を連続的に調節する段階を含み、調整基準電圧信号が前記連続的に調節されるバイアス電圧信号に応答して前記ステージにより発生する一連の電圧レベルに比較されることを特徴とする。

前記本発明の他の一面によるＤＡＣ回路を動作させる方法は、前記調整基準電圧信号とほぼ同じ入力電圧信号を発生させる前記バイアス電圧信号と関連する値を前記ステージと関連するＳＡＲに保存する段階をさらに備えられる。

前記本発明の他の一面によるＤＡＣ回路を動作させる方法は、他の調整基準電圧信号を用いて前記ＤＡＣ回路の他のステージに対して前記バイアス電圧信号を連続的に調節する段階を反復する段階をさらに含みうる。

前記本発明の他の一面によるＤＡＣ回路を動作させる方法は、前記他のステージに印加される前記他の調整基準電圧信号とほぼ同じ入力電圧信号を発生させる前記バイアス電圧信号と関連する異なる値を前記他のステージと関連するそれぞれのＳＡＲに保存する段階をさらに含みうる。

前記本発明の他の一面によるＤＡＣ回路を動作させる方法は、前記バイアス電圧信号を入力する電流ソース回路に印加される２進ディジット信号に応答して発生する入力電圧信号に比較される電源電圧を選択する段階をさらに含みうる。

前記技術的課題を達成するための本発明のさらに他の一面によるＤＡＣは、制御信号と複数の基準電圧に基づいて複数のバイアス電圧を発生させるバイアス電圧発生ブロックと、デジタル入力信号と前記複数のバイアス電圧に基づいてアナログ出力信号を発生させる信号発生回路と、選択信号に基づいて接地電圧とアナログ入力信号のうち、何れか１つを出力する選択回路と、前記選択回路の出力信号と前記信号発生回路の出力信号とを入力し、これらを比較して、その比較結果を出力する比較器と、前記比較器の出力端と前記比較器の入力端との間に接続される帰還素子を備え、前記制御信号は、前記比較器の出力端の信号と関連する。

前記バイアス電圧発生ブロックは、複数のバイアス電圧発生器を備え、前記複数のバイアス電圧発生器各々は、前記制御信号と前記複数の基準電圧に基づいて対応するバイアス電圧を発生させる。

また、前記バイアス電圧発生ブロックは、複数のバイアス電圧発生器を備え、前記複数のバイアス電圧発生器各々は、対応するバイアス電圧を表すコードを保存するためのＳＡＲを備え、各ＳＡＲに保存されるコードは相異なるビット数を有する。前記帰還素子は、抵抗またはキャパシタで構成される。

前記技術的課題を達成するための本発明によるデジタル入力信号をアナログ出力信号に変換する方法は、比較器がアナログ入力信号とデジタル入力により発生する内部アナログ信号とを比較して制御信号を発生させる段階と、対応するＳＡＲを備える複数のバイアス電圧発生器各々が複数の基準信号と前記制御信号に基づいて対応するバイアス電圧を発生させる段階と、発生したバイアス電圧を表す各コードを対応する前記ＳＡＲに保存する段階と、前記比較器が前記デジタル入力信号と前記複数のバイアス電圧に基づいて発生した信号と接地信号とを入力し、これらを比較して、その比較結果として前記アナログ出力信号を発生させる段階と、を含む。

前記複数のバイアス電圧発生器によって発生したバイアス電圧のうち、少なくとも２つは相異なるレベルを有する。前記複数のバイアス電圧発生器それぞれのＳＡＲに保存される各コードを構成するビット数は相異なる。

本発明によるＤＡＣは、トリミングのための別途の装置を要することなく、前記ＤＡＣを補正できる。また本発明によるＤＡＣは、トリミングまたはレーザー切断を行う部分にも、他の素子を積層（または具現）できるので、前記ＤＡＣに対する生産性が相当向上する。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図１は、従来のＤＡＣの回路図を表す。図１は、典型的なＲ−２Ｒラダー（ｌａｄｄｅｒ）を備えるＤＡＣ１００である。ここで、ＶＳＳは、接地電源（または接地電圧）を表し、ＶＢＢは負電源（または負電圧）を表す。

各電流源１３０には、同じ電流Ｉが流れ、拡大された部分１２０はデジタル入力信号ｂ_０、／ｂ_０とバイアス電圧ｂｉａｓとをゲートに各々入力する３つのトランジスタを備える。ｂ０ないしｂ７の各々は、デジタル入力信号を表す。

電流源１３０間の不整合や抵抗アレイ１１０を構成する抵抗Ｒ、２Ｒの値の誤差、またはスイッチ１４０の抵抗値などの変数は、ＤＡＣの微分ノイズレベル（ｄｉｆｆｅｒｅｎｔｉａｌ ｎｏｉｓｅ ｌｅｖｅｌ；ＤＮＬ）または積分ノイズレベル（ｉｎｔｅｇｒａｌ ｎｏｉｓｅ ｌｅｖｅｌ；ＩＮＬ）として現れる。

特に、１０ビット以上の高分解能のＤＡＣでは、前記変数を補正しなければ、正常なダイ（ｇｏｏｄ ｄｉｅ）を得られない。一般的に、前記変数を補正するために抵抗Ｒ、２Ｒをレーザーでトリミングする方法が使われる。

特に、１８ビットの分解能を有するＤＡＣでは、ＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を補正して、ＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）でのＩＮＬ／ＤＮＬを０．５に維持するためには、レーザートリミングの分解能が２ｐｐｍ程度に精密でなければならない。前記レーザートリミングのためには、高級レーザートリマーが必要であり、トリミングに長時間がかかる。トリミングの精密度は（抵抗体の大きさ／レーザーの大きさ）で決定されるので、高分解能のＤＡＣのためには、抵抗体のサイズを大きく形成しなければならない。

したがって、後述する本発明によるＤＡＣは、電流源の入力電圧（例えば、電流源のゲートに入力されるバイアス電圧）として使われる電気的な信号を補正手段として使用して、ダイ（ｄｉｅ）を評価する段階で別途の装備（例えば、レーザートリマー）を必要とすることなく前記変数を補正しうる。

図２は、本発明の実施形態による電気的調整回路を備えるＤＡＣの回路図を表す。図２に示されたＤＡＣ２００は、バイアス電圧発生ブロック３００、信号発生回路４００、選択回路５００、比較器６００、及び抵抗７００を備える。

前記バイアス電圧発生ブロック３００は、複数のバイアス電圧発生器２１０＿０ないし２１０＿（ｎ−１）を備える。前記各バイアス電圧発生器２１０＿０ないし２１０＿（ｎ−１）は、対応するＳＡＲ ２２０＿０ないし２２０＿（ｎ−１）を備える。

前記各バイアス電圧発生器２１０＿０ないし２１０＿（ｎ−１）は、複数の基準電圧ＶｒｅｆＬ、Ｖｒｅｆ、ＶｒｅｆＨと制御信号ＦＢＳとに応答して、対応するバイアス電圧ＢＩＡ_０ないしＢＩＡ_ｎ−１を各々発生させる。

前記複数の基準電圧ＶｒｅｆＬ、Ｖｒｅｆ、ＶｒｅｆＨは、基準電圧発生器（図示せず）によって発生される。各バイアス電圧ＢＩＡ_０ないしＢＩＡ_ｎ−１は、対応するトランジスタ４１３，４１９，．．．，４２５，４３１，４３７のゲートに入力される。

各ＳＡＲ２２０＿０ないし２２０＿（ｎ−１）のビット数は相異なることが望ましい。例えば、ＳＡＲ ２２０＿（ｎ−１）は、（ｎ−１）ビットで構成され、ＳＡＲ（２２０＿（ｎ−２）は、（ｎ−２）ビットで構成され、ＳＡＲ ２２０＿１は１ビットで構成される。また、ＳＡＲ ２２０＿０は、０ビットで構成されるので、バイアス電圧ＢＩＡ_０は、基準電圧Ｖｒｅｆと同じである。すなわち、ＳＡＲ ２２０＿（ｎ−ｉ）は、（ｎ−ｉ）ビットで構成される。

各ＳＡＲ ２２０＿０ないし２２０＿（ｎ−１）の作動原理は、図３を参照して詳細に説明される。しかし、ＳＡＲの構造及び機能は、本発明が属する技術分野における当業者によく知られているので、それについての詳細な説明は省略する。

前記信号発生回路４００は、複数の抵抗Ｒ、２Ｒで構成されたＲ−２Ｒラダーと複数のトランジスタとを備える。各デジタル入力信号ｂ_０ないしｂ_ｎ−１は、対応するトランジスタ４１１，４１７，．．．，４２３，４２９，及び４３５のゲートに入力され、各相補デジタル入力信号／ｂ_０ないし／ｂ_ｎ−１は、対応するトランジスタ４１５，４２１，．．．，４２７，４３３、及び４３９のゲートに入力される。例えばｂ_ｉと／ｂ_ｉは相補的である。

ここで、Ｒ−２Ｒラダーを構成する抵抗Ｒおよび抵抗２Ｒは、それぞれキャパシタＣおよびキャパシタ２Ｃに置き換えることができる。

本発明による各トランジスタ４１３，４１９，．．．，４２５，４３１，４３７は、図１に示された従来の技術の正電流源１３０と違って、対応するバイアス電圧ＢＩＡ_０ないしＢＩＡ_ｎ−１に応答して相異なるバイアス電流Ｉ_０ないしＩ_ｎ−１を負電源ＶＢＢに流しうる。

前記選択回路５００は、選択信号ＣＡＬに応答して接地電圧ＶＳＳと補正のためのアナログ入力信号ＡＩＦＣのうち、何れか１つを比較器６００の第１入力端（例えば、（＋）端子）に伝送する。前記アナログ入力信号ＡＩＦＣは、各デジタル入力信号ｂ_ｉ（ｉは整数）で出力ＡＯＵＴを０ボルトにするために期待される中間ノードＡＩＮでのアナログ信号の値である。

例えば、ＤＡＣ ２００が正常に作動する場合、前記選択回路５００は接地電圧ＶＳＳを前記比較器６００の（＋）入力端に伝送する。しかし、前記ＤＡＣ２００を電気的に補正（またはトリミング）しようとする場合、前記選択回路５００は前記アナログ入力信号ＡＩＦＣを前記比較器６００の（＋）入力端に伝送する。前記選択回路５００は、マルチプレクサ回路（ＭＵＸ）で具現されうる。

前記比較器６００は、第２入力端（例えば、（−）端子）に入力される信号ＡＩＮと前記選択回路５００の出力信号ＶＳＳまたはＡＩＦＣを入力し、これらを比較して、その比較結果ＡＯＵＴを出力する。

前記抵抗７００は、前記比較器６００の第２入力端４０１と出力端６０１との間に接続される。前記抵抗７００は、帰還素子としてキャパシタＣ_ＦＢに代替されうる。したがって、比較器６００の出力端６０１と、前記抵抗７００と、前記比較器６００の入力端４０１は帰還ループを形成する。前記制御信号ＦＢＳは、比較器６００の出力信号ＡＯＵＴと前記抵抗７００とによって発生される。

図３は、図２に示されたＳＡＲの補正の動作タイミング図を表す。図２ないし図３を参照すれば、基準電圧Ｖｒｅｆは、基準電圧ＶｒｅｆＨと基準電圧ＶｒｅｆＬの中間値を有し、ＤＡＣの分解能は、ｎ（＝８）ビットであり、各ＳＡＲ２２０＿０ないし２２０＿（ｎ−１）は、初期化（またはリセット）状態であると仮定する。

まず、前記ＤＡＣ ２００の補正作動において、７ビットのＳＡＲ ２２０＿（ｎ−１）を設定する場合を説明すれば次の通りである。この時、デジタル入力信号ｂ_ｎ−１は１であると仮定する。

前記ＭＵＸ ５００は、選択信号ＣＡＬに応答してアナログ入力信号ＡＩＦＣを比較器６００の（＋）端子に出力する。前記アナログ入力信号ＡＩＦＣは、ｂ_ｎ−１＝１においてＡＩＮノードで期待されるアナログ信号の値である。

前記比較器６００は、ノード４０１の電圧ＡＩＮと前記アナログ入力信号ＡＩＦＣとを比較し、その比較結果による制御信号ＦＢＳを発生させる。バイアス電圧発生器２１０＿（ｎ−１）は、基準信号ＶｒｅｆＬ、Ｖｒｅｆ、ＶｒｅｆＨと制御信号ＦＢＳに基づいて１ＸＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１を発生させる。したがって、トランジスタ４３７は、前記１ＸＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１に応答してバイアス電流Ｉ_ｎ−１を発生させる。したがって、ノード４０９または４０１の電圧ＡＩＮは、Ｒ−２Ｒラダーとトランジスタ４３５、４３７のターンオン抵抗値によって決定される。
前記比較器６００は、１ＸＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１によって発生した（−）端子の電圧と前記アナログ入力信号ＡＩＦＣとを比較し、その比較結果による制御信号ＦＢＳを発生させる。

そして、バイアス電圧発生器２１０＿（ｎ−１）は、１ＸＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１によって発生した制御信号ＦＢＳに基づいて１０ＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１を発生させる。したがって、トランジスタ４３７は、１０ＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１に応答してバイアス電流Ｉ_ｎ−１を発生させる。したがって、ノード４０９または４０１の電圧ＡＩＮは、Ｒ−２Ｒラダーとトランジスタ４３５、４３７のターンオン抵抗値によって決定される。

前記比較器６００は、１０ＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１によって発生した（−）端子の電圧と前記アナログ入力信号ＡＩＦＣとを比較し、その比較結果による制御信号ＦＢＳを発生させる。

そして、前記バイアス電圧発生器２１０＿（ｎ−１）は、１０ＸＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１によって発生した制御信号ＦＢＳに基づいて１００ＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１を発生させる。

前述した方法と同じ方法を通じて、前記バイアス電圧発生器２１０＿（ｎ−１）は、１００ＸＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１によって発生した制御信号ＦＢＳに基づいて１００１ＸＸＸに対応するバイアス電圧ＢＩＡ_ｎ−１を発生させる。つまり、前記バイアス電圧発生器２１０＿（ｎ−１）は、前記比較器６００の出力信号ＦＢＳに基づいて１００１０ＸＸ、１００１００Ｘ及び１００１０００に対応するバイアス電圧ＢＩＡ_ｎ−１を発生させる。

前記１００１０００に対応するバイアス電圧ＢＩＡ_ｎ−１に基づいた前記比較器６００の出力信号ＡＯＵＴの状態（例えば、ロー）は、１ＸＸＸＸＸＸ、１０ＸＸＸＸＸ、１００ＸＸＸＸ、１００１ＸＸＸ、１００１０ＸＸ、１００１００Ｘに対応するバイアス電圧ＢＩＡ_ｎ−１に基づいた前記比較器６００の出力信号ＡＯＵＴの状態（例えば、ハイ）と異なる。したがって、ＳＡＲ ２２０＿（ｎ−１）は、前記補正過程を通じて得られた１００１０００を保存する。したがって、前記ＤＡＣ ２００が正常に作動する場合、前記バイアス電圧発生器２２０＿（ｎ−１）は、１００１０００に対応するバイアス電圧ＢＩＡ_ｎ−１をトランジスタ４３７のゲートに出力する。

６ビットのＳＡＲ ２２０＿（ｎ−２）を設定する方法は、前記７ビットのＳＡＲ ２２０＿（ｎ−１）を設定する方法と実質的に同一である。この時、前記アナログ入力信号ＡＩＦＣは、ｂｎ−２に対応するアナログ信号の値である。５ビットのＳＡＲ ２２０＿（ｎ−３）を設定する方法は、７ビットのＳＡＲ ２２０＿（ｎ−１）を設定する方法と実質的に同一である。この時、前記アナログ入力信号ＡＩＦＣはｂｎ−３に対応するアナログ信号の値である。

１ビットのＳＡＲ ２２０＿１を設定する方法は、前記７ビットのＳＡＲ ２２０＿（ｎ−１）を設定する方法と実質的に同一である。この時、前記アナログ入力信号ＡＩＦＣはｂ１に対応するアナログ信号の値である。

前述した方法を通じて各ＳＡＲ ２２０＿０ないし２２０＿（ｎ−１）は、対応するバイアス電圧ＢＩＡ_０ないしＢＩＡ_ｎ−１に対するコード（１００１０００など）を保存する。前記コードを構成するビット数は相異なる。

前記ＤＡＣ ２００が正常に動作する場合、前記選択回路５００は選択信号ＣＡＬに応答して接地電圧ＶＳＳを出力する。したがって、ノード４０１の電圧ＡＩＮは、各デジタル入力信号ｂ_０ないしｂ_ｎ−１、／ｂ_０ないし／ｂ_ｎ−１の状態、各バイアス電圧ＢＩＡ_０ないしＢＩＡ_ｎ−１、及びＲ−２Ｒラダーの抵抗値（またはＣ−２Ｃラダーのキャパシタンス）に基づいて決定される。

比較器６００は、前述したような過程を通じて決定されたノード４０１の電圧ＡＩＮと接地電圧ＶＳＳとを比較し、その結果ＡＯＵＴを出力する。本発明によるＤＡＣ ２００はバイアス電圧ＢＩＡ_０ないしＢＩＡ_ｎ−１を補正の手段として使用する。

本発明による技術的思想を用いてデジタル入力信号をアナログ出力信号に変換する方法は、次の通りである。前記方法は、比較器がアナログ入力信号とデジタル入力信号とを比較して制御信号を発生させる段階と、対応するＳＡＲを備える複数のバイアス電圧発生器各々が複数の基準信号と前記制御信号とに基づいて対応するバイアス電圧を発生させる段階と、発生したバイアス電圧を表す各コードを対応する前記ＳＡＲに保存する段階と、前記比較器が前記デジタル入力信号と前記複数のバイアス電圧に基づいて発生した信号と接地信号とを入力し、これらを比較して、その比較結果として前記アナログ出力信号を発生させる段階と、を含む。

本発明は、図面に示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。

本発明は、ＤＡＣの開発及び生産など、半導体の産業分野に好適に適用されうる。

従来のＤＡＣを示す回路図である。 本発明の実施形態による電気的調整回路を備えるＤＡＣを示す回路図である。 図２に示されたＳＡＲを示す動作タイミング図である。

符号の説明

２００ ＤＡＣ
３００ バイアス電圧発生ブロック
４００ 信号発生回路
５００ 選択回路
６００ 比較器
７００ 抵抗

Claims (8)

1. それぞれの相異なるバイアス電圧信号とそれぞれの真及び相補２進ディジット信号とに応答して動作するように構成される複数個の電流ソース回路を備え、
   前記それぞれの相異なるバイアス電圧信号は、前記複数個の電流ソース回路により相異なる電流を発生させるために提供され、
   前記複数個の電流ソース回路に連結され、前記それぞれの相異なるバイアス電圧信号を発生させるように構成される複数個のバイアス電圧発生器をさらに備え、
   前記複数個のバイアス電圧発生器は、前記それぞれの相異なるバイアス電圧信号に対応するそれぞれの値を保存するように構成される複数個の漸次比較抵抗（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ；ＳＡＲ）を備え、
   前記複数個の電流ソース回路のそれぞれの調整サイクルの間に前記複数個の電流ソース回路により発生する入力電圧信号に基づき、そして前記複数個の電流ソース回路の各々に対応する値を有する調整基準電圧信号に基づいてフィードバック信号を発生させるように構成される比較器回路をさらに備え、
   前記調整基準電圧信号は、前記複数個のバイアス電圧発生器の各々に含まれている前記
   複数個のＳＡＲの各々に保存される値の変化によって変化し、
   前記それぞれの複数個のＳＡＲに保存される値は、前記複数個の電流ソース回路の調整サイクルの間に、前記フィードバック信号に基づいて発生し、
   前記複数のバイアス電圧発生器各々が備える各ＳＡＲに保存されるコードは相異なるビット数を有することを特徴とするデジタル−アナログ変換器（ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）。
2. 前記比較器回路は、前記ＳＡＲに保存される値を用いて前記複数個の電流ソース回路により発生する入力電圧信号に基づき、そして前記それぞれの真及び相補２進ディジット信号に基づいて正常動作の間に前記フィードバック信号を発生させるように構成されることを特徴とする請求項１に記載のＤＡＣ。
3. 前記比較器回路の入力端に連結される出力端を有するマルチプレクサ回路をさらに備え、
   前記マルチプレクサ回路は、前記調整サイクルの間には前記比較器に前記調整基準電圧信号を提供し、または正常動作の間には、前記比較器に電源電圧レベルを提供するように構成されることを特徴とする請求項１に記載のＤＡＣ。
4. 前記比較器回路の出力端と前記複数個の電流ソース回路との間に連結され、抵抗またはキャパシタを含むフィードバック要素をさらに備えることを特徴とする請求項１に記載のＤＡＣ。
5. それぞれのＳＡＲに保存される値に基づいてそれぞれの相異なるバイアス電圧信号を発生させるように構成される複数個のバイアス電圧発生器と、
   前記それぞれの相異なるバイアス電圧信号を通じて前記複数個のバイアス電圧発生器の各々に連結され、それぞれの真及び相補２進ディジット信号に基づいて出力される電圧信号の構成要素を提供するために前記相異なるバイアス電圧信号に応答して相異なる電流を供給するように構成される複数個の電流ソース回路と、
   調整基準電圧信号及び電源電圧レベルのうち何れか１つを選択して出力するマルチプレクサ回路と、
   前記複数個の電流ソース回路から出力される前記電圧信号に連結され、そして前記マルチプレクサ回路に連結され、前記それぞれのＳＡＲに保存されるそれぞれの値が次の調整サイクルの間に増加せねばならないか、または減少せねばならないかを示すフィードバック信号を提供するために、前記電圧信号及び前記調整基準電圧信号に基づいてフィードバック信号を発生させるように構成される比較器回路と、を備え、
   前記比較器回路の出力端と前記複数個の電流ソース回路との間に連結され、抵抗またはキャパシタを含むフィードバック要素をさらに備え、
   前記複数のバイアス電圧発生器各々が備える各ＳＡＲに保存されるコードは相異なるビット数を有することを特徴とするＤＡＣ。
6. 請求項５記載のＤＡＣによりデジタル入力信号をアナログ出力信号に変換する方法において、
   前記比較器回路がアナログ入力信号とデジタル入力信号とを比較して制御信号を発生させる段階と、
   対応するＳＡＲを備える前記複数のバイアス電圧発生器各々が複数の基準信号と前記制御信号に基づいて対応するバイアス電圧を発生させる段階と、
   発生したバイアス電圧を表す各コードを対応する前記ＳＡＲに保存する段階と、
   前記比較器回路が前記デジタル入力信号と前記複数のバイアス電圧に基づいて発生した信号と接地信号とを入力し、これらを比較して、その比較結果として前記アナログ出力信号を発生させる段階と、を備えることを特徴とするデジタル入力信号をアナログ出力信号に変換する方法。
7. 前記複数のバイアス電圧発生器によって発生したバイアス電圧のうち、少なくとも２つは相異なるレベルを有することを特徴とする請求項６に記載のデジタル入力信号をアナログ出力信号に変換する方法。
8. 前記複数のバイアス電圧発生器それぞれのＳＡＲに保存される各コードを構成するビット数は、相異なることを特徴とする請求項６に記載のデジタル入力信号をアナログ出力信号に変換する方法。

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