JP4520479B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に半導体素子の裏面への電極形成に関するものである。

半導体素子の素子形成面に電極を設けて、下地基板（配線板）の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に接続するＴＡＢ(Tape Automated Bonding)技術が通常行われている。一方、複数の半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。このチップオンチップ構造を用いれば、半導体素子の一層の集積化が図れるという利点がある。

このチップオンチップの構造をとる場合、実装時にいわゆるフェースアップボンディングをすることになり、半導体素子の素子形成面の電極と下地基板の電極とのワイヤ配線が必要になる。

このワイヤ配線のため、下地基板が必須となり、下地基板を省略する余地がなくなり、また、面積の大きな下地基板が必要になるので、高密度実装ができないという問題があった。
そこで、本発明は、半導体素子を、素子形成面が上（フェースアップ）になるようにパッケージする場合に、下地基板を使わずに、プリント基板等へのダイレクトな接続をすることができる半導体装置を実現することを目的とする。

請求項１記載の半導体装置は、半導体素子と、前記半導体素子の素子形成面に配置され、前記素子形成面側での電気接続のためのバンプ電極と、前記半導体素子の素子形成面に対向するように当該素子形成面に接合され、当該素子形成面に対向する表面に前記バンプ電極に接続される電極を有し、前記半導体素子よりも小さい半導体チップと、前記素子形成面における前記半導体チップが接合される領域の外側の領域に配置されたパッド電極と、前記パッド電極の直下で前記半導体素子を貫通し、前記半導体素子の前記素子形成面と反対側の裏面から突出するバンプとを含む。
また、請求項２記載の半導体装置は、前記バンプと前記半導体素子との間には、それらの間の密着性をよくするためのＴｉＷ合金層が形成されている、請求項１記載の半導体装置である。
以上の構成によれば、素子形成面が上（フェースアップ）になるようなパッケージをする場合でも、チップ裏面からの電極接続ができるので、プリント基板等へのダイレクトな接続をすることができる。また、下地基板を使わなくても済むので、高密度の実装ができる。さらに、チップオンチップの構造を好適に採用することができる。

以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
図１は、本発明の半導体装置の実装状態を示す断面図である。
Ｓｉ半導体素子１の素子形成領域には、複数のバンプ電極６，２０が形成され、一部のバンプ電極２０の上には他の半導体チップ２１が載っている。半導体チップ２１は、半導体素子１の素子形成面に対向するように当該素子形成面に接合され、当該素子形成面に対向する表面に電極を有し、半導体素子１よりも小さい。バンプ電極２０は、半導体素子１の素子形成面における半導体チップ２１が接合される領域に配置され、半導体チップ２１の電極と接合されている。他のバンプ電極６は、素子形成面における半導体チップ２１が接合される領域外に配置されており、チップに設けられた貫通孔に、当該バンプ電極６からつながる配線７を介してバンプ金属８を貫通させて、チップ裏面の、基板１０の上のリード１１との電気接続を可能にしている。

図２は、Ｓｉ半導体素子１の他の実施形態を示す断面図である。このＳｉ半導体素子１と、図１のＳｉ半導体素子１との違いは、バンプ電極６からつながる配線７に段差がないことであるが、段差の有無は、以後の製造工程で本質的ではない。
次に、図２のタイプのＳｉ半導体素子１の製造方法を説明する。
図３は、製造方法を説明するための工程図である。Ｓｉ半導体素子１の基板には予め貫通孔１ａが形成されている。図３(a)は、パッド電極であるＡｌ電極２が形成された基板１の上にＳｉＮ，ＳｉＯＮ，ＳｉＯ₂，ＰＳＧ等のパッシベーション膜３を施す工程を示す。このパッシベーション膜３は、貫通孔１ａの側壁、基板１の裏面にまで施すこととする。パッシベーション膜３の形成方法として、例えばプラズマＣＶＤがあげられる。

次に、図３(b)に示すように、基板１の全領域に、下地との密着性をよくするためのＴｉＷ合金層、メッキの給電のためのＡｕ，Ｐｔなどの層を積層したシード層４をスパッタなどの方法で蒸着する。
次に、バンプメッキする領域を除いて、フォトレジスト５を塗布する（図３(c)）。
そして、電解メッキ法にてバンプ用金属を厚くメッキする（図３(d)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム），Ｃｕ等をあげることができる。形成されたバンプのうち、Ａｌ電極２の上に形成されたものを番号６で示し、貫通孔１ａの周辺に形成されたものを番号８で示し、途中の配線部分を番号７で示す。なお、電解メッキ法に代えて、化学反応による還元作用を利用した金属のメッキ成膜方法である無電解メッキ法を採用してもよい。

次に、フォトレジスト５を除去し表面のシード層４を除去して、アニール処理を行うことにより、貫通孔にバンプが形成された半導体素子を得る（図３(e)）。
図４は、図１に示した段差のあるＳｉ半導体素子１において、貫通孔にバンプを後から形成する工程を示す概略図である。まず、素子形成面に、バンプ６と、これにつながる配線７を形成しておき、貫通孔１ａを設け（図４(a)）、その後、貫通孔１ａにバンプ８を形成する（図４(b)）。

このような、後から貫通孔１ａにバンプ８を形成する工程を詳しく説明する工程図が、図５である。図５(a)は、素子形成面のＡｌ電極２の上に、バンプ６が形成され、これにつながる配線７が形成され、貫通孔１ａが設けられたＳｉ半導体素子１を示す。３は、パッシベーション膜３を示す。この状態から、貫通孔１ａの側壁と基板１の裏面を絶縁するため、全体をパッシベーション膜３ａで被覆し、バンプ部分以外をレジスト膜（図示せず）で覆って、バンプ部分のみエッチングする。その後レジスト膜を除去する（図５(b)参照）。なお、基板１の表面にはすでに酸化膜が形成されているから、このパッシベーション膜３ａを基板１の裏面及び貫通孔１ａの側壁のみに選択的に設けてもよい。

そして、貫通孔１ａの近傍のみに、電解メッキ法又は無電解メッキ法にてバンプ用金属８を厚くメッキする（図５(c)参照）。
このようにしてできた半導体素子の貫通孔１ａの断面図を図６に示す。貫通孔１ａには、配線７につながるバンプ８が貫通している。このバンプ８が裏面電極として機能する。以上の図３、図４又は図５の方法により製造された半導体素子は、図１、図２又は図６に示すように、貫通孔を通って半導体素子
の裏面に電極が形成されている。

この裏面電極の利用法として、図１に示すように、基板１０のリード１１に直接半田付けすることができる。したがって、従来必要とされた下地基板（配線板）が特に必要なくなり、半導体素子の薄型化、小型化が可能になる。特に、チップオンチップの構造を採用した場合、素子形成面が基板と反対（フェースアップ）になるようにパッケージしなければならないので、本発明の構造は効果的である。

この発明は、以上説明した実施形態に限定されるものではなく、例えば、図７に示すように、貫通孔１ａをパッド電極２の直下に形成して、絶縁膜３、シード層４を介して、バンプ６ａを形成してもよい。前記１ａの形成は、異方性エッチング技術を用いればできる。その他、本発明の範囲内で種々の変更を施すことが可能である。

本発明の半導体装置の実装状態を示す断面図である。 半導体素子１の、貫通孔にバンプを形成した状態を示す断面図である。 貫通孔を通ってバンプを形成するための製造方法を説明するための工程図である。 貫通孔にバンプを後工程で設ける場合の製造方法を説明するための工程概略図である。 貫通孔にバンプを後工程で設ける場合の製造方法を説明するための工程詳細図である。 貫通孔にバンプが形成された半導体素子の貫通孔の断面図である。 半導体素子の素子形成面のパッド電極２の直下に、チップ裏面への貫通孔１ａを設け、当該貫通孔１ａに、バンプ金属６ａを貫通させた実施形態を示す断面図である。

符号の説明

１ 半導体素子
２ Ａｌ電極、パッド電極
６ａ バンプ
２０ バンプ電極

Claims (2)

1. 半導体素子と、
   前記半導体素子の素子形成面に配置され、前記素子形成面側での電気接続のためのバンプ電極と、
   前記半導体素子の素子形成面に対向するように当該素子形成面に接合され、当該素子形成面に対向する表面に前記バンプ電極に接合された電極を有し、前記半導体素子よりも小さい半導体チップと、
   前記素子形成面における前記半導体チップが接合される領域の外側の領域に配置されたパッド電極と、
   前記パッド電極の直下で前記半導体素子を貫通し、前記半導体素子の前記素子形成面と反対側の裏面から突出するバンプとを含む、半導体装置。
2. 前記バンプと前記半導体素子との間には、それらの間の密着性をよくするためのＴｉＷ合金層が形成されている、請求項１記載の半導体装置。

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