JP4503809B2

JP4503809B2 - 半導体記憶装置

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Publication number: JP4503809B2
Application number: JP2000333719A
Authority: JP
Inventors: 浩司細野; 寛中村; 賢一今宮; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2010-07-14
Anticipated expiration: 2020-10-31
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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特にロウデコーダ内の転送トランジスタの配置に係り、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリに使用されるものである。
【０００２】
【従来の技術】
図７は、従来の半導体記憶装置について説明するためのもので、ＮＡＮＤ型フラッシュメモリにおけるロウデコーダとメモリセルアレイの一部を抽出して示している。ロウアドレス、あるいはロウアドレスのプリデコード信号Ａ０，Ａ１，…，Ａｍは、デコード部１に供給されてデコードされ、このデコード部１によりメモリセルアレイ中の１つのＮＡＮＤセルブロック４が選択される。上記デコード部１から出力されるデコード信号は、ブースター部２に供給される。このブースター部２は、選択されたブロック４内にのみ、ワード線のアドレスに対応したワード線駆動信号ＣＧ０〜ＣＧｉ及び選択ゲート駆動信号ＳＧ１，ＳＧ２を供給するために、転送トランジスタ３のゲート５を制御している。ブロック４が選択状態の時、ブースター部２はデコード部１から出力されるデコード信号により、転送トランジスタ３のゲート５に所定の電圧を印加してオン状態にし、ブロック４が非選択状態の時は、転送トランジスタ３のゲート５を接地レベルとしてオフ状態にする。
【０００３】
ＮＡＮＤ型メモリにおける１つのＮＡＮＤセル４ａは、ゲートが選択ゲート線ＳＧＳ，ＳＧＤに接続された２つの選択トランジスタＳ１，Ｓ２と、これら選択トランジスタＳ１，Ｓ２間に電流通路が直列接続され、ゲートがそれぞれワード線ＷＬ０〜ＷＬｉに接続されたメモリセルＭＣ０〜ＭＣｉとから構成されている。上記選択トランジスタＳ１の電流通路の一端は、ソース線ＣＥＬＳＲＣに接続され、上記選択トランジスタＳ２の電流通路の一端は、ビット線ＢＬ０〜ＢＬｊに接続される。
【０００４】
そして、ロウアドレス、あるいはロウアドレスのプリデコード信号Ａ０，Ａ１，…，ＡｍによりＮＡＮＤセルブロック４が選択され、更にＮＡＮＤセル４ａ内のワード線のアドレスが選択されると、個々のメモリセルＭＣ０〜ＭＣｉにアクセスすることができる。
【０００５】
図８は、上記ＮＡＮＤ型フラッシュメモリの書き込み時における各信号の波形図を示している。また、図９（ａ），（ｂ）はそれぞれ、上記ＮＡＮＤセル４ａの断面構成と、書き込み時のＮＡＮＤセル４ａ内のバイアス条件を示しており、（ａ）図は“０”の書き込み(Program)時、（ｂ）図は“１”の書き込み時である。図９（ａ），（ｂ）では、メモリセル１２が選択セルとなっており、ワード線ＷＬ２が選択ワード線（ＷＬ）となる。その他のメモリセルは全て非選択セルとなるが、図８におけるワード線ＷＬ１とＷＬ３は隣接非選択ワード線（ＷＬ）、その他が非選択ワード線（ＷＬ）となる。また、この図８に示す書き込み方式においては、書き込みを行う前は、ＮＡＮＤ内セル４ａは消去状態（メモリセルのしきい値電圧が負）となっている。
【０００６】
メモリセルにデータ書き込む場合には、まず、ビット線ＢＬに書き込みデータを転送する。ＮＡＮＤ型フラッシュメモリでは、１本のワード線で選択されるメモリセルに対し、一括に書き込み動作を行うことにより、書き込み速度を高速化しており、同時に書き込む単位、例えば５１２バイト分のデータラッチを有している。これらのデータラッチから、“１”書き込みセルには、ビット線にＶｄｄが転送され、“０”書き込みのセルにはビット線に０Ｖが転送される。また、書き込みを行うワード線を有する選択ブロックにおいては、ロウデコーダ用駆動電圧ＶＲＤＥＣが印加されると、転送トランジスタ３のゲート５にもこのロウデコーダ用駆動電圧ＶＲＤＥＣ以上の電圧、例えば２２Ｖが印加される。
【０００７】
これにより、選択ＮＡＮＤセルにおいては、選択トランジスタ１５のゲートにＶｄｄが印加され、ＮＡＮＤセル４ａ内のチャネルがビット線ＢＬからプリチャージされる。
【０００８】
次に、非選択ワード線に１０Ｖ程度のＶＰＡＳＳ電位を印加する。
【０００９】
図９（ａ）に示すように、“０”書き込みでは、選択メモリセル１２から選択トランジスタ１５までのメモリセル１３，１４，…は、しきい値電圧が負であるため導通しており、チャネル電位は０Ｖに保持される。一方、図９（ｂ）に示すように、“１”書き込みでは、選択トランジスタ１５は、ビット線ＢＬがＶｄｄ、ゲートがＶｄｄ、ＮＡＮＤセル側のソースが「Ｖｄｄ−Ｖｔ」に充電されてカットオフしているため、ＮＡＮＤセル内のチャネル電位は、非選択ワード線の電位の上昇に伴い、容量カップリングにより昇圧される。従って、チャネル電位Ｖｃｈ１及びＶｃｈ３は、非選択ワード線の電位ＶＰＡＳＳに応じた電位に持ち上げられる。この際、チャネル電位Ｖｃｈ２は、ワード線ＷＬ１，ＷＬ２，ＷＬ３が０Ｖであるため、それらによる電位の変化はないが、チャネル電位Ｖｃｈ１とＶｃｈ３の上昇に伴い、メモリセル１１と１３のしきい値落ち電圧程度に充電されている。
【００１０】
次に、選択ワード線ＷＬ２に、２０Ｖ程度の書き込み電圧ＶＰＧＭを印加する。
【００１１】
図９（ａ）の“０”書き込みセルにおいては、メモリセル１２のチャネルとビット線ＢＬが０Ｖで導通した状態を保持するため、ワード線ＷＬ２とチャネル間に２０Ｖの電位差がつき、浮遊ゲートにチャネルから電子が注入されて、しきい値電圧が高くなり書き込みが行われる。図９（ｂ）の“１”書き込みセルにおいては、メモリセル１２のチャネル電位がメモリセル１１と１３の負のしきい値落ちの電位に充電されたフローティングの状態から、ワード線ＷＬ２の昇圧により、より高い電位のフローティング状態に変化する。ワード線ＷＬ２の電位変化に伴って、メモリセル１２のチャネル電位も高くなるため、チャネルから浮遊ゲートへの電子の注入はほとんど行われず、書き込み前の状態を保持する。
【００１２】
このようにして、“０”書き込みと“１”書き込み（非書き込み）が行われる。よって、ロウデコーダは、これらのワード線電圧を選択的に転送する必要がある。
【００１３】
ここで、従来のロウデコーダにおける転送トランジスタ３部のレイアウトイメージを図１０に示す。図面及び説明を簡略化するため、ここでは、転送トランジスタ３が８個の場合について示している。
【００１４】
Ｙｔ，Ｙｄ間の距離は、ＮＡＮＤセル４ａのサイズによって決まるサイズであり、図１０では転送トランジスタ３を２段積みにして配置している。各転送トランジスタ３は、ｐ型基板上に形成されたＮＭＯＳトランジスタとなっており、ソース・ドレイン領域は書き込み電圧及び消去電圧の印加に対して充分な耐圧を持つ構造になっている。
【００１５】
上記図１０に示したような転送トランジスタ３の配置において、前述の書き込み方式でのバイアス状態を図１１に示す。図１１においては、ワード線ＷＬ３が選択ワード線となっている。隣接非選択ワード線は、ワード線ＷＬ２とＷＬ４である。
【００１６】
この時、ワード線駆動信号ＣＧ２とＣＧ３が供給される転送トランジスタ間との距離Ｘ１は、ソース・ドレイン領域間に２０Ｖ、ゲートに２０Ｖ以上の電圧が印加されたフィールドトランジスタにおいて、所定のリーク電流以下の条件を満たす大きさとしなければならない。また、ワード線駆動信号ＣＧ３とＣＧ４が供給される転送トランジスタ間の距離Ｙ１は、ｐ型基板上の素子分離領域を挟んだ、ｎ型拡散層領域間に２０Ｖが印加されたときに、所定のリーク電流以下の条件を満たす大きさとしなければならない。上記距離Ｘ１については、転送トランジスタ３のゲート５がｐ型素子分離領域上でフィールドトランジスタのゲートとなっているが、ゲート５を各転送トランジスタ３間で分離して描いても良く、その場合は、Ｙ１の条件に近づく。
【００１７】
この場合、距離ＹＢが大きく、距離Ｙ１を充分離した上で図１１のような配置ができる場合は良いが、距離Ｘ１が大きい場合には、ロウデコーダの横幅が大きくなる。また、メモリセルの微細化により、距離ＹＢが著しく小さくなると、図１１のような２段積では描けなくなり、転送トランジスタ３を横並びにする数が増えて、ロウデコーダの横幅が顕著に大きくなる可能性がある。
【００１８】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置では、メモリセルの制御ゲートに書き込み電圧や消去電圧を印加するロウデコーダ内の転送トランジスタには、書き込み、消去電圧に対して充分な耐圧を有するサイズの大きなものが必要となる。また、大きな素子分離領域も必要になり、この結果ロウデコーダのパターン占有面積が大きくなるという問題があった。
【００１９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、転送トランジスタを適切な配置にすることによって、転送トランジスタ間の距離を無駄に広げる必要がなくなり、ロウデコーダのパターン占有面積を小さくできる半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイにおける複数のワード線を有するブロックを選択する選択手段と、前記ブロック内の複数のワード線への印加電圧が入力される複数のワード線駆動信号線と、前記ワード線駆動信号線とメモリセル内ワード線との間に接続され、前記選択手段の出力により制御される複数の転送トランジスタが行及び列に配置され、前記メモリセルアレイから少なくとも１つのメモリセルの行を選択するように構成されたワード線選択回路とを具備し、書き込み動作において、第１の電圧と、第１の電圧より高い第２の電圧と、第２の電圧より高い第３の電圧が、選択されたブロック内の複数のワード線に対して同時に印加される状態を有し、前記ワード線選択回路は、前記第１の電圧が印加される第１の転送トランジスタと、前記第２の電圧が印加される第２の転送トランジスタと、前記第３の電圧が印加される第３の転送トランジスタを有し、前記第３の転送トランジスタと前記第１の転送トランジスタが隣接することがないように、特定の転送トランジスタに接続されたワード線と、それと隣接する転送トランジスタに接続されたワード線のアドレスが連続しないように前記第１乃至第３の転送トランジスタが上下左右に配置されており、前記ブロック内の複数の転送トランジスタにおける、転送トランジスタのワード線側端子が向き合って配置される側の第１の素子分離領域幅は、転送トランジスタのワード線駆動信号線側端子と他の転送トランジスタのワード線側端子が向き合って配置される側の第２の素子分離領域幅よりも小さい。
【００２１】
上記半導体記憶装置において、隣接して配置される転送トランジスタに接続されるワード線のアドレスが２以上離れている。
【００２３】
上記半導体記憶装置において、前記第１の電圧は隣接非選択ワード線に印加する電圧であり、前記第３の電圧は選択ワード線に印加する書き込み電圧であり、前記第２の電圧は非選択ワード線に印加する中間電圧である。
【００２４】
上記半導体記憶装置において、前記ブロック内の複数の転送トランジスタのワード線側端子からそれぞれのワード線への引き出し配線は、メモリセルアレイ中のワード線と同じ並びとなるように引き出される。
【００２５】
上記半導体記憶装置において、前記ブロック内の複数の転送トランジスタのワード線側端子からそれぞれのワード線への引き出し配線は、ワード線を形成する配線より１つ上層の金属配線である。
【００２６】
上記半導体記憶装置において、前記メモリセルアレイのロウアドレス、あるいはロウアドレスのプリデコード信号をデコードするデコード部と、上記デコード部から出力されるデコード信号が供給されるブースター部とを更に具備し、前記転送トランジスタは上記ブースター部の出力信号でオン／オフ制御され、メモリセルアレイ中の選択されたブロックに選択信号を供給する。
【００２７】
上記半導体記憶装置において、前記メモリセルアレイは、複数のブロックに分割され、前記ブロックの各々は、各々のゲートが前記転送トランジスタの電流通路の一端に接続された第１，第２の選択トランジスタと、前記第１，第２の選択トランジスタ間に電流通路が直列接続され、ゲートが前記転送トランジスタの電流通路の一端にそれぞれ接続されたメモリセルとを備える。
【００２８】
上記のような構成によれば、ロウデコーダの同一ブロック内の転送トランジスタ間に印加される電位差を小さくすることができ、素子分離領域を小さくすることができる。この結果、ロウデコーダのパターン占有面積を小さくできる。
【００２９】
同一ブロック内の転送トランジスタ間に印加される電位差を小さくするには、隣接して配置される２つの転送トランジスタのワード線のアドレスが２個以上離れていれば良い。
【００３０】
転送トランジスタ間に印加される電位差が小さいところは素子分離領域を小さくし、電位差が大きいところは素子分離領域を大きくすることにより、無駄に素子分離領域を大きくすることなく、最適なロウデコーダのサイズにすることができる。
【００３１】
また、上記のような構成によれば、ロウデコーダの同一ブロック内の転送トランジスタが３段積み以上の配置となった場合に、転送トランジスタ間に印加される電位差が小さいところは素子分離領域を小さくし、電位差が大きいところは素子分離領域を大きくすることにより、無駄に素子分離領域を大きくすることなく、最適なロウデコーダのサイズにすることができる。しかも、転送トランジスタのワード線側端子とワード線駆動信号端子が向き合う素子分離領域において大きな電位差が生ずる場合があり、この素子分離領域を大きくすることは避けられないが、それ以外の部分においては、転送トランジスタの素子分離領域に印加される電位差を小さくするようにアドレスを割り付けることによって、最適なロウデコーダのサイズにできる。
【００３２】
引き出し配線の並びと、メモリセルアレイ中のワード線の並びを同じにすることにより、ルールが最も厳しいワード線と引き出し配線の接続を容易にすることができる。
【００３３】
引き出し配線を、ワード線を形成する配線より１つ上層の金属配線のみでレイアウトすることにより、金属配線のつなぎ替えをなくし、ワード線への不要なプロセスダメージを軽減することができる。
【００３４】
上記のような構成によれば、転送トランジスタのワード線側端子から、ワード線に至るまでの引き出し配線を、ワード線を形成する配線より１つ上層の金属配線のみでレイアウトするので、金属配線のつなぎ替えをなくすことができ、ワード線、すなわち不揮発性メモリの制御ゲートへの不要なプロセスダメージを軽減することができる。
【００３５】
メモリセルアレイとしては、第１，第２の選択トランジスタと、前記第１，第２の選択トランジスタ間に電流通路が直列接続され、ゲートが前記転送トランジスタの電流通路の一端にそれぞれ接続されたメモリセルとを備える構造が適用できる。
【００３６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、本実施の形態における転送トランジスタの配置を示すパターン平面図である。図１では、図１０に示した従来の配置例に対して、転送トランジスタ３のワード線のアドレスに対する割付を変更しており、上下左右の転送トランジスタ３におけるワード線のアドレスを連続しない割付にすることによって、図２に示すように２０Ｖの大きな電位差がかかる場所をなくしている。
【００３７】
すなわち、図２の転送トランジスタの下段の並びを、ＣＧ１（ＷＬ１），ＣＧ３（ＷＬ３），ＣＧ０（ＷＬ０），ＣＧ２（ＷＬ２）とすることで、Ｘ方向の転送トランジスタ間で、どのワード線が選択された場合にも、１０Ｖの電位差で済むようにしている。また、上段の並びをＣＧ５（ＷＬ５），ＣＧ７（ＷＬ７），ＣＧ４（ＷＬ４），ＣＧ６（ＷＬ６）とすることにより、同様にそれらのＸ方向の転送トランジスタ間の電位差が１０Ｖに抑えられるとともに、Ｙ方向のトランジスタ間においても、Ｙ２，Ｙ３部位に示すように１０Ｖの電位差で抑えるようにしている。
【００３８】
従って、図８及び図９（ａ），（ｂ）に示したような書き込み方式を行う場合において、ロウデコーダにおける転送トランジスタ周りのサイズ、例えば素子分離領域の幅を１０Ｖ以上の耐圧を持つように設計すれば良く、従来に比して狭くすることができる。
【００３９】
なお、転送トランジスタ３のワード線のアドレスの割付は、図１及び図２は一例であり、上下、左右の転送トランジスタ３のアドレスが連続しなければ、異なる割り付け方でも構わない。
【００４０】
特に、実際のレイアウトにおいては、各転送トランジスタ３のワード線側端子からワード線に引き出す配線のルールにより、図１のような割り付けができない場合があるので、配線の通し方を考えてアドレス割り付けを適宜最適化することになる。
【００４１】
図１は、転送トランジスタ３の各ワード線側端子から、タングステン配線により、メモリセル側へ配線が引き出されるパターンをイメージしたものである。図１に示すように、ワード線のアドレスと同一の並びになるようにタングステン配線で引き出された先でメモリセルアレイ中のワード線を形成するポリシリコン配線あるいはポリサイド配線に接続される。メモリセルアレイ中のワード線ピッチは、最もルールが微細化されているため、転送ゲートからの引き出し配線とワード線の配線との接続を容易にするためには、並びを一致させる必要がある。また、この引き出し配線は、メモリセルの制御ゲートであるワード線配線層（この場合、ポリシリコン配線あるいはポリサイド配線）にできるだけ近い金属配線層のみでワード線に引き出すことが望ましい。なぜなら、他の金属配線へのつなぎ替えが増えると、不揮発性メモリの制御ゲートであるワード線がフローティングのまま、ヴィアコンタクトプロセスを経過することになり、メモリセルへ不要なプロセスダメージを与える可能性があるからである。よって、複数の転送トランジスタからワード線への引き出し配線が交差することなく、例えば図１に示すような引き出し方法で、前述のアドレス割り付けを実現するのが望ましい。
【００４２】
上述したように、転送トランジスタを適切な配置にすることによって、転送トランジスタ間の距離を無駄に広げる必要がなくなり、ロウデコーダのパターン占有面積を小さくできる。
【００４３】
［第２の実施の形態］
図３は、この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、１６個のメモリセルが直列接続されたＮＡＮＤセルに対する転送トランジスタの配置例を示している。図３の配置から明らかなように、図１及び図２と同様にアドレスの割り付けが上下左右で連続していない。しかも、この第２の実施の形態では、上下、左右だけでなく、上下の斜め方向も含めてワード線のアドレスが連続しないアドレスの割り付けとなっている。
【００４４】
従って、本第２の実施の形態によれば、１６個のメモリセルが直列接続されたＮＡＮＤセルであっても転送トランジスタを適切な配置にでき、転送トランジスタ間の距離を無駄に広げる必要がなくなり、ロウデコーダのパターン占有面積を小さくできる。
【００４５】
［第３の実施の形態］
図４は、この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、１つのＮＡＮＤセルに対応する転送トランジスタが３段に積まれる場合の配置例を示している。ＮＡＮＤ型メモリセルは、前述のように直列に接続されるメモリセルと２つの選択トランジスタにより構成されており、２つの選択トランジスタが１つのメモリセルに対するオーバーヘッドとなっている。よって、セルアレイを小さくするには、選択トランジスタが含まれる割合をメモリセル８個に１個、メモリセル１６個に１個と減らすことが１つの有効な手段となる。
【００４６】
しかし、メモリセルの直列接続数が増えた場合には、距離ＹＢも大きくなるので、Ｙ方向に積む転送トランジスタの数を増やして、ロウデコーダのＸ方向の幅を小さくすることが必要となる。この場合、図１乃至図３と異なり、転送トランジスタのＣＧ０，ＣＧ１，ＣＧｉ端子と、他の転送トランジスタのワード線側端子が向き合う部位ができる。
【００４７】
図１乃至図３では、上段と下段で転送トランジスタのワード線側端子が向き合い、ＹｔとＹｄでは折り返しパターンとなっていた。
【００４８】
この場合、図５に示す非選択ブロックの消去状態において、中段のＣＧ０，ＣＧ１〜ＣＧｉ端子は０Ｖ、上段のワード線側端子は２０Ｖというバイアス状態が存在する。
【００４９】
なぜなら、消去時には、選択ブロックのワード線を０Ｖにするため、ＣＧ０，ＣＧ１〜ＣＧｉには、全て０Ｖが印加される。非選択ブロックにおいては、転送トランジスタ３のゲート５が接地されているため、ワード線側ノードはフローティングになる。消去時のバイアス状態は、セルｐウェルに２０Ｖが印加され、選択ブロックにおいては、全ワード線が０Ｖになり、メモリセルの制御ゲートとセルｐウェル間に２０Ｖが印加されることにより、浮遊ゲートから電子が放出される（図６（ａ）参照）。
【００５０】
なお、図６（ａ）は消去時、図６（ｂ）は書き込み時の動作を模式的に示す断面図であり、５１０は制御ゲート（ワード線）、５１１は浮遊ゲート、５１２はソース・ドレイン領域、５１３はセルｐウェルである。また、図６（ｃ）は書き込み前と書き込み後のメモリセルのしきい値分布を示している。
【００５１】
一方、非選択ブロックにおいては、ワード線がフローティングになるため、セルｐウェルに２０Ｖが印加されると、容量カップリングによりフローティングのワード線電位が同時に持ち上がるため、メモリセルの制御ゲートとセルｐウェル間に消去に充分な電位差がつかず、消去されない。
【００５２】
従って、図５の非選択ブロックにおいては、中段と上段との間で、転送トランジスタ間に２０Ｖ近い電位差が生ずる。このような場合には、この距離Ｙ４は大きくする必要があるので、下段と中段の間の素子分離領域の距離Ｙ２またはＹ３よりＹ４を大きくする。逆に距離Ｙ４とＹ２またはＹ３の素子分離領域を個別に最適化したサイズにすることによって、転送トランジスタ領域のサイズを小さくすることができる。
【００５３】
以上第１乃至第３の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５４】
【発明の効果】
以上説明したように、この発明によれば、転送トランジスタを適切な配置にすることによって、転送トランジスタ間の距離を無駄に広げる必要がなくなり、ロウデコーダのパターン占有面積を小さくできる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、本実施の形態における転送トランジスタの配置を示すパターン平面図。
【図２】図１に示した転送トランジスタの配置における転送トランジスタ間の電位差について説明するためのパターン平面図。
【図３】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、１６個のメモリセルが直列接続されたＮＡＮＤセルに対する転送トランジスタの配置例を示すパターン平面図。
【図４】この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、１つのＮＡＮＤセルに対応する転送トランジスタが３段に積まれる場合の例を示すパターン平面図。
【図５】図４に示した転送トランジスタの配置における非選択ブロックの消去動作時の状態において、転送トランジスタ間の電位差について説明するためのパターン平面図。
【図６】消去時と書き込み時の動作を模式的に示すための図。
【図７】従来の半導体記憶装置について説明するためのもので、ＮＡＮＤ型フラッシュメモリにおけるロウデコーダとメモリセルアレイの一部を抽出して示す回路図。
【図８】ＮＡＮＤ型フラッシュメモリの書き込み時における各信号の波形図。
【図９】ＮＡＮＤセルの断面構成と、書き込み時のＮＡＮＤセル内のバイアス条件を示す図。
【図１０】転送トランジスタを２段積みにして配置した場合のパターン平面図。
【図１１】図１０に示した書き込み方式でのバイアス状態を示すパターン平面図。
【符号の説明】
１…デコード部、
２…ブースター部、
３…転送トランジスタ、
４…ＮＡＮＤセルブロック、
４ａ…ＮＡＮＤセル、
５…転送トランジスタのゲート、
Ａ０，Ａ１，…，Ａｍ…ロウアドレス、あるいはロウアドレスのプリデコード信号、
Ｓ１，Ｓ２，１６，１５…選択トランジスタ、
ＳＧＳ，ＳＧＤ…選択ゲート線、
ＳＧ１，ＳＧ２…選択ゲート駆動信号、
ＣＧ０〜ＣＧｉ…ワード線駆動信号、
ＷＬ０〜ＷＬｉ…ワード線、
ＢＬ０〜ＢＬｊ…ビット線、
ＣＥＬＳＲＣ…ソース線、
ＭＣ０〜ＭＣｉ，１０〜１５…メモリセル、
ＶＲＤＥＣ…ロウデコーダ用駆動電圧。

Claims

電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイにおける複数のワード線を有するブロックを選択する選択手段と、
前記ブロック内の複数のワード線への印加電圧が入力される複数のワード線駆動信号線と、
前記ワード線駆動信号線とメモリセル内ワード線との間に接続され、前記選択手段の出力により制御される複数の転送トランジスタが行及び列に配置され、前記メモリセルアレイから少なくとも１つのメモリセルの行を選択するように構成されたワード線選択回路とを具備し、
書き込み動作において、第１の電圧と、第１の電圧より高い第２の電圧と、第２の電圧より高い第３の電圧が、選択されたブロック内の複数のワード線に対して同時に印加される状態を有し、
前記ワード線選択回路は、前記第１の電圧が印加される第１の転送トランジスタと、前記第２の電圧が印加される第２の転送トランジスタと、前記第３の電圧が印加される第３の転送トランジスタを有し、
前記第３の転送トランジスタと前記第１の転送トランジスタが隣接することがないように、特定の転送トランジスタに接続されたワード線と、それと隣接する転送トランジスタに接続されたワード線のアドレスが連続しないように前記第１乃至第３の転送トランジスタが上下左右に配置されており、
前記ブロック内の複数の転送トランジスタにおける、転送トランジスタのワード線側端子が向き合って配置される側の第１の素子分離領域幅は、転送トランジスタのワード線駆動信号線側端子と他の転送トランジスタのワード線側端子が向き合って配置される側の第２の素子分離領域幅よりも小さいことを特徴とする半導体記憶装置。
隣接して配置される転送トランジスタに接続されるワード線のアドレスが２以上離れていることを特徴とする請求項１に記載の半導体記憶装置。
前記第１の電圧は隣接非選択ワード線に印加する電圧であり、前記第３の電圧は選択ワード線に印加する書き込み電圧であり、前記第２の電圧は非選択ワード線に印加する中間電圧であることを特徴とする請求項１に記載の半導体記憶装置。
前記ブロック内の複数の転送トランジスタのワード線側端子からそれぞれのワード線への引き出し配線は、メモリセルアレイ中のワード線と同じ並びとなるように引き出されることを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
前記ブロック内の複数の転送トランジスタのワード線側端子からそれぞれのワード線への引き出し配線は、ワード線を形成する配線より１つ上層の金属配線であることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
前記メモリセルアレイのロウアドレス、あるいはロウアドレスのプリデコード信号をデコードするデコード部と、上記デコード部から出力されるデコード信号が供給されるブースター部とを更に具備し、前記転送トランジスタは上記ブースター部の出力信号でオン／オフ制御され、メモリセルアレイ中の選択されたブロックに選択信号を供給することを特徴とする請求項１に記載の半導体記憶装置。
前記メモリセルアレイは、複数のブロックに分割され、前記ブロックの各々は、各々のゲートが前記転送トランジスタの電流通路の一端に接続された第１，第２の選択トランジスタと、前記第１，第２の選択トランジスタ間に電流通路が直列接続され、ゲートが前記転送トランジスタの電流通路の一端にそれぞれ接続されたメモリセルとを備えることを特徴とする請求項６に記載の半導体記憶装置。
前記第１乃至第３の転送トランジスタから、メモリセルに接続された第１乃至第３のワード線に引き出される第１乃至第３の配線はそれぞれ、前記第１乃至第３のワード線より１つ上層の金属配線のみが使用されることを特徴とする請求項１に記載の半導体記憶装置。
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイにおける複数のワード線を有するブロックを選択する選択手段と、
前記ブロック内の複数のワード線への印加電圧が入力される複数のワード線駆動信号線と、
前記ワード線駆動信号線とメモリセル内ワード線との間に接続され、前記選択手段の出力により制御される複数の転送トランジスタが行及び列に配置され、前記転送トランジスタのワード線側端子が向き合って配置される側の第１の素子分離領域幅が、前記転送トランジスタのワード線駆動信号線側端子と他の転送トランジスタのワード線側端子とが向き合って配置される側の第２の素子分離領域幅よりも小さく、前記メモリセルアレイから少なくとも１つのメモリセルの行を選択するように構成されたワード線選択回路とを具備し、
書き込み動作において、第１の電圧と、第１の電圧より高い第２の電圧と、第２の電圧より高い第３の電圧が、選択されたブロック内の複数のワード線に対して同時に印加される状態を有し、
前記ワード線選択回路は、前記第１の電圧が印加される第１の転送トランジスタと、前記第２の電圧が印加される第２の転送トランジスタと、前記第３の電圧が印加される第３の転送トランジスタを有し、
前記第３の転送トランジスタと前記第１の転送トランジスタが隣接することがないように、特定の転送トランジスタに接続されたワード線と、それと隣接する転送トランジスタに接続されたワード線のアドレスが連続しないように前記第１乃至第３の転送トランジスタが上下左右に配置されており、
前記第１乃至第３の転送トランジスタから、メモリセルに接続された第１乃至第３のワード線に引き出される第１乃至第３の配線にはそれぞれ、前記第１乃至第３のワード線より１つ上層の金属配線のみが使用される
ことを特徴とする半導体記憶装置。