JP2000076880A

JP2000076880A - 半導体記憶装置

Info

Publication number: JP2000076880A
Application number: JP10242258A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Yasushi Sakui; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-08-27
Filing date: 1998-08-27
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】動作タイミングのズレによる誤動作が生じる
ことなく、しかもチップ面積の増大を伴わない回路レイ
アウトを採用した半導体記憶装置を提供する。【解決手段】メモリセルアレイ１の奇数番目のブロッ
クＢ１，Ｂ３，…のワード線を駆動するワード線ドライ
バ回路３１ａ１，３１ａ２，…はメモリセルアレイ１の
左側に配置され、偶数番目のブロックＢ２，Ｂ４，…の
ワード線を駆動するワード線ドライバ回路３１ｂ１，３
１ｂ２，…はメモリセルアレイ１の右側に配置される。
各ワード線ドライバ回路に選択信号を供給するブロック
アドレス選択回路３２ａ１，３２ｂ１，３２ａ２，３２
ｂ２，…は、メモリセルアレイ１の左側にまとめて配置
される。ブロックアドレス選択回路３２ｂ１，３２ｂ
２，…の出力信号線はメモリセルアレイ１の領域上を通
るスルー配線５１として配設される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にＮＡＮＤ型ＥＥＰＲＯＭ等に適用して有用
な半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、半導体記憶装置の一つとし
て、電気的書き換えを可能としたＥＥＰＯＭが知られて
いる。中でも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集
積化できるものとして注目されている。ＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルには、半導体基板上に電荷蓄積層
（浮遊ゲート）と制御ゲートとを積層形成したＦＥＴＭ
ＯＳ構造が用いられる。このメモリセルは、浮遊ゲート
に蓄積された電荷量によって、データ“０”，“１”を
記憶する。

【０００３】ＮＡＮＤ型ＥＥＰＲＯＭでのデータ書き込
みは、選択された制御ゲートに２０Ｖ程度の昇圧された
書き込み電圧Ｖpgmを印加し、非選択の制御ゲートには
中間電圧Ｖpassを印加し、データ“０”，“１”に応じ
て選択メモリセルのチャネル電圧をコントロールする。
“０”データ書き込みのときは、ビット線から選択メモ
リセルのチャネルまで０Ｖを転送する。これにより選択
メモリセルでは、トンネル電流により浮遊ゲートに電子
が注入され、しきい値が正の状態（データ“０”）とな
る。“１”データ書き込みのときは、メモリセルのチャ
ネルをフローティングにする。この結果、チャネルは制
御ゲートからの容量結合により電位上昇するから、書き
込み電圧が制御ゲートに与えられたメモリセルでしきい
値の変動がなく、負のしきい値状態（データ“１”の消
去状態）に保たれる。

【０００４】ＮＡＮＤ型ＥＥＰＲＯＭでのデータ消去
は、例えばメモリセルアレイ全体について、或いはブロ
ック単位で制御ゲートに０Ｖを印加し、基板或いはウェ
ルに２０Ｖ程度の消去電圧Ｖeraseを印加して、全メモ
リセルで浮遊ゲートの電荷を基板側に放出させる。これ
により、全メモリセルはしきい値が負のデータ“１”状
態に消去される。

【０００５】データ読み出しは、選択された制御ゲート
に０Ｖ、残りの制御ゲートにデータ“０”，“１”に拘
わらずメモリセルがオンする中間電圧Ｖreadを与えて、
ＮＡＮＤ型セルが導通するか否かをビット線で検出する
ことにより行われる。ＮＡＮＤ型ＥＥＰＲＯＭの各メモ
リセルの制御ゲートは行方向に連続的に配設されて、ワ
ード線となる。通常、１ワード線につながるメモリセル
の集合を１ページと呼ぶ。また、一つのＮＡＮＤセル内
を選択する連続する複数本のワード線の範囲（８ＮＡＮ
Ｄであれば、これに対応する８ワード線の範囲、１６Ｎ
ＡＮＤであれば、１６ワード線の範囲）をＮＡＮＤブロ
ック（或いは単にブロック）と呼ぶ。１ページは例え
ば、２５６バイトのメモリセルにより構成され、１ペー
ジ分のメモリセルは同時に書き込み及び読み出しが行わ
れる。

【０００６】この様なＮＡＮＤ型ＥＥＰＲＯＭにおい
て、ワード線を選択駆動するロウデコーダ回路の各ワー
ド線に接続されるワード線ドライバ回路には、高電圧が
印加されるために、メモリセルよりチャネル長の長い高
電圧トランジスタが用いられる。このため、ワード線ド
ライバ回路の各高電圧トランジスタをワード線のピッチ
に配置することは難しい。この点を解決するため、ワー
ド線ドライバ回路をメモリセルアレイの両側に振り分け
て配置する方式が本出願人により既に提案されている
（特願平６−１９８８４０号参照）。

【０００７】図１１は、その一つの方式であり、メモリ
セルアレイのＮＡＮＤセルを配列した一つのブロックＢ
の左側に第１のワード線ドライバ回路ＤＲＶ１が配置さ
れ、右側に第２のワード線ドライバ回路ＤＲＶ２が配置
される。第１のワード線ドライバ回路ＤＲＶ１は、ブロ
ックＢ内の奇数番目のワード線ＷＬ１，ＷＬ３，…と、
ビット線側の選択ゲート線ＳＧ１を駆動する。第２のワ
ード線ドライバ回路ＲＲＶ２は、偶数番目のワード線Ｗ
Ｌ０，ＷＬ２，…とソース側選択ゲート線ＳＧ２とを駆
動する。これらのワード線ドライバ回路ＤＲＶ１，ＤＲ
Ｖ２に対して、ロウアドレスのデコード信号を供給する
ロウアドレス選択回路ＲＤＣは、一方のワード線ドライ
バ回路ＲＤＶ１側に配置される。

【０００８】図１２は、もう一つの方式である。この方
式では、メモリセルアレイのブロックＢ１内の全ワード
線を駆動するワード線ドライバ回路ＤＲＶ１をメモリセ
ルアレイの左側に、隣接するブロックＢ２内の全ワード
線を駆動するワード線ドライバ回路ＤＲＶ２を右側に配
置している。前述のように、ワード線ドライバ回路の各
高電圧トランジスタをワード線ピッチに配置することは
できないから、ワード線ドライバ回路ＤＲＶ１，ＤＲＶ
２の幅がブロックＢ１，Ｂ２の幅より大きくなるが、図
示のようにブロックＢ１，Ｂ２毎に交互にメモリセルア
レイの両側に振り分けることにより、ワード線ドライバ
回路ＤＲＶ１，ＤＲＶ２を配置することができる。

【０００９】

【発明が解決しようとする課題】図１１のレイアウト方
式では、ブロックＢ内のワード線が左右のワード線ドラ
イバ回路ＲＤＶ１，ＲＤＶ２により駆動される。このた
め、ワード線が長く、そのＲＣ時定数が大きい場合に
は、着目するＮＡＮＤセル内で各メモリセルに所定電圧
が与えられるタイミングにズレが生じ、これにより誤書
き込み等の誤動作が生じるという問題がある。具体的に
例えば、ブロックＢ内のワード線ＷＬ３に書き込み電圧
Ｖpgm（＝１８Ｖ）を与え、残りのワード線に中間電圧
Ｖpass（＝１０Ｖ）を与えて、ワード線ＷＬ３に沿った
メモリセルにデータ書き込みを行う場合を例にとって説
明する。このとき、ブロックＢ内の左端のＮＡＮＤセル
に着目すると、左側から充電されるワード線ＷＬ１，Ｗ
Ｌ３，ＷＬ５，ＷＬ７の左端にあるメモリセルの制御ゲ
ートは、１００ｎｓ程度で所望の電圧にまで立ち上がる
のに対し、右側から駆動されるワード線ＷＬ０，ＷＬ
２，ＷＬ４，ＷＬ６の終端部にある制御ゲートは所望の
電圧に立ち上がるまでに例えば、４μｓの時間を要す
る。

【００１０】従って、充電開始から４μｓまでの間、左
端のＮＡＮＤセルでは、ワード線ＷＬ３により選択され
たメモリセルの制御ゲートがＶpgmになっているにも拘
わらず、ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６に沿
った非選択のメモリセルの制御ゲートはＶpassに充電さ
れていない状態となる。中間電圧Ｖpassは、“１”書き
込みの場合にＭＡＭＤセル内の非選択のメモリセルのチ
ャネルを容量結合により電位上昇させるためのものであ
るから、中間電圧Ｖpassが不十分な状態で書き込み電圧
Ｖpgmが与えられると、非選択メモリセルのチャネル電
位が上昇せず、誤書き込みの原因となる。

【００１１】これに対して、図１２のレイアウト方式で
は、ブロック内の全ワード線が同じ側から駆動されるか
ら、上述した各メモリセルの選択のタイミングのズレは
問題にならない。しかし、このレイアウト方式の場合、
ロウアドレス選択回路が大きな面積を占めるという別の
問題がある。この点を以下に具体的に説明する。

【００１２】図１３及び図１４はそれぞれ、図１１及び
図１２のレイアウト方式を採用した場合について、二つ
のメモリセルアレイを持つメモリチップ上のロウデコー
ダ（ワード線ドライバ回路及びロウアドレス選択回路を
含む）のレイアウトを示している。図１１の方式では、
メモリセルアレイの一端側にのみロウアドレス選択回路
ＲＤＣが設けられるから、ロウアドレス選択回路に入る
ロウアドレス信号線は、図１３のように、チップ中央の
周辺回路領域のロウアドレス発生回路から出て、メモリ
セルアレイの周辺回路側のみに沿うように配置される。
これに対して、図１２の方式では、メモリセルアレイの
両側にロウアドレス選択回路ＲＤＣ１，ＲＤＣ２が配置
されるため、ロウアドレス信号線は、図１４のように配
設される。

【００１３】１プロックが２^N本のワード線からなり、
２^Mブロックが配置される場合、ワード線選択を行うロ
ウアドレス信号線の本数は、２（Ｎ＋Ｍ）である。具体
的に１ブロック８ワード線として、５１２ブロックを配
置した場合、ロウアドレス信号線の本数は、２４本にな
る。従って、図１４の方式では、ロウアドレス選択回路
の占有面積が大きなものとなる。また図１４の方式で
は、周辺回路領域のロウアドレス発生回路から引き出さ
れたロウアドレス信号線をメモリセルアレイ両側のロウ
デコーダ領域まで導く配線領域の面積も大きい。

【００１４】この発明は、上記事情を考慮してなされた
もので、動作タイミングのズレによる誤動作が生じるこ
となく、しかもチップ面積の増大を伴わない回路レイア
ウトを採用した半導体記憶装置を提供することを目的と
している。

【００１５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、データを記憶するメモリセルが配置され、少
なくとも第１及び第２の二つのブロックに分けられたメ
モリセルアレイと、このメモリセルアレイの第１のブロ
ック内のワード線を選択駆動するためのワード線の一端
側に配置された第１のワード線ドライバ回路と、前記メ
モリセルアレイの第２のブロック内のワード線を選択駆
動するためのワード線の他端側に配置された第２のワー
ド線ドライバ回路と、アドレス信号が入力して前記第１
及び第２のワード線ドライバ回路にそれぞれブロック選
択信号を供給するための、前記第１及び第２のワード線
ドライバ回路のいずれか一方の側に配置された第１及び
第２のアドレス選択回路と、を有することを特徴とす
る。

【００１６】この発明に係る半導体記憶装置はまた、不
揮発にデータを記憶するメモリセルが配置され、それぞ
れ連続する複数本ずつのワード線を含むように少なくと
も第１及び第２の二つのブロックに分けられたメモリセ
ルアレイと、このメモリセルアレイの第１のブロック内
のワード線を選択駆動するためのワード線の一端側に配
置された第１のワード線ドライバ回路と、前記メモリセ
ルアレイの第２のブロック内のワード線を選択駆動する
ためのワード線の他端側に配置された第２のワード線ド
ライバ回路と、アドレス信号が入力して前記第１及び第
２のワード線ドライバ回路にそれぞれブロック選択信号
を供給するための、前記第１及び第２のワード線ドライ
バ回路のいずれか一方の側に配置された第１及び第２の
アドレス選択回路と、を有することを特徴とする。

【００１７】この発明において、前記第１のワード線ド
ライバ回路と第２のワード線ドライバ回路は前記メモリ
セルアレイのワード線の両端側にそれぞれ複数個ずつ配
置され、且つ前記メモリセルアレイの各ブロックのワー
ド線は、両端部のブロックを除いて連続する複数ブロッ
ク毎、具体的には例えば２ブロック毎に交互に第１及び
第２のワード線ドライバ回路に接続される。

【００１８】この発明において、前記第１，第２のアド
レス選択回路からそれぞれ前記第１，第２のワード線ド
ライバ回路に供給されるブロック選択信号のいずれか一
方の配線は、前記メモリセルアレイの領域上を横切って
配設される。

【００１９】この発明において、メモリセルアレイのブ
ロック数が２以上である場合、例えば第１のワード線ド
ライバ回路は、メモリセルアレイの奇数番目の複数のブ
ロックにそれぞれ対応させて複数個配置され、第２のワ
ード線ドライバ回路は、メモリセルアレイの偶数番目の
複数のブロックにそれぞれ対応させて複数個配置され
る。或いはまた、第１のワード線ドライバ回路と第２の
ワード線ドライバ回路は、メモリセルアレイの各ブロッ
クのワード線が、両端部のブロックを除いて連続する２
ブロック毎に交互に第１及び第２のワード線ドライバ回
路に接続されるように、メモリセルアレイのワード線の
両端側にそれぞれ複数個ずつ配置される。

【００２０】この発明において例えばメモリセルは、基
板上にゲート絶縁膜を介して浮遊ゲートと制御ゲートが
積層された電気的書き換え可能なメモリセルである。更
にこの発明において好ましくは、メモリセルは、基板上
にゲート絶縁膜を介して浮遊ゲートと制御ゲートが積層
された電気的書き換え可能なメモリセルであり、隣接す
るメモリセルがソース、ドレインを共有して複数個ずつ
直列接続されてＮＡＮＤセルを構成する。

【００２１】この発明によると、ワード線ドライバ回路
は、メモリセルアレイのブロック単位でワード線の両端
部に振り分けて配置され、１ブロック内の全ワード線は
一方のワード線ドライバ回路から充電される。従って、
ワード線のＲＣ時定数の影響によるメモリセルの動作タ
イミングのズレが生じることはない。具体的にこの発明
をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合、データ書き
込みモードでは、１ブロック内で選択ワード線に書き込
み電圧が印加され、残りの非選択ワード線に中間電圧が
印加される。このとき、ワード線に沿って配置されるど
のＮＡＮＤセルに着目しても、ＮＡＮＤセル内の複数の
メモリセルの制御ゲートが所定の電圧に達するタイミン
グにズレが生じることはない。データ書き込み動作での
誤書き込み等が防止される。この点は、従来の図１２の
レイアウト方式と同様である。

【００２２】一方この発明では、図１２のレイアウト方
式と異なり、メモリセルアレイの両側に配置されたワー
ド線ドライバ回路にブロック選択信号を供給するアドレ
ス選択回路が、メモリセルアレイのワード線の一端側に
のみ配置される。従って、アドレス選択回路に入るアド
レス信号線は、図１４に示した例におけるようにチップ
上で大きな面積を占有することはなく、図１３と同様に
小さい面積に配設することができるから、チップ面積の
増大を抑えることができる。

【００２３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。
メモリセルアレイ１は後述するように、不揮発性のメモ
リセルを直列接続したＮＡＮＤセルを配列して構成され
る。このメモリセルアレイ１のビット線データをセンス
し、或いは書き込みデータを保持するためにセンスアン
プ回路（兼データラッチ）２が設けられている。センス
アンプ回路２は、データ書き込み後のベリファイ読み出
し及び書き込み不十分のメモリセルに対する再書き込み
を行う際のビット線電位制御をも行うもので、例えばＣ
ＭＯＳフリップフロップを主体として構成される。

【００２４】センスアンプ回路２は、データ入出力バッ
ファ６に接続されている。センスアンプ回路２とデータ
入出力バッファ６の間の接続は、アドレスバッファ５か
らのアドレス信号を受けるカラムデコーダ４３の出力に
より制御される。メモリセルアレイ１に対して、メモリ
セルの選択を行うため、より具体的には制御ゲート及び
選択ゲートを制御するために、ロウデコーダ３が設けら
れている。基板電位制御回路７は、メモリセルアレイ１
が形成されるｐ型基板（又はｐ型ウェル）の電位を制御
するために設けられている。

【００２５】メモリセルアレイ１の選択されたメモリセ
ルにデータ書き込みを行う際に、電源電圧より昇圧され
た書き込み電圧Ｖpgmを発生するために、書き込み電圧
（Ｖpgm）発生回路９ａが設けられている。このＶpgm発
生回路９ａとは別に、データ書き込み時に非選択のメモ
リセルに与えられる書き込み用中間電圧Ｖpassを発生す
るための書き込み用中間電圧（Ｖpass）発生回路９ｂ、
及びデータ読出時（ベリファイ読み出し時を含む）に非
選択のメモリセルに与えられる読み出し用中間電圧Ｖre
adを発生するための読み出し用中間電圧（Ｖread）発生
回路９ｃが設けられている。

【００２６】書き込み用中間電圧Ｖpass、読み出し用中
間電圧Ｖreadは、書き込み電圧Ｖpgmよりは低いが、電
源電圧ＶCCより昇圧された電圧である。これらのＶpgm
発生回路９ａ、Ｖpass発生回路９ｂ、及びＶread発生回
路９ｃを制御するために、制御信号発生回路８が設けら
れている。

【００２７】図２（ａ）（ｂ）は、メモリセルアレイ１
の一つのＮＡＮＤセル部分の平面図と等価回路図であ
り、図３（ａ）（ｂ）は図２（ａ）のＡ−Ａ′，Ｂ−
Ｂ′断面図である。ＮＡＮＤセルは、ｐ型シリコン基板
１１の素子分離絶縁膜１２で囲まれた領域に形成されて
いる。各メモリセルは、基板１１にゲート絶縁膜１３を
介して浮遊ゲート１４（１４₁，１４₂，…，１４₈）が
形成され、この上に層間絶縁膜１５を介して制御ゲート
１６（１６₁，１６₂，…，１６₈）が形成されて、構成
されている。これらのメモリセルのソース、ドレイン拡
散層であるｎ型拡散層１９（１９₀，１９₁，…，１
９₁₀）は、隣接するもの同士共有する形で接続され、こ
れによりＮＡＮＤセルが構成されている。

【００２８】ＮＡＮＤセルのドレイン、ソース側にはそ
れぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に
形成された選択ゲート１４₉，１６₉及び１４₁₀，１６₁₀
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にコンタクトさせている。行方向に並ぶＮ
ＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ
１，ＣＧ２，…，ＣＧ８として配設されて、これがワー
ド線ＷＬ１，ＷＬ２，…，ＷＬ８となる。選択ゲート１
４₉，１６₉及び１４₁₀，１６₁₀もそれぞれ行方向に連続
に配設されて選択ゲート線ＳＧ１，ＳＧ２となる。

【００２９】図４は、この様なＮＡＮＤセルがマトリク
ス配列されたメモリセルアレイ１の等価回路を示してい
る。同一の制御ゲート線（ワード線）及び選択ゲート線
を共有する、破線で囲んだ範囲のＮＡＮＤセル群をブロ
ックと称し、読み出し、書き込みの動作は通常、複数の
ブロックのうち一つを選択して行われる。

【００３０】図５は、この実施例でのメモリセルアレイ
１とロウデコーダ３の部分のレイアウトであり、図６は
図５の一部を更に具体化して示したものである。メモリ
セルアレイ１は図示のように、ビット線方向に複数個の
ブロックＢ１，Ｂ２，…に分割されている。各ブロック
Ｂｉには、この実施例では図６に示すように、ｍ＋１個
のＮＡＮＤセルａｉ０〜ａｉｍが含まれる。

【００３１】この実施例では、ロウデコーダ３の中のメ
モリセルアレイ１の各ブロックＢｉのワード線を駆動す
るワード線ドライバ回路３１は、メモリセルアレイ１の
ワード線両端に振り分けて配置されている。即ち奇数番
目のブロックＢ１，Ｂ３，…をそれぞれ駆動するための
第１のワード線ドライバ回路３１ａ（３１ａ１，３１ａ
２，…）は、メモリセルアレイ１の左側に、偶数番目の
ブロックＢ２，Ｂ４，…をそれぞれ駆動する第２のワー
ド線ドライバ回路３１ｂ（３１ｂ１，３１ｂ２，…）は
メモリセルアレイ１の右側に配置されている。

【００３２】ロウアドレスのうちブロックアドレスをデ
コードしてワード線ドライバ回路３１ａ及び３１ｂにそ
れぞれブロック選択信号を出力するブロックアドレス選
択回路３２ａ（３２ａ１，３２ａ２，…）及び３２ｂ
（３２ｂ１，３２ｂ２，…）は、共にメモリセルアレイ
１の左側に配置されている。そして、ブロックアドレス
選択回路３２ｂのブロック選択信号を、右側のワード線
ドライバ回路３１ｂに供給するために、メモリセルアレ
イ１の領域を通過する配線５１が配設されている。

【００３３】メモリセルアレイ１の領域を通過するブロ
ック選択信号配線５１としては、例えば図３に示すビッ
ト線（ＢＬ）１８を第２層金属配線として、第１層金属
配線を用いることができる。配線５１は、メモリセルア
レイ１のワード線ＷＬ及び共通ソース線６２と平行に配
設される。従って第１層金属配線は、配線５１の他、選
択ゲート線ＳＧを低抵抗化するための、選択ゲート線Ｓ
Ｇに適当な位置でコンタクトする裏打ち配線（バイパス
配線）として、更に共通ソース線５２としても用いるこ
とができる。配線５１はビット線ＢＬと交差するから、
ビット線ＢＬと異なる層の金属配線であればよく、上と
逆にビット線ＢＬを第１層金属配線により形成し、第２
層金属配線によって配線５１を形成してもよい。更に、
通常２層金属配線構造とする場合に、配線５１を第３層
金属配線として最上層に加えることもできる。

【００３４】第１，第２のブロック選択回路３２ａ，３
２ｂをメモリセルアレイ１の右側に配置してもよい。こ
の場合には、第１のブロック選択回路３２ａのブロック
選択信号配線をメモリセルアレイ１の領域を横切って配
設することになる。

【００３５】図７は、図６のうち特にワード線ドライバ
回路３１ａ１、ブロックアドレス選択回路３２ａ１，３
２ｂ１の部分の構成を具体的に示したものである。所定
のブロックアドレスＲＡｉ，ＲＢｉ，ＲＣｉ及びイネー
ブル信号ＲＤＥＮＢＸが入ってブロックアドレス選択回
路３２ａ１のブロック選択信号ＲＤＥＣＬ１が“Ｈ”と
なり、これによりブロックＢ１が選択される。このブロ
ック選択信号ＲＤＥＣＩ１は、制御信号ＢＳＴＯＮ及び
電源ＶCCによりそれぞれゲートが制御されるＤタイプの
ＮＭＯＳトランジスタＱ７０１，Ｑ７０２を介して、ノ
ードＮ０に転送される。これらのトランジスタＱ７０
１，Ｑ７０２は高電圧トランジスタであり、しきい値は
例えば、−１Ｖ程度である。

【００３６】このノードＮ０で駆動されるＥタイプＮＭ
ＯＳトランジスタＱ６１１〜Ｑ６１８、Ｑ６２１，Ｑ６
２２はそれぞれ、選択ブロックＢ１のワード線ＷＬ１〜
ＷＬ８、選択ゲート線ＳＧ１，ＳＧ２を駆動する駆動ト
ランジスタである。これらの駆動トランジスタも高電圧
トランジスタであり、しきい値は０．６Ｖ程度に設定さ
れている。

【００３７】ＥタイプＮＭＯＳトランジスタＱ７０４，
Ｑ７０５、ＩタイプＮＭＯＳトランジスタＱ７０３、キ
ャパシタＣ７１，Ｃ７２及びインバータ７４の部分は、
昇圧回路から得られる電圧ＶＲＤＥＣをノードＮ０に転
送するためのチャージポンプ作用を利用したスイッチ回
路７０を構成している。電圧ＶＲＤＥＣは具体的には、
動作モードに応じて、図１に示すＶpgm発生回路９ａ，
Ｖread発生回路９ｃから発生される書き込み電圧Ｖpg
m，読み出し電圧Ｖread，或いはＶCCである。Ｉタイプ
ＮＭＯＳトランジスタＱ７０３のしきい値は、０．２Ｖ
程度である。このスイッチ回路７０も高電圧トランジス
タを用いて構成される。

【００３８】キャパシタＣ７１，Ｃ７２は、ＤタイプＮ
ＭＯＳトランジスタを用いたＭＯＳキャパシタである。
ブロックＢ１が選択されてノードＮ０に“Ｈ”が転送さ
れると、電圧ＶＲＤＥＣがドレインに与えられたＮＭＯ
ＳトランジスタＱ７０４がオンして、電圧ＶＲＤＥＣは
このＮＭＯＳトランジスタＱ７０４及びダイオード接続
されたＮＭＯＳトランジスタＱ７０３を介して、ノード
Ｎ０に転送される。

【００３９】チャージポンプ作用は、ブロック選択出力
ＲＤＥＣＩ１と交流信号ＣＲＤが入るＮＡＮＤゲート７
３により制御される。即ちブロック選択信号ＲＤＥＣ１
が“Ｈ”のときに、ＮＡＮＤゲート７３の出力には交流
信号ＣＲＤが現れる。この交流信号ＣＲＤにより、互い
に逆相駆動されるキャパシタＣ７１，Ｃ７２とＮＭＯＳ
トランジスタＱ７０３の部分でチャージポンピングが行
われる。この結果、ＭＯＳトランジスタＱ７０３，Ｑ７
０４のしきい値分の電圧降下を伴うことなく、電圧ＶＲ
ＤＥＣはノードＮ０に転送されることになる。ノードＮ
０は、ＶＲＤＥＣよりも高い電圧ＶＲＤＥＣ＋αまで上
昇可能であるが、ＮＭＯＳトランジスタＱ７０５がこの
ノードＮ０の電圧上昇を抑制している。即ちＮＭＯＳト
ランジスタＱ７０５のしきい値をＶthとすると、ノード
Ｎ０の電圧は、ＶＲＤＥＣ＋Ｖth以下に抑えられる。

【００４０】ブロック選択信号ＲＤＥＣＩ１がインバー
タ７１により反転された信号ＲＤＥＣＩ１Ｂにより制御
されるＥタイプＭＯＳトランジスタＱ６３１，Ｑ６３２
は、書き込み及び読み出し時にこのブロックＢ１が非選
択の時に選択ゲート線ＳＧ１，ＳＧ２をそれぞれ接地電
位ＳＧＤＳに設定するために設けられている。

【００４１】ブロックアドレス選択回路３２ｂ１から得
られる選択信号ＲＤＥＣＩ２は、前述のようにメモリセ
ルアレイ１の領域を通過する配線５１により、メモリセ
ルアレイ１の右側に配置されたワード線ドライバ回路３
１ｂ１に供給される。次にこの実施例のＥＥＰＲＯＭの
データ読み出し、書き込み及び消去の動作をロウデコー
ダに着目しながら説明する。

【００４２】データ読み出し時は、ブロックＢ１のワー
ド線ＷＬ１が選択されたとすると、これにつながる端子
ＣＧＮ１が０Ｖに設定される。残りの非選択ワード線に
つながる端子ＣＧＮ２〜ＣＧＮ８は、Ｖread発生回路９
ｃから出力される、メモリセルをオンさせる電圧Ｖread
（例えば、４．５Ｖ）に設定される。選択ゲート線ＳＧ
１，ＳＧ２につながる端子ＳＧＮ１，ＳＧＮ２にもＶre
adが与えられる。

【００４３】具体的には、データ読み出し時、イネーブ
ル信号ＲＤＥＮＢＸが“Ｈ”になると、ブロックアドレ
ス選択回路３２ａ，３２ｂが活性化される。そして、ア
ドレスＲＡｉ，ＲＢｉ，ＲＣｉが全て“Ｈ”になると、
ブロックアドレス選択回路３２ａの出力ＲＥＤＣＩ１は
“Ｈ”、その反転信号ＲＥＤＣＩ１Ｂは“Ｌ”になる。

【００４４】データ読み出し中は、ドライバ回路３１に
与えられる電圧ＶＲＤＥＣはＶreadより僅かに高い値に
値に設定される。また制御信号ＢＳＴＯＮが“Ｌ”にな
り、ノードＮ０とＮＡＮＤゲート７３の入力端の間が分
離される。そして、ＲＤＥＣＩ１＝“Ｈ”が入力された
ＮＡＮＤゲート７３を発振出力ＣＲＤが通り、これによ
りスイッチ回路７０が動作して、ノードＮ０にはほぼ電
圧ＶＲＤＥＣ（＝約８Ｖ）が転送される。この結果、ブ
ロックＢ１のワード線ドライブ素子であるＮＭＯＳトラ
ンジスタＱ６１１〜Ｑ６１８，Ｑ６２１，Ｑ６２２がオ
ンになり、端子ＣＧＮ１〜ＣＧＮ８，ＳＧＮ１，ＳＧＮ
２の電圧がワード線ＷＬ１〜ＷＬ８，選択ゲート線ＳＧ
１，ＳＧ２に与えられる。

【００４５】これにより、選択されたワード線ＷＬ１に
つながるメモリセルは、データ“１”ならばオンして、
ビット線電位は低下する。データ“０”であれば、メモ
リセルはオフであり、ビット線の電位低下はない。この
ビット線の電位変化をセンスアンプ回路により検出する
ことにより、データが読み出される。

【００４６】非選択ブロックでは、ブロック選択信号Ｒ
ＤＥＣＩが“Ｌ”、その反転信号ＲＤＥＣＩＢが“Ｈ”
になる。これにより、選択ゲート線ＳＧ１，ＳＧ２が接
地される。また、非選択ブロックでは発振出力ＣＲＤが
スイッチ回路７０に転送されず、制御信号ＢＳＴＯＮが
“Ｈ”であって、ノードＮ０が０Ｖ、従って全ワード線
がフローティングに保たれる。

【００４７】データ書き込み時は、“０”データ書き込
みを行うビット線に０Ｖ、“１”データ書き込みを行う
ビット線にＶCCが与えられ、選択されたワード線には書
き込み電圧Ｖpgm（約２０Ｖ）、非選択ワード線には中
間電圧Ｖpass（約１０Ｖ）が与えられ、ビット線側の選
択ゲート線ＳＧ１にはＶCC、共通ソース線側の選択ゲー
ト線ＳＧ２には０Ｖが与えられる。アドレス選択回路３
２及びドライバ回路３１内のスイッチ回路７０の動作
は、読み出し時と基本的に同じである。但しデータ書き
込み時、電圧ＶＲＤＥＣは、書き込み電圧Ｖpgmより僅
かに高い値に設定され、これがノードＮ０に転送され
る。これにより、ＮＭＯＳトランジスタＱ６１１〜Ｑ６
１８がオン駆動され、端子ＣＧＮ１〜ＣＧＮ８の電圧が
ワード線ＷＬ１〜ＷＬ８に与えられる。そして、“０”
データが与えられたビット線に沿った選択メモリセルで
は浮遊ゲートに電子注入が生じて、しきい値が正の状態
になる。“１”データが与えられたビット線に沿った選
択メモリセルでは、フローティングのチャネルが制御ゲ
ートとの容量結合で電位上昇して、電子注入は生じな
い。

【００４８】データ消去は、ビット線及び共通ソース線
がフローティングに保たれ、メモリセルアレイが形成さ
れたウェルに消去電圧Ｖera（約２０Ｖ）が与えられ
る。また選択ブロックの全ワード線が０Ｖに設定され
る。

【００４９】ワード線ドライバ回路３１内では、このデ
ータ消去の際、発振出力ＣＲＤは供給されず、制御信号
ＢＳＴＯＮが“Ｈ”で、ノードＮ０はＶCCに設定され
る。これにより、ＮＭＯＳトランジスタＱ６１１〜Ｑ６
１８がオン駆動され、端子ＣＧＮ１〜ＣＧＮ８の０Ｖが
ワード線ＷＬ１〜ＷＬ８に与えられ、浮遊ゲートからの
電子放出により、全メモリセルのデータが消去される。
非選択ブロックでは、全ワード線をフローティングに保
つことにより、ウェルとの容量結合で制御ゲートが電位
上昇し、データ消去が防止される。データ消去時、ＳＧ
Ｎ１，ＳＧＮ２，ＳＧＤＳはＶCCに設定される。その結
果、選択ゲートＳＧ１及びＳＧ２はフローティングにな
り、ウェルとの容量結合で電位上昇する。従って選択ゲ
ートのゲート電極とチャネルとの間に電位差を生じない
ため、選択ゲートの酸化膜が破壊されることはない。

【００５０】この実施例においては、図５に示したよう
に、メモリセルアレイ１の各ブロック内で全てのワード
線が同じ側から駆動される。従って、従来の図１１の回
路方式におけるような、各ＮＡＮＤセル内での制御ゲー
トの駆動タイミングがずれることはなく、誤書き込み等
が防止される。また、メモリセルアレイ１の両側に配置
したワード線ドライバ回路３１ａ，３１ｂを制御するた
めのアドレス選択回路３２ａ，３２ｂは共に、メモリセ
ルアレイ１の一方側にのみ配置されるから、ロウアドレ
ス信号線を図１３の例と同様にメモリセルアレイ１の一
方側にのみ配設することができ、チップ面積を増大させ
ることもない。

【００５１】図８は、図５のレイアウトを基本として、
図６とは少し異なるレイアウトとした実施例である。図
６の実施例では、ビット線コンタクト６１を共有するブ
ロックについて、ワード線ドライバ回路３１ａ，３１ｂ
を交互にメモリセルアレイ１の両側に配置したのに対
し、この実施例では、共通ソース線６２を共有するブロ
ックについて、ワード線ドライバ回路３２ａ，３２ｂが
交互に配置されるようにしている。その他、先の実施例
と同様である。

【００５２】図９は、図５のレイアウトを変形した実施
例である。図５の実施例では、メモリセルアレイ１の奇
数番目の複数のブロックＢ１，Ｂ３，…にそれぞれ対応
させて左側に第１のワード線ドライバ回路３１ａ１，３
１ａ２，…を配置し、偶数番目のブロックＢ２，Ｂ４，
…にそれぞれ対応させて右側に第２のワード線ドライバ
回路３１ｂ１，３１ｂ２，…を配置した。これに対し図
９の実施例では、第１番目のブロックＢ１のワード線は
左側のワード線ドライバ回路３１ａ１に接続され、２番
目及び３番目のブロックＢ２，Ｂ３のワード線は右側の
第２のワード線ドライバ回路３１ｂ１，３１ｂ２に接続
され、続く４番目及び５番目のブロックＢ４及びＢ５の
ワード線は左側のワード線ドライバ回路３１ａ２，３１
ａ３に接続されている。以下同様にして、メモリセルア
レイ１の各ブロックのワード線は、両端部のブロックを
除いて連続する２ブロック毎に交互に左右に配置した第
１及び第２のワード線ドライバ回路３１ａ，３１ｂに接
続される。

【００５３】ここまでの実施例では、メモリセルアレイ
１の１ブロック毎、或いは２ブロック毎に第１及び第２
のワード線ドライバ回路３１ａ，３１ｂがメモリセルア
レイ１の両側に振り分けられ、第１及び第２のワード線
ドライバ回路３１ａ，３１ｂはほぼ同数（ブロック数が
偶数であれば、同数）になる。またここまでの実施例で
は、ブロックのビット線方向の幅に対して、高電圧ＭＯ
Ｓトランジスタを用いるワード線ドライバ回路の幅が大
きくなることを前提として、ワード線ドライバ回路をメ
モリセルアレイ１の両側に分散させている。この場合、
ワード線ドライバ回路の幅がブロック幅の２倍以下に納
められれば、上記実施例の手法により、メモリセルアレ
イ１の両側にそれぞれ配置される複数のワード線ドライ
バ回路は、ほぼ直線上に並べて配置することが可能であ
る。

【００５４】また、ワード線ドライバ回路のレイアウト
を考慮すれば、３ブロック毎、或いは４ブロック毎にワ
ード線ドライバ回路をメモリセルアレイ１の両側に交互
に配置することもできる。

【００５５】図９の実施例において、同じ側にワード線
ドライバ回路を配置した隣接ブロック、例えばブロック
Ｂ２とＢ３、或いはブロックＢ４とＢ５は、ビット線コ
ンタクトを共有するものであっても、或いは共通ソース
線を共有するものであってもよい。また、隣接ブロック
がビット線コンタクトを共有する場合に、ビット線コン
タクト側の選択ゲート線を一本にまとめて駆動する方式
とすることも有効である。

【００５６】図１０は具体的に、図９における隣接する
二つのブロックＢ４，Ｂ５に着目して、選択ゲート線Ｓ
Ｇ１を共通化した場合の具体構成を、ワード線ドライバ
回路３１ａ２，３１ａ３との関係で示している。図示の
ように二つのブロックＢ４，Ｂ５のビット線コンタクト
６１側の選択ゲート線ＳＧ１は、一本の選択ゲート線Ｓ
Ｇ０としてまとめられて、これがワード線ドライバ回路
３１ａ２，３１ａ３により駆動される。ワード線ドライ
バ回路３１ａ２，３１ａ３の具体構成は、図７と同様で
あるので、詳細説明は省略する。

【００５７】共通選択ゲート線ＳＧ０は、ブロックアド
レス選択回路３２ａ２，３２ａ３の出力信号ＲＤＥＣＩ
２，ＲＤＥＣＩ１の反転信号ＲＤＥＣＩ２Ｂ，ＲＤＥＣ
Ｉ１Ｂによりそれぞれゲートが制御される二つのＮＭＯ
ＳトランジスタＱ６３３，Ｑ６３４を介して接地され
る。即ち、二つのブロックＢ４，Ｂ５が共に非選択のと
き、ＲＤＥＣＩ１Ｂ＝ＲＤＥＣＩ２Ｂ＝“Ｈ”となっ
て、共通選択ゲート線ＳＧ０は接地される。

【００５８】この発明は、上記実施例に限られない。実
施例では、ＮＡＮＤ型ＥＥＰＲＯＭを説明したが、他の
電気的書き替え可能な不揮発性メモリであるＮＯＲ型、
ＡＮＤ型、ＤＩＮＯＲ型ＥＥＰＲＯＭにも同様にこの発
明を適用することができる。更にこの発明は、紫外線消
去型のＥＰＲＯＭや書き換えができないマスクＲＯＭに
も適用可能である。

【００５９】

【発明の効果】以上述べたようにこの発明によれば、ワ
ード線ドライバ回路は、メモリセルアレイのブロック単
位でワード線の両端部に振り分けて配置され、１ブロッ
ク内の全ワード線は一方のワード線ドライバ回路から充
電されるため、メモリセルの動作タイミングのズレが生
じることはない。またこの発明では、メモリセルアレイ
の両側に配置されたワード線ドライバ回路に選択信号を
供給するアドレス選択回路は、メモリセルアレイのワー
ド線の一端側にのみ配置される。従って、アドレス選択
回路に入るアドレス信号線は、チップ上で大きな面積を
占有することはなく、チップ面積の増大を抑えることが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＮＡＮＤ型ＥＥＰＲ
ＯＭの等価回路図である。

【図２】同実施例のＮＡＮＤセルの平面図と等価回路図
である。

【図３】図２のＡ−Ａ′及びＢ−Ｂ′断面図である。

【図４】同実施例のメモリセルアレイの等価回路であ
る。

【図５】同実施例のメモリセルアレイとロウデコーダレ
イアウトを示す図である。

【図６】図５の一部を具体化して示す図である。

【図７】図６の要部構成を詳細に示す図である。

【図８】他の実施例のメモリセルアレイとロウデコーダ
レイアウトを図６に対応させて示す図である。

【図９】他の実施例のメモリセルアレイとロウデコーダ
レイアウトを図５に対応させて示す図である。

【図１０】他の実施例のメモリセルアレイとロウデコー
ダレイアウトを示す図である。

【図１１】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイとロウデコーダレイアウト例を示す。

【図１２】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイとロウデコーダレイアウトの他の例を示す。

【図１３】図１１の回路方式の場合のロウアドレス信号
線のチップ上レイアウトを示す。

【図１４】図１２の回路方式の場合のロウアドレス信号
線のチップ上レイアウトを示す。

【符号の説明】

１…メモリセルアレイ、２…センスアンプ回路兼データ
ラッチ、３…ロウデコーダ、４…カラムデコーダ、５…
アドレスバッファ、６…データ入出力バッファ、７…基
板電位制御回路、８…制御信号発生回路、９ａ，９ｂ，
９ｃ…Ｖpgm，Ｖpass，Ｖread発生回路、Ｂ…ブロッ
ク、３１ａ…第１のワード線ドライバ回路、３１ｂ…第
２のワード線ドライバ回路、３２ａ，３２ｂ…ブロック
アドレス選択回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA01 AB01 AC01 AD02 AD03 AE05 AE08 5F001 AA25 AB08 AB09 AC02 AD12 AD41 AD44 AD51 AD53 AE01 AE02 AE08 AE20 AE30 AE50 AG40 5F083 EP02 EP23 ER03 ER09 ER14 ER19 ER22 GA09 GA30 KA01 LA04 LA05 LA06 LA08 LA12 LA16 LA20 LA28 ZA01

Claims

【特許請求の範囲】

【請求項１】データを記憶するメモリセルが配置さ
れ、少なくとも第１及び第２の二つのブロックに分けら
れたメモリセルアレイと、このメモリセルアレイの第１のブロック内のワード線を
選択駆動するためのワード線の一端側に配置された第１
のワード線ドライバ回路と、前記メモリセルアレイの第２のブロック内のワード線を
選択駆動するためのワード線の他端側に配置された第２
のワード線ドライバ回路と、アドレス信号が入力して前記第１及び第２のワード線ド
ライバ回路にそれぞれブロック選択信号を供給するため
の、前記第１及び第２のワード線ドライバ回路のいずれ
か一方の側に配置された第１及び第２のアドレス選択回
路と、を有することを特徴とする半導体記憶装置。
【請求項２】不揮発にデータを記憶するメモリセルが
配置され、それぞれ連続する複数本ずつのワード線を含
むように少なくとも第１及び第２の二つのブロックに分
けられたメモリセルアレイと、このメモリセルアレイの第１のブロック内のワード線を
選択駆動するためのワード線の一端側に配置された第１
のワード線ドライバ回路と、前記メモリセルアレイの第２のブロック内のワード線を
選択駆動するためのワード線の他端側に配置された第２
のワード線ドライバ回路と、アドレス信号が入力して前記第１及び第２のワード線ド
ライバ回路にそれぞれブロック選択信号を供給するため
の、前記第１及び第２のワード線ドライバ回路のいずれ
か一方の側に配置された第１及び第２のアドレス選択回
路と、を有することを特徴とする半導体記憶装置。
【請求項３】前記第１のワード線ドライバ回路と第２
のワード線ドライバ回路は前記メモリセルアレイのワー
ド線の両端側にそれぞれ複数個ずつ配置され、且つ前記
メモリセルアレイの各ブロックのワード線は、両端部の
ブロックを除いて連続する２ブロック毎に交互に第１及
び第２のワード線ドライバ回路に接続されていることを
特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】前記第１，第２のアドレス選択回路から
それぞれ前記第１，第２のワード線ドライバ回路に供給
されるブロック選択信号のいずれか一方の配線は、前記
メモリセルアレイの領域上を横切って配設されることを
特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】前記第１のワード線ドライバ回路は、前
記メモリセルアレイの奇数番目の複数のブロックにそれ
ぞれ対応させて複数個配置され、前記第２のワード線ドライバ回路は、前記メモリセルア
レイの偶数番目の複数のブロックにそれぞれ対応させて
複数個配置されていることを特徴とする請求項１又は２
に記載の半導体記憶装置。
【請求項６】前記第１のワード線ドライバ回路と第２
のワード線ドライバ回路は前記メモリセルアレイのワー
ド線の両端側にそれぞれ複数個ずつ配置され、且つ前記
メモリセルアレイの各ブロックのワード線は、両端部の
ブロックを除いて連続する複数ブロック毎に交互に第１
及び第２のワード線ドライバ回路に接続されていること
を特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項７】前記メモリセルは、基板上にゲート絶縁
膜を介して浮遊ゲートと制御ゲートが積層された電気的
書き換え可能なメモリセルであることを特徴とする請求
項１又は２に記載の半導体記憶装置。
【請求項８】前記メモリセルは、基板上にゲート絶縁
膜を介して浮遊ゲートと制御ゲートが積層された電気的
書き換え可能なメモリセルであり、隣接するメモリセル
がソース、ドレインを共有して複数個ずつ直列接続され
てＮＡＮＤセルを構成していることを特徴とする請求項
１又は２に記載の半導体記憶装置。