JP4502177B2

JP4502177B2 - 出力回路

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Publication number: JP4502177B2
Application number: JP2003353174A
Authority: JP
Inventors: 昌樹小島
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2003-10-14
Filing date: 2003-10-14
Publication date: 2010-07-14
Anticipated expiration: 2023-10-14
Also published as: JP2005123666A; CN1303759C; DE102004045946B4; US7741894B2; US20050077948A1; CN1607729A; DE102004045946A1

Description

本発明は、出力回路に関し、更に詳しくは、スルーレート調整回路を有する出力回路に関する。

出力回路は、例えばパワーＭＯＳトランジスタを有し、負荷に供給する電力のオン・オフを制御する。出力回路では、そのスイッチング素子のオン・オフが急激に切り替わると、配線のＬ成分等により、電位の変動が発生し、回路動作の安定性が損なわれることがある。このため、通常、出力回路には、スイッチングオン時及びスイッチングオフ時にスルーレートを調整するスルーレート調整回路が設けられる。スルーレートは、スイッチングに伴うスイッチング素子の電圧変化の速度で定義され、例えばスイッチングオフ時のスルーレートは、スイッチング素子のスイッチングが早すぎることによって、回路動作の安定性が損なわれないように、ある程度低く設定される。

スルーレート調整回路を有する出力回路は、例えば特許文献１に記載されている。図３は、特許文献１に記載された従来の出力回路の構成を示している。入力パルス信号ＶｉがＬレベルからＨレベルにステップ状に立ち上がると、ＰチャネルトランジスタＱ２１はオンとになる。これにより、出力トランジスタ（以下、出力ＭＯＳとも呼ぶ）２１のゲートは、定電流源ＣＳ２１によって充電され、ゲート電位が上昇し、出力ＭＯＳ２１がオンとなる。出力ＭＯＳ２１のゲート電位の上昇速度は、定電流源ＣＳ２１の電流値によって決定され、出力回路２０では、定電流源ＣＳ２１の電流値によって、スイッチングオン時のスルーレートが設定される。

一方、入力パルス信号ＶｉがＨレベルからＬレベルに立ち下がると、ＮチャネルトランジスタＱ２２がオンになる。これにより、出力ＭＯＳ２１のゲートに蓄積されていた電荷は、定電流源ＣＳ２によって放電され、ゲート電位が下降し、出力ＭＯＳ２１がオフとなる。出力ＭＯＳ２１のゲート電位の下降速度は、定電流源ＣＳ２２の電流値によって決定され、出力回路２０では、定電流源ＣＳ２２の電流値によって、スイッチングオフ時のスルーレートが設定される。
特開平１１−３４６１４７号公報（図１０）

ところで、通常、出力回路には、出力ＭＯＳ２１に過電流が流れ続けることを防止する保護回路が設けられる。このような保護回路が過電流状態を検出すると、入力パルス信号Ｖｉが強制的にＬレベルに立ち下げられ、出力ＭＯＳ２１がオフとなる。出力ＭＯＳ２１に過電流が流れると、出力ＭＯＳ２１には、その過電流が流れ始めてから出力ＭＯＳ２１をオフするまでの間に発生するエネルギー分のストレスがかかる。この場合、スイッチングオフ時のスルーレートが回路動作の安定性を損なわない程度に遅く設定されていると、出力ＭＯＳ２１の安全動作領域（順ＳＯＡ：Forward safe operating area）を超え、出力ＭＯＳ２１が破壊されるおそれがある。

出力回路２０では、保護回路によって、出力ＭＯＳ１１が強制的にオフにされる際にも、第２定電流源ＣＳ２２の電流値に基づいて定まるスイッチングオフ時のスルーレートで、出力ＭＯＳ１１がオフとなる。出力ＭＯＳ２１の保護の観点からは、スイッチングオフ時のスルーレートは、高いことが好ましい。しかし、上述のように、スイッチングオフ時のスルーレートを高く設定しすぎると、出力ＭＯＳ２１に通常の定格電流が流れているような場合には、回路動作の安定性が損なわれるという問題が発生する。つまり、従来の出力回路２０では、出力ＭＯＳ２１の保護と回路動作の安定性とはトレードオフの関係となっており、出力ＭＯＳ２１を効果的に保護しつつ、回路動作の安定性の向上を十分に図ることはできなかった

本発明は、スイッチング素子の保護を効果的に図りつつ、回路動作の安定性を向上できる出力回路を提供することを目的とする。

上記目的を達成するために、本発明の出力回路は、負荷電流をスイッチングする出力トランジスタを備える出力回路において、前記負荷電流の電流レベルを判定する負荷電流判定部と、前記負荷電流判定部の判定結果に応答して、前記出力トランジスタのオフ時のスルーレートを調整するスルーレート調整手段とを備えることを特徴とする。

本発明の出力回路では、出力トランジスタをオフにする際のスルーレートが、スルーレート調整手段によって、負荷電流判定部が判定した負荷電流の大小に応じて設定される。例えば、出力トランジスタをオフにする際に、負荷電流が大きいときには、スルーレートを高く設定して瞬時に出力トランジスタをオフにすることができ、また、負荷電流が小さいときには、スルーレートを低く設定して出力トランジスタを緩やかにオフにすることができる。このため、出力回路のスイッチング素子の保護を効果的に図りつつ、回路動作の安定性を向上することができる。

本発明の出力回路では、前記スルーレート調整手段は、前記出力トランジスタのゲート電極から電荷を引き抜く際の電流の大小によって、前記オフ時のスルーレートを調整することが好ましい。この場合、スルーレート調整手段は、ゲート電極から引く抜く電流を大きくすると、オフ時のスルーレートを高くすることができ、ゲート電極から引き抜く電流を小さくすると、オフ時のスルーレートを低くすることができる。

本発明の出力回路では、前記スルーレート調整手段は、複数の電流引抜きトランジスタを備え、該電流引抜きトランジスタの１つ以上を選択的にオンさせる構成を採用することができる。この場合、例えば、複数の電流引き抜きトランジスタを流れるべき電流の電流値を、相互に異なる値とすることで、オフ時のスルーレートを調整することができる。

本発明の出力回路では、前記電流引抜きトランジスタの少なくとも１つを、デプレッション型ＭＯＳＦＥＴで構成することができる。

本発明の出力回路では、前記負荷電流判定部は、前記負荷電流が所定の電流値を超えたときには、出力トランジスタをオフさせるオフ制御信号を発生することが好ましい。この場合、例えば出力トランジスタに過電流が流れる事態を回避することができる。

本発明の出力回路では、前記負荷電流判定回路は、前記出力トランジスタの電圧降下の大小に基づいて、前記負荷電流の電流レベルを判定する構成を採用することができる。

本発明の出力回路は、出力トランジスタのオフ時に、スルーレート調整手段が、負荷電流判定部が判定した負荷電流の大小に応じたスルーレートを設定するため、出力回路のスイッチング素子の保護を効果的に図りつつ、回路動作の安定性を向上することができる。

以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例の出力回路の構成を示している。出力回路１０は、出力ＭＯＳ１１、状態判定回路１２、昇圧レート（ＲＩＳＥレート）調整抵抗１３、昇圧回路１４、制御信号入力回路１５、及び、複数のスイッチングオフ時のスルーレート調整回路１６（１６ａ、１６ｂ、１６ｃ）を備える。出力回路１０の電源端子Ｖｉｎには、例えばバッテリーから電源電圧が印加され、出力端子ＯＵＴには、負荷１７が接続される。

出力ＭＯＳ１１は、Ｎ型ＭＯＳトランジスタとして構成され、そのドレインは電源端子Ｖｉｎに接続され、ソースは出力端子ＯＵＴに接続される。出力ＭＯＳ１１のゲートは、ＲＩＳＥレート調整回路１３を介して昇圧回路１４に接続される。昇圧回路１４は、制御信号入力回路１５から入力する制御信号に基づいて動作し、出力ＭＯＳ１１のゲートには、ＲＩＳＥレート調整回路１３を介して、昇圧回路１４が出力する昇圧電圧が入力される。昇圧回路１４が出力する昇圧電圧は、電源端子Ｖｉｎに印加される電源電圧に、出力ＭＯＳ１１のしきい値電圧Ｖｔ１を加えた電圧よりも高い電圧である。

制御信号入力回路１５は、出力ＭＯＳ２１のオン・オフを制御する外部信号を受信し、その外部信号に基づいて、Ｈレベル又はＬレベルとなる制御信号を昇圧回路１４に入力する。昇圧回路１４は、例えばＨレベルの制御信号に応答して昇圧電圧を出力し、Ｌレベルの制御信号に応答して動作を停止する。ＲＩＳＥレート調整用抵抗１３は、出力ＭＯＳ１１のゲート電位の上昇を制御し、昇圧回路１４が昇圧電圧を出力してから、出力ＭＯＳ１１のゲート−ソース間の電圧がしきい値電圧Ｖｔを超えるまでにかかる時間を調整するために設けられている。ＲＩＳＥレート調整用抵抗１３は、スイッチングオン時のスルーレートを決定する。

出力ＭＯＳ１１のゲートは、スイッチングオフ時のスルーレートを調整し、スルーレート調整手段を構成する複数のスルーレート調整回路１６（以下、オフレート調整回路とも呼ぶ）を介して、出力端子ＯＵＴ（出力ＭＯＳ１１のソース）に更に接続される。各オフレート調整回路１６は、それぞれ、例えば定電流源として構成され、状態判定回路１２から入力する活性化信号に基づいて、電流を発生する。各オフレート調整回路１６の電流値（電流能力）は相互に異なる値に設定されており、各オフレート調整回路１６は、出力ＭＯＳ１１のゲートの電位をそれぞれ所定のレートで低下させる。

状態判定回路１２は、例えば電源端子Ｖｉｎと出力端子ＯＵＴとの間の電位差によって、出力ＭＯＳ１１に過電流が流れているか否かを検出する。状態判定回路１２は、出力ＭＯＳ１１の過電流状態を検出すると、制御信号入力回路１５に、出力ＭＯＳ１１を強制的にオフにするためのオフ信号を送信する機能を有する。状態判定回路１２は、更に、制御信号入力回路１５が出力する制御信号がＬレベルに立ち下がると、その立ち下がり時に、活性化すべき１以上のオフレート調整回路１６を選定し、その選定したオフレート調整回路１６に活性化信号を送信する機能を有する。

制御信号入力回路１５は、出力ＭＯＳ１１をオンにする旨の外部信号を受信すると、ＬレベルからＨレベルにステップ状に立ち上がる制御信号を出力する。昇圧回路１４は、Ｈレベルとなった制御信号に基づいて動作を開始し、昇圧された電圧信号を、ＲＩＳＥレート調整抵抗１３を介して出力ＭＯＳ１１のゲートに入力する。出力ＭＯＳ１１のゲート電位の上昇は、ＲＩＳＥレート調整抵抗２３によって制御される。出力ＭＯＳ１１は、そのゲート−ソース間の電位がしきい値電圧Ｖｔを超えるとオンになり、負荷２７に電力を供給する。

一方、制御信号入力回路１５は、出力ＭＯＳ１１をオフにする旨の外部信号を受信すると、或いは、過電流状態を検出した状態判定回路１２からオフ信号を受信すると、ＨレベルからＬレベルに立ち下がる制御信号を出力する。制御信号がＬレベルに立ち下がると、昇圧回路１４は動作を停止する。状態判定回路１２は、例えば制御信号の立ち下がり時の電源端子Ｖｉｎと出力端子ＯＵＴとの間の電位差に基づいて、出力ＭＯＳ１１に流れる電流の大きさを判断して、活性化すべきオフレート調整回路１６に活性化信号を送信する。

例えば、制御信号の立ち下がり時に出力ＭＯＳ１１に過電流が流れていないときには、状態判定回路１２は、複数のオフレート調整回路１６のうち、電流能力が低く、出力ＭＯＳ１１のゲート電位が低下するのに要する時間を長くするオフレート調整回路１６に活性化信号を送信して、スイッチングオフ時のスルーレートを低くし、回路の安定動作を図る。これとは逆に、制御信号の立ち下がり時に出力ＭＯＳ１１に過電流が流れているときには、状態判定回路１２は、複数のオフレート調整回路１６のうち、電流能力が高く、出力ＭＯＳ１１のゲート電位が低下するのに要する時間を短くするオフレート調整回路１６に、或いは、全てのオフレート調整回路１６に活性化信号を送信して、スイッチングオフ時のスルーレートを高くし、出力ＭＯＳ１１の保護を図る。出力ＭＯＳ１１のゲート電位は、活性化されたオフレート調整回路１６の電流能力に応じた速度で低下し、出力ＭＯＳ１１がオフとなって、負荷１７に供給される電力が遮断される。

図２は、図１の出力回路をオフレート調整回路１６の具体例と共に示している。この例では、第１のオフレート調整回路１６ａは、Ｎ型のデプレッショントランジスタＱ１（電流引き抜きトランジスタ）と抵抗Ｒ１とで構成される、トランジスタＱ１のソースは出力ＭＯＳ１１のゲートに接続され、ドレインは抵抗Ｒ１を介して出力端子ＯＵＴに接続される。トランジスタＱ１のゲートには状態判定回路１２から活性化信号（Ａ）が入力され、バックゲートは、出力端子ＯＵＴに接続される。

第２のオフレート調整回路１６ｂは、ＭＯＳ１に比して電流駆動能力が高いＮ型のデプレショントランジスタＱ２（電流引き抜きトランジスタ）と、抵抗Ｒ１に比して抵抗値が小さい抵抗Ｒ２とで構成される。トランジスタＱ２のソースは出力ＭＯＳ１１のゲートに接続され、ドレインは抵抗Ｒ２を介して出力端子ＯＵＴに接続される。トランジスタＱ２のゲートには、状態判定回路からの活性化信号（Ｂ）が入力され、バックゲートは、出力端子ＯＵＴに接続される。第３のオフレート調整回路１６ｃは、トランジスタＱ１及びＭＯＳ２に比して電流駆動能力が大きなＮ型のエンハンスメントトランジスタＱ３（電流引き抜きトランジスタ）で構成され、そのソースは出力ＭＯＳ１１のゲートに接続され、ソースは出力端子ＯＵＴに接続される。

第１のオフレート調整回路１６ａは、出力ＭＯＳ１１を流れる電流が通常電流であり、短い時間でのスイッチオフが要求されないときに活性化される。第１のオフレート調整回路１６ａが活性化された際のスイッチングオフ時のスルーレートは、回路動作の安定性を優先して、低く設定される。第３のオフレート調整回路１６ｃは、出力ＭＯＳ１１に過電流が流れ、瞬時にスイッチをオフにすることが要求されるときに活性化される。第３のオフレート調整回路１６ｃが活性化された際のスイッチングオフ時のスルーレートは、出力ＭＯＳ１１の保護を優先して、高く設定される。

第２のオフレート調整回路１６ｂは、出力ＭＯＳ１１に、通常電流より大きく、過電流よりは小さい電流が流れ、通常時に比して短いスイッチオフが要求されるが、過電流発生時ほどは短い時間でのスイッチオフが要求されないときに活性化される。第２のオフレート調整回路１６ｂが活性化された際のスイッチングオフ時のスルーレートは、回路動作の安定性と、出力ＭＯＳ１１の保護の双方を勘案して、第１のオフレート調整回路１６ａが活性された際のスルーレートに比して高く、第３のオフレート調整回路１６ｃが活性された際のスルーレートに比して低く設定される。

出力ＭＯＳ１１を流れる電流が通常電流であるとき、制御信号入力回路１５が、外部信号に基づいて、出力する制御信号をＬレベルに立ち下げると、状態判定回路１２は、第１のオフレート調整回路１６ａを活性化させる活性化信号（Ａ）を出力する。活性化信号（Ａ）が入力された第１のオフレート調整回路１６ａでは、トランジスタＱ１のゲート電位が電源電圧まで昇圧される。これによって、トランジスタＱ１がオンとなり、出力ＭＯＳ１１のゲート電位が、トランジスタＱ１及び抵抗Ｒ１を介して、トランジスタＱ１の電流能力に応じた速度で放電され、出力ＭＯＳ１１がオフとなる。

出力ＭＯＳ１１を流れる電流が通常電流よりも大きく、かつ、過電流よりも小さいとき、制御信号入力回路１５が、外部信号に基づいて、出力する制御信号をＬレベルに立ち下げると、状態判定回路１２は、第２のオフレート調整回路１６ｂを活性化させる活性化信号（Ｂ）を出力する。活性化信号（Ｂ）が入力された第２のオフレート調整回路１６ｂでは、トランジタＭＯＳ２のゲート電位が電源電圧まで昇圧される。これによって、トランジスタＱ２がオンとなり、出力ＭＯＳ１１のゲート電位が、トランジスタＱ２及び抵抗Ｒ２を介して、トランジスタＱ２の電流能力に応じた速度で放電され、出力ＭＯＳ１１がオフとなる。この場合、第１のオフレート調整回路１６ａが活性化される場合に比して、出力ＭＯＳ１１のゲート電位の放電速度が速く、出力ＭＯＳ１１がオフになるまでに要する時間が短くなる。

出力ＭＯＳ１１に過電流が流れると、状態判定回路１２は、制御信号入力回路１５にオフ信号を送信し、制御信号入力回路１５は、受信したオフ信号に基づいて出力する制御信号をＬレベルに立ち下げる。このとき、状態判定回路１２は、第３のオフレート調整回路１６ｃに活性化信号（Ｃ）を出力する。活性化信号（Ｃ）が入力された第３のオフレート調整回路１６ｃでは、トランジタＭＯＳ３のゲート電位が電源電圧まで昇圧される。これによって、トランジスタＱ３がオンとなり、出力ＭＯＳ１１のゲート電位が、一気に放電されて、出力ＭＯＳ１１が瞬時にオフとなる。

本実施形態例では、上記のように、状態判定回路１２が、出力ＭＯＳ１１をオフにする際に出力ＭＯＳ１１に流れている電流に応じて、複数の中から、活性化すべきオフレート調整回路１６を選択する。このため、出力ＭＯＳ１１に流れている電流が通常電流であるときには、スイッチングオフ時のスルーレートを低くして回路動作の安定性を向上させることができると共に、出力ＭＯＳ１１に流れる電流が通常電流に比して大きい電流であるときには、スイッチングオフ時のスルーレートを高くして、出力ＭＯＳ１１を効果的に保護することができる。特に、出力ＭＯＳ１１に過電流が流れているときには、出力ＭＯＳ１１を瞬時にオフにすることで、出力ＭＯＳ１１をオフするまでに発生するエネルギー分のストレスが小さくすることができ、出力ＭＯＳ１１の安全動作領域に対するマージンを大きくして、出力ＭＯＳ１１の破壊を防ぐことができる。

なお、上記実施形態例では、第１及び第２のオフレート調整回路１６ａ、１６ｂを構成するトランジスタとして、デプレション型のトランジスタを使用する例について示したが、それらを、エンハンスメント型のトランジスタとして構成することもできる。また、状態判定回路１２は、第２のオフレート調整回路１６ｂに活性化信号（Ｂ）を出力するときには、同時に、第１のオフレート調整回路１６ａに活性化信号（Ａ）を出力して、双方のオフレート調整回路１６ａ、１６ｂを活性化させてもよい。同様に、第３のオフレート調整回路１６ｃに活性化信号（Ｃ）を出力するときには、同時に、第１のオフレート調整回路１６ａに活性化信号（Ａ）を出力し、第２のオフレート調整回路１６ｃに活性化信号（Ｂ）を出力して、全てのオフレート調整回路１６ａ、１６ｂ、１６ｃを活性化させてもよい。

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の出力回路は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態例の出力回路の構成を示すブロック図。図２は、図１の出力回路をオフレート調整回路１６の具体例と共に示すブロック図。図３は、従来の出力回路の構成を示すブロック図。

符号の説明

１０：出力回路
１１：出力トランジスタ
１２：状態判定回路
１３：昇圧レート調整用抵抗
１４：昇圧回路
１５：制御信号入力回路
Ｖｉｎ：電源端子
ＯＵＴ：出力端子
Ｑ１〜３：トランジスタ

Claims

負荷電流をスイッチングする出力トランジスタを備える出力回路において、
前記負荷電流の電流レベルを判定する負荷電流判定部と、
前記負荷電流判定部の判定結果に応答して、前記出力トランジスタのオフ時のスルーレートを調整するスルーレート調整手段とを備え、
前記スルーレート調整手段は、
前記出力トランジスタをオン／オフするための外部信号の状態に関わらず、前記負荷電流判定部が前記負荷電流の電流レベルを過電流レベルと判定したとき、前記出力トランジスタのゲート電極とソース電極とをエンハンスメント型ＭＯＳＦＥＴを介して短絡し、第１のスルーレートで前記出力トランジスタのゲート電圧を放電する第１の回路と、
前記外部信号がオフ信号であり、且つ、前記負荷電流判定部が前記負荷電流の電流レベルを通常電流レベルと判定したとき、前記出力トランジスタのゲート電極とソース電極との間に第１のデプレッション型ＭＯＳＦＥＴを介して第１の抵抗を接続し、前記第１のスルーレートよりも低い第２のスルーレートで前記出力トランジスタのゲート電圧を放電する第２の回路と、
前記外部信号がオフ信号であり、且つ、前記負荷電流判定部が前記負荷電流の電流レベルを通常電流レベルと過電流レベルの中間レベルと判定したとき、前記出力トランジスタのゲート電極とソース電極との間に第２のデプレッション型ＭＯＳＦＥＴを介して前記第１の抵抗よりも抵抗値が小さい第２の抵抗を接続し、前記第１のスルーレートと第２のスルーレートとの間の第３のスルーレートで、前記出力トランジスタのゲート電圧を放電する第３の回路とを含むことを特徴とする出力回路。
前記負荷電流判定部は、前記過電流レベルと判定したときには、前記出力トランジスタを強制的にオフさせるオフ制御信号を発生する、請求項１に記載の出力回路。
前記スルーレート調整手段は、前記負荷電流判定部が前記過電流レベルを判定したとき、前記第１の回路に加え、前記第２及び第３の回路の少なくとも１つを強制的に動作させる、請求項１又は２に記載の出力回路。