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JP4580657B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に係り、特にレイズド・ソース／ドレイン(raised S/D)構造を有するMISFET（絶縁ゲート型トランジスタ）の構造に関する。
半導体集積回路において、素子の高集積化に伴い、設計ルールも年々縮小してきている。MIS型の半導体集積回路においては、ゲート長の縮小に伴う短チャネル効果を抑制するため、拡散層深さを浅くすることが要求されている。同時に、拡散層深さを浅くすることによる拡散層抵抗の増大を防ぐ必要がある。これらの拡散層深さを浅く、かつ拡散層抵抗を低く保つために、ソース／ドレイン領域のみシリコン層をエピタキシャル成長させて持ち上げたレイズド・ソース／ドレイン構造と、シリコンと金属との化合物であるシリサイドを自己整合的に形成したサリサイド構造とを組み合わせることが有効である。
図１３（ａ）および（ｂ）は、従来のレイズド・ソース／ドレイン構造を有するMOSFET（ゲート酸化膜型トランジスタ）の微細なポリシリコンゲート電極を加工する時の様子を説明するために断面構造を模式的に示している。
シリコン基板130上にゲート酸化膜131を介して堆積されたポリシリコン上をハードマスク133で覆った状態でエッチング加工により微細なゲート長のゲート電極134を形成し、ゲート電極側面を酸化膜（例えばTEOS膜）135で覆い、LDD構造の浅い拡散層136を形成する。この後、SiN膜を堆積し、異方性エッチングによりゲート側壁絶縁膜137を形成し、LDD構造の深い拡散層138を形成する。上記異方性エッチング時に、ハードマスク133の形状が劣化し、ゲート電極134の肩部の上方付近でハードマスク133の欠落（肩落ち）あるいは薄膜化が生じ易い。さらに、ゲート側壁絶縁膜137の下部をエッチングにより除去するためにフッ酸化膜(DHF)処理を行う時、ゲート電極側面の酸化膜135が後退する。
この後、レイズド・ソース／ドレイン構造を形成するためにソース／ドレイン領域のみシリコン層130aをエピタキシャル成長させようとする時、図１３（ｂ）に示すように、ゲート電極134の肩部からハードマスク133の欠落部に向かってポリシリコン134aの成長が起り易く、成長したポリシリコン134aによつてゲート電極134とレイズド・ソース／ドレイン領域との間で短絡を引き起こすおそれがある。
なお、特許文献１には、エレベーテッド（レイズド）・ソース／ドレイン構造を有するMIS 型の半導体装置において、半導体基板から突出したゲート電極の側壁に複数の側壁層構造を配設することによって、基板から側壁層が離間して生じる間隙にエレベーテッド・ソース／ドレイン領域の少なくとも一部の領域が充填される構造が開示されている。
特開２００２−２３１９４２号公報
上記したように従来のレイズド・ソース／ドレイン構造を有するMOSFETは、ゲート電極の微細化に伴い、ゲート電極とソース／ドレイン領域との間で短絡を引き起こすおそれがあるという問題があった。
本発明は上記の問題点を解決すべくなされたもので、レイズド・ソース／ドレイン構造を有するMOSFETのゲート電極の微細化に伴ってゲート電極とソース／ドレイン領域との間で短絡を引き起こす問題を防止し得る半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の上部側面には前記ゲート電極側から前記ゲート電極上部側面に接して前記ゲート電極の上面より上方へ延長する第１の窒化膜、酸化膜および第２の窒化膜の順に配置された三層構造を有し、前記ゲート電極の下部側面には前記ゲート電極側から前記ゲート電極に接する前記酸化膜および第２の窒化膜の順に配置された二層構造を有するゲート側壁絶縁膜と、前記半導体基板の表面に選択的に形成された不純物領域およびその表面から成長された不純物領域からなるレイズド・ソース／ドレイン領域とを具備する絶縁ゲート型トランジスタが形成されたことを特徴とする。
また、本発明の半導体装置の製造方法は、シリコン基板上にゲート酸化膜を介してポリシリコン・ゲルマニウム層、ポリシリコン層および第１の酸化膜を順次堆積する工程と、
前記第１の酸化膜をパターンニングし、前記第１の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層をエッチングする工程と、全面に第１の窒化膜を成膜し、異方性エッチングにより前記第１の窒化膜をエッチングして第１のゲート側壁を形成する工程と、前記第１の酸化膜のパターンおよび第１のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、前記シリコン基板の表面に選択的にソース／ドレイン領域の浅い拡散層を形成する工程と、全面に第２の酸化膜および第２の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第２の窒化膜および第２の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁が存在し、前記幅の太い形状を有する前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、選択エピタキシャル成長法により前記ソース／ドレイン領域上にシリコンを成長させてレイズド・ソース／ドレイン領域を形成する工程と、イオン注入法により前記シリコン基板の表面に前記ソース／ドレイン領域の深い拡散層を形成する工程と、前記ゲート電極上の前記第１の酸化膜を除去した後に、前記ゲート電極上および前記ソース／ドレイン領域上にシリサイド層を形成する工程と、前記ソース／ドレイン領域にコンタクトする配線を形成する工程とを具備することを特徴とする。
本発明の半導体装置およびその製造方法によれば、レイズド・ソース／ドレイン構造を有するMOSFETのゲート電極の微細化に伴ってゲート電極とソース／ドレイン領域との間で短絡を引き起こす問題を防止することができる。
＜第１の実施形態＞
図１乃至図８は、本発明の第１の実施形態に係るレイズド・ソース／ドレイン構造を有するMOSFETの製造工程を示す断面図である。
まず、図１に示すように、シリコン(Si)基板10上に浅い溝の素子分離領域(STI)11を形成し、基板上全面にゲート酸化膜12を形成した後、ポリシリコン・ゲルマニウム(poly-SiGe)層13、ポリシリコン(poly-Si)層14および第１の酸化膜（SiO2膜）15を順次堆積する。
次に、図２に示すように、リソグラフィ(Lithography)法および異方性エッチングを用いてSiO2膜15をパターンニングし、このSiO2膜15のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層14／ポリシリコン・ゲルマニウム層13の上部（ポリシリコン層14）のみをエッチングする。
次に、図３に示すように、第１の窒化膜(SiN膜)を10nm程度成膜し、異方性エッチングにより第１の窒化膜をエッチングして第１のゲート側壁16を形成する。続いて、前記SiO2膜15のパターンおよび第１のゲート側壁16をマスクとして選択エッチングを行うことにより、前記ポリシリコン層14／ポリシリコン・ゲルマニウム層13の下部（ポリシリコン・ゲルマニウム層13）をエッチングしてゲート電極20を形成する。このゲート電極20は、図４に示すように、ポリシリコン・ゲルマニウム層13が上層のポリシリコン層14よりも細い（つまり、ゲート電極20の下部の幅が上部の幅よりも細い）ノッチ形状を有する。次に、イオン注入を行い、シリコン(Si)基板10の表面に選択的にLDD（ライトリー・ドープト・ドレイン）構造の浅い拡散層（エクステンション領域；SDE）21aを形成する。
次に、図５に示すように、第２の酸化膜（例えばTEOS酸化膜）17および第２の窒化膜18を順次堆積した後、リソグラフィ法および異方性エッチングを用いて第２の窒化膜18およびTEOS酸化膜17をパターンニングし、ゲート電極側壁を形成する。これにより、ゲート電極20の側面には、上部のみ三重側壁（第１のゲート側壁16である第１の窒化膜、TEOS酸化膜17および第２の窒化膜18）が存在し、下部は二重側壁（TEOS酸化膜17および第２の窒化膜18）が存在する。
次に、図６に示すように、選択エピタキシャル成長法によりソース／ドレイン形成予定領域上にシリコンを成長（シリコン成長部を21bで示す）させ、イオン注入法によりシリコン基板の表面にLDD構造のソース／ドレイン領域の深い拡散層21cを形成することにより、レイズド・ソース／ドレイン領域を形成する。この時、ゲート電極20の上部が第１のゲート側壁16である第１の窒化膜で覆われ、ゲート電極20の肩部の露出が防止されているので、ゲート電極20の肩部からのポリシリコン成長が抑制される。
次に、ウェットエッチングによりゲート電極20上の第１の酸化膜15を除去した後に、図７に示すように、ゲート電極20上およびレイズド・ソース／ドレイン領域上にシリサイド層（例えばNiSi層）22を形成する。
この後、図８に示すように、通常の工程により、レイズド・ソース／ドレイン領域にコンタクトする配線を形成する。ここで、23は第３の窒化膜、24は層間絶縁膜、25はメタル配線プラグおよびメタル配線である。
上記したように第１の実施形態のレイズド・ソース／ドレイン構造を有するMOSFETによれば、以下に述べるような効果が得られる。
（１）ゲート電極20の上部のみに第１の窒化膜からなる側壁16を形成することによってゲート電極20の肩部の露出を防ぎ、レイズド・ソース／ドレイン領域の形成時にゲート電極20の肩部からのポリシリコン成長を抑制することができる。
（２）選択エッチングの可能なポリシリコン層14／ポリシリコン・ゲルマニウム層13の二層構造のゲート電極20を用いることにより、側壁16分に対応するゲート電極20の寸法の太りを吸収できるだけでなく、リソグラフィの限界寸法以下のゲート電極長を実現することができる。
（３）ゲート電極20のノッチ形状がソース・ドレイン・エクステンション領域を形成するためのイオン注入に対してオフセットを与える（オフセットスペーサーと同様の効果を有する）ので、短チャネル効果を改善することができる。
＜第２の実施形態＞
図９乃至図１０は、本発明の第２の実施形態に係るレイズド・ソース／ドレイン構造を有するMOSFETの製造工程を示す断面図である。
まず、図９に示すように、第１の実施形態と同様に、積層されたポリシリコン層14／ポリシリコン・ゲルマニウム層13上のSiO2膜15のパターニングまで実施し、SiO2膜15のパターンをマスクとしてポリシリコン層14の途中までエッチングする。
続いて、図１０に示すように、第１の窒化膜を10nm程度成膜し、異方性エッチングにより第１の窒化膜をエッチングして第１のゲート側壁１６を形成した後、SiO2膜15のパターンおよび第１のゲート側壁16をマスクとしてポリシリコン層14／ポリシリコン・ゲルマニウム層13をエッチングする。この時、選択エッチングを行うことにより、ポリシリコン・ゲルマニウム層13が上層のポリシリコン層14よりも細いノッチ形状を有するゲート電極20bが形成される。以降の工程は、第１の実施形態と同様である。
＜第３の実施形態＞
図１１乃至図１２は、本発明の第３の実施形態に係るレイズド・ソース／ドレイン構造を有するMOSFETの製造工程を示す断面図である。
まず、図１１に示すように、第１の実施形態と同様に、ポリシリコン層14／ポリシリコン・ゲルマニウム層13上のSiO2膜15のパターンニングまで実施し、SiO2膜15のパターンをマスクとしてポリシリコン・ゲルマニウム層13の途中までエッチングする。
続いて、図１２に示すように、第１の窒化膜を10nm程度成膜し、異方性エッチングにより第１の窒化膜をエッチングして第１のゲート側壁16を形成した後、SiO2膜15のパターンおよび第１のゲート側壁16をマスクとして積層されたポリシリコン層14／ポリシリコン・ゲルマニウム層13をエッチングする。この時、選択エッチングを行うことにより、ポリシリコン・ゲルマニウム層13のうちでゲート側壁がない下層部分がゲート側壁を有する上層部分よりも細いノッチ形状を有するゲート電極20aが形成される。以降の工程は、第１の実施形態と同様である。
本発明の第１の実施形態に係るレイズド・ソース／ドレイン構造を有するMOSFETの製造工程の一部を示す断面図。 図１の工程に続く工程を示す断面図。 図２の工程に続く工程を示す断面図。 図３の工程に続く工程を示す断面図。 図４の工程に続く工程を示す断面図。 図５の工程に続く工程を示す断面図。 図６の工程に続く工程を示す断面図。 図７の工程に続く工程を示す断面図。 本発明の第２の実施形態に係るレイズド・ソース／ドレイン構造を有するMOSFETの製造工程の一部を示す断面図。 図９の工程に続く工程を示す断面図。 本発明の第３の実施形態に係るレイズド・ソース／ドレイン構造を有するMOSFETの製造工程の一部を示す断面図。 図１１の工程に続く工程を示す断面図。 従来のレイズド・ソース／ドレイン構造を有するMOSFETの微細なポリシリコンゲート電極を加工する時の様子を説明するために構造を模式的に示す断面図。
符号の説明
10…シリコン基板、11…浅い溝の素子分離領域、12…ゲート酸化膜、13…ポリシリコン・ゲルマニウム層、14…ポリシリコン層、15…第１の酸化膜、16…第１のゲート側壁（第１の窒化膜）、17…第２の酸化膜、18…第２の窒化膜、20…ゲート電極、21…ソース／ドレイン領域、21a…ソース／ドレイン領域の浅い拡散層、21b…ソース／ドレイン領域のシリコン成長部、21ｃ…ソース／ドレイン領域の深い拡散層、22…シリサイド、23…層間絶縁膜、24…メタル配線プラグおよびメタル配線。

Claims (8)

  1. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の上部側面には前記ゲート電極側から前記ゲート電極上部側面に接して前記ゲート電極の上面より上方へ延長する第１の窒化膜、酸化膜および第２の窒化膜の順に配置された三層構造を有し、前記ゲート電極の下部側面には前記ゲート電極側から前記ゲート電極に接する前記酸化膜および第２の窒化膜の順に配置された二層構造を有するゲート側壁絶縁膜と、
    前記半導体基板の表面に選択的に形成された不純物領域およびその表面から成長された不純物領域からなるレイズド・ソース／ドレイン領域
    とを具備する絶縁ゲート型トランジスタが形成されたことを特徴とする半導体装置。
  2. 前記レイズド・ソース／ドレイン領域は、表面にシリサイド層を有することを特徴とする請求項１記載の半導体装置。
  3. 前記ゲート電極は、ポリシリコン・ゲルマニウム層、ポリシリコン層およびシリサイド層からなる積層構造を有することを特徴とする請求項１または２記載の半導体装置。
  4. 前記ゲート電極は、前記下部の幅が前記上部の幅よりも細い形状を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記レイズド・ソース／ドレイン領域は、不純物濃度が薄い領域と不純物濃度が濃い領域とからなるLDD構造を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. シリコン基板上にゲート酸化膜を介してポリシリコン・ゲルマニウム層、ポリシリコン層および第１の酸化膜を順次堆積する工程と、
    前記第１の酸化膜をパターンニングし、前記第１の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層をエッチングする工程と、
    全面に第１の窒化膜を成膜し、異方性エッチングにより前記第１の窒化膜をエッチングして第１のゲート側壁を形成する工程と、
    前記第１の酸化膜のパターンおよび第１のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、
    前記シリコン基板の表面に選択的にソース／ドレイン領域の浅い拡散層を形成する工程と、
    全面に第２の酸化膜および第２の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第２の窒化膜および第２の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁が存在し、前記幅の太い形状を有する前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、
    選択エピタキシャル成長法により前記ソース／ドレイン領域上にシリコンを成長させてレイズド・ソース／ドレイン領域を形成する工程と、
    イオン注入法により前記シリコン基板の表面に前記ソース／ドレイン領域の深い拡散層を形成する工程と、
    前記ゲート電極上の前記第１の酸化膜を除去した後に、前記ゲート電極上および前記ソース／ドレイン領域上にシリサイド層を形成する工程と、
    前記ソース／ドレイン領域にコンタクトする配線を形成する工程
    とを具備することを特徴とする半導体装置の製造方法。
  7. シリコン基板上にゲート酸化膜を介してポリシリコン・ゲルマニウム層、ポリシリコン層および第１の酸化膜を順次堆積する工程と、
    前記第１の酸化膜をパターンニングし、前記第１の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層を深さ方向の途中までエッチングする工程と、
    全面に第１の窒化膜を成膜し、異方性エッチングにより前記第１の窒化膜をエッチングして第１のゲート側壁を形成する工程と、
    前記第１の酸化膜のパターンおよび第１のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン層および前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、
    前記シリコン基板の表面に選択的にソース／ドレイン領域の浅い拡散層を形成する工程と、
    全面に第２の酸化膜および第２の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第２の窒化膜および第２の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁および二重側壁が存在し、前記幅の太い形状を有する前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、
    選択エピタキシャル成長法により前記ソース／ドレイン領域上にシリコンを成長させてレイズド・ソース／ドレイン領域を形成する工程と、
    イオン注入法により前記シリコン基板の表面に前記ソース／ドレイン領域の深い拡散層を形成する工程と、
    前記ゲート電極上の前記第１の酸化膜を除去した後に、前記ゲート電極上および前記ソース／ドレイン領域上にシリサイド層を形成する工程と、
    前記ソース／ドレイン領域にコンタクトする配線を形成する工程
    とを具備することを特徴とする半導体装置の製造方法。
  8. シリコン基板上にゲート酸化膜を介してポリシリコン・ゲルマニウム層、ポリシリコン層および第１の酸化膜を順次堆積する工程と、
    前記第１の酸化膜をパターンニングし、前記第１の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層をエッチングするとともに前記ポリシリコン・ゲルマニウム層を深さ方向の途中までエッチングする工程と、
    全面に第１の窒化膜を成膜し、異方性エッチングにより前記第１の窒化膜をエッチングして第１のゲート側壁を形成する工程と、
    前記第１の酸化膜のパターンおよび第１のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層の一部が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、
    前記シリコン基板の表面に選択的にソース／ドレイン領域の浅い拡散層を形成する工程と、
    全面に第２の酸化膜および第２の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第２の窒化膜および第２の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁が存在し、前記ゲート電極上部と同じ幅の形状を有する前記ゲート電極下部の側面には三重側壁および前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、
    選択エピタキシャル成長法により前記ソース／ドレイン領域上にシリコンを成長させてレイズド・ソース／ドレイン領域を形成する工程と、
    イオン注入法により前記シリコン基板の表面に前記ソース／ドレイン領域の深い拡散層を形成する工程と、
    前記ゲート電極上の前記第１の酸化膜を除去した後に、前記ゲート電極上および前記ソース／ドレイン領域上にシリサイド層を形成する工程と、
    前記ソース／ドレイン領域にコンタクトする配線を形成する工程
    とを具備することを特徴とする半導体装置の製造方法。
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