JP4562456B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路、特に、システムＬＳＩ（Large Scale Integration）の低消費電力化に関する。

従来、ＬＳＩを低消費電力化する設計手法としてデュアル 閾値電圧／電源電圧（デュアル Ｖｔ／Ｖｄｄ）と呼ばれる技術がある。この技術は、次のように設計する。

クリティカル・パスを形成する半導体素子では、閾値電圧（Ｖｔ）を下げ、電源電圧（Ｖｄｄ）を上げる。一方、クリティカル・パスを形成しない半導体素子では、閾値電圧（Ｖｔ）を上げ、電源電圧（Ｖｄｄ）を下げる。

上記の設計技法により、ＬＳＩの動作時の消費電力、および、サブスレッショルドリーク電流やシステムＬＳＩの待機時のサブスレッショルドリーク電流を共に削減している。例えば、特許文献１の請求項２に上記内容を実現する具体例が記載されている。また、非特許文献１に記載の技術を実際のＬＳＩに適用して６０〜６５％の消費電力削減に効果があった記述されている。
特許第３４９８６４１号公報 Ｄａｖｉｄ Ｋｕｎｇ，ｅｔ ａｌ．， "Ｐｕｓｈｉｎｇ ＡＳＩＣ Ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ａ Ｐｏｗｅｒ Ｅｎｖｅｌｏｐｅ"，ＤＡＣ ２００３ ，Ｊｕｅ ２，２００３

しかしながら、従来のＬＳＩでは、複数のＬＳＩに分割されていた機能が一つのシステムＬＳＩに搭載されるようになると対応できないという問題がある。例えば、プロセス技術が ９０ｎｍ〜６５ｎｍ になるとシステムＬＳＩの一つのチップに数億のトランジスタ（Ｔｒ）を集積することが可能となる。

例えば、従来は、音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）が別々なチップで実現されていたが、これらを一つのシステムＬＳＩで実現できるようになってきている。

図２１は、一つのチップにさまざまな機能を搭載したシステムＬＳＩチップの一例を示す概念図である。図２１において、例えば、各機能ブロックを次のように想定している。機能ブロックＭ１，Ｍ２，Ｍ３，Ｍ４は、ＳＲＡＭ，ＲＯＭ，ＤＲＡＭなどのメモリ・ブロックである。機能ブロックＡ、Ｂ、Ｃ、Ｄ、Ｅは、Ａ／Ｄ，Ｄ／Ａ，電源回路などのアナログ・ブロックである。機能ブロックＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８は、音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）などのロジック信号処理ブロックである。

図２２は、機能ブロックに関して、パス・ディレイとカウント数との関係の一例を示した図である。横軸にパス・ディレイ値を取り、縦軸にカウント数を取った図面を示す。図２２（Ａ）は、音声処理機能の機能ブロック、図２２（Ｂ）は、写真画像処理機能（例えばＪＰＥＧ処理）の機能ブロック、図２２（Ｃ）は、映像処理機能（例えばＭＰＥＧ２処理）それぞれの機能ブロックの例を示す。音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）のそれぞれの機能により必要とされる処理能力が違うので、横軸にパス・ディレイを取り、縦軸にカウント数を取ると、ピークとなるパス・ディレイ値も図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）に示すように異なる。

通常、機能ブロック毎のピークとなるパス・ディレイ値は、機能ブロックによって、音声処理機能＜写真画像処理機能＜映像処理機能、のような順序で値が大きくなる。

通常、単一のシステム・クロックでシステムＬＳＩを動かそうとすると、システムＬＳＩが動作しなければならない動作周波数が決まり、必要なパス・ディレイ値が決まってくる。

図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）では、ある単一のクロックで動作するのに必要なパス・ディレイ値を垂直線で示している。このある単一のクロックで動作するのに必要なパス・ディレイ値以上の値を持つパスはクリティカル・パスとなる。図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）から解るように、複数の機能ブロックのそれぞれにより、クリティカル・パスの多少は変わっている。

このようなピークとなるパス・ディレイ値が異なる複数の機能ブロックを有するシステムＬＳＩの動作時の消費電力と、サブ・スレッショルドリーク電流やシステムＬＳＩの待機時のサブ・スレッショルドリーク電流を低減しようとする場合の構成、方法等については、特許文献１および非特許文献１には開示されていない。

本発明は、かかる点に鑑みてなされたものであり、多様な機能を搭載する半導体集積回路の消費電力の低下を図ることを目的とする。

本発明の半導体集積回路は、クリティカル・パスを含まない第一回路ブロックと、前記クリティカル・パスを含む第二回路ブロックと、前記第一回路ブロックに第一電源を供給する第一電源配線と、前記第二回路ブロックに前記第一電源に比べて高電圧の第二電源を供給する第二電源配線と、を備える構成を採る。

この構成によれば、多様な機能を搭載する半導体集積回路の消費電力の低下を図ることができる。

また、前記第一回路ブロックは、クリティカル・パスとならない、第一半導体素子と第一論理回路との少なくともいずれか一方を備え、前記第二回路ブロックは、前記クリティカル・パスとなる、第二半導体素子と第二論理回路との少なくともいずれか一方とを備え、前記第一半導体素子と第一論理回路いずれかには前記第一電源配線が接続され、前記第二半導体素子と第二論理回路いずれかには前記第二電源配線が接続されている。

この構成によれば、半導体素子あるいは論理回路がクリティカル・パスとなるか、ならないかによって、供給する電源配線を選択することが可能となる。

前記半導体集積回路は、更に、前記クリティカル・パスを含む第三回路ブロックと、前記第三回路ブロックに前記第二電源に比べて高電圧の第三電源を供給する第三電源配線と、を備える。

この構成によれば、回路ブロックの処理能力によって、供給する電源の電圧値を適切に変更することが可能となる。

前記第一回路ブロックは、前記第一半導体素子と前記第一論理回路との少なくともいずれか一方を備え、前記第二回路ブロックにおいて、前記第二半導体素子と前記第二論理回路いずれかの閾値電圧値は、前記第一半導体素子と前記第一論理回路いずれかの閾値電圧値に比べて低く設定する。

この構成によれば、クリティカル・パスを含む複数の回路ブロックそれぞれの処理能力に適した電源電圧値を有する電源を供給することができ、過剰な電力の供給を防げることができる。

本発明の半導体集積回路は、複数の回路ブロックが配置され、第一方向に複数配列されたベーシックセル列と、前記第一方向において、隣接する前記ベーシックセル列間に形成された配線配置領域と、前記配線配置領域において第二方向に延在し、前記回路ブロックに基準電源を供給する基準電源配線と、前記配線配置領域において前記第二方向に延在し、前記回路ブロックに前記基準電源に比べて高電圧の第一電源を供給する第一電源配線と、前記配線配置領域において前記第二方向に延在し、前記回路ブロックに前記第一電源に比べて高電圧の第二電源を供給する第二電源配線と、を備える構成を採る。

この構成によれば、セル列に近接して、複数の電源配線が延在されているため、セル列に含まれる素子それぞれに適切な電源を供給することでき、低消費電力化を図ることができる。

前記ベーシックセル列に配置される前記回路ブロックにはクリティカル・パスを含まない第一回路ブロックとクリティカル・パスを含む第二回路ブロックとを備え、前記第一回路ブロックには前記基準電源配線及び前記第一電源配線が接続され、前記第二回路ブロックには前記基準電源配線及び前記第二電源配線が接続される。

この構成によれば、回路ブロックそれぞれに適応する電圧値を有する電源を供給することができる。

前記半導体集積回路は、前記第一回路ブロックと前記第二回路ブロックとの間に、入力信号レベル又は出力信号レベルを整合するレベル・シフタを備える。

この構成によれば、レベル・シフタにより、電圧値のことなる電源が供給されることによる、入力信号レベルと出力信号レベルとのレベルを調整することが可能となる。

前記半導体集積回路は、前記配線配置領域において前記第二方向に延在し、前記回路ブロックに前記第二電源に比べて高電圧の第三電源を供給する第三電源配線を更に備える。

この構成によれば、回路ブロックの処理能力によって、供給する電源の電圧値を適切に変更することが可能となる。

本発明の半導体集積回路の製造方法は、第一電源を供給する第一電源配線及び前記第一電源よりも高電圧の第二電源を供給する第二電源配線を配置する工程と、複数の回路ブロックを配置する工程と、前記複数の回路ブロックと第一電源配線とを接続する工程と、前記複数の回路ブロックにおいてクリティカル・パスを含む回路ブロックを抽出する工程と、前記クリティカル・パスを含む回路ブロックと第一電源配線との接続を、前記クリティカル・パスを含む回路ブロックと第二電源配線との接続に代える工程と、を備える構成を採る。

この構成によれば、クリティカル・パスを含む回路ブロックへ供給する適切な電源配線を選択することにより、低消費電力化を図ることができる。

前記半導体集積回路の製造方法は、更に、前記クリティカル・パスを含む回路ブロックと第二電源配線との接続に代える工程の後に、前記クリティカル・パスを抽出する工程を行うとともに、前記クリティカル・パスがなくなるまで、前記第二電源の電圧値を前回の電圧値より高くする工程を備える。

この構成によれば、クリティカル・パスを含む回路ブロックそれぞれに適切な電圧値の電源配線を選択することができ、過剰な電源の供給を抑制できる。

前記複数の回路ブロックを配置する工程は、第一閾値を有する複数の回路ブロックを配置する工程であり、前記クリティカル・パスを含む回路ブロックを抽出する工程の後に、前記クリティカル・パスを含む回路ブロックの第一閾値を、前記第一閾値よりも低い第二閾値に代える工程を、更に備える。

この構成によれば、回路ブロックの閾値を変更することにより、低消費電力化を図ることができる。

本発明によれば、多様な機能を搭載する半導体集積回路の消費電力の低下を図ることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体集積回路における電源配線とベーシックセル列との配置の一例を示す図である。図１に示す半導体集積回路（一部分を図示）は、ベーシックセル列３０に平行して、主電源線２０から分岐する複数の電源配線２４〜２６が配置され、複数の電源配線２４〜２６それぞれがベーシックセル列３０に含まれる複数の回路ブロックのうち、クリティカル・パスを含む回路ブロックとクリティカル・パスを含まない回路ブロックとに接続される様子を示した図である。クリティカル・パスは、ある単一のクロックで動作するのに必要なパス・ディレイ値以上の値を持つパスである。

図１において、主電源線２０は、基準主電源線２１、第一主電源線２２、第二主電源線２３とから構成される例を示す。基準主電源線２１は、基準電源電圧値の基準電源（ＶＳＳ、グランドＶＳＳ）を回路ブロックへ供給する。第一主電源線２２は、基準電源に比べ高電圧（第一電源電圧値）の第一電源（ＶＤＤＬ）を回路ブロックへ供給する。第二主電源線は、前記第一主電源線に比べ高電圧（第二電源電圧値）の第二電源（ＶＤＤＨ）を回路ブロックへ供給する。ＶＤＤＨは、複数の電源電圧値にすることが可能であるが、図１では、一つの値である場合について説明する。

主電源線２０を構成する基準主電源線２１、第一主電源線２２、第二主電源線２３それぞれは、前記配線配置領域において、主電源線２０から分岐する基準電源配線２４、第一電源配線２５、第二電源配線２６が第二方向（横方向）へ延在する。第一電源配線２５、第二電源配線２６は、配線領域によって、それぞれ第一主電源線２２、第二主電源線２３と接続する。

ベーシックセル列３０は、主電源線２０に対して第一方向（縦方向）に複数配列されるベーシックセルからなり、図１では、ベーシックセル３１、３２、３３、３４から構成される例を示す。ベーシックセル３１〜３４それぞれは、複数の回路ブロックが配置され、クリティカル・パスを含まない第一回路ブロック４１〜４８、クリティカル・パスを含む第二回路ブロック５１〜５４を有する。第一方向において隣接するベーシックセル列間には、配線配置領域（図示せず）が形成される。例えば、ベーシックセル３１とベーシックセル３２との間の領域であり、ベーシックセル３１、３２に平行する領域である。

第一回路ブロック４１〜４８は、クリティカル・パスとならない第一半導体素子または第一論理回路（例えば、ＡＮＤ、ＮＡＮＤ等のいわゆる論理回路）が含まれる。一方、第二回路ブロック５１〜５４は、クリティカル・パスとなる第二半導体素子または第二論理回路が含まれる。また、第二回路ブロック５１〜５４は、さらに、前記第一半導体素子または前記第一論理回路も備える。第二半導体素子または第二論理回路の閾値電圧値は、第一半導体素子または第一論理回路の閾値電圧値に比べ低い。

また、配線部６１ａ〜６４ａは、第二電源配線２６からベーシックセル３１〜３４へ電源を供給する配線である。配線部６１ｂ〜６４ｂは、第一電源配線２５からベーシックセル３１〜３４へ電源を供給する配線である。配線部６１ａ〜６４ａ、６１ｂ〜６４ｂによって、どの主電源線２０から電源が供給されるかが決まる。

例えば、ベーシックセル３１の場合、クリティカル・パスを含まない第一回路ブロック４１、４２は配線部６１ｂによって第一電源配線２５と接続され、クリティカル・パスを含む第二回路ブロック５１は、配線部６１ａによって、第二電源配線２６と接続される。また、グランド電源配線２４は、すべての回路ブロックと接続される。他のベーシックセル３２〜３４についても同様である。このようにして、第一回路ブロック４１、４２は、第一電源配線２５から第一電源（例えば、ＶＤＤＬ）が供給され、第二回路ブロック５１は、第二電源配線から第二電源（例えばＶＤＤＨ）が供給される。

次に、前記半導体集積回路を適用した例を説明する。図２は、本実施の形態に係る半導体集積回路を用いた大規模集積回路の構成の一例を示す図である。大規模集積回路の一例としてシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を想定して説明する。本実施の形態に係る半導体集積回路は、説明を簡単にするため、機能ブロックとして音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）などのロジック信号処理ブロック機能ブロックを搭載されているようなブロック図を用いて説明する。しかしながら、メモリ機能ブロックやアナログ機能ブロックを半導体集積回路チップ内に搭載する場合もほぼ同様な考え方が適応されることは言うまでもない。

図２に示すシステムＬＳＩ１は、複数の機能ブロック（機能ブロックＡ１１、機能ブロックＢ１２、機能ブロックＣ１３、機能ブロックＤ１４、機能ブロックＥ１５）、および、電源電圧発生回路１６とから構成される。電源電圧発生回路１６は、複数の電源電圧値を有する複数の電源を有し、複数の機能ブロックへ電源を供給する。前記複数の電源は、複数の機能ブロックそれぞれの処理能力に適した電源電圧値を有し、それぞれ適した機能ブロックへ供給される。複数の機能ブロックそれぞれは、一つもしくは複数の回路ブロックを有する。

電源電圧発生回路１６は、システムＬＳＩ１の外部から１つ以上の電源電圧値（図２では示していない）を供給されていることを前提とする。これらの供給された１つ以上の電源電圧値（図示していない）を基にして、システムＬＳＩ１に必要な複数の電源電圧値を有する電源を発生させている。図２では、電源電圧発生回路１６は、電源として、基準電源（ＶＳＳ、グランドＶＳＳともいう）、基準電源と比べて高電圧の第一電源（ＶＤＤＬ）、第一電源と比べて高電圧の第二電源（図２では、５つの電源電圧値の第二電源（ＶＤＤＨｎ、ｎ＝１〜５）、本実施の形態ではＶＤＤＨの電源電圧値の数ｎ＝５）として説明する。

電源電圧発生回路１６は各機能ブロックへ次のように電源を供給する。
（１）機能ブロックＡ１１は、電源ＶＤＤＬ、電源ＶＤＤＨ１およびＶＳＳが供給される。電源ＶＤＤＨ１の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（２）機能ブロックＢ１２は、電源ＶＤＤＬ、電源ＶＤＤＨ２およびＶＳＳが供給される。電源ＶＤＤＨ２の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（３）機能ブロックＣ１３は、電源ＶＤＤＬ、電源ＶＤＤＨ３およびＶＳＳが供給される。電源ＶＤＤＨ３の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（４）機能ブロックＤ１４は、電源ＶＤＤＬ、電源ＶＤＤＨ４およびＶＳＳが供給される。電源ＶＤＤＨ４の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（５）機能ブロックＥ１５は、電源ＶＤＤＬ、電源ＶＤＤＨ５およびＶＳＳが供給される。電源ＶＤＤＨ５の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。

このように、一つのシステムＬＳＩ１内で、異なる電源電圧値の電源を各機能ブロックへ供給し、各機能ブロック内では、供給された電源を図１に示す電源配線を用いて、回路ブロックの処理能力に応じた電源を供給する。したがって、各機能ブロックによって処理能力が異なる場合でも、適切な電源電圧値を有する電源を供給することが可能となる。

次に、ベーシックセルの構成と電源配線との接続例を説明する。図３は、本実施の形態に係る半導体集積回路が有するベーシックセル内の構成と電源配線の配置の一例を示す図である。図３において、図１と同じ符号は、同じ名称、同様の機能を有するため説明を省略する。クリティカル・パスを含む組み合わせ回路７２が、第二電源配線２６に接続される様子を示す。

ベーシックセル３５は、フリップ・フロップ（Ｆ／Ｆ）７０、７４、レベル・シフタ７１、７３、組み合わせ回路７２を備える。レベル・シフタ７１、７３は、入力信号レベルまたは出力信号レベルを整合する。これらがクリティカル・パスになる回路を構成している。配線領域６５は、第一電源配線２５と、フリップ・フロップ７０およびレベル・シフタ７１の一部を繋ぐ配線である。配線領域６７は、第一電源配線２５と、フリップ・フロップ７４およびレベル・シフタ７３の一部を繋ぐ配線である。また、配線領域６６は、第二電源配線２６と、レベル・シフタ７１、７３の一部および組み合わせ回路７２を繋ぐ配線である。

図４は、図３に示す構成において、クリティカル・パスを有する回路ブロックの一例を示す回路図である。図４は、図３に示した構成と対応しており、第一電源配線１０１、１０３、第二電源配線１０２、基準電源配線１０４、フリップ・フロップ１０５、１０９、レベル・シフタ１０６、１０８、組み合わせ回路１０７から構成される。点線で囲った領域１１０は、構成する半導体素子の閾値電圧がクリティカル・パスを形成しない回路ブロックを構成する半導体素子の閾値電圧より低い領域を示す。フリップ・フロップ１０５、１０９は、クリティカル・パスとならない半導体素子（第一半導体素子）である。また、信号の流れは矢印（→）で示している。

図１〜図４のような回路構成にすることにより、クリティカル・パスを形成する半導体素子では、閾値電圧（Ｖｔ）を下げ、電源電圧（Ｖｄｄ）を上げ、一方、クリティカル・パスを形成しない半導体素子では、閾値電圧（Ｖｔ）閾値電圧を上げ、電源電圧（Ｖｄｄ）を下げるように設計される。このようにして、デュアル ｖｔ／ｖｄｄの技術思想が実現される。

このように、クリティカル・パスを形成しない第一回路ブロックは、第一電源配線に接続され、第一電源（ＶＤＤＬ）が供給される。一方、クリティカル・パスを形成する第二回路ブロックは、第二電源配線に接続され、第二電源（ＶＤＤＨまたはＶＤＤＨｎ）が供給される。第二電源は、電源電圧発生回路で生成された異なる電源電圧値となる複数の電源から複数の回路ブロック（機能ブロック）それぞれの処理能力に適した電源電圧値を有する電源ＶＤＤＨｎ（本実施の形態では、ｎ＝１から５の中のひとつの値をとる）が複数の回路ブロックそれぞれに一電源以上供給される。しかも、その電源電圧値は前記クリティカル・パスを形成しない回路ブロックに供給される同一の電源の電源電圧値より高い電源電圧値を有することを特徴としている。したがって、本実施の形態に係る半導体集積回路は、クリティカル・パスを含む複数の回路ブロックそれぞれの処理能力に適した電源電圧値を有する電源ＶＤＤＨｎを供給するため、低消費電力化を図ることができる。

本実施の形態では、電源電圧発生回路で生成された複数の電源から複数の回路ブロック（機能ブロック）それぞれの処理能力に適した電源電圧値を有する電源が前記複数の機能ブロックそれぞれに一電源が供給されている場合について説明した。しかしながら、回路ブロックへの電源の供給は、図２に示したような電源電圧発生回路からの供給に限られることはなく、システムＬＳＩ１の外部から供給された複数の電源から複数の回路ブロックそれぞれの処理能力に適した電源電圧値を有する電源が供給される場合であってもよい。また、複数の機能ブロックそれぞれに一電源以上の供給されている場合、例えば、一つの回路ブロックへ複数の電源から電源が供給されている場合であってもよい。ここでは、複数の電源が外部から供給される場合の説明は省略するが、基本的な内容は電源が電源電圧発生回路で生成される場合と同様である。

（実施の形態２）
実施の形態１では、電源電圧発生回路で生成された複数の電源から複数の回路ブロック（機能ブロック）それぞれの処理能力に適した電源電圧値を有する電源が前記複数の機能ブロックそれぞれに一電源供給されている場合を説明した。実施の形態２では、電源電圧発生回路で生成された複数の電源から前記複数の機能ブロックそれぞれの処理能力に適した電源電圧値を有する電源が複数の回路ブロックそれぞれに一電源以上（特に複数の電源）が供給されている場合について説明する。

図５は、本発明の実施の形態２に係る半導体集積回路の要部における電源配線とベーシックセル列との配置の一例を示す図である。なお、図１と同じ符号は、同じ名称、同様の機能を有するため説明を省略する。図５に示す半導体集積回路は、ベーシックセル列３０に平行して、主電源線２０ｂから分岐する複数の電源配線２４、２５、２６ｂが配置され、複数の電源配線２４、２５、２６ｂそれぞれがベーシックセル列３０に含まれる複数の回路ブロックのうち、クリティカル・パスを含む回路ブロックとクリティカル・パスを含まない回路ブロックとに接続される様子を示した図である。

図５において、主電源線２０ｂは、基準主電源線２１、第一主電源線２２、複数の第二主電源線２３ｂ、２３ｃ、２３ｄとから構成される例を示す。第二主電源線は、前記第一主電源線に比べ高電圧（第二電源電圧値）の複数の第二電源を回路ブロックへ供給する。図５では、ＶＤＤＨは、第二主電源２３ｂ、２３ｃ、２３ｄから複数の電源電圧値である第二電源が供給される場合を説明する。

第二電源配線２６ｂは、第二方向（横方向）へ延在し、第二主電源線２３ｂ、２３ｃ、２３ｄのいずれか一つと接続する。第二電源配線２６ｂが、どの第二主電源線２３ｂ、２３ｃ、２３ｄと接続するかによって、第二回路ブロックへ供給される電源電圧値が異なる。このようにして、第二回路ブロックの処理能力に応じた電源電圧値を有する第二電源を第二回路ブロックへ供給することができる。設計者は、クリティカル・パスを含む第二回路ブロックの処理能力に応じた電源電圧値を選択する。

次に、前記半導体集積回路を適用した例を説明する。図６は、本実施の形態に係る半導体集積回路を用いた大規模集積回路の構成の一例を示す図である。なお、図２と同じ符号は、同じ名称、同様の機能であるため説明を省略する。図６は、電源電圧発生回路１６ｂで生成された複数の電源から複数の機能ブロックそれぞれの処理能力に適した電源電圧値を有する電源が前記複数の機能ブロックそれぞれに一電源以上が供給されている場合を示す。

電源電圧発生回路１６ｂは、システムＬＳＩ１ｂの外部から１つ以上の電源電圧値（図６では示していない）を供給されていることを前提とする。これらの供給された１つ以上の電源電圧値（図示していない）を基にして、システムＬＳＩ１ｂに必要な複数の電源電圧値を有する電源を発生させている。図６では、電源電圧発生回路１６ｂは、電源として、基準電源、基準電源と比べて高電圧の第一電源（ＶＤＤＬ）、第一電源と比べて高電圧の第二電源（図６では、７つの電源電圧値の第二電源（ＶＤＤＨｎ，ｎ＝２〜５，１１，１２，１３の７種類）を生成する場合を説明する。なお、生成する第二電源の電源電圧値の数は、７つに限られることはなく、システムＬＳＩｂに適応する電源の種類を生成することが可能であることはいうまでもない。

ここでは説明を簡単にするため機能ブロックＡ１１ｂに３つの第二電源（電源ＶＤＤＨ１１、電源ＶＤＤＨ１２、電源ＶＤＤＨ１３）が供給される場合を一例として説明する。

電源電圧発生回路１６ｂは各機能ブロックへ次のように電源を供給する。機能ブロックＡ１１ｂは、電源ＶＤＤＬ、電源ＶＤＤＨ１１、電源ＶＤＤＨ１２、電源ＶＤＤＨ１３並びにＶＳＳが供給される。電源ＶＤＤＨ１１、電源ＶＤＤＨ１２、電源ＶＤＤＨ１３の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。また、電源ＶＤＤＨ１１、電源ＶＤＤＨ１２、電源ＶＤＤＨ１３それぞれの電源電圧値は、異なる。機能ブロックＢ１２、機能ブロックＣ１３、機能ブロックＤ１４，機能ブロックＥ１５については、図２と同様であるため説明を省略する。

図６、図５、且つ図３、図４のような回路構成にすることにより、クリティカル・パスを形成する半導体素子では、閾値電圧（Ｖｔ）を下げ、電源電圧（Ｖｄｄ）を上げ、一方、クリティカル・パスを形成しない半導体素子では、閾値電圧（Ｖｔ）閾値電圧を上げ、電源電圧（Ｖｄｄ）を下げるというように設計される。このようにして、デュアル ｖｔ／ｖｄｄの技術思想が実現される。

このように、本実施の形態に係る半導体集積回路は、実施の形態１で説明した機能に加え、一つの機能ブロックへ複数の電源電圧値の電源を供給する。このため、機能ブロックが有する、クリティカル・パスを含む複数の回路ブロックそれぞれの処理能力に適する電源をきめ細やかに供給することが可能となり、低消費電力化を図ることができる。

（実施の形態３）
実施の形態３では、サブスレッショルドリーク電流をさらに改善する方法を以下に説明する。デュアル ｖｔ／ｖｄｄの技術思想を展開することにより、様々な機能ブロックを有する半導体集積回路の性能を維持したまま、動作時の消費電力とサブスレッショルドリーク電流や半導体集積回路の待機時のサブスレッショルドリーク電流を共に削減することが可能になる。デュアル ｖｔ／ｖｄｄの技術思想については、実施の形態１で説明したため省略する。

次に待機時のサブスレッショルドリーク電流をさらに改善する方法を以下に説明する。ここでは、図４に示したクリティカル・パスを有する回路ブロックの回路図を一例として用いて説明する。

まず、二つのフリップ・フロップ１０５、１０９と二つのレベル・シフタ１０６、１０８と組み合わせ回路１０７の位置関係について検討する。図７〜図９は、図４に示した回路ブロックの配置（位置関係）を変更した回路図である。なお、図４と同じ符号のものは、位置関係並びに接続関係は異なるが、同じ名称、同様の機能を有するため説明を省略する。図４並びに図７〜図９に示すように、二つのフリップ・フロップ１０５、１０９と二つのレベル・シフタ１０６、１０８と組み合わせ回路１０７の位置関係には、四つの場合が考えられる。

次に、半導体素子の閾値電圧の値について検討する。一例として、図４に示す二つのフリップ・フロップ１０５、１０９と二つのレベル・シフタ１０６、１０８と組み合わせ回路１０７の位置関係について考える。図１０〜図１４は、図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域を示す図である。半導体素子の閾値電圧を低くする領域をどの領域にするかにより図１０、図１１、図１２、図１３、図１４のように五つの場合が考えられる。点線１１１、１１２、１１３、１１４、１１５で囲んだ部分は、半導体素子の閾値電圧を低くする領域である。従って、二つのフリップ・フロップ１０５、１０９と二つのレベル・シフタ１０６、１０８と組み合わせ回路１０７の位置関係と半導体素子の閾値電圧を低くする領域をどの領域にするかにより全部で２０の場合が考えられることになる。

前記位置関係と前記閾値電圧とは、タイミング条件を満足する限り全部で２０ある構成の中のどれを取らなければならないという必然性はない。しかし、第二電源配線１０２に電源電圧（第二電源、ＶＤＤＨ）が供給されていない場合において、組み合わせ回路に電源電圧を印加しないことにより待機時のサブスレッショルドリーク電流をさらに改善しようとすると、前記条件にあう構成は限定される。第二電源配線１０２に電源電圧が供給されていない場合において、二つのフリップ・フロップ１０５、１０９に直前の状態を保持するのが好ましい。したがって、第二電源配線１０２に電源電圧が供給されていない時に二つのフリップ・フロップ１０５、１０９に電源電圧が印加されなくなってしまうような回路ブロックの位置関係、つまり、図７、図８、図９は除外される。

また、図１０〜図１４では第二電源（ＶＤＤＨ）が供給されている二つのフリップ・フロップ１０５、１０９の閾値電圧を低くすると、待機時にサブスレッショルドリーク電流をさらに改善するという目的に合わなくなってしまうので図１２、図１４も除外される。

従って、第二電源配線１０２に電源電圧が供給されていない時には、組み合わせ回路１０７に電源電圧を印加しないことにより待機時のサブスレッショルドリーク電流をさらに改善しようとすると、二つのフリップ・フロップ１０５、１０９と二つのレベル・シフタ１０６、１０８と組み合わせ回路１０７の位置関係と半導体素子の閾値電圧を低くする領域をどの領域にするかという構成は、図１０、図１１、図１３に限定される。これらの中でも待機時のサブスレッショルドリーク電流の低減と第二電源配線１０２に電源電圧が供給されていない場合において、二つのフリップ・フロップ１０５、１０９に直前の状態を保持できる点から図１０がもっとも好ましい。

いままで二つのフリップ・フロップ１０５、１０９と二つのレベル・シフタ１０６、１０８と組み合わせ回路１０７の位置関係について説明しやすいように組み合わせ回路１０７の後にレベル・シフタ１０８がある場合について説明してきたが、前記レベル・シフタ１０８は通常は必ずしも必要とされないので、なくてもよい。

図１５は、図４の回路ブロックの構成においてサブスレッショルドリーク電流を改善する回路図の一例である。第二電源配線に電源電圧が供給されていない時には、組み合わせ回路に電源電圧を印加しないことにより待機時のサブスレッショルドリーク電流をさらに改善するための具体的な回路図を示す。

図１５において、第一電源配線２０１、２０３、第二電源配線２０２、基準電源配線２０４は、図１の同じ名称のものと同様であるため説明を省略する。点線で囲んだ符号１１６の領域は、構成する半導体素子の閾値電圧がクリティカル・パスを形成しない回路ブロックを構成する半導体素子の閾値電圧より低い領域を示す。また、図１５に示す回路図は、トランスファ・ゲート２１１、２１２、２１３、インバータ２１４、システムクロック２２０有する。なお、図４と同じ符号のものは、位置関係並びに接続関係は異なるが、同じ名称、同様の機能を有するため説明を省略する。

図１５において第一のフリップ・フロップ１０５と第一のレベル・シフタ１０６の間に第一のトランスファ・ゲート２１１を有し、第二のフリップ・フロップ１０９と第二のレベル・シフタ１０８の間に第二のトランスファ・ゲート２１２を有し、第二のフリップ・フロップ１０９と第二のトランスファ・ゲート２１１との間と基準電圧配線２０４との間に第三のトランスファ・ゲート２１３を有し、第一のトランスファ・ゲート２１１と第二のトランスファ・ゲート２１２には第二電源（ＶＤＤＨ）の電位が印加され、第三のトランスファ・ゲート２１３には第二電源（ＶＤＤＨ）の電位を反転した電位が印加されることにより、第二電源配線に電源電圧が供給されていない時、つまり、第二電源配線の電源電圧の電位がグランド電位（ＶＳＳ）に設定されているときには、組み合わせ回路１０７の電源電圧をグランド電位に設定することにより待機時のサブ・スレッショルドリーク電流を改善できる。

また本実施の形態において、第一のフリップ・フロップ１０５と第二のフリップ・フロップ１０９には第一電源（ＶＤＤＬ）が印加されているので、待機状態において第二電源（ＶＤＤＨ）が遮断されても直前の状態を保持することができる。したがって、待機状態から復帰して、第二電源配線２０２に電源電圧が印加されたときには、直ちに待機状態前の動作状態に戻ることが可能である。

また、図１５において、複数の機能ブロックの中の或る機能ブロックを待機状態設定する場合には、前記或る機能ブロックに供給されるシステムクロック２２０を停止し、次に、前記或る機能ブロックに供給されている第二電源配線２０２の電圧を遮断してグランド電位に設定する。一方、前記複数の機能ブロックの中の或る機能ブロックを待機状態から復帰する場合には、前記或る機能ブロックに供給されている前記第二電源配線２０２の電源電圧を電源電位（第二電源の電圧値）に設定し、次に、前記或る機能ブロックに供給されるシステムクロック２２０再度印加する。以上のような手順で複数の機能ブロックの中の或る機能ブロックを待機状態にしたり、待機状態から復帰させることにより、デュアル ｖｔ／ｖｄｄの技術思想に基づいた設計を行う。

このようにして、待機時に閾値電圧を低くしている組み合わせ回路に供給している電源を遮断することにより過大なサブスレッショルドリーク電流が流れることを防止する。しかも、待機時から復帰したときに、待機以前の状態は第一電源（ＶＤＤＬ）が印加されている第一のフリップ・フロップ１０５と第二のフリップ・フロップ１０９に保持されているので、すばやく動作状態に復帰することができる。

また、それぞれ機能ブロックごとに処理能力が異なる機能（回路ブロック）が搭載されている場合であっても、クリティカル・パス有する回路ブロックのパス・ディレイ値を動作周波数から導き出される必要なパス・ディレイ値まで改善するような電源電圧値（第二電源の電源電圧値）と半導体素子の閾値（閾値電圧値）に設計される。したがって、半導体集積回路の動作時の消費電力とサブスレッショルドリーク電流や半導体集積回路の待機時のサブスレッショルドリーク電流が低減される。

さらに、回路ブロックへ電源が供給されない待機時には、回路ブロックに供給される第二電源（ＶＤＤＨ）を遮断してその値をグランド電位（ＶＳＳ）に設定することにより、半導体集積回路の待機時のサブスレッショルドリーク電流が一層低減される。これは、クリティカル・パスを有する複数の回路ブロックの第一のフリップ・フロップと第二のフリップ・フロップに以前の状態を保持したまま、閾値電圧が低いため、通常の閾値電圧を有する半導体素子よりサブスレッショルドリーク電流が多く流れる組み合わせ回路に電源供給することを中止することができるために可能となる。

（実施の形態４）
図１６は、本発明に係る実施の形態１から３のいずれかの半導体集積回路を搭載した電子回路の一例を示す図である。図１６に示す電子回路は、ＭＰＥＧの動画処理機能を有するカメラ付携帯電話のシステム・ブロックの一例を示す。図１６に示す電子回路はＲＦ／ＩＦ（Radio Frequency/Intermediate Frequency）部３０１、アナログ・ベースバンドＬＳＩ３０２、マイク３０３、スピーカ３０４、電源ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）３０５、デジタル・ベースバンドＬＳＩ３０６、アプリケーション・プロセサ３０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ（動画処理ＭＰＥＧ−４）３０８、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサー・モジュール３０９、カラーＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）３１０、フラッシュ・メモリやＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで構成されるメモリ３１１である。

近年はＬＳＩの集積度が向上し、デジタル・ベースバンドＬＳＩ３０６、アプリケーション・プロセサ３０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ３０８を一チップ化する方向に向かっている。前記実施の形態１から３のいずれかに示した低消費電力型の半導体集積回路を搭載する電子機器としては、図１６のようなＭＰＥＧの動画処理機能を有するカメラ付携帯電話に含まれるデジタル・ベースバンドＬＳＩ３０６、アプリケーション・プロセサ３０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ３０８を一チップ化したＬＳＩのようなものが適している。

（実施の形態５）
実施の形態５では、本発明に係る半導体集積回路の製造方法について説明する。

図１７は、一般的な半導体集積回路の製造方法の一例を示すフロー図である。図１７は、一般的な製造方法の手順を示しており、半導体集積回路は、半導体集積回路に搭載する回路ブロックのフロアプランを作成し（Ｓ１１）、作成したフロアプランに基づいて、デザインオートメーションによる回路・配線の自動配置を行う（Ｓ１２）。自動配線した回路・配線に基づいて、マスクを設計し（Ｓ１３）、設計されたマスクを用いて、半導体集積回路を製造する製造プロセスを実行する（Ｓ１４）。

本発明の半導体集積回路を製造するにあたっては、回路・配線を自動配置する工程（Ｓ１２）において、回路ブロック（あるいは機能ブロック）に応じた電源を供給できるように処理する必要がある。

図１８〜図２０は、半導体集積回路の回路・配線を自動配置する工程の手順の一例を示す図である。この工程は、コンピュータ支援設計システムが用いられ、コンピュータ支援設計システムのメモリ空間上で、半導体基板の回路配置領域に、回路ブロックの配置、電源配線の結線配置、信号線の配置等を実施する。以下、手順に従って説明する。なお、以下の説明において、図１あるいは図５と同じ名称（あるいは同じ符号）のものは、同様の機能を有することを前提とする。図１８では、単純な手順の場合を説明し、図１９、２０において、より適切な電源電圧を回路ブロックへ供給する手順について説明する。

まず、電源配線（基準電源配線、第一電源配線、第二電源配線）を配置する（Ｓ２１）。次に、回路ブロックを配置する（Ｓ２２）。このとき、第一回路ブロックが配置されることになる。次に、複数の回路ブロックで共有する電源の電源電圧値を指定し（第一電源、ＶＤＤＬを指定）（Ｓ２３）、論理回路を合成する（Ｓ２４）。ここでは、結線配置、信号線の配置が決まり、回路ブロックと第一電源配線とが配線部６１ｂ〜６４ｂによって接続される。次に、Ｓ２３で指定した電源を供給してタイミング検証を実施し（Ｓ２５）、クリティカル・パスを有する回路ブロック（第二回路ブロック）を抽出する（Ｓ２６）。クリティカル・パスを有する第二回路ブロックが存在する場合は（Ｓ２７でＹＥＳ）前記第二回路ブロックへ供給する電源電圧値（ここでは、第二電源、ＶＤＤＨを指定）、並びに、電源配線と前記第二回路ブロックとの接続を変更し（Ｓ２８）、終了する。電源配線と回路ブロックとの接続を変更（Ｓ２８）を図１を用いて説明すると、第二回路ブロック５１〜５４は、配線部６１ａ〜６４ａによって、第二電源配線２６へ接続されることになる。

このような手順により、クリティカル・パスを有する回路ブロックの処理能力に応じた電源電圧を供給する電源配線を、前記回路ブロックへ接続させることが可能となる。特に、図１８では、第一電源と第二電源との二つの電源を用いる場合について説明した。

次に、図１９に示す手順について説明する。図１８と同じステップ番号を付けた工程は同じ動作であり、クリティカル・パスを抽出した後の動作において、クリティカル・パスが存在しなくなるまで、第二電源の電源電圧値を多段階に変更する点が異なる。以下に、図１８と異なる動作について説明する。

クリティカル・パスが存在する場合（Ｓ２７でＹＥＳ）、前記クリティカル・パスを有する第二回路ブロックへ供給する電源電圧値（第二電源）、並びに、電源配線と前記第二回路ブロックとの接続を変更する（Ｓ３１）。その後、タイミング検証（Ｓ２５）からの動作を、クリティカル・パスが存在しなくなるまで繰り返す。クリティカル・パスが存在するか否かを判断する場合には、マージン等についても考慮する。また、Ｓ３１で変更する第二電源は、前回より高電圧の電源電圧値を選択する（ＶＤＤＨｎ、ｎは、供給できる電源の数となる）。図５を用いてＳ３１の動作の結果を具体的に説明すると、第二回路ブロック５１〜５４は、配線領域６１ａ〜６４ａによって、第二電源配線２６ｂに接続される。第二電源配線２６ｂは、Ｓ３１において選択された電源電圧値を供給する第二主電源配線２３ｂ、２３ｃ、２３ｄのいずれかと接続される。このようにして、クリティカル・パスがなくなるまで、第二電源の電圧値を、前回の電圧値より高くする工程を繰り返すことによって、第二回路ブロックへ、複数の電源電圧値の第二電源が供給されることになる。

このようにして、半導体集積回路は、複数の電源電圧値を有する電源を各回路ブロックへ供給することが可能となり、クリティカル・パスを有する回路ブロックは、処理能力に応じて、それぞれ異なる電源電圧値を有する電源配線と接続される。特に、図１９では、第二電源を多段階に変更する場合について説明した。

次に、図２０に示す手順について説明する。図１８と同じステップ番号を付けた工程は同じ動作であり、クリティカル・パスを抽出した後の動作において、閾値電圧を変更する点が異なる。以下に、図１８と異なる動作について説明する。

クリティカル・パスが存在する場合（Ｓ２７でＹＥＳ）、クリティカル・パスを有する第二回路ブロックへＳ４１〜Ｓ４３の処理を実施する。まず、適用する閾値（閾値電圧）を選択し、選択した論理回路ライブラリを用いて前記第二回路ブロックを配置する（Ｓ４１）。次に、適用する電源電圧（第二電源）を指定し（Ｓ４２）、論理回路を再度合成する（Ｓ４３）。Ｓ４２で指定する電源電圧は、前回より高電圧の電源電圧値を選択する（ＶＤＤＨｎ、ｎは、供給できる電源の数となる）。また、閾値電圧、並びに、電源電圧値の選択にあたっては、デュアル ｖｔ／ｖｄｄの技術思想に基づいて実施する。

次に、再度合成した論理回路を用いてタイミング検証を実施し（Ｓ２５）、クリティカル・パスの抽出（Ｓ２６）へと進み、クリティカル・パスがなくなるまで、繰り返す。なお、Ｓ４１〜Ｓ４３の動作については、Ｓ２７で抽出した回路ブロックへ限定して処理を実施する点を除いて、Ｓ２２〜Ｓ２４と同様である。第二回路ブロック５１〜５４と第二電源配線２６ｂとの接続、第二電源配線２６ｂと主電源配線２３ｂ、２３ｃ、２３ｄとの接続並びに第二電源の供給については、図１９の説明と同様である。

このようにして、半導体集積回路は、複数の電源電圧値を有する電源を各回路ブロックへ供給することが可能となり、クリティカル・パスを有する回路ブロックは、処理能力に応じた、それぞれ異なる電源電圧値を有する電源配線と接続される。特に、図２０では、電源電圧値と閾値電圧とに基づいて、回路ブロックに最適な電源を選択することが可能となる場合について説明した。

このような設計手順により、多様な機能を搭載するシステムＬＳＩなど、特定用途向けの半導体集積回路について、消費電力の低下を図ることができる。

また、クリティカル・パスを有する回路ブロックのパス・ディレイ値を動作周波数から導き出される必要なパス・ディレイ値まで改善するような電源電圧値（第二電源、ＶＤＤＨ）と閾値電圧値とに設計する工程を有することにより、半導体集積回路の動作時の消費電力とサブスレッショルドリーク電流や半導体集積回路の待機時のサブスレッショルドリーク電流が低減される。

本発明の好適な実施の形態は、多様な機能を一チップに搭載する大規模な半導体集積回路（システムＬＳＩ）の低消費電力化に有効である。

本発明の実施の形態１に係る半導体集積回路における電源配線とベーシックセル列との配置の一例を示す図 上記実施の形態に係る半導体集積回路を用いた大規模集積回路の構成の一例を示す図 上記実施の形態に係る半導体集積回路が有するベーシックセルの構成と電源配線の配置の一例を示す図 図３に示す構成において、クリティカル・パスを有する回路ブロックの一例を示す回路図 本発明の実施の形態２に係る半導体集積回路における電源配線とベーシックセル列との配置の一例を示す図 上記実施の形態に係る半導体集積回路を用いた大規模集積回路の構成の一例を示す図 図４に示した回路ブロックの配置（位置関係）を変更した一例を示す回路図 図４に示した回路ブロックの配置（位置関係）を変更した他の一例を回路図 図４に示した回路ブロックの配置（位置関係）を変更した更に他の一例を回路図 図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の一例を示す図 図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の他の一例を示す図 図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の更に他の一例を示す図 図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の更に他の一例を示す図 図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の更に他の一例を示す図 図４の回路ブロックの構成においてサブスレッショルドリーク電流を改善する回路図 本発明に係る実施の形態１から３のいずれかの半導体集積回路を搭載した電子回路の一例を示す図 半導体集積回路の製造方法の一例を示すフロー図 半導体集積回路の回路・配線を自動配置する工程の手順の一例を示す図 半導体集積回路の回路・配線を自動配置する工程の手順の他の一例を示す図 半導体集積回路の回路・配線を自動配置する工程の手順の更に他の一例を示す図 一つのチップにさまざまな機能を搭載したシステムＬＳＩチップの一例を示す概念図 機能ブロックに関して、パス・ディレイとカウント数との関係の一例を示した図

符号の説明

１、１ｂ システムＬＳＩ
１１、１１ｂ 機能ブロックＡ
１２ 機能ブロックＢ
１３ 機能ブロックＣ
１４ 機能ブロックＤ
１５ 機能ブロックＥ
１６、１６ｂ 電源電圧発生回路
２０、２０ｂ 主電源線
２１ 基準主電源線
２２ 第一主電源線
２３、２３ｂ、２３ｃ、２３ｄ 第二主電源線
２４ 基準電源配線
２５、１０１、１０３、２０１、２０３ 第一電源配線
２６、２６ｂ、１０２、２０２ 第二電源配線
３０ ベーシックセル列
３１〜３４ ベーシックセル
４１〜４８ 第一回路ブロック
５１〜５４ 第二回路ブロック
６１ａ〜６７ 配線領域
７０、７４、１０５、１０９ フリップ・フロップ
７１、７３、１０６、１０８ レベル・シフタ
７２、１０７ 組み合わせ回路

Claims (3)

1. クリティカルパスを形成しない第１の回路ブロックと、クリティカルパスを形成する第２の回路ブロックから構成される半導体集積回路であって、
   前記第１の回路ブロックは、組み合わせ回路を有し、
   前記第２の回路ブロックは、第１のフリップフロップ、レベルシフタ、組み合わせ回路、及び第２のフリップフロップがシリーズに接続され、
   前記第２の回路ブロックに供給される電源の電源電圧値は、前記第１の回路ブロックに供給される電源の電源電圧値より高く、
   前記第２の回路ブロックの前記組み合わせ回路の閾値電圧値は、前記第１の回路ブロックの前記組み合わせ回路の閾値電圧値より低く、
   前記第２の回路ブロックを待機状態に設定する場合は、前記第２の回路ブロックの前記組み合わせ回路に供給する電源を遮断することを特徴とする半導体集積回路。
2. 前記第２の回路ブロックに供給される電源の電源電圧値、及び前記第２の回路ブロックの前記組み合わせ回路の閾値電圧値は、複数の異なる値をとることを特徴とする請求項１記載の半導体集積回路。
3. 前記第２の回路ブロックを待機状態に設定する場合は、前記第１のフリップフロップと前記第２のフリップフロップに供給しているシステムクロックを停止し、その後、前記第２の回路ブロックの組み合わせ回路に供給される電源電圧を遮断し、かつ、
   前記第２の回路ブロックを待機状態から復帰する場合は、前記第２の回路ブロックの組み合わせ回路に電源電圧を供給し、その後、前記第１のフリップフロップと前記第２のフリップフロップにシステムクロックを供給することを特徴とする請求項１記載の半導体集積回路。

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