CN109962072B - 半导体装置 - Google Patents

Abstract

提供了一种半导体装置，其中可以减少由单元功能改变引起的影响。该半导体装置包括使用基本单元设计的功能单元，该基本单元包括设置在半导体基底的主表面上并且具有预定图案的第一布线层，以及设置在第一布线层上并且具有预定图案的第二布线层。功能单元与通过在设计阶段改变第二布线层的图案而被修改为具有预定功能的基本单元相对应。功能单元具有第一布局和第二布局，该第一布局和第二布局在与主表面平行的平面中在一个方向上并置设置。通过将属于第一布局和第二布局的相应的第二布线层的导线耦合在一起，来为功能单元提供预定功能。

Description

半导体装置

相关申请的交叉引用

于2017年12月22日提交的日本专利申请No.2017-246395的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。

技术领域

本发明涉及一种半导体装置，例如具有多个单元的半导体装置。

背景技术

专利文献1描述了一种半导体装置，其中在半导体基底上形成各自具有多个布线层的单元。专利文献1的半导体装置包括仅通过改变半导体基底上包括且高于第二层的布线层的图案、而具有可以在多种功能之间改变的功能的单元。这减少了由于单元功能的改变而导致的设计影响。

[相关技术文献]

[专利文献]

[专利文献1]日本未审查专利申请公开No.2008-227035

发明内容

用于改变单元的功能的布线层的图案具有改进的空间。

根据本说明书和附图中的陈述，本发明的其他问题和新颖特征将变得很清楚。

根据一个实施例，一种半导体装置包括使用基本单元设计的功能单元，该基本单元包括设置在半导体基底的主表面上并且具有预定图案的第一布线层，以及设置在第一布线层上并且具有预定图案的第二布线层。功能单元对应于通过在设计阶段改变第二布线层的图案而被修改为具有预定功能的基本单元。功能单元具有在与主表面平行的平面中在一个方向上并置设置的第一布局和第二布局。通过将属于第一布局和第二布局的相应的第二布线层的导线耦合在一起，来为功能单元提供预定功能。第一布局包括：第一晶体管；第二晶体管，在该平面中在与该一个方向交叉的另一方向上与第一晶体管并置设置，并且具有与第一晶体管的导电类型不同的导电类型；第一导线，将第一晶体管的任一扩散层耦合到第一电源；第二导线，耦合到第一晶体管的另一扩散层；第三导线，将第二晶体管的任一扩散层耦合到第二电源；第四导线，耦合到第二晶体管的另一扩散层；以及第五导线，在该另一方向上设置在第一晶体管与第二晶体管之间，并且耦合到第一晶体管和第二晶体管的共用栅电极。第二布局包括：第三晶体管；第四晶体管，在该另一方向上与第三晶体管并置设置，并且具有与第三晶体管的导电类型不同的导电类型；第六导线，耦合到第三晶体管的任一扩散层；第七导线，耦合到第三晶体管的另一扩散层；第八导线，耦合到第四晶体管的任一扩散层；第九导线，耦合到第四晶体管的另一扩散层；以及第十导线，在该另一方向上设置在第三晶体管与第四晶体管之间，并且耦合到第三晶体管和第四晶体管的共用栅电极。各自属于第一布线层的第一导线、第二导线、第三导线和第四导线在该另一方向上延伸。各自属于第一布线层的第五导线、第六导线、第七导线、第八导线、第九导线和第十导线在该一个方向上延伸。

根据前述第一实施例，可以提供一种半导体装置，其中可以减小由单元功能的改变引起的影响。

附图说明

图1是示出根据第一比较示例的半导体装置的立体图；

图2是示出根据第一比较示例的半导体装置的示意图；

图3是示出根据第二比较示例的半导体装置的示意图；

图4是示出根据第三比较示例的半导体装置的平面图；

图5是示出根据第四比较示例的半导体装置的平面图；

图6是示出用于改变单元的功能的将要在布线层中解决的问题的图；

图7是示出根据第一实施例的半导体装置的平面图；

图8是示出根据第一实施例的半导体装置中的基本单元的平面图；

图9是示出根据第一实施例的半导体装置中的基本单元中的基座部分的平面图，其中第二布线层从基本单元中被去除；

图10是示出根据第一实施例的半导体装置中的基本单元中的半导体基底的示意性横截面图；

图11是示出根据第一实施例的半导体装置中的INV单元的平面图；

图12是示出根据第一实施例的半导体装置中的INVx2单元的平面图；

图13是示出根据第一实施例的半导体装置中的BUF单元的平面图；

图14是示出根据第一实施例的半导体装置中的2NAND单元的平面图；

图15是示出根据第一实施例的半导体装置中的2NOR单元的平面图；

图16是示出根据第一实施例的半导体装置中的基本单元的修改的图；

图17是示出输入到半导体装置的电压与流过其中的电流之间的关系的曲线图，其中横轴表示流动电流并且纵轴表示输入电压；

图18是示出根据第一实施例的半导体装置中的基本单元的第一布局和第二布局中的相应阈值电压的图；

图19是示出根据第二实施例的半导体装置中的基本单元的平面图；

图20是示出根据第二实施例的半导体装置中的基本单元中的基座部分的平面图，其中第二布线层从基本单元中被去除；

图21是示出根据第二实施例的半导体装置中的INVx2单元的平面图；

图22是示出根据第二实施例的半导体装置中的INVx4单元的平面图；

图23是示出根据第二实施例的半导体装置中的BUFx2单元的平面图；

图24是示出根据第二实施例的半导体装置中的2NANDx2单元的平面图；

图25是示出根据第二实施例的半导体装置中的2NORx2单元的平面图；

图26是示出根据第三实施例的半导体装置中的基本单元的平面图；

图27是示出根据第三实施例的半导体装置中的基本单元中的基座部分的平面图，其中第二布线层从基本单元中被去除；

图28是示出根据第四实施例的半导体装置中的基本单元的平面图；

图29是示出根据第四实施例的半导体装置中的基本单元中的基座部分的平面图，其中第二布线层从基本单元中被去除；

图30是示出根据第一实施例至第四实施例的半导体装置中的每个半导体装置的设计流程的流程图；以及

图31是示出ECO流程的流程图，其中根据第一实施例至第四实施例的半导体装置中的每个半导体装置中的基本单元被修改为功能单元。

具体实施方式

为了改进描述的清楚性，适当地省略和简化以下描述和附图。注意，在各个附图中，相同的部件由相同的附图标记表示，并且根据需要省略重复的描述。

首先，将使用比较示例来描述用于改变单元的功能的将要在布线层中解决的问题。这使得能够更清楚地示出根据实施例的半导体装置。

图1是示出根据第一比较示例的半导体装置的立体图。图2是示出根据第一比较示例的半导体装置的示意图。如图1和图2所示，半导体装置101包括半导体基底110、反相器(也称为INV)111、属于第一布线层121的导线121a和121b、属于第二布线层122的导线122a和122b、以及过孔123a和123b。

第一布线层121堆叠在半导体基底110上。通过图案化第一布线层121，形成导线121a和121b。第二布线层122经由第一布线层121而堆叠在半导体基底110上。通过图案化第二布线层122，形成导线122a和122b。

反相器111形成在半导体基底110上。导线122a是经由通孔123a、导线121a和触点116a而耦合到被包括在反相器111中的晶体管的信号输入端子。导线122b是经由通孔123b、导线121b和触点116b而耦合到被包括在反相器111中的晶体管的信号输出端子。

实现诸如反相器111、缓冲器(也称为BUF)、NAND或NOR等逻辑的单元被称为功能单元。从形成功能单元的最小块接收信号等和向该最小块输出信号等的部分被称为端子。例如，具有图1所示的反相器111的单元被称为功能单元，而属于第二布线层122的导线122a和122b也被称为输入端子和输出端子。注意，用作端子的部分有时也可以称为导线。

如图2所示，当反相器111耦合在一起时，使用属于第二布线层122的导线122c，一个输入端子(导线122a)和另一输出端子(导线122b)耦合在一起。因此，在根据比较示例1的半导体装置101中，输入/输出端子形成在第二布线层122中。换言之，输入/输出端子被提升到第二布线层122。因此，当在设计半导体装置101的过程中需要改变反相器111的耦合、以用于逻辑改变或逻辑校正时，改变了包括且高于第二布线层122的布线层中的导线图案。这允许了逻辑改变或逻辑校正。在这种情况下，不需要校正通孔123a和123b以及第一布线层121的掩模图案以实现制造成本的降低。

图3是示出根据第二比较示例的半导体装置的示意图。如图3所示，半导体装置102包括反相器111和属于第一布线层121的导线121a和121b。导线121a是经由触点116a而耦合到被包括在反相器111中的晶体管的信号输入端子。导线121b是经由触点116a而耦合到被包括在反相器111中的晶体管的信号输出端子。如图3所示，当反相器111耦合在一起时，该耦合使用属于第二布线层122的导线122c以及通孔123a和123b来实现。

在根据第二比较示例的半导体装置102中，输入/输出端子形成在第一布线层121中。因此，当在设计半导体装置102的过程中需要改变反相器111的耦合、以用于逻辑改变或逻辑校正时，另外改变通孔123a和123b。另外，在需要在改变耦合时避免形成在第一布线层121上的另一第二布线层122的情况下，改变了通孔123a和123b的图案以及第一布线层121中的导线。这实现了逻辑改变或逻辑校正。在这种情况下，需要改变用于第一布线层121或用于通孔123a和123b的掩模图案，这具有小的设计规则并且相对昂贵，从而导致制造成本增加。

因此，在第一比较示例中的半导体装置101中，通过将输入/输出端子提升到第二布线层122，与第二比较示例中的半导体装置102中的那些相比，可以减少需要改变的掩模图案。然而，当反相器111将要修改为另一功能单元时，在第一比较示例和第二比较示例中的任一情况下，都需要重制包括反相器111的单元。如果预先制造多种类型的功能单元以便进行修改，则将要预先提供的单元的数目增加，从而增加了半导体装置中占用的面积。

而且，在第一比较示例和第二比较示例中的任一情况下，第一电源VDD和第二电源VSS耦合到诸如反相器111等功能单元。因此，流过功能单元的直通电流可能导致泄漏。

图4是示出根据第三比较示例的半导体装置的平面图。如图4所示，根据第三比较示例的半导体装置103使用其中形成多个晶体管117的门阵列方法。每个晶体管117包括形成在半导体基底110上的栅电极115，以及形成在半导体基底110中并且位于栅电极115两侧的扩散层118。当晶体管117要耦合到另一组件时，晶体管117经由触点116a和116b以及属于第一布线层121的导线121a和121b耦合到该另一组件。

当需要修改半导体装置103中的功能单元并且改变晶体管117的耦合时，改变触点116a和116b以及第一布线层121的图案。

图5是示出根据第四比较示例的半导体装置的平面图。如图5所示，根据第四比较示例的半导体装置104使用其中形成多个晶体管117的门阵列方法。每个晶体管117包括形成在半导体基底110上的栅电极115、形成在半导体基底110中并且位于栅电极115两侧上的扩散层118、以及触点116a和116b。当晶体管117将要耦合到另一组件时，晶体管117经由属于第一布线层121的导线121a和121b而耦合到该另一组件。

当需要修改半导体装置104中的功能单元并且改变晶体管117的耦合时，改变第一布线层121的图案。

在根据第三比较示例和第四比较示例的半导体装置103和104中的每个半导体装置中，在设计功能单元的过程中，第一电源VDD和第二电源VSS不需要耦合到第一晶体管117。在这种情况下，可以抑制由于流过功能单元的直通电流而产生的泄漏。

而且，在根据第三比较示例和第四比较示例的半导体装置103和104中的每个半导体装置中，当将要将反相器111修改为另一功能单元时，通过改变晶体管117的耦合来执行反相器111的修改。因此，不存在晶体管117的重制。另外，不需要预先制作多种类型的功能单元以便进行修改。

然而，需要改变耦合晶体管117的触点116a和116b的图案、或者第一布线层121的图案。因此，可以改变第一布线层121的掩模图案以增加制造成本。

图6是示出用于改变单元的功能的将要在布线层中解决的问题的图。如图6所示，在第一比较示例(半导体装置101)中，当修改功能单元时，该修改涉及改变包括且高于第二布线层122的布线层的图案。这实现了掩模数目的减少。然而，有必要提供由修改功能单元所需要的尽可能多的单元，从而导致面积增加。另外，由于功能单元耦合到电源，因此可能有泄漏电流流过。

在第二比较示例(半导体装置102)中，当修改功能单元时，该修改涉及改变包括且高于第一布线层121的布线层的图案、或通孔123a和123b的图案，这增加了掩模的数目。另外，必须提供由修改功能单元所需要的尽可能多的单元，从而导致面积增加。此外，由于功能单元耦合到电源，因此可能有泄漏电流流过。

在第三比较示例3(半导体装置103)中，当修改功能单元时，该修改涉及改变包括且高于触点116的布线层的图案，这增加了掩模的数目。然而，由于功能单元的修改仅需要改变晶体管117的耦合，因此提供最小数目的单元就足够了，从而导致面积减小。另外，由于功能单元不需要耦合到电源，因此抑制了泄漏电流的生成。

在第四比较示例(半导体装置104)中，当修改功能单元时，该修改涉及改变包括且高于第一布线层121的布线层的图案，这增加了掩模的数目。然而，由于功能单元的修改仅需要改变晶体管117的耦合，因此提供最小数目的单元就足够了，从而导致面积减小。另外，由于半导体装置不需要耦合到电源，因此抑制了泄漏电流的生成。

(第一实施例)

接下来，将描述第一实施例。图7是示出根据第一实施例的半导体装置的平面图。图8是示出根据第一实施例的半导体装置中的基本单元1a的平面图。图9是示出根据第一实施例的半导体装置中的基本单元1a中的基座部分的平面图，其中第二布线层从基本单元1中被去除。图10是示出根据第一实施例的半导体装置中的基本单元1a中的半导体基底的示意性横截面图。

如图7至图10所示，半导体装置1包括具有主表面31的半导体基底30、堆叠在半导体基底30的主表面31上并且被图案化以便包括多个导线的第一布线层10、以及经由第一布线层10而堆叠在主表面31上以便包括多个导线的第二布线层20。

为了便于描述，引入了XYZ正交坐标轴系统。假定在与主表面31平行的平面中彼此正交的一个方向和另一方向是X轴方向和Y轴方向。还假定与主表面31正交的方向是Z轴方向。正Z轴方向也可以称为向上方向，而负Z轴方向也可以称为向下方向。注意，为了便于描述，使用术语“X轴方向、Y轴方向和Z轴方向”以及“向上方向和向下方向”，并且在使用半导体装置1时不示出方向。

如图7所示，在半导体基底30的主表面31上设置有多个单元，每个单元包括属于第一布线层10的导线和属于第二布线层20的导线。多个单元还可以包括基本单元1a。多个单元还可以至少包括通过改变基本单元1a中的第二布线层20的图案而获取的以下项中的任何项：反相器单元1b(也称为INV单元1b)、INVx2单元1c、缓冲器单元1d(也称为BUF单元1d)、2NAND单元1e和2NOR单元1f。

首先，将描述基本单元1a的配置。基本单元包括设置在半导体基底30的主表面31上、并且具有预定图案的第一布线层10，以及设置在第一布线层上、并且具有预定图案的第二布线层20。基本单元1a是指具有预定构成单元的单元，并且可以通过改变其第二布线层20的图案而被修改为诸如INV单元1b等功能单元。例如，第一实施例中的基本单元1a是具有四个晶体管的单元，并且可以通过改变第二布线层20的导线图案而被修改为功能单元，该功能单元是INV单元、INVx2单元、BUF单元、2NAND单元、2NOR单元等中的任何单元。

(基本单元中的基座部分)

如图8和图9所示，当从上方(在正Z轴方向上向下)观察基本单元1a时，基本单元1a具有第一布局91和第二布局92。第一布局91和第二布局92在X轴方向上并置设置。第二布局92在正X轴方向上设置在第一布局91的正侧。基本单元1a被配置为具有包括半导体基底30和第一布线层10的基座部分(图9中的配置)、以及设置在基座部分上的第二布线层20。

第一布局91包括第一晶体管PMOS1和第二晶体管NMOS1，第二晶体管NMOS1的导电类型不同于第一晶体管PMOS1的导电类型。例如，第一晶体管PMOS1是P型MOS晶体管。第二晶体管NMOS1是N型MOS晶体管。在第一布局91中，第一晶体管PMOS1和第二晶体管NMOS2在Y轴方向上并置设置。第一晶体管PMOS1在正Y轴方向上设置在第二晶体管NMOS1的正侧。

具体地，第一布局91横跨Y轴方向被划分为沿着正Y轴方向延伸的部分和沿着负Y轴方向延伸的部分。在P型半导体基底30的沿着正Y轴方向延伸的部分中，形成有N型阱32。

栅电极33形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。另一方面，多个伪电极(dummy electrodes)34形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。栅电极33和伪电极34被形成为在X轴方向上以间隔开的关系布置。在栅电极33与伪电极34之间以及在N型阱32与P型半导体基底30之间，形成有绝缘膜35。

P型扩散层36p形成在位于栅电极33两侧上的N型阱32中。覆盖有栅电极33的N型阱32插入在P型扩散层36p之间。覆盖有栅电极33的N型阱32用作P型沟道层。因此，在第一布局91的在正Y轴方向上的正部分上，形成有第一晶体管PMOS1。在栅电极33两侧上的P型扩散层36p中，位于栅电极33的在负X轴方向上的负侧上的一个P型扩散层36p例如是漏极D，而位于栅电极33的在正X轴方向上的正侧上的另一P型扩散层36p例如是源极S。

N型扩散层36n形成在位于栅电极33两侧上的P型半导体基底30中。因此，覆盖有栅电极33的P型半导体基底30插入在N型扩散层36n之间。覆盖有栅电极33的P型半导体基底30用作N型沟道层。因此，在第一布局91的在负Y轴方向上的负部分上，形成有第二晶体管NMOS1。在栅电极33两侧上的N型扩散层36n中，位于栅电极33的在负X轴方向上的负侧上的一个N型扩散层36n例如是漏极D，而位于栅电极33的在正X轴方向上的正侧上的另一P型扩散层36n例如是源极S。

导线11s经由触点而耦合到第一晶体管PMOS1的源极S。导线11s(第一导线)将第一晶体管PMOS1的源极S耦合到第一电源VDD。导线11d(第二导线)经由触点而耦合到第一晶体管PMOS1的漏极D。注意，导线11d也可以作为第一导线耦合到第一电源VDD。换言之，第一导线将第一晶体管PMOS1的扩散层中的任一个扩散层耦合到第一电源VDD。例如，导线11s和导线11d在Y轴方向上延伸。

导线12s经由触点而耦合到第二晶体管NMOS1的源极S。导线12s(第三导线)将第二晶体管NMOS1的源极S耦合到第二电源VSS。导线12d(第四导线)经由触点而耦合到第二晶体管NMOS1的漏极D。注意，导线12d也可以作为第三导线耦合到第二电源VSS。也就是说，第三导线将第二晶体管NMOS1的扩散层中的任一个扩散层耦合到第二电源VSS。例如，导线12s和导线12d在Y轴方向上延伸。

在N型阱32的在负Y轴方向上更靠近该N型阱32的负侧或负边缘的部分中，导线15(第五导线)经由触点而耦合到第一晶体管PMOS1和第二晶体管NMOS1的共用栅电极33。因此，导线15在Y轴方向上设置在第一晶体管PMOS1与第二晶体管NMOS1之间。例如，导线15在X轴方向上延伸。

因此，第一布局91包括导线11d、导线11s、导线12d、导线12s和导线15。导线11d、导线11s、导线12d、导线12s和导线15属于第一布线层10，并且通过图案化第一布线层10而形成。

第二布局92包括第三晶体管PMOS2和第四晶体管NMOS2，第四晶体管NMOS2的导电类型不同于第三晶体管PMOS2的导电类型。例如，第三晶体管PMOS2是P型MOS晶体管。第四晶体管NMOS2是N型MOS晶体管。在第二布局92中，第三晶体管PMOS2和第四晶体管NMOS2在Y轴方向上并置设置。第三晶体管PMOS2在正Y轴方向上设置在第四晶体管NMOS2的正侧上。

具体地，第二布局92横跨Y轴被划分为沿着正Y轴方向延伸的部分和沿着负Y轴方向延伸的部分。在P型半导体基底30的沿着正Y轴方向延伸的部分中，形成有N型阱32。

栅电极33形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。另一方面，多个伪电极34形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。栅电极33和伪电极34被形成为在X轴方向上以间隔开的关系布置。在栅电极33与伪电极34之间以及在N型阱32与P型半导体基底30之间，形成有绝缘膜35。

P型扩散层36p形成在位于栅电极33两侧上的N型阱32中。覆盖有栅电极33的N型阱32插入在P型扩散层36p之间。覆盖有栅电极33的N型阱32用作P型沟道层。因此，在第二布局92的在正Y轴方向上的正部分上，形成有第三晶体管PMOS2。在栅电极33两侧的P型扩散层36p中，位于栅电极33的在正X轴方向上的正侧上的一个P型扩散层36p例如是漏极D，而位于栅电极33的在负X轴方向上的负侧上的另一P型扩散层36p例如是源极S。

N型扩散层36n形成在位于栅电极33两侧上的P型半导体基底30中。因此，覆盖有栅电极33的P型半导体基底30插入在N型扩散层36n之间。覆盖有栅电极33的P型半导体基底30用作N型沟道层。因此，在第二布局92的在负Y轴方向上的负部分上，形成有第四晶体管NMOS2。在栅电极33两侧的N型扩散层36n中，位于栅电极33的在正X轴方向上的正侧上的一个N型扩散层36n例如是漏极D，而位于栅电极33的在负X轴方向上的负侧上的另一N型扩散层36n例如是源极S。

导线13s(第六导线)经由触点而耦合到第三晶体管PMOS2的源极S。导线13d(第七导线)经由触点而耦合到第三晶体管PMOS2的漏极D。例如，导线13d和导线13s在X轴方向上延伸。

导线14s(第八导线)经由触点而耦合到第四晶体管NMOS2的源极S。导线14d(第九导线)经由触点耦合到第四晶体管的漏极D。例如，导线14d和导线14s在X轴方向上延伸。

在N型阱32的在负Y轴方向上更靠近该N型阱32的负侧或负边缘的部分中，导线16(第十导线)经由触点而耦合到第三晶体管PMOS2和第四晶体管NMOS2的共用栅电极33。因此，导线16在Y轴方向上设置在第三晶体管PMOS2与第四晶体管NMOS2之间。例如，导线16在X轴方向上延伸。

因此，第二布局92包括导线13d、导线13s、导线14d、导线14s和导线16。导线13d和导线13s中的至少任一个导线耦合到第三晶体管的扩散层中的任一个扩散层。导线14d和导线14s中的至少任一个导线耦合到第四晶体管NMOS2的扩散层中的任一个扩散层。导线13d、导线13s、导线14d、导线14s和导线16属于第一布线层10，并且通过图案化第一布线层10而形成。第六导线、第七导线、第八导线和第九导线是电浮置的。换言之，第六导线、第七导线、第八导线和第九导线既不耦合到第一电源VDD也不耦合到第二电源VSS。

(基本单元中的第二布线层)

接下来，将描述基本单元1a中的第二布线层20。如图8所示，基本单元1a的第一布局91具有属于第二布线层20的导线21和22。导线21经由导线11d和11s而将第一晶体管PMOS1的源极S和漏极D耦合在一起。导线22经由导线12d和12s而将第二晶体管NMOS1的源极S和漏极D耦合在一起。因此，基本单元1a具有将第一晶体管PMOS1的一个扩散层和另一扩散层耦合在一起的导线21(第十一导线)，以及将第二晶体管NMOS1的一个扩散层和另一扩散层耦合在一起的导线22(第十二导线)。

导线22还经由导线15耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

具体地，导线21包括在X轴方向上延伸的两个导线21a和21b，以及在Y轴方向上延伸并且连接导线21a和21b的导线21c。导线21a经由通孔而耦合到第一布线层10中的导线11s。导线21b经由通孔而耦合到第一布线层10中的导线11d。因此，导线21将第一晶体管PMOS1的源极S和漏极D耦合在一起。

导线22包括在X轴方向上延伸的三个导线22a、22b和22c，在Y轴方向上延伸并且连接导线22a和22b的导线22d，以及在Y轴方向上延伸并且连接导线22b和22c的导线22e。导线22a经由通孔而耦合到第一布线层10中的导线12s。导线22b经由通孔而耦合到第一布线层10中的导线12d。因此，导线22将第二晶体管NMOS1的源极S和漏极D耦合在一起。导线22c经由通孔而耦合到第一布线层10中的导线15。因此，导线22将第一晶体管PMOS1和第二晶体管NMOS1的栅电极33耦合到第二晶体管NMOS1的源极S和漏极D。

第二布局92具有属于第二布线层20的导线23和24。具体地，导线23包括在X轴方向上延伸的两个导线23a和23b。导线23a经由通孔而耦合到第一布线层10中的导线13s。导线23b经由通孔而耦合到第一布线层10中的导线13d。

导线24包括在X轴方向上延伸的三个导线24a、24b和24c。导线24a经由通孔而耦合到第一布线层10中的导线14s。导线24b经由通孔而耦合到第一布线层10中的导线14d。导线24c经由通孔而耦合到第一布线层10中的导线16。

因此，基本单元1a具有属于第二布线层20、耦合到第六导线并且在X轴方向上延伸的导线，属于第二布线层20、耦合到第七导线并且在X轴方向上延伸的导线，属于第二布线层20、耦合到第八导线并且在X轴方向上延伸的导线，属于第二布线层20、耦合到第九导线并且在X轴方向上延伸的导线，以及属于第二布线层20、耦合到第十导线并且在X轴方向上延伸的导线。

在设计阶段，通过改变基本单元1a中的第二布线层20的图案，可以将基本单元1a修改为功能单元。例如，通过将属于第一布局91和第二布局92的相应的第二布线层20的导线耦合在一起，来形成功能单元。功能单元具有预定功能使得能够实现诸如反相器、缓冲器、NAND或NOR等逻辑。注意，预定功能不限于实现上述逻辑的那些功能。

(INVx1单元)

接下来，将描述INVx1(反相器x1)单元1b的配置。在半导体装置1的主表面31上，提供有多个单元，该多个单元包括属于第一布线层10的导线和属于第二布线层20的导线。多个单元还可以包括功能单元，例如INV单元1b。

图11是示出根据第一实施例的半导体装置中的INV单元1b的平面图。图11还示出了与INV单元1b相对应的等效电路。如图11所示，当从上方(在正Z轴方向上向下)观察INV单元1b时，INV单元1b也具有第一布局91和第二布局92，类似于基本单元1a。第一布局91和第二布局92在X轴方向上并置设置。INV单元1b被配置为具有包括半导体基底30和第一布线层10的基座部分(图8中的配置)、以及设置在基座部分上的第二布线层20。INV单元1b中的基座部分的配置与上述基本单元1a中的基座部分的配置相同，因此这里省略其描述。

将描述INV单元1b中的第二布线层20。如图11所示，INV单元1b具有属于第二布线层20的导线25、26和27。导线25经由导线11d和11s而将第一晶体管PMOS1的源极S和漏极D耦合在一起。导线25还经由导线13s而耦合到第三晶体管PMOS2的源极S。

导线26经由导线12d和12s而将第二晶体管NMOS1的源极S和漏极D耦合在一起。导线26还经由导线15而耦合到栅电极33。导线26还经由导线14s耦合到第四晶体管NMOS2的源极S。导线27将第三晶体管PMOS2的漏极D和第四晶体管NMOS2的漏极D耦合在一起。

因此，INV单元1b具有导线25、导线26和导线27；导线25属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层和另一扩散层以及第三晶体管PMOS2的另一扩散层耦合在一起；导线26属于第二布线层20，并且将第一晶体管NMOS1的一个扩散层和另一扩散层、第四晶体管NMOS2的另一扩散层、以及第一晶体管PMOS1和第二晶体管NMOS1的栅电极33耦合在一起；导线27属于第二布线层20，并且将第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起。INV单元1b具有反相器的功能。

具体地，导线25包括在X轴方向上延伸的两个导线25a和25b，以及在Y轴方向上延伸并且连接导线25a和25b的导线25c。导线25a经由通孔而耦合到第一布线层10中的导线11d和13s。导线25b经由通孔而耦合到第一布线层10中的导线11d。因此，导线25将第一晶体管PMOS1的源极S和漏极D以及第三晶体管PMOS2的源极S耦合在一起。

导线26包括在X轴方向上延伸的三个导线26a、26b和26c，在Y轴方向上延伸并且连接导线26a和26b的导线26d，以及在Y轴方向上延伸并且连接导线26b和26c的导线26e。导线26a经由通孔而耦合到第一布线层10中的导线12s和14s。导线26b经由导线而耦合到第一布线层10中的导线12d。导线26c经由通孔而耦合到第一布线层10中的导线15。因此，导线26将第二晶体管NMOS1的源极S和漏极D耦合在一起。导线26还将第一晶体管PMOS1和第二晶体管NMOS1的栅电极33耦合到第二晶体管NMOS1的源极S和漏极D。

导线27包括在X轴方向上延伸的三个导线27a、27b和27c，以及在Y轴方向上延伸并且连接导线27a和27b的导线27d。导线27a经由通孔而耦合到第一布线层10中的导线14d。导线27b经由通孔而耦合到第一布线层10中的导线13d。因此，导线27将第三晶体管PMOS2的漏极D和第四晶体管NMOS2的漏极D耦合在一起。导线27c经由通孔而耦合到导线16。

导线27c用作INV单元1b的输入端子A。导线27b用作INV单元1b的输出端子YB。

(INVx2单元)

接下来，将给出INVx2(反相器x2)单元1c的配置的描述。在半导体装置1的主表面31上，提供有多个单元。该多个单元还可以包括INVx2单元1c，其中x2表示具有双重驱动能力的反相器。

图12是示出根据第一实施例的半导体装置中的INVx2单元1c的平面图。图12还示出了与INVx2单元1c相对应的等效电路。如图12所示，当从上方(在正Z轴方向上向下)观察INVx2单元1c时，INVx2单元1b也具有第一布局91和第二布局92，类似于基本单元1a。INVx2单元1c被配置为具有设置在基座部分上的第二布线层20。INVx2单元1c中的基座部分的配置与上述基本单元1a中的基座部分的配置相同，因此这里省略其描述。

将描述INVx2单元1c中的第二布线层20。如图12所示，INVx2单元1c具有属于第二布线层20的导线28a、28b、28c和41。导线28a经由导线11s和13s而将第一晶体管PMOS1的源极S和第三晶体管PMOS2的源极S耦合在一起。导线28b经由导线12s和14s而将第二晶体管NMOS1的源极S和第四晶体管NMOS2的源极耦合在一起。导线28c经由导线15和16而将第一晶体管PMOS1和第二晶体管NMOS1的栅电极33以及第三晶体管PMOS2和第四晶体管NMOS2的栅电极33耦合在一起。

导线41包括在X轴方向上延伸的导线41a，在X轴方向上延伸的导线41b，以及在Y轴方向上延伸、并且将导线41a和41b耦合在一起的导线41c。导线41a经由导线12d和14d而将第二晶体管NMOS1的漏极D和第四晶体管NMOS2的漏极D耦合在一起。导线41b经由导线11d和13d而将第一晶体管PMOS1的漏极D和第三晶体管PMOS2的漏极D耦合在一起。因此，导线41将第一晶体管至第四晶体管的相应漏极D耦合在一起。导线28c用作INVx2单元1c的输入端子A。导线41b用作INVx2单元1c的输出端子YB。

因此，INVx2单元1c具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层、第二晶体管NMOS1的一个扩散层、第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起的导线41；属于第二布线层20，并且将第一晶体管PMOS1的另一扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线28a；属于第二布线层20，并且将第二晶体管NMOS1的另一扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线28b；以及属于第二布线层20，并且将第一晶体管PMOS1和第二晶体管NMOS1的栅电极33以及第三晶体管PMOS2和第四晶体管NMOS2的栅电极33耦合在一起的导线28c。INVx2单元1c具有包括双重驱动能力的反相器的功能。

(BUF单元)

接下来，将描述BUF(缓冲器)单元1d的配置。设置在半导体装置1的主表面31上的多个单元还可以包括缓冲器单元1d。

图13是示出根据第一实施例的半导体装置中的BUF单元1d的平面图。图13还示出了与BUF单元1d相对应的等效电路。如图13所示，当从上方(在正Z轴方向上向下)观察BUF单元1d时，BUF单元1d也具有第一布局91和第二布局92，类似于基本单元1a。BUF单元1d被配置为具有设置在基座部分上的第二布线层20。BUF单元1d中的基座部分的配置与上述基本单元1a中的基座部分的配置相同，因此省略其描述。

将描述BUF单元1d中的第二布线层20。如图13所示，BUF单元1d具有属于第二布线层20的导线29a、29b、29c、42和43。导线29a经由导线11s和13s而将第一晶体管PMOS1的源极S和第三晶体管PMOS2的源极S耦合在一起。导线29b经由导线12s和14s而将第二晶体管NMOS1的源极S和第四晶体管NMOS2的源极S耦合在一起。导线29c经由导线15而耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

导线42包括在X轴方向上延伸的导线42a，在X轴方向上延伸的导线42b，以及在Y轴方向上延伸、并且将导线42a和42b耦合在一起的导线42c。导线42a经由导线14d而耦合到第四晶体管NMOS2的漏极D。导线42b经由导线13d而耦合到第三晶体管PMOS2的漏极D。因此，导线42将第三晶体管PMOS2的漏极D和第四晶体管NMOS2的漏极D耦合在一起。

导线43包括在X轴方向上延伸的三个导线43a、43b和43c，在Y轴方向上延伸并且连接导线43a和43b的导线43d，以及在Y轴方向上延伸并且连接导线43b和43c的导线43e。导线43a经由导线11d而耦合到第一晶体管PMOS1的漏极D。导线43b经由导线16而耦合到第三晶体管PMOS2和第四晶体管NMOS2的栅电极33。导线43c经由导线12d而耦合到第二晶体管NMOS1的漏极D。因此，导线43将第一晶体管PMOS1的漏极D、第二晶体管NMOS1的漏极以及第三晶体管和第四晶体管的栅电极33耦合在一起。导线29c用作BUF单元1d的输入端子A。导线42b用作BUF单元1d的输出端子YB。

因此，BUF单元1d具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层、第二晶体管NMOS1的一个扩散层以及第三晶体管PMOS2和第四晶体管NMOS2的栅电极33耦合在一起的导线43；属于第二布线层20，并且将第一晶体管PMOS1的另一扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线29a；属于第二布线层20，并且将第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起的导线42；以及属于第二布线层20，并且将第二晶体管NMOS1的另一扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线29b。BUF单元1d具有缓冲器的功能。

(2NAND单元)

接下来，将描述2NAND单元1e的配置。设置在半导体装置1的主表面31上的多个单元还可以包括2NAND单元1e。

图14是示出根据第一实施例的半导体装置中的2NAND单元1e的平面图。图14还示出了与2NAND单元1e相对应的等效电路。如图14所示，当从上方(在正Z轴方向上向下)观察2NAND单元1e时，2NAND单元1e也具有第一布局91和第二布局92，类似于基本单元1a。2NAND单元1e被配置为具有设置在基座部分上的第二布线层20。2NAND单元1e中的基座部分的配置与上述基本单元1a中的基座部分的配置相同，因此这里省略其描述。

将描述2NAND单元1e中的第二布线层20。如图14所示，2NAND单元1e具有属于第二布线层20的导线44a、44b、44c、45和46。导线44a经由导线11s和13s而将第一晶体管PMOS1的源极S和第三晶体管PMOS2的源极S耦合在一起。导线44b经由导线12s而耦合到第二晶体管NMOS1的源极S。导线44c经由导线15而耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

导线45包括在X轴方向上延伸的导线45a、在X轴方向上延伸的导线45b、以及在Y轴方向上延伸并且将导线45a和45b耦合在一起的导线45c。导线45a经由导线12d而耦合到第二晶体管NMOS1的漏极D。导线45b经由导线14s而耦合到第四晶体管NMOS2的源极S。因此，导线45将第二晶体管NMOS1的漏极D和第四晶体管NMOS2的源极S耦合在一起。

导线46包括在X轴方向上延伸的三个导线46a、46b和46c，以及在Y轴方向上延伸并且连接导线46a和46b的导线46d。导线46b经由导线11d和13d而耦合到第一晶体管PMOS1的漏极D和第三晶体管PMOS2的漏极。导线46a经由导线14d而耦合到第四晶体管NMOS2的漏极D。导线46d经由导线16而耦合到第三晶体管和第四晶体管的栅电极33。导线46c和44c用作2NAND单元1e的输入端子A和输入端子B。导线46b用作2NAND单元1e的输出端子YB。

因此，2NAND单元1e具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层、第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起的导线；属于第二布线层，并且将第二晶体管NMOS1的一个扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线45；以及属于第二布线层，并且将第一晶体管PMOS1的另一扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线44a。2NAND单元1e具有NAND的功能。

(2NOR单元)

接下来，将描述2NOR单元1f的配置。设置在半导体装置1的主表面31上的多个单元还可以包括2NOR单元1f。

图15是示出根据第一实施例的半导体装置中的2NOR单元1f的平面图。图15还示出了与2NOR单元1f相对应的等效电路。如图15所示，当从上方(在正Z轴方向上向下)观察2NOR单元1f时，2NOR单元1f也具有第一布局91和第二布局92，类似于基本单元1a。2NOR单元1f被配置为具有设置在基座部分上的第二布线层20。2NOR单元1f中的基座部分的配置与上述基本单元1a中的基座部分的配置相同，因此这里省略其描述。

将描述2NOR单元1f中的第二布线层20。如图15所示，2NOR单元1f具有属于第二布线层20的导线47a、47b、47c、48和49。导线47a经由导线11s而耦合到第一晶体管PMOS1的源极S。导线47b经由导线12s和14s而耦合到第二晶体管NMOS1的源极S和第四晶体管NMOS2的源极S。导线47c经由导线15而耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

导线48包括在X轴方向上延伸的导线48a、在X轴方向上延伸的导线48b、以及在Y轴方向上延伸并且将导线48a和48b耦合在一起的导线48c。导线48a经由导线11d而耦合到第一晶体管PMOS1的漏极D。导线48b经由导线13s而耦合到第三晶体管PMOS2的源极S。因此，导线48将第一晶体管PMOS1的漏极D和第三晶体管PMOS2的源极S耦合在一起。

导线49包括在X轴方向上延伸的三个导线49a、49b和49c，以及在Y轴方向上延伸并且连接导线49a和49b的导线49d。导线49a经由导线12d和14d而耦合到第二晶体管NMOS1的漏极D和第四晶体管NMOS2的漏极D。导线49b经由导线13d而耦合到第三晶体管PMOS2的漏极D。导线49d经由导线16而耦合到第三晶体管和第四晶体管的栅电极33。导线49c和47c用作2NOR单元1f的输入端子A和B。导线49b用作2NOR单元1f的输出端子YB。

因此，2NOR单元1f具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线48；属于第二布线层20，并且将第三晶体管PMOS2的一个扩散层、第四晶体管NMOS2的一个扩散层和第二晶体管NMOS1的一个扩散层耦合在一起的导线；以及属于第二布线层20，并且将第二晶体管NMOS1的另一扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线47b。2NOR单元1f具有NOR的功能。

如上所述，半导体装置1具有多个单元，例如，基本单元1a、INV单元1b、INVx2单元1c、BUF单元1d、2NAND单元1e和2NOR单元1f中的任何单元。在一些情况下，半导体装置1在这些单元中具有至少两种类型。例如，半导体装置1在第二布线层20的图案中具有第一单元和与第一单元不同的第二单元。第一单元和第二单元都具有第一布局和第二布局以及具有相同配置的基座部分。

半导体装置1使用基本单元1a来设计。半导体装置1包括与基本单元1a相对应的功能单元，该基本单元1a通过在设计阶段改变第二布线层20的图案而被修改以具有预定功能。

接下来，将描述第一实施例的效果。

通过改变第二布线层20的导线图案，可以将基本单元1a修改为功能单元中的至少一个功能单元，该功能单元是反相器、缓冲器、NAND和NOR。因此，通过在设计过程中设置基本单元1a，可以实现反相器、缓冲器、NAND、NOR等的功能。

图16是示出根据第一实施例的半导体装置中的基本单元1a的修改的图。如图16所示，在比较示例中，预先产生诸如反相器、缓冲器、NAND和NOR等额外功能单元，以便将其修改为诸如反相器、缓冲器、NAND和NOR等功能单元。相反，在第一实施例中，通过仅设置基本单元1a，可以将基本单元1a修改为诸如反相器、缓冲器、NAND和NOR等功能单元。这可以节省诸如反相器、缓冲器、NAND和NOR等额外功能单元的初步生产，使得额外功能单元被修改为功能单元。因此，可以减少由额外单元在主表面31上占据的面积(参见图6)。

另外，即使在设计过程中需要改变基本单元1a的功能时，也可以仅通过改变第二布线层20的布线图案来成功地改变基本单元1a的功能。因此，仅改变包括且高于第二布线层20的布线层的掩模图案就足够了。可以避免改变相对昂贵的用于第一布线层10和通孔的掩模图案。因此，可以降低制造成本(参见图6)。

此外，耦合到第一电源VDD和第二电源VSS的第一导线和第三导线形成在第一布线层10中。这可以抑制将要耦合到第一电源VDD和第二电源VSS的导线形成在不低于第二布线层20水平的布线层中。这可以减少不低于第二布线层20的指定布线层中的拥塞。例如，在第二布线层20中，特别地形成有很多导线。结果，在形成有很多导线的这种布线层中，不必形成将要耦合到第一电源VDD和第二电源VSS的导线。这可以增加主表面31的未占用面积。

第二布局92未耦合到第一电源VDD和第二电源VSS。因此，第二布局92中的第一布线层10和第二布线层20是电浮置的。这可以抑制直通电流的生成并且抑制泄漏电流(参见图6)。

图17是示出输入到半导体装置的电压和流过其中的电流之间的关系的曲线图，其中横轴表示流动电流并且纵轴表示输入电压。如图17所示，当高电压与低电压之间的中间电压输入到CMOS装置时，生成直通电流。CMOS是PMOS和NMOS的组合。PMOS和NMOS中的每个在给定电压下没有完全截止，而是在中间电位处进入导通状态。因此，使得电流从电源流到地，从而导致短路状态。此时流动的电流称为直通电流。当输入信号上升或下降缓慢时，中间电位的输入时间很长。结果，可以生成直通电流以可能导致故障。

然而，在本第一实施例中，第二布局92未耦合到第一电源VDD和第二电源VSS。因此，可以抑制由直通电流引起的泄漏电流的生成。

图18是示出根据第一实施例的半导体装置1中的基本单元1a的第一布局91和第二布局92a中的相应阈值电压的图。如图18所示，基本单元1a的第一布局91中的第一晶体管PMOS1和第二晶体管NMOS1的相应阈值电压可以高于基本单元1a的第二布局92中的第三晶体管PMOS2和第四晶体管NMOS2的相应阈值电压。由于第一布局91中的第一晶体管PMOS1和第二晶体管NOMS1耦合到第一电源VDD和第二电源VSS，因此可以生成直通电流，并且由此第一晶体管PMOS1和第二晶体管NMOS1的相应阈值电压被设置为高。

另一方面，第二布局92中的第三晶体管PMOS2和第四晶体管NMOS2既不耦合到第一电源VDD也不耦合到第二电源VSS。这可以抑制直通电流的生成，并且因此降低第三晶体管PMOS2和第四晶体管NMOS2的相应阈值电压。结果，可以增加第三晶体管PMOS2和第四晶体管NMOS2的相应操作速度。

当通过控制晶体管的阈值电压来提供具有较高或较低阈值电压的单元时，例如，具有较高阈值电压的单元具有较低的操作速度和较小的泄漏电流量。另一方面，具有较低阈值电压的单元具有较高的操作速度和较大的泄漏电流量。因此，可以根据半导体装置1中操作速度较高和较低的相应区域，来设置具有较高和较低阈值电压的基本单元和功能单元。另外，具有较高和较低阈值电压的基本单元和功能单元可以在每个布局的基础上适当地设置在第一布局91和第二布局92中。这可以抑制整个半导体装置1中的泄漏电流，并且提高其操作速度。

(第二实施例)

接下来，将描述第二实施例。图19是示出根据第二实施例的半导体装置中的基本单元2a的平面图。图20是示出根据第二实施例的半导体装置中的基本单元2a中的基座部分的平面图，其中第二布线层20从基本单元2a中被去除。

如图19和图20所示，半导体装置2包括具有主表面31的半导体基底30，堆叠在半导体基底30的主表面31上、并且被图案化以便包括多个导线的第一布线层10，以及经由第一布线层10而堆叠在主表面31上以便包括多个导线的第二布线层20。在半导体基底30的主表面31上，设置有多个单元，该多个单元包括属于第一布线层10的导线和属于第二布线层20的导线。

首先，将描述第二实施例中的基本单元2a的配置。与第一实施例中的基本单元1a类似，基本单元2a也包括设置在半导体基底30的主表面31上并且具有预定图案的第一布线层10，以及设置在第一布线层上并且具有预定图案的第二布线层20。第二实施例中的基本单元2a是具有八个晶体管的单元，并且通过改变第二布线层20的布线图案，基本单元2a可以被修改为功能单元，该功能单元是INVx2单元、INVx4单元、BUFx2单元、2NANDx2单元、2NORx2单元等中的任何单元。

(基本单元中的基座部分)

如图19和图20所示，当从上方(在正Z轴方向上向下)观察基本单元2a时，基本单元2a具有第一布局91和第二布局92。第一布局91和第二布局92在X轴方向上并置设置。第二布局92在正X轴方向上设置在第一布局91的正侧上。基本单元2a被配置为具有包括半导体基底30和第一布线层10的基座部分(图20中的配置)、以及设置在基座部分上的第二布线层20。

第一布局91包括具有一个共用扩散层的两个第一导电类型的第一晶体管PMOS1，以及具有一个共用扩散层的两个第二导电类型的第二晶体管NMOS1。例如，第一晶体管PMOS1是P型MOS晶体管。第一晶体管PMOS1具有共用漏极D。例如，第二晶体管NMOS1是N型MOS晶体管。第二晶体管NMOS1具有共用漏极D。注意，在图19和图20中，为了避免复杂的说明，仅一些组件由附图标记表示。

在第一布局91中，具有共用漏极的两个第一晶体管PMOS1和具有共用漏极的两个第二晶体管NMOS2在Y轴方向上并置设置。两个第一晶体管PMOS1在正Y轴方向上设置在两个第二晶体管NMOS1的正侧上。

具体地，第一布局91横跨Y轴方向被划分为沿着正Y轴方向延伸的部分和沿着负Y轴方向延伸的部分。在P型半导体基底30沿着正Y轴方向延伸的部分中，形成有N型阱32。

两个栅电极33设置在N型阱32和P型半导体基底30上，以在Y轴方向上延伸并且在X轴方向上以间隔开的关系布置。另一方面，多个伪电极34形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。栅电极33和伪电极34被形成为在X轴方向上以间隔开的关系布置。在栅电极33与伪电极34之间以及在N型阱32与P型半导体基底30之间，形成有绝缘膜35(参见图10)。

P型扩散层36p形成在位于栅电极33两侧上的N型阱32中。覆盖有栅电极33的N型阱32插入在P型扩散层36p之间。覆盖有栅电极33的N型阱32用作P型沟道层。因此，在第一布局91的在正Y轴方向上的正部分上，形成有两个第一晶体管PMOS1。插入在两个栅电极33之间的P型扩散层36p是两个第一晶体管PMOS1的共用漏极D，而在漏极D的相对于插入其间的栅电极33的对面的P型扩散层36p是第一晶体管PMOS1的源极S。

N型扩散层36n形成在位于栅电极33两侧上的P型半导体基底30中。覆盖有栅电极33的P型半导体基底30插入在N型扩散层36n之间。覆盖有栅电极33的P型半导体基底30用作N型沟道层。因此，在第一布局91的在负Y轴方向上的负部分上，形成有两个第二晶体管NMOS1。插入在两个栅电极33之间的N型扩散层36n是两个第二晶体管NMOS1的共用漏极D，而在漏极D的相对于插入其间的栅电极33的对面的N型扩散层36n是第二晶体管NMOS1的源极S。

导线11s经由触点而耦合到第一晶体管PMOS1的相应源极S。导线11s(第一导线)将第一晶体管PMOS1的相应的另一扩散层(例如，源极S)耦合到第一电源VDD。导线11d(第二导线)经由触点而耦合到第一晶体管PMOS1的漏极D。注意，导线11d也可以作为第一导线耦合到第一电源VDD。例如，导线11s和导线11d在Y轴方向上延伸。

导线12s经由触点而耦合到第二晶体管NMOS1的相应源极S。导线12s(第三导线)将第二晶体管NMOS1的相应的另一扩散层(例如，源极S)耦合到第二电源VSS。导线12d(第四导线)经由触点而耦合到第二晶体管NMOS1的漏极D。注意，导线12d也可以作为第三导线耦合到第二电源VSS。例如，导线12s和导线12d在Y轴方向上延伸。

在N型阱32的在负Y轴方向上更靠近该N型阱32的负侧或负边缘的部分中，导线15(第五导线)经由触点而耦合到两个第一晶体管PMOS1和两个第二晶体管晶体管NMOS1的栅电极33。因此，导线15在Y轴方向上设置在第一晶体管PMOS1与第二晶体管NMOS1之间。例如，导线15在X轴方向上延伸。

因此，第一布局91包括导线11d、两个导线11s、导线12d、两个导线12s和导线15。导线11d、两个导线11s、导线12d、两个导线12s和导线15属于第一布线层10，并且通过图案化第一布线层10而形成。

第二布局92包括具有一个共用扩散层的两个第一导电类型的第三晶体管PMOS2，以及具有一个共用扩散层的两个第二导电类型的第四晶体管NMOS2。例如，第三晶体管PMOS2是P型MOS晶体管。第三晶体管PMOS2具有共用漏极D。例如，第四晶体管NMOS2是N型MOS晶体管。第四晶体管NMOS2具有共用漏极D。

在第二布局92中，具有共用漏极的两个第三晶体管PMOS2和具有共用漏极的两个第四晶体管NMOS2在Y轴方向上并置设置。两个第三晶体管PMOS2在正Y轴方向上设置在两个第四晶体管NMOS2的正侧上。

具体地，第二布局92横跨Y轴方向被划分为沿着正Y轴方向延伸的部分和沿着负Y轴方向延伸的部分。在P型半导体基底30沿着正Y轴方向延伸的部分中，形成有N型阱32。

两个栅电极33设置在N型阱32和P型半导体基底30上，以在Y轴方向上延伸并且在X轴方向上以间隔开的关系布置。另一方面，多个伪电极34形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。栅电极33和伪电极34被形成为在X轴方向上以间隔开的关系布置。在栅电极33与伪电极34之间以及在N型阱32与P型半导体基底30之间，形成有绝缘膜35(参见图10)。

P型扩散层36p形成在位于栅电极33两侧上的N型阱32中。覆盖有栅电极33的N型阱32插入在P型扩散层36p之间。覆盖有栅电极33的N型阱32用作P型沟道层。因此，在第二布局92的在正Y轴方向上的正部分上，形成有两个第三晶体管PMOS2。插入在两个栅电极33之间的P型扩散层36p是两个第三晶体管PMOS2的共用漏极D，而在漏极D的相对于插入其间的栅电极33的对面的P型扩散层36p是第三晶体管PMOS2的源极S。

N型扩散层36n形成在位于栅电极33两侧上的P型半导体基底30中。因此，覆盖有栅电极33的P型半导体基底30插入在N型扩散层36n之间。覆盖有栅电极33的P型半导体基底30用作N型沟道层。因此，在第二布局92的在负Y轴方向上的负部分上，形成有两个第四晶体管NMOS2。插入在两个栅电极33之间的N型扩散层36n是两个第四晶体管NMOS2的共用漏极D，而在漏极D的相对于插入其间的栅电极33的对面的N型扩散层36n是第四晶体管NMOS2的源极S。

导线13s(第六导线)经由触点而耦合到第三晶体管PMOS2的相应源极S。因此，导线13s将第三晶体管PMOS2的相应的另一扩散层(例如，源极S)耦合在一起。导线13d(第七导线)经由触点而耦合到第三晶体管PMOS2的漏极D。例如，导线13d和导线13s在X轴方向上延伸。

导线14s(第八导线)经由触点而耦合到第四晶体管NMOS2的相应源极S。因此，导线14s将第四晶体管NMOS2的相应的另一扩散层(例如，源极S)耦合在一起。导线14d(第九导线)经由触点而耦合到第四晶体管NMOS2的漏极D。例如，导线14d和导线14s在X轴方向上延伸。

在N型阱32的在负Y轴方向上更靠近该N型阱32的负侧或负边缘的部分中，导线16(第十导线)经由触点而耦合到两个第三晶体管PMOS2和两个第四晶体管NMOS2的共用栅电极33。例如，导线16在X轴方向上延伸。

因此，第二布局92包括导线13d、导线13s、导线14d、导线14s和导线16。导线13d、导线13s、导线14d、导线14s和导线16属于第一布线层10，并且通过图案化第一布线层10而形成。导线13s(第六导线)、导线13d(第七导线)、导线14s(第八导线)和导线14d(第九导线)是电浮置的。换言之，导线13s(第六导线)、导线13d(第七导线)、导线14s(第八导线)和导线14d(第九导线)既不耦合到第一电源VDD也不耦合到第二电源VSS。

(基本单元中的第二布线层)

接下来，将描述基本单元2a中的第二布线层20。如图19所示，基本单元2a的第一布局91具有属于第二布线层20的导线21和22。导线21经由导线11d和11s而将第一晶体管PMOS1的源极S和漏极D耦合在一起。导线22经由导线12d和12s而将第二晶体管NMOS1的源极S和漏极D耦合在一起。因此，第一布局91具有将第一晶体管PMOS1的一个扩散层和另一扩散层耦合在一起的导线21，以及将第一晶体管NMOS1的一个扩散层和另一扩散层耦合在一起的导线22。

导线22还经由导线15而耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

具体地，导线21包括在X轴方向上延伸的两个导线21a和21b，以及在Y轴方向上延伸并且连接导线21a和21b的导线21c。导线21a经由通孔而耦合到第一布线层10中的导线11s。导线21b经由通孔而耦合到第一布线层10中的导线11d。因此，导线21将第一晶体管PMOS1的源极S和漏极D耦合在一起。

导线22包括在X轴方向上延伸的三个导线22a、22b和22c，在Y轴方向上延伸并且连接导线22a和22b的导线22d，以及在Y轴方向上延伸并且连接导线22b和22c的导线22e。导线22a经由通孔而耦合到第一布线层10中的导线12s。导线22b经由通孔而耦合到第一布线层10中的导线12d。因此，导线22将第二晶体管NMOS1的源极S和漏极D耦合在一起。导线22c经由通孔而耦合到第一布线层10中的导线15。因此，导线22将第一晶体管PMOS1和第二晶体管NMOS1的栅电极33耦合到第二晶体管NMOS1的源极S和漏极D。

第二布局92具有属于第二布线层20的导线23和24。具体地，导线23包括在X轴方向上延伸的两个导线23a和23b。导线23a经由通孔而耦合到第一布线层10中的导线13s。导线23b经由通孔而耦合到第一布线层10中的导线13d。

导线24包括在X轴方向上延伸的三个导线24a、24b和24c。导线24a经由通孔而耦合到第一布线层10中的导线14s。导线24b经由通孔而耦合到第一布线层10中的导线14d。导线24c经由通孔而耦合到第一布线层10中的导线16。

因此，基本单元2a具有：属于第二布线层20、耦合到第六导线并且在X轴方向上延伸的导线。属于第二布线层20、耦合到第七导线并且在X轴方向上延伸的导线，属于第二布线层20、耦合到第八导线并且在X轴方向上延伸的导线，属于第二布线层20、耦合到第九导线并且在X轴方向上延伸的导线，以及属于第二布线层20、耦合到第十导线并且在X轴方向上延伸的导线。在设计阶段，通过改变基本单元2a中的第二布线层20的图案，可以将基本单元2a修改为功能单元。

(INVx2单元)

接下来，将描述INVx2(反相器x2)单元2b的配置。在半导体装置2的主表面31上，提供有多个单元，该多个单元包括属于第一布线层10的导线和属于第二布线层20的导线。多个单元还可以包括功能单元，例如INVx2单元2b。

图21是示出根据第二实施例的半导体装置中的INVx2单元2b的平面图。图21还示出了与INVx2单元2b相对应的等效电路。如图21所示，当从上方(在正Z轴方向上向下)观察INVx2单元2b时，INVx2单元2b也具有第一布局91和第二布局92，类似于基本单元2a。第一布局91和第二布局92在X轴方向上并置设置。INVx2单元2b被配置为具有包括半导体基底30和第一布线层10的基座部分(图20中的配置)、以及设置在基座部分上的第二布线层20。INVx2单元2b中的基座部分的配置与上述基本单元2a中的基座部分的配置相同，因此这里省略其描述。

将描述INVx2单元2b中的第二布线层20。如图21所示，INVx2单元2b具有属于第二布线层20的导线25、26和27。导线25经由导线11d和11s而将第一晶体管PMOS1的源极S和漏极D耦合在一起。导线25还经由导线13s而耦合到第三晶体管PMOS2的源极S。

导线26经由导线12d和12s而将第二晶体管NMOS1的源极S和漏极D耦合在一起。导线26还经由导线15而耦合到栅电极33。导线26还经由导线14s而耦合到第四晶体管NMOS2的源极S。导线27经由导线13d和14d而将第三晶体管PMOS2的漏极D和第四晶体管NMOS2的漏极D耦合在一起。

因此，INVx2单元2b具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层和另一扩散层以及第三晶体管PMOS2的另一扩散层耦合在一起的导线25；属于第二布线层20，并且将第二晶体管NMOS1的一个扩散层和另一扩散层、第四晶体管NMOS2的另一扩散层、以及第一晶体管PMOS1和第二晶体管NMOS1的栅电极33耦合在一起的导线26；以及属于第二布线层20，并且将第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起的导线。INVx2单元2b具有包括双重驱动能力的反相器的功能。

具体地，导线25包括在X轴方向上延伸的两个导线25a和25b，以及连接导线25a和25b并且在Y轴方向上延伸的导线25c。导线25a经由通孔而耦合到第一布线层10中的导线11s和13s。导线25b经由通孔而耦合到第一布线层10中的导线11d。因此，导线25将第一晶体管PMOS1的源极S和漏极D以及第三晶体管PMOS2的源极S耦合在一起。

导线26包括在X轴方向上延伸的三个导线26a、26b和26c，在Y轴方向上延伸并且连接导线26a和26b的导线26d，以及在Y轴方向上延伸并且连接导线26b和26c的导线26e。导线26a经由通孔而耦合到第一布线层10中的导线12s和14s。导线26b经由导线而耦合到第一布线层10中的导线12d。导线26c经由通孔而耦合到第一布线层10中的导线15。因此，导线26将第二晶体管NMOS1的源极S和漏极D耦合在一起。导线26还将第四晶体管NMOS2的源极S以及第一晶体管PMOS1和第二晶体管NMOS1的栅电极33耦合到第二晶体管NMOS1的源极S和漏极D。

导线27包括在X轴方向上延伸的三个导线27a、27b和27c，以及在Y轴方向上延伸的导线27d。导线27a经由通孔而耦合到第一布线层10中的导线14d。导线27b经由通孔耦合到第一布线层10中的导线13d。因此，导线27将第三晶体管PMOS2的漏极D和第四晶体管NMOS2的漏极D耦合在一起。导线27c经由通孔而耦合到导线16。

导线27c用作INVx2单元2b的输入端子A。导线27b用作INVx2单元2b的输出端子YB。

(INVx4单元)

接下来，将描述INVx4(反相器x4)单元2c的配置。在半导体装置2的主表面31上，提供有多个单元。多个单元还可以包括INVx4单元2c，其中x4表示具有四重驱动能力的反相器。

图22是示出根据第二实施例的半导体装置中的INVx4单元2c的平面图。图22还示出了与INVx4单元2c相对应的等效电路。如图22所示，当从上方(在正Z轴方向上向下)观察INVx4单元2c时，INVx4单元2c也具有第一布局91和第二布局92，类似于基本单元2a。INVx4单元2c被配置为具有设置在基座部分上的第二布线层20。INVx4单元2c中的基座部分的配置与上述基本单元2a中的基座部分的配置相同，因此这里省略其描述。

将描述INVx4单元2c中的第二布线层20。如图22所示，INVx4单元2c具有属于第二布线层20的导线28a、28b、28c和41。导线28a经由导线11s和13s而将第一晶体管PMOS1的源极S和第三晶体管PMOS2的源极S耦合在一起。导线28b经由导线12s和14s而将第二晶体管NMOS1的源极S和第四晶体管NMOS2的源极耦合在一起。导线28c经由导线15和16而将第一晶体管PMOS1和第二晶体管NMOS1的栅电极33耦合在一起。

导线41包括在X轴方向上延伸的导线41a、在X轴方向上延伸的导线41b、以及在Y轴方向上延伸并且将导线41a和41b耦合在一起的导线41c。导线41a经由导线12d和14d而将第二晶体管NMOS1的漏极D和第四晶体管NMOS2的漏极D耦合在一起。导线41b经由导线11d和13d而将第一晶体管PMOS1的漏极D和第三晶体管PMOS2的漏极D耦合在一起。因此，导线41将第一晶体管至第四晶体管的相应漏极D耦合在一起。导线28c用作INVx4单元2c的输入端子A。导线41b用作INVx4单元2c的输出端子YB。

因此，INVx4单元2c具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层、第二晶体管NMOS1的一个扩散层、第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起的导线41；属于第二布线层20，并且将第一晶体管PMOS1的另一扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线28a；属于第二布线层20，并且将第二晶体管NMOS1的另一扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线28b；以及属于第二布线层20，并且将第一晶体管PMOS1和第二晶体管NMOS1的栅电极33以及第三晶体管PMOS2和第四晶体管NMOS2的栅电极33耦合在一起的导线28c。INVx4单元2c具有包括四重驱动能力的反相器的功能。

(BUFx2单元)

接下来，将描述BUFx2(缓冲器x2)单元2d的配置。设置在半导体装置2的主表面31上的多个单元还可以包括缓冲器x2单元2d。

图23是示出根据第二实施例的半导体装置中的BUFx2单元2d的平面图。图23还示出了与BUFx2单元2d相对应的等效电路。如图23所示，当从上方(在正Z轴方向上向下)观察BUFx2单元2d时，BUFx2单元2d也具有第一布局91和第二布局92，类似于基本单元2a。BUFx2单元2d被配置为具有设置在基座部分上的第二布线层20。BUFx2单元2d中的基座部分的配置与上述基本单元2a中的基座部分的配置相同，因此省略其描述。

将描述BUFx2单元2d中的第二布线层20。如图23所示，BUFx2单元2d具有属于第二布线层20的导线29a、29b、29c、42和43。导线29a经由导线11s和13s而将第一晶体管PMOS1的源极S和第三晶体管PMOS2的源极S耦合在一起。导线29b经由导线12s和14s而将第二晶体管NMOS1的源极S和第四晶体管NMOS2的源极S耦合在一起。导线29c经由导线15而耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

导线42包括在X轴方向上延伸的导线42a、在X轴方向上延伸的导线42b、以及在Y轴方向上延伸并且将导线42a和42b耦合在一起的导线42c。导线42a经由导线14d而耦合到第四晶体管NMOS2的漏极D。导线42b经由导线13d而耦合到第三晶体管PMOS2的漏极D。因此，导线42将第三晶体管PMOS2的漏极D和第四晶体管NMOS2的漏极D耦合在一起。

导线43包括在X轴方向上延伸的三个导线43a、43b和43c，在Y轴方向上延伸并且连接导线43a和43b的导线43d、以及在Y轴方向上延伸并且连接导线43b和43c的导线43e。导线43a经由导线11d而耦合到第一晶体管PMOS1的漏极D。导线43b经由导线16而耦合到第三晶体管PMOS2和第四晶体管NMOS2的栅电极33。导线43c经由导线12d而耦合到第二晶体管NMOS1的漏极D。因此，导线43将第一晶体管PMOS1的漏极D、第二晶体管NMOS1的漏极以及第三晶体管和第四晶体管的栅电极33耦合在一起。导线29c用作BUFx2单元2d的输入端子A。导线42b用作BUFx2单元2d的输出端子YB。

因此，BUFx2单元2d具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层、第二晶体管NMOS1的一个扩散层以及第三晶体管PMOS2和第四晶体管NMOS2的栅电极33耦合在一起的导线43；属于第二布线层20，并且将第一晶体管PMOS1的另一扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线29a；属于第二布线层20，并且将第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起的导线42；以及属于第二布线层20，并且将第二晶体管NMOS1的另一扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线29b。BUFx2单元2d具有包括双重驱动能力的缓冲器的功能。

(2NANDx2单元)

接下来，将描述2NANDx2单元2e的配置。设置在半导体装置2的主表面31上的多个单元还可以包括2NANDx2单元2e。

图24是示出根据第二实施例的半导体装置中的2NANDx2单元2e的平面图。图24还示出了与2NANDx2单元2e相对应的等效电路。如图24所示，当从上方(在正Z轴方向上向下)观察2NANDx2单元2e时，2NANDx2单元2e也具有第一布局91和第二布局92，类似于基本单元2a。2NANDx2单元2e被配置为具有设置在基座部分上的第二布线层20。2NANDx2单元2e中的基座部分的配置与上述基本单元2a中的基座部分的配置相同，因此省略其描述。

将描述2NANDx2单元2e中的第二布线层20。如图24所示，2NANDx2单元2e具有属于第二布线层20的导线44a、44b、44c、45和46。导线44a经由导线11s和13s而将第一晶体管PMOS1的源极S和第三晶体管PMOS2的源极S耦合在一起。导线44b经由导线12s而耦合到第二晶体管NMOS1的源极S。导线44c经由导线15而耦合到第一晶体管PMOS1的栅电极33。

导线45包括在X轴方向上延伸的导线45a、在X轴方向上延伸的导线45b、以及在Y轴方向上延伸并且将导线45a和45b耦合在一起的导线45c。导线45a经由导线12d而耦合到第二晶体管NMOS1的漏极D。导线45b经由导线14s而耦合到第四晶体管NMOS2的源极S。因此，导线45将第二晶体管NMOS1的漏极D和第四晶体管NMOS2的源极S耦合在一起。

导线46包括在X轴方向上延伸的三个导线46a、46b和46c，以及在Y轴方向上延伸并且连接导线46a和46b的导线46d。导线46b经由导线11d和13d而耦合到第一晶体管PMOS1的漏极D和第三晶体管PMOS2的漏极D。导线46a经由导线14d而耦合到第四晶体管NMOS2的漏极D。导线46c经由导线16而耦合到第三晶体管和第四晶体管的栅电极33。导线46c和44c用作2NANDx2单元2e的输入端子A和B。导线46b用作2NANDx2单元2e的输出端子YB。

因此，2NANDx2单元2e具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层、第三晶体管PMOS2的一个扩散层和第四晶体管NMOS2的一个扩散层耦合在一起的导线；属于第二布线层20，并且将第二晶体管NMOS1的一个扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线45；以及属于第二布线层20，并且将第一晶体管PMOS1的另一扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线44a。2NANDx2单元2e具有包括双重驱动能力的NAND的功能。

(2NORx2单元)

接下来，将描述2NORx2单元2f的配置。设置在半导体装置2的主表面31上的多个单元还可以包括2NORx2单元2f。

图25是示出根据第二实施例的半导体装置中的2NORx2单元2f的平面图。图25还示出了与2NORx2单元2f相对应的等效电路。如图25所示，当从上方(在正Z轴方向上向下)观察2NORx2单元2f时，2NORx2单元2f也具有第一布局91和第二布局92，类似于基本单元2a。2NORx2单元2f被配置为具有设置在基座部分上的第二布线层20。2NORx2单元2f中的基座部分的配置与上述基本单元2a中的基座部分的配置相同，因此省略其描述。

将描述2NORx2单元2f中的第二布线层20。如图25所示，2NORx2单元2f具有属于第二布线层20的导线47a、47b、47c、48和49。导线47a经由导线11s而耦合到第一晶体管PMOS1的源极S。导线47b经由导线12s和14s而耦合到第二晶体管NMOS1的源极S和第四晶体管NMOS2的源极S。导线47c经由导线15而耦合到第一晶体管PMOS1的栅电极33。

导线48包括在X轴方向上延伸的导线48a、在X轴方向上延伸的导线48b、以及在Y轴方向上延伸并且将导线48a和48b耦合在一起的导线48c。导线48a经由导线11d而耦合到第一晶体管PMOS1的漏极D。导线48b经由导线13s而耦合到第三晶体管PMOS2的源极S。因此，导线48将第一晶体管PMOS1的漏极D和第三晶体管PMOS2的源极S耦合在一起。

导线49包括在X轴方向上延伸的三个导线49a、49b和49c，以及在Y轴方向上延伸并且连接导线49a和49b的导线49d。导线49a经由导线12d和14d而耦合到第二晶体管NMOS1的漏极D和第四晶体管NMOS2的漏极D。导线49b经由导线13d而耦合到第三晶体管PMOS2的漏极D。导线49d经由导线16而耦合到第三晶体管和第四晶体管的栅电极33。导线49c和47c用作2NORx2单元2f的输入端子A和B。导线49b用作2NORx2单元2f的输出端子YB。

因此，2NORx2单元2f具有：属于第二布线层20，并且将第一晶体管PMOS1的一个扩散层和第三晶体管PMOS2的另一扩散层耦合在一起的导线48；属于第二布线层20，并且将第三晶体管PMOS2的一个扩散层、第四晶体管NMOS2的一个扩散层和第二晶体管NMOS1的一个扩散层耦合在一起的导线；以及属于第二布线层20，并且将第二晶体管NMOS1的另一扩散层和第四晶体管NMOS2的另一扩散层耦合在一起的导线47b。2NORx2单元2f具有包括双重驱动能力的NOR的功能。

如上所述，半导体装置2具有多个单元，例如，基本单元2a、INVx2单元2b、INVx4单元2c、BUFx2单元2d、2NANDx2单元2e和2NORx2单元2f中的任何单元。在一些情况下，半导体装置2在这些单元中具有至少两种类型。例如，半导体装置2在第二布线层20的图案中具有第一单元和与第一单元不同的第二单元。第一单元和第二单元都具有第一布局91和第二布局92，并且具有包括相同配置的基座部分。

接下来，将描述第二实施例的效果。

通过改变第二布线层20的导线图案，可以将基本单元2a修改为诸如INVx2单元2b、INVx4单元2c、BUFx2单元2d、2NANDx2单元2e或2NORx2单元2f等功能单元。因此，通过在设计过程中设置基本单元2a，可以实现反相器、缓冲器、NAND、NOR等的功能。其他组件和效果被包括在第一实施例的陈述中。

(第三实施例)

接下来，将描述第三实施例。图26是示出根据第三实施例的半导体装置中的基本单元3a的平面图。图27是示出根据第三实施例的半导体装置中的基本单元3a中的基座部分的平面图，其中第二布线层从基本单元3a中被去除。

如图26和图27所示，半导体装置3包括具有主表面31的半导体基底30，堆叠在半导体基底30的主表面31上、并且被图案化以便包括多个导线的第一布线层10，以及经由第一布线层10而堆叠在主表面31上、以便包括多个导线的第二布线层20。在半导体基底30的主表面31上，设置有多个单元，该多个单元包括属于第一布线层10的导线和属于第二布线层20的导线。

类似于第一实施例中的基本单元1a，基本单元3a也包括设置在半导体基底30的主表面31上、并且具有预定图案的第一布线层10，以及设置在第一布线层上、并且具有预定图案的第二布线层20。第三实施例中的基本单元3a是具有十二个晶体管的单元，并且通过改变第二布线层20的导线图案，基本单元3a可以被修改为具有反相器、缓冲器、NAND、NOR等中的任一个的功能的功能单元。

(基本单元中的基座部分)

如图26和图27所示，当从上方(在正Z轴方向上向下)观察基本单元3a时，基本单元3a具有第一布局91和第二布局92。第一布局91和第二布局92在X轴方向上并置设置。第二布局92在正X轴方向上设置在第一布局91的正侧上。基本单元3a被配置为具有包括半导体基底30和第一布线层10的基座部分(图17中的配置)、以及设置在基座部分上的第二布线层20。

第一布局91包括三个第一晶体管PMOS1和三个第二晶体管NMOS1。第一布局91包括具有在同一方向上延伸的相应栅电极33的第一第一导电类型晶体管PMOS1，以及具有在同一方向上延伸的相应栅电极33的第二第二导电类型晶体管NMOS1。两个相邻的第一晶体管PMOS1具有一个共用扩散层或另一共用扩散层，而两个相邻的第二晶体管NMOS1具有一个共用扩散层或另一共用扩散层。

例如，第一晶体管PMOS1是P型MOS晶体管。第一晶体管PMOS1中的每个第一晶体管具有在Y轴方向上延伸的栅电极33。单个第一晶体管PMOS1在X轴方向上并置设置。第一晶体管PMOS1和与其相邻的第一晶体管PMOS1中的每个第一晶体管具有共用源极S或漏极D。

例如，第二晶体管NMOS1是N型MOS晶体管。第二晶体管NMOS1中的每个第二晶体管具有在Y轴方向上延伸的栅电极33。单个第二晶体管NMOS1在X轴方向上并置设置。第二晶体管NMOS1和与其相邻的第二晶体管NMOS1中的每个第二晶体管具有共用源极S或漏极D。注意，在图26和图27中，为了避免复杂的说明，仅一些组件由附图标记表示。

在第一布局91中，具有共用源极S或漏极D的三个第一晶体管PMOS1以及具有共用源极或漏极D的三个第二晶体管NMOS2在Y轴方向上并置设置。三个第一晶体管PMOS1在正Y轴方向上设置在三个第二晶体管NMOS1的正侧上。

第一布局91横跨Y轴方向被划分为沿着正Y轴方向延伸的部分和沿着负Y轴方向延伸的部分。在P型半导体基底30沿着正Y轴方向延伸的部分中，形成有N型阱32。

三个栅电极33设置在N型阱32和P型半导体基底30上，以在Y轴方向上延伸并且在X轴方向上以间隔开的关系布置。另一方面，多个伪电极34形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。栅电极33和伪电极34被形成为在X轴方向上以间隔开的关系布置。在栅电极33与伪电极34之间以及在N型阱32与P型半导体基底30之间，形成有绝缘膜35。

P型扩散层36p形成在位于栅电极33两侧上的N型阱32中。覆盖有栅电极33的N型阱32插入在P型扩散层36p之间。覆盖有栅电极33的N型阱32用作P型沟道层。因此，在第一布局91的在正Y轴方向上的正部分上，形成有三个第一晶体管PMOS1。插入在相邻的两个栅电极33之间的P型扩散层36p是相邻的第一晶体管PMOS1的共用源极S或漏极D。

N型扩散层36n形成在位于栅电极33两侧上的P型半导体基底30中。覆盖有栅电极33的P型半导体基底30插入在N型扩散层36n之间。覆盖有栅电极33的P型半导体基底30用作N型沟道层。因此，在第一布局91的在负Y轴方向上的负部分上，形成有三个第二晶体管NMOS1。插入在相邻的两个栅电极33之间的N型扩散层36n是相邻的第二晶体管NMOS1的共用源极S或漏极D。

导线11s经由触点而耦合到第一晶体管PMOS1的相应源极S。因此，导线11s(第一导线)将第一晶体管PMOS1的相应的另一扩散层(例如，源极S)耦合到第一电源VDD。导线11d(第二导线)经由触点而耦合到第一晶体管PMOS1的相应漏极D。注意，导线11d也可以作为第一导线耦合到第一电源VDD。例如，导线11s和导线11d在Y轴方向上延伸。

导线12s经由触点而耦合到第二晶体管NMOS1的相应源极S。因此，导线12s(第三导线)将第二晶体管NMOS1的相应的另一扩散层(例如，源极S)耦合到第二电源VSS。导线12d(第四导线)经由触点而耦合到第二晶体管NMOS1的相应漏极D。注意，导线12d也可以作为第四导线耦合到第二电源VSS。例如，导线12s和导线12d在Y轴方向上延伸。

在N型阱32的在负Y轴方向上更靠近该N型阱32的负侧或负边缘的部分中，导线15(第五导线)经由触点而耦合到三个第一晶体管PMOS1和三个第二晶体管晶体管NMOS1的栅电极33。因此，导线15在Y轴方向上设置在第一晶体管PMOS1与第二晶体管NMOS1之间。例如，导线15在X轴方向上延伸。

因此，第一布局91包括两个导线11d、两个导线11s、两个导线12d、两个导线12s和导线15。两个导线11d、两个导线11s、两个导线12d、两个导线12s和导线15属于第一布线层10，并且通过图案化第一布线层10而形成。

第二布局92包括三个第三晶体管PMOS2和三个第四晶体管NMOS2。第二布局92包括具有在同一方向上延伸的相应栅电极33的第一导电类型的第三晶体管PMOS2，以及具有在同一方向上延伸的相应栅电极33的第二导电类型的第四晶体管NMOS2。两个相邻的第三晶体管PMOS2具有一个共用扩散层或另一共用扩散层，而两个相邻的第四晶体管NMOS2具有一个共用扩散层或另一共用扩散层。

例如，第三晶体管PMOS2是P型MOS晶体管。第三晶体管PMOS2中的每个第三晶体管具有在Y轴方向上延伸的栅电极33。单个第三晶体管PMOS2在X轴方向上并置设置。第三晶体管PMOS2和与其相邻的第三晶体管PMOS2中的每个第三晶体管具有共用源极S或漏极D。

例如，第四晶体管NMOS2是N型MOS晶体管。每个第四晶体管NMOS2具有在Y轴方向上延伸的栅电极33。各个第四晶体管NMOS2在X轴方向上并置设置。第四晶体管NMOS2和与其相邻的第四晶体管NMOS2中的每个第四晶体管具有共用源极S或漏极D。

在第二布局92中，具有共用源极S或漏极D的三个第三晶体管PMOS2以及具有共用源极或漏极D的三个第四晶体管NMOS2在Y轴方向上并置设置。三个第三晶体管PMOS2在正Y轴方向上设置在三个第四晶体管NMOS2的正侧上。

具体地，第二布局92横跨Y轴方向被划分为沿着正Y轴方向延伸的部分和沿着负Y轴方向延伸的部分。在P型半导体基底30沿着正Y轴方向延伸的部分中，形成有N型阱32。

三个栅电极33设置在N型阱32和P型半导体基底30上，以在Y轴方向上延伸并且在X轴方向上以间隔开的关系布置。另一方面，多个伪电极34形成在N型阱32和P型半导体基底30上，以便在Y轴方向上延伸。栅电极33和伪电极34被形成为在X轴方向上以间隔开的关系布置。在栅电极33与伪电极34之间以及在N型阱32与P型半导体基底30之间，形成有绝缘膜35。

P型扩散层36p形成在位于栅电极33两侧上的N型阱32中。覆盖有栅电极33的N型阱32插入在P型扩散层36p之间。覆盖有栅电极33的N型阱32用作P型沟道层。因此，在第二布局92的在正Y轴方向上的正部分上，形成有三个第三晶体管PMOS2。插入在相邻的两个栅电极33之间的P型扩散层36p是相邻的第三晶体管PMOS2的共用源极S或漏极D。

N型扩散层36n形成在位于栅电极33两侧上的P型半导体基底30中。因此，覆盖有栅电极33的P型半导体基底30插入在N型扩散层36n之间。覆盖有栅电极33的P型半导体基底30用作N型沟道层。因此，在第二布局92的在负Y轴方向上的负部分上，形成有三个第四晶体管NMOS2。插入在相邻的两个栅电极33之间的N型扩散层36n是相邻的第四晶体管NMOS2的共用源极S或漏极D。

导线13s(第六导线)经由触点而将第三晶体管PMOS2的相应源极S耦合在一起。因此，导线13s将第三晶体管PMOS2的相应另一扩散层(例如，源极S)耦合在一起。导线13d(第七导线)经由触点而耦合到第三晶体管PMOS2的相应漏极D。因此，导线13d将第三晶体管PMOS2的相应一个扩散层(例如，漏极D)耦合在一起。例如，导线13s和导线13d在X轴方向上延伸。

导线14s(第八导线)经由触点而将第四晶体管NMOS2的相应源极S耦合在一起。因此，导线14s将第四晶体管NMOS2的相应另一扩散层(例如，源极S)耦合在一起。导线14d(第九导线)经由触点而耦合到第四晶体管NMOS2的相应漏极D。因此，导线14d将第三晶体管PMOS2的相应一个扩散层(例如，漏极D)耦合在一起。例如，导线14d和导线14s在X轴方向上延伸。

在N型阱32的在负Y轴方向上更靠近该N型阱32的负侧或负边缘的部分中，导线16(第十导线)经由触点而耦合到三个第三晶体管PMOS2和三个第四晶体管NMOS2的共用栅电极33。例如，导线16在X轴方向上延伸。

因此，第二布局92包括导线13d、导线13s、导线14d、导线14s和导线16。导线13d、导线13s、导线14d、导线14s和导线16属于第一布线层10，并且通过图案化第一布线层10而形成。导线13s、导线13d、导线14s和导线14d是电浮置的。换言之，导线13s、导线13d、导线14s和导线14d既不耦合到第一电源VDD也不耦合到第二电源VSS。

(基本单元中的第二布线层)

接下来，将描述基本单元3a中的第二布线层20。如图26所示，基本单元3a的第一布局91具有属于第二布线层20的导线21和22。导线21经由导线11d和11s而将第一晶体管PMOS1的源极S和漏极D耦合在一起。导线22经由导线12d和12s而将第二晶体管NMOS1的源极S和漏极D耦合在一起。因此，第一布局91具有将第一晶体管PMOS1的一个扩散层和另一扩散层耦合在一起的导线21，以及将第一晶体管NMOS1的一个扩散层和另一扩散层耦合在一起的导线22。

导线22还经由导线15而耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

第二布局92包括属于第二布线层20的导线23和24。具体地，导线23包括在X轴方向上延伸的两个导线23a和23b。导线23a经由通孔而耦合到第一布线层10中的导线13s。导线23b经由通孔而耦合到第一布线层10中的导线13d。

导线24包括在X轴方向上延伸的三个导线24a、24b和24c。导线24a经由通孔而耦合到第一布线层10中的导线14s。导线24b经由通孔而耦合到第一布线层10中的导线14d。导线24c经由通孔而耦合到第一布线层10中的导线16。

在本第三实施例的半导体装置3中，通过改变第二布线层20的布线图案，同样可以将基本单元3a修改为具有反相器、缓冲器、NAND、NOR等的功能的功能单元。其他组件和效果被包括在第一实施例和第二实施例的陈述中。

(第四实施例)

接下来，将描述第四实施例。图28是示出根据第四实施例的半导体装置中的基本单元4a的平面图。图29是示出根据第四实施例的半导体装置中的基本单元4a中的基座部分的平面图，其中第二布线层从基本单元4a中被去除。

如图28和图29所示，类似于第一实施例中的基本单元1a，基本单元4a也包括设置在半导体基底30的主表面31上、并且具有预定图案的第一布线层10，以及设置在第一布线层上、并且具有预定图案的第二布线层20。半导体装置4中的基本单元4a是具有十六个晶体管的单元，并且通过改变其第二布线层20的布线图案，基本单元4a可以被修改为具有反相器、缓冲器、NAND、NOR等中的任一个的功能的功能单元。

(基本单元中的基座部分)

如图28和图29所示，当从上方(在正Z轴方向上向下)观察基本单元4a时，基本单元4a具有第一布局91和第二布局92。第一布局91和第二布局92在X轴方向上并置设置。基本单元4a被配置为具有包括半导体基底30和第一布线层10的基座部分、以及设置在基座部分上的第二布线层20。

第一布局91具有两对第一导电类型的第一晶体管PMOS1，以及两对第二导电类型的第二晶体管NMOS1，在每对第一导电类型的第一晶体管PMOS1中，两个第一晶体管PMOS1具有一个共用扩散层，在每对第二导电类型的第二晶体管NMOS1中，两个第二晶体管NMOS1具有一个共用扩散层。因此，第一布局91被配置为使得在第二实施例中的基本单元2a中分别设置的两个第一布局被布置在X轴方向上。

导线11s经由触点而耦合到第一晶体管PMOS1的相应源极S。导线11s(第一导线)将第一晶体管PMOS1的相应的另一扩散层(例如，源极S)耦合到第一电源VDD。导线11d(第二导线)经由触点而耦合到第一晶体管PMOS1的相应漏极D。例如，导线11s和导线11d在Y轴方向上延伸。

导线12s经由触点而耦合到第二晶体管NMOS1的相应源极S。导线12s(第三导线)将第二晶体管NMOS1的相应的另一扩散层(例如，源极S)耦合到第二电源VSS。导线12d(第四导线)经由触点而耦合到第二晶体管NMOS1的相应漏极D。例如，导线12s和12d在Y轴方向上延伸。

第二布局92具有两对第一导电类型的第三晶体管PMOS2，以及两对第四导电类型的第四晶体管NMOS2，在每对第一导电类型的第三晶体管PMOS2中，两个第三晶体管PMOS2具有一个共用扩散层，在每对第四导电类型的第四晶体管NMOS2中，两个第四晶体管NMOS2具有一个共用扩散层。因此，第二布局92被配置为使得在第二实施例中的基本单元2a中分别设置的两个第二布局92被布置在X轴方向上。

导线13s(第六导线)经由触点而将第三晶体管PMOS2的相应源极S耦合在一起。因此，导线13s将第三晶体管PMOS2的相应另一扩散层(例如，源极S)耦合在一起。导线13d(第七导线)经由触点而耦合到第三晶体管PMOS2的相应漏极D。例如，导线13s和导线13d在X轴方向上延伸。

导线14s(第八导线)经由触点而将第四晶体管NMOS2的相应源极S耦合在一起。因此，导线14s将第四晶体管NMOS2的相应另一扩散层(例如，源极S)耦合在一起。导线14d(第九导线)经由触点而耦合到第四晶体管NMOS2的相应漏极D。例如，导线14d和导线14s在X轴方向上延伸。

(基本单元中的第二布线层)

接下来，将描述基本单元4a中的第二布线层20。如图28所示，基本单元4a的第一布局91具有属于第二布线层20的导线21和22。导线21经由导线11d和11s而将第一晶体管PMOS1的源极S和漏极D耦合在一起。导线22经由导线12d和导线12s而将第二晶体管NMOS1的源极S和漏极D耦合在一起。因此，第一布局91具有将第一晶体管PMOS1的一个扩散层和另一扩散层耦合在一起的导线21，以及将第二晶体管NMOS1的一个扩散层和另一扩散层耦合在一起的导线22。

导线22还经由导线15而耦合到第一晶体管PMOS1和第二晶体管NMOS1的栅电极33。

第二布局92包括属于第二布线层20的导线23和24。导线23包括在X轴方向上延伸的两个导线23a和23b。导线23a经由通孔而耦合到第一布线层10中的导线13s。导线23b经由通孔而耦合到第一布线层10中的导线13d。

导线24包括在X轴方向上延伸的三个导线24a、24b和24c。导线24a经由通孔而耦合到第一布线层10中的导线14s。导线24b经由通孔而耦合到第一布线层10中的导线14d。导线24c经由通孔而耦合到第一布线层10中的导线16。

在本第四实施例的半导体装置4中，通过改变第二布线层20的导线图案，同样可以将基本单元4a修改为具有反相器、缓冲器、NAND、NOR等的功能的功能单元。其他组件和效果被包括在第一实施例至第三实施例的陈述中。

(设计流程)

接下来，将描述用于在第一实施例至第四实施例中描述的半导体装置中形成单元的设计流程。图30是示出根据第一实施例至第四实施例的设计流程的流程图。如图30中的步骤S11所示，提供IP(知识产权)和RTL(硬件描述语言)。然后，如步骤S12所示，提供逻辑综合工具。注意，当提供逻辑综合工具时，也可以使用标准单元库。然后，如步骤S13所示，生成网表。然后，如步骤S14所示，提供物理放置和布线工具。当提供物理放置和布线工具时，也可以使用ECO单元库。ECO库与基本单元库和功能单元库相对应。或者，也可以使用标准单元库。然后，如步骤S15所示，生成包括基本单元和放置信息的网表。然后，如步骤S16所示，生成掩模图案。

接下来，将描述将在第一实施例至第四实施例中描述的每个半导体装置中的基本单元修改为功能单元的ECO流程。图31是示出将在第一实施例至第四实施例中描述的每个半导体装置中的基本单元修改为功能单元的ECO流程的流程图。如图31中的步骤S21所示，首先，发生逻辑改变/校正。在这种情况下，提取在电路中进行的改变并且提取必要的功能单元。然后，如步骤S22所示，提供物理放置和布线工具。当提供物理放置和布线工具时，也可以使用ECO单元库。使用ECO单元库，将基本单元修改为功能单元。而且，执行单个单元的耦合/重新布线。注意，当提供物理放置和布线工具时，也可以使用标准单元库。然后，如步骤S23所示，生成网表/放置信息。然后，如步骤S24所示，生成掩模图案。因此，形成掩模图案数据，其中校正了将单个单元耦合在一起的导线。这使得能够通过将基本单元修改为将要制造的功能单元来校正电路。

尽管在此之前已经基于实施例具体描述了本发明人实现的发明，但是本发明不限于上述实施例。应当理解，在不脱离其主旨的范围内，可以在本发明中进行各种改变和修改。以下事项也被包括在第一实施例至第四实施例中描述的技术构思中。

(注释1)

一种半导体装置，包括：

具有主表面的半导体基底；

第一布线层，堆叠在该半导体基底的主表面上，并且被图案化以便包括多个导线；以及

第二布线层，经由该第一布线层堆叠在该主表面上，并且被图案化以便包括多个导线，

其中在该主表面上设置有多个单元，每个单元包括属于该第一布线层的导线和属于该第二布线层的导线，

其中该多个单元包括第一单元和第二单元，该第二单元在该第二布线层的图案方面与该第一单元不同，

其中该第一单元和该第二单元中的每个单元具有第一布局和第二布局，

其中该第一布局包括：

两个第一晶体管，具有第一导电类型和一个共用扩散层；

两个第二晶体管，具有第二导电类型和一个共用扩散层；

第一导线，将该第一晶体管中的每个第一晶体管的另一扩散层耦合到第一电源；

第二导线，耦合到该第一晶体管的共用的一个扩散层；

第三导线，将该第二晶体管中的每个第二晶体管的另一扩散层耦合到第二电源；以及

第四导线，耦合到该第二晶体管的共用的一个扩散层，

其中该第二布局包括：

两个第三晶体管，具有该第一导电类型和一个共用扩散层；以及

两个第四晶体管，具有该第二导电类型和一个共用扩散层，以及

其中该第一导线、该第二导线、该第三导线和该第四导线属于该第一布线层。

(注释2)

一种半导体装置，包括：

具有主表面的半导体基底；

第一布线层，堆叠在该半导体基底的主表面上，并且被图案化以便包括多个导线；以及

第二布线层，经由该第一布线层堆叠在该半导体基底的主表面上，并且被图案化以便包括多个导线，

其中每个均包括属于该第一布线层的导线和属于该第二布线层的导线的多个单元包括第一单元和第二单元，该第二单元在该第二布线层的图案方面与该第一单元不同，

其中该第一单元和该第二单元中的每个单元具有第一布局和第二布局，

其中该第一布局包括：

三个第一晶体管，具有第一导电类型、以及在同一方向上延伸的相应的栅电极，该第一晶体管中的两个相邻的第一晶体管具有一个共用扩散层或另一共用扩散层；

三个第二晶体管，具有第二导电类型、以及在同一方向上延伸的相应的栅电极，该第二晶体管中的两个相邻的第二晶体管具有一个共用扩散层或另一共用扩散层；

第一导线，将该第一晶体管中的每个第一晶体管的另一扩散层耦合到第一电源；

第二导线，耦合到该第一晶体管中的每个第一晶体管的一个扩散层；

第三导线，将该第二晶体管中的每个第二晶体管的另一扩散层耦合到第二电源；以及

第四导线，耦合到该第二晶体管中的每个第二晶体管的一个扩散层，

其中该第二布局包括：

三个第三晶体管，具有该第一导电类型、以及在同一方向上延伸的相应的栅电极，该第三晶体管中的两个相邻的第三晶体管具有一个共用扩散层或另一共用扩散层；以及

三个第四晶体管，具有该第二导电类型、以及在同一方向上延伸的相应的栅电极，该第四晶体管中的两个相邻的第四晶体管具有一个共用扩散层或另一共用扩散层，以及

其中该第一导线、该第二导线、该第三导线和该第四导线被包括在该第一布线层中。

(注释3)

在根据注释2的半导体装置中，

该第二布局还包括：

第六导线，将该第三晶体管的相应的一个扩散层耦合在一起；

第七导线，将该第三晶体管的相应的另一扩散层耦合在一起；

第八导线，将该第四晶体管的相应的一个扩散层耦合在一起；以及

第九导线，将该第四晶体管的相应的另一扩散层耦合在一起。

(注释4)

一种半导体装置，包括：

具有主表面的半导体基底；

第一布线层，堆叠在该半导体基底的主表面上，并且被图案化以便包括多个导线；以及

第二布线层，经由该第一布线层堆叠在该主表面上，并且被图案化以便包括多个导线，

其中在该主表面上设置有多个单元，每个单元包括属于该第一布线层的导线和属于该第二布线层的导线，

其中该多个单元包括第一单元和第二单元，该第二单元在该第二布线层的图案方面与该第一单元不同，

其中该第一单元和该第二单元中的每个单元具有第一布局和第二布局，

其中该第一布局具有：

两对第一晶体管，在该两对第一晶体管中的每对第一晶体管中，两个第一晶体管具有第一导电类型和一个共用扩散层；

两对第二晶体管，在该两对第二晶体管中的每对第二晶体管中，两个第二晶体管具有第二导电类型和一个共用扩散层；

第一导线，将该第一晶体管中的每个第一晶体管的另一扩散层耦合到第一电源；

第二导线，耦合到该第一晶体管的共用的一个扩散层；

第三导线，将该第二晶体管中的每个第二晶体管的另一扩散层耦合到第二电源；以及

第四导线，耦合到该第二晶体管的共用的一个扩散层，

其中该第二布局具有：

两对第三晶体管，在该两对第三晶体管中的每对第三晶体管中，两个第三晶体管具有该第一导电类型和一个共用扩散层；以及

两个第四晶体管，在该两对第三晶体管中的每对第四晶体管中，两个第四晶体管具有该第二导电类型和一个共用扩散层

其中该第一导线、该第二导线、该第三导线和该第四导线属于该第一布线层。

(注释5)

在根据注释4的半导体装置中，

该第二布局还具有：

第六导线，将该第三晶体管的相应的另一扩散层耦合在一起；

第七导线，耦合到该第三晶体管的共用的一个扩散层；

第八导线，将该第四晶体管的相应的另一扩散层耦合在一起；以及

第九导线，耦合到该第四晶体管的共用的一个扩散层。

(注释6)

一种半导体装置，包括：

具有主表面的半导体基底；

第一布线层，堆叠在该半导体基底的主表面上，并且被图案化以便包括多个导线；以及

第二布线层，经由该第一布线层堆叠在该主表面上，并且被图案化以便包括多个导线，

其中在该主表面上设置有多个单元，每个单元包括属于该第一布线层的导线和属于该第二布线层的导线，

其中该多个单元中的至少任一单元具有第一布局和第二布局，

其中该第一布局包括：

第一晶体管；

第二晶体管，具有与该第一晶体管的导电类型不同的导电类型；

第一导线，将该第一晶体管的任一扩散层耦合到第一电源；

第二导线，耦合到该第一晶体管的另一扩散层；

第三导线，将该第二晶体管的任一扩散层耦合到第二电源；以及

第四导线，耦合到该第二晶体管的另一扩散层，

其中该第二布局包括：

第三晶体管；以及

第四晶体管，具有与该第三晶体管的导电类型不同的导电类型，

其中该第一导线、该第二导线、该第三导线和该第四导线属于该第一布线层，以及

其中通过改变该第二布线层的图案，该单元中的每个单元能够被修改，以便具有反相器、缓冲器、NAND和NOR中的至少一个的功能。

(注释7)

在根据注释6的半导体装置中，

该第二布局还包括：

第六导线，耦合到该第三晶体管的任一扩散层；

第七导线，耦合到该第三晶体管的另一扩散层；

第八导线，耦合到该第四晶体管的任一扩散层；以及

第九导线，耦合到该第四晶体管的另一扩散层，

该第六导线、该第七导线、该第八导线和该第九导线属于该第一布线层，以及

该第六导线、该第七导线、该第八导线和该第九导线是电浮置的。

(注释8)

在根据注释6的半导体装置中，

该第六导线、该第七导线、该第八导线和该第九导线在与该主表面平行的平面中在一个方向上延伸，以及

该第一导线、该第二导线、该第三导线和该第四导线在该平面中在与该一个方向交叉的另一方向上延伸。

(注释9)

在根据注释6的半导体装置中，

该第一布局包括第五导线，该第五导线耦合到该第一晶体管和该第二晶体管的栅电极，

该第二布局包括第十导线，该第十导线耦合到该第三晶体管和该第四晶体管的栅电极，以及

该第五导线和该第十导线属于该第一布线层。

(注释10)

在根据注释6的半导体装置中，

该第一单元包括：

第十一导线，属于该第二布线层，并且将该第一晶体管的一个扩散层和另一扩散层耦合在一起；以及

第十二导线，属于该第二布线层，并且将该第二晶体管的一个扩散层和另一扩散层耦合在一起。

(注释11)

在根据注释10的半导体装置中，

该第十二导线也耦合到该第一晶体管和该第二晶体管的栅电极。

Claims (20)

1.一种半导体装置，包括：

使用基本单元来设计的功能单元，所述基本单元包括：设置在半导体基底的主表面上并且具有预定图案的第一布线层，以及设置在所述第一布线层上并且具有预定图案的第二布线层，所述功能单元与通过在设计阶段改变所述第二布线层的图案而被修改为具有预定功能的所述基本单元相对应，

其中所述功能单元具有第一布局和第二布局，所述第一布局和所述第二布局在与所述主表面平行的平面中在一个方向上并置设置，

其中通过将属于所述第一布局和所述第二布局的相应的所述第二布线层的导线耦合在一起，来为所述功能单元提供所述预定功能，

其中所述第一布局包括：

第一晶体管；

第二晶体管，在所述平面中在与所述一个方向交叉的另一方向上与所述第一晶体管并置设置，并且具有与所述第一晶体管的导电类型不同的导电类型；

第一导线，将所述第一晶体管的任何一个扩散层耦合到第一电源；

第二导线，耦合到所述第一晶体管的另一扩散层；

第三导线，将所述第二晶体管的任何一个扩散层耦合到第二电源；

第四导线，耦合到所述第二晶体管的另一扩散层；以及

第五导线，在所述另一方向上设置在所述第一晶体管与所述第二晶体管之间，并且耦合到所述第一晶体管和所述第二晶体管的共用栅电极，

其中所述第二布局包括：

第三晶体管；

第四晶体管，在所述另一方向上与所述第三晶体管并置设置，并且具有与所述第三晶体管的导电类型不同的导电类型；

第六导线，耦合到所述第三晶体管的任何一个扩散层；

第七导线，耦合到所述第三晶体管的另一扩散层；

第八导线，耦合到所述第四晶体管的任何一个扩散层；

第九导线，耦合到所述第四晶体管的另一扩散层；以及

第十导线，在所述另一方向上设置在所述第三晶体管与所述第四晶体管之间，并且耦合到所述第三晶体管和所述第四晶体管的共用栅电极，

其中每个均属于所述第一布线层的所述第一导线、所述第二导线、所述第三导线和所述第四导线在所述另一方向上延伸，以及

其中每个均属于所述第一布线层的所述第五导线、所述第六导线、所述第七导线、所述第八导线、所述第九导线和所述第十导线在所述一个方向上延伸。

2.根据权利要求1所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层和所述另一扩散层以及所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第二晶体管的所述一个扩散层和所述另一扩散层、所述第四晶体管的所述另一扩散层、以及所述第一晶体管和所述第二晶体管的所述栅电极耦合在一起的导线；以及

属于所述第二布线层并且将所述第三晶体管的所述一个扩散层和所述第四晶体管的所述一个扩散层耦合在一起的导线，以及

其中所述功能单元具有反相器的功能。

3.根据权利要求1所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层、所述第二晶体管的所述一个扩散层、所述第三晶体管的所述一个扩散层、以及所述第四晶体管的所述一个扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第一晶体管的所述另一扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第二晶体管的所述另一扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第一晶体管和所述第二晶体管的所述栅电极以及所述第三晶体管和所述第四晶体管的所述栅电极耦合在一起的导线，以及

其中所述功能单元具有反相器的功能，所述反相器具有双重驱动能力。

4.根据权利要求1所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层、所述第二晶体管的所述一个扩散层、以及所述第三晶体管和所述第四晶体管的所述栅电极耦合在一起的导线；

属于所述第二布线层并且将所述第一晶体管的所述另一扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第三晶体管的所述一个扩散层和所述第四晶体管的所述一个扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第二晶体管的所述另一扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线，以及

其中所述功能单元具有缓冲器的功能。

5.根据权利要求1所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层、所述第三晶体管的所述一个扩散层、以及所述第四晶体管的所述一个扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第二晶体管的所述一个扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第一晶体管的所述另一扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线，以及

其中所述功能单元具有NAND的功能。

6.根据权利要求1所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第三晶体管的所述一个扩散层、所述第四晶体管的所述一个扩散层、以及所述第二晶体管的所述一个扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第二晶体管的所述另一扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线，以及

其中所述功能单元具有NOR的功能。

7.一种半导体装置，包括：

使用基本单元来设计的功能单元，所述基本单元包括：设置在半导体基底的主表面上并且具有预定图案的第一布线层，以及设置在所述第一布线层上并且具有预定图案的第二布线层，所述功能单元与通过在设计阶段改变所述第二布线层的图案而被修改为具有预定功能的所述基本单元相对应，

其中所述功能单元具有第一布局和第二布局，所述第一布局和所述第二布局在与所述主表面平行的平面中在一个方向上并置设置，

其中通过将属于所述第一布局和所述第二布局的相应的所述第二布线层的导线耦合在一起，来为所述功能单元提供所述预定功能，

其中所述第一布局包括：

两个第一晶体管，具有第一导电类型和共用的一个扩散层；

两个第二晶体管，在所述平面中在与所述一个方向交叉的另一方向上与所述两个第一晶体管并置设置，并且具有第二导电类型和共用的一个扩散层；

第一导线，将所述第一晶体管中的每个第一晶体管的另一扩散层耦合到第一电源；

第二导线，耦合到所述第一晶体管的共用的所述一个扩散层；

第三导线，将所述第二晶体管中的每个第二晶体管的另一扩散层耦合到第二电源；

第四导线，耦合到所述第二晶体管的共用的所述一个扩散层；以及

第五导线，在所述另一方向上设置在所述第一晶体管与所述第二晶体管之间，并且耦合到所述第一晶体管和所述第二晶体管的共用栅电极，

其中所述第二布局包括：

两个第三晶体管，具有所述第一导电类型和共用的一个扩散层；

两个第四晶体管，在所述另一方向上与所述两个第三晶体管并置设置，并且具有所述第二导电类型和共用的一个扩散层；

第六导线，将所述第三晶体管的相应的所述另一扩散层耦合在一起；

第七导线，耦合到所述第三晶体管的共用的所述一个扩散层；

第八导线，将所述第四晶体管的相应的所述另一扩散层耦合在一起；

第九导线，耦合到所述第四晶体管的共用的所述一个扩散层；以及

第十导线，在所述另一方向上设置在所述第三晶体管与所述第四晶体管之间，并且耦合到所述第三晶体管和所述第四晶体管的共用栅电极，

其中每个均属于所述第一布线层的所述第一导线、所述第二导线、所述第三导线和所述第四导线在所述另一方向上延伸，以及

其中每个均属于所述第一布线层的所述第五导线、所述第六导线、所述第七导线、所述第八导线、所述第九导线和所述第十导线在所述一个方向上延伸。

8.根据权利要求7所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层和所述另一扩散层以及所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第二晶体管的所述一个扩散层和所述另一扩散层、所述第四晶体管的所述另一扩散层、以及所述第一晶体管和所述第二晶体管的所述栅电极耦合在一起的导线；以及

属于所述第二布线层并且将所述第三晶体管的所述一个扩散层和所述第四晶体管的所述一个扩散层耦合在一起的导线，以及

其中所述功能单元具有反相器的功能，所述反相器具有双重驱动能力。

9.根据权利要求7所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层、所述第二晶体管的所述一个扩散层、所述第三晶体管的所述一个扩散层、以及所述第四晶体管的所述一个扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第一晶体管的所述另一扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第二晶体管的所述另一扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第一晶体管和所述第二晶体管的所述栅电极以及所述第三晶体管和所述第四晶体管的所述栅电极耦合在一起的导线，以及

其中所述功能单元具有反相器的功能，所述反相器具有四重驱动能力。

10.根据权利要求7所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层、所述第二晶体管的所述一个扩散层、以及所述第三晶体管和所述第四晶体管的所述栅电极耦合在一起的导线；

属于所述第二布线层并且将所述第一晶体管的所述另一扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第三晶体管的所述一个扩散层和所述第四晶体管的所述一个扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第二晶体管的所述另一扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线，以及

其中所述功能单元具有缓冲器的功能，所述缓冲器具有双重驱动能力。

11.根据权利要求7所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层、所述第三晶体管的所述一个扩散层、以及所述第四晶体管的所述一个扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第二晶体管的所述一个扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第一晶体管的所述另一扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线，以及

其中所述功能单元具有NAND的功能，所述NAND具有双重驱动能力。

12.根据权利要求7所述的半导体装置，

其中所述功能单元包括：

属于所述第二布线层并且将所述第一晶体管的所述一个扩散层和所述第三晶体管的所述另一扩散层耦合在一起的导线；

属于所述第二布线层并且将所述第三晶体管的所述一个扩散层、所述第四晶体管的所述一个扩散层、以及所述第二晶体管的所述一个扩散层耦合在一起的导线；以及

属于所述第二布线层并且将所述第二晶体管的所述另一扩散层和所述第四晶体管的所述另一扩散层耦合在一起的导线，以及

其中所述功能单元具有NOR的功能，所述NOR具有双重驱动能力。

13.一种半导体装置，包括：

使用基本单元来设计的功能单元，所述基本单元包括：设置在半导体基底的主表面上并且具有预定图案的第一布线层，以及设置在所述第一布线层上并且具有预定图案的第二布线层，所述功能单元与通过在设计阶段改变所述第二布线层的图案而被修改为具有预定功能的所述基本单元相对应，

其中在所述主表面上设置有多个单元，所述多个单元包括所述功能单元和所述基本单元，

其中所述基本单元中的每个基本单元具有第一布局和第二布局，所述第一布局和所述第二布局在与所述主表面平行的平面中在一个方向上并置设置，

其中所述第一布局包括：

第一晶体管；

第二晶体管，在所述平面中在与所述一个方向交叉的另一方向上与所述第一晶体管并置设置，并且具有与所述第一晶体管的导电类型不同的导电类型；

第一导线，将所述第一晶体管的任何一个扩散层耦合到第一电源；

第二导线，耦合到所述第一晶体管的另一扩散层；

第三导线，将所述第二晶体管的任何一个扩散层耦合到第二电源；

第四导线，耦合到所述第二晶体管的另一扩散层；以及

第五导线，在所述另一方向上设置在所述第一晶体管与所述第二晶体管之间，并且耦合到所述第一晶体管和所述第二晶体管的共用栅电极，

其中所述第二布局包括：

第三晶体管；

第四晶体管，在所述另一方向上与所述第三晶体管并置设置，并且具有与所述第三晶体管的导电类型不同的导电类型；

第六导线，耦合到所述第三晶体管的任何一个扩散层；

第七导线，耦合到所述第三晶体管的另一扩散层；

第八导线，耦合到所述第四晶体管的任何一个扩散层；

第九导线，耦合到所述第四晶体管的另一扩散层；以及

第十导线，在所述另一方向上设置在所述第三晶体管与所述第四晶体管之间，并且耦合到所述第三晶体管和所述第四晶体管的共用栅电极，

其中每个均属于所述第一布线层的所述第一导线、所述第二导线、所述第三导线和所述第四导线在所述另一方向上延伸，以及

其中每个均属于所述第一布线层的所述第五导线、所述第六导线、所述第七导线、所述第八导线、所述第九导线和所述第十导线在所述一个方向上延伸。

14.根据权利要求13的半导体装置，

其中所述第六导线、所述第七导线、所述第八导线和所述第九导线是电浮置的。

15.根据权利要求13的半导体装置，

其中所述基本单元中的每个基本单元包括：

第十一导线，属于所述第二布线层并且将所述第一晶体管的所述一个扩散层和所述另一扩散层耦合在一起；以及

第十二导线，属于所述第二布线层并且将所述第二晶体管的所述一个扩散层和所述另一扩散层耦合在一起。

16.根据权利要求15的半导体装置，

其中所述第十二导线也耦合到所述第一晶体管和所述第二晶体管的所述栅电极。

17.根据权利要求13的半导体装置，

其中所述基本单元中的每个基本单元包括：

属于所述第二布线层、耦合到所述第六导线并且在所述一个方向上延伸的导线；

属于所述第二布线层、耦合到所述第七导线并且在所述一个方向上延伸的导线；

属于所述第二布线层、耦合到所述第八导线并且在所述一个方向上延伸的导线；

属于所述第二布线层、耦合到所述第九导线并且在所述一个方向上延伸的导线；以及

属于所述第二布线层、耦合到所述第十导线并且在所述一个方向上延伸的导线。

18.根据权利要求13的半导体装置，

其中通过改变所述第二布线层中的所述导线的图案，所述基本单元能够被修改成作为反相器、缓冲器、NAND和NOR的功能单元中的至少一个功能单元。

19.根据权利要求13的半导体装置，

其中所述第一晶体管和所述第二晶体管的阈值电压高于所述第三晶体管和所述第四晶体管的阈值电压。

20.根据权利要求13的半导体装置，

其中被包括在所述功能单元中的晶体管的阈值电压高于被包括在所述基本单元中的晶体管的阈值电压。