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JP4541816B2 - Playback device - Google Patents

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JP4541816B2 JP2004276944A JP2004276944A JP4541816B2 JP 4541816 B2 JP4541816 B2 JP 4541816B2 JP 2004276944 A JP2004276944 A JP 2004276944A JP 2004276944 A JP2004276944 A JP 2004276944A JP 4541816 B2 JP4541816 B2 JP 4541816B2
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本発明は再生装置に関し、特には、再生データに同期したクロックの発生に関するものである。   The present invention relates to a reproduction apparatus, and more particularly to generation of a clock synchronized with reproduction data.

近年、デジタルデータを高密度に記録可能な光ディスクに対し、画像データなどをデジタルデータとして記録再生する装置が普及している。この種の装置において、ディスクからの再生信号から元のデジタルデータを正確に検出するためには、再生信号に同期したクロックを得る必要がある。再生信号に同期したクロックを得る回路として、従来、図2に示す様なPLL回路が用いられている(例えば、特許文献1参照)。
特開平10−144008号公報
2. Description of the Related Art In recent years, apparatuses for recording and reproducing image data and the like as digital data have become widespread on optical disks capable of recording digital data at high density. In this type of apparatus, in order to accurately detect the original digital data from the reproduction signal from the disk, it is necessary to obtain a clock synchronized with the reproduction signal. Conventionally, a PLL circuit as shown in FIG. 2 has been used as a circuit for obtaining a clock synchronized with a reproduction signal (see, for example, Patent Document 1).
JP-A-10-144008

しかしながら上記従来の構成では、再生信号に同期したクロックを得るためにアナログ回路でPLLを構成しており、温度変化や経時変化等の周囲の環境変化により回路の特性が変動しやすく、また、調整や選別が必要といった問題がある。   However, in the above conventional configuration, a PLL is configured with an analog circuit in order to obtain a clock synchronized with the reproduction signal, and the circuit characteristics are likely to fluctuate due to changes in the surrounding environment such as temperature changes and changes over time. And there is a problem that sorting is necessary.

本発明は前述の如き問題を解決し、環境変化の影響を受けることなく、再生されたデジタルデータに位相同期したクロックを得ることを目的とする。   An object of the present invention is to solve the above-described problems and to obtain a clock that is phase-synchronized with reproduced digital data without being affected by environmental changes.

前記課題を解決し、目的を達成するため、本発明の再生装置においては、記録媒体から情報信号を再生する再生手段と、前記再生手段から出力された再生信号をクロックに応じてサンプリングし、1サンプル複数ビットのデジタル信号に変換する変換手段と、前記変換手段から出力されたデジタル信号に対してパーシャルレスポンス(1、1)の処理を施し、その結果を2値判定して得られる連続した2サンプルのデータからなる2ビットのデータ中から、前記変換手段から出力されるデジタル信号がゼロクロス点となる特定のパターンを検出するパターン検出手段と、前記パターン検出手段が前記特定のパターンを検出したことに応じて前記変換手段から出力されたデジタル信号をラッチし、前記ラッチした信号を前記再生信号と前記クロックとの位相差を示す位相誤差信号として出力する抽出手段と、前記抽出手段から出力された位相誤差信号に応じて前記クロックを出力するクロック発生手段とを備える。   In order to solve the above-mentioned problems and achieve the object, in the reproducing apparatus of the present invention, the reproducing means for reproducing the information signal from the recording medium and the reproduced signal output from the reproducing means are sampled according to the clock, Conversion means for converting into a sample multi-bit digital signal, and a continuous response 2 obtained by subjecting the digital signal output from the conversion means to partial response (1, 1) processing and binary determination of the result Pattern detection means for detecting a specific pattern in which a digital signal output from the conversion means is a zero-cross point from 2-bit data consisting of sample data, and the pattern detection means has detected the specific pattern The digital signal output from the conversion means is latched according to the signal, and the latched signal is Comprising extracting means for outputting a phase error signal indicating a phase difference between the click, and a clock generating means for outputting the clock according to the phase error signal output from said extraction means.

本発明によれば、簡単な構成で、高精度に再生データとクロックとの位相差を検出し、再生データに同期したクロックを生成することができる。   According to the present invention, it is possible to detect a phase difference between reproduced data and a clock with high accuracy and generate a clock synchronized with the reproduced data with a simple configuration.

以下、本発明の実施形態について図面を用いて詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図1は、本発明が適用される再生装置の再生系の構成を示したブロック図である。本形態の再生装置は、光ディスクに記録されたデジタル映像信号を再生し、この映像信号中の特定のデータパターンに従って再生信号とクロックとの位相差を検出する。   FIG. 1 is a block diagram showing the configuration of a playback system of a playback apparatus to which the present invention is applied. The playback device of this embodiment plays back a digital video signal recorded on an optical disc, and detects the phase difference between the playback signal and the clock according to a specific data pattern in the video signal.

図1において、光ピックアップ103はディスク101に記録されている映像信号を読み取り、A/D変換器105に出力する。A/D変換器105は、VCO121から発生されたクロックに従って光ピックアップ103の出力信号をサンプリングし、1サンプル複数ビットのデジタル信号に変換する。A/D変換器105から出力された再生データは、所定の高域を持ち上げる周波数特性を持つFIRフィルタ107に出力される。FIRフィルタ107から出力されたデータは、データ検出器109と位相検出器117へ供給される。   In FIG. 1, an optical pickup 103 reads a video signal recorded on a disk 101 and outputs it to an A / D converter 105. The A / D converter 105 samples the output signal of the optical pickup 103 according to the clock generated from the VCO 121 and converts it into a digital signal of 1 sample and multiple bits. The reproduction data output from the A / D converter 105 is output to the FIR filter 107 having a frequency characteristic that raises a predetermined high range. Data output from the FIR filter 107 is supplied to the data detector 109 and the phase detector 117.

データ検出器109はビタビアルゴリズムを用いて1サンプル複数ビットの入力データから1サンプル1ビットのデジタルデータを検出する。データ検出器109により検出された再生データは、誤り訂正回路111に出力される。誤り訂正回路111は、記録時に付加したパリティデータを用いて伝送路で生じた再生データ中のエラーを訂正し、再生信号処理回路113に出力する。再生信号処理回路113は、誤り訂正回路111から入力された再生映像データに対し、記録時に施された圧縮・符号化処理に対応した伸長・復号処理を施し、再生信号を出力端子115を介して再生装置外部に出力する。   The data detector 109 detects 1-sample 1-bit digital data from 1-sample multiple-bit input data using the Viterbi algorithm. The reproduced data detected by the data detector 109 is output to the error correction circuit 111. The error correction circuit 111 corrects an error in the reproduction data generated on the transmission path using the parity data added at the time of recording, and outputs it to the reproduction signal processing circuit 113. The reproduction signal processing circuit 113 performs decompression / decoding processing corresponding to the compression / encoding processing performed at the time of recording on the reproduced video data input from the error correction circuit 111, and sends the reproduction signal via the output terminal 115. Output to the outside of the playback device.

一方、位相検出器117は、再生データと後述するVCO121から出力されたクロックとの位相差を検出し、位相差に応じて位相誤差信号を出力する。位相検出器117から出力される位相誤差信号は、ループフィルタ119を介し、再生信号に位相同期したクロックを生成するようVCO121を制御する。   On the other hand, the phase detector 117 detects a phase difference between the reproduction data and a clock output from the VCO 121 described later, and outputs a phase error signal according to the phase difference. The phase error signal output from the phase detector 117 controls the VCO 121 via the loop filter 119 so as to generate a clock that is phase-synchronized with the reproduction signal.

本形態では、ディスク101に記録されている信号はRLL(1,7)変調方式により変調されて記録されており、記録・再生系の周波数特性がパーシャルレスポンス(以下PR)(1,2,2,1)の特性を持つ。このとき、ディスク101に記録される記録が取りうる状態遷移図を、図3に示す。   In this embodiment, the signal recorded on the disk 101 is recorded after being modulated by the RLL (1, 7) modulation method, and the frequency characteristics of the recording / reproducing system are the partial response (hereinafter referred to as PR) (1, 2, 2). , 1). FIG. 3 shows a state transition diagram that can be taken by the recording recorded on the disc 101 at this time.

S0(0,0,0)、S1(0,0,1)、S2(0,1,1)、S3(1,1,1)、S4(1,1,0)、S5(1,0,0)は状態を表し、状態と状態を結ぶ線は状態の遷移を表す。図3の状態遷移図より再生信号の取りうる値は、−3、−2、−1、0、1、2、3の7値である。   S0 (0, 0, 0), S1 (0, 0, 1), S2 (0, 1, 1), S3 (1, 1, 1), S4 (1, 1, 0), S5 (1, 0 , 0) represents a state, and a line connecting the states represents a state transition. From the state transition diagram of FIG. 3, the possible values of the reproduction signal are seven values of −3, −2, −1, 0, 1, 2, and 3.

従って、再生信号のアイパターンは、サンプリングポイントで7値を取る図4(a)に示す波形になる。図4(a)の波形では、値0で2値化してもクロック成分を抽出することは出来ない。   Therefore, the eye pattern of the reproduction signal has a waveform shown in FIG. In the waveform of FIG. 4A, the clock component cannot be extracted even if binarized with a value of 0.

ここで、図4(a)の再生信号波形にPR(1,1)処理を施すことで、図4(b)の波形が得られる。この波形は、サンプリングポイントを0.5T(Tはサンプル周期)シフトした波形となっており、サンプリングポイントにおいてアイパターンが開いている。この波形を値0を閾値として2値化することで、クロックを抽出することが出来る。   Here, PR (1, 1) processing is performed on the reproduction signal waveform of FIG. 4A to obtain the waveform of FIG. This waveform is a waveform obtained by shifting the sampling point by 0.5T (T is a sampling period), and an eye pattern is opened at the sampling point. The clock can be extracted by binarizing this waveform with the value 0 as a threshold value.

図5を用いて、位相検出器117の動作を説明する。   The operation of the phase detector 117 will be described with reference to FIG.

図5(a)はディスク101からの再生信号の波形を示しており、a、bの付いた縦線はA/D変換器105のサンプリング点を示し、黒丸はA/D変換器105の出力の値を示す。破線は位相検出器117に入力される再生信号波形を示しており、ここでは〔−3、−2、0、2、3、3〕に対応するアナログ再生波形が入力されてきた場合を示している。   FIG. 5A shows the waveform of the reproduction signal from the disk 101. Vertical lines with a and b indicate sampling points of the A / D converter 105, and black circles indicate the output of the A / D converter 105. Indicates the value of. A broken line indicates a reproduction signal waveform input to the phase detector 117, and here, a case where an analog reproduction waveform corresponding to [−3, −2, 0, 2, 3, 3] is input is illustrated. Yes.

図5(b)は、図5(a)の再生信号にPR(1,1)処理を施した信号の波形を示しており、ここでは〔−5、−2、2、5、6〕の点を通る。この図5(b)のPR(1,1)波形を値0を閾値として2値化することにより、〔0、0、1、1、1〕の値が得られる。図5(a)、(b)より、PR(1,1)波形を2値化した値が0から1へ変化する変化点(a点からb点)において、対応する再生信号波形中にゼロクロス点が含まれていることがわかる。このようにPR(1,1)波形を2値化した値の変化点”0から1”、”1から0“を検出すれば、位相差に比例した傾きをもつ再生波形のゼロクロス点を検出することができる。   FIG. 5B shows a waveform of a signal obtained by subjecting the reproduction signal of FIG. 5A to PR (1, 1) processing. Here, [-5, -2, 2, 5, 6] are shown. Go through the point. By binarizing the PR (1, 1) waveform of FIG. 5B with the value 0 as a threshold value, values of [0, 0, 1, 1, 1] are obtained. 5 (a) and 5 (b), the zero crossing is present in the corresponding reproduction signal waveform at the change point (point a to b) where the binarized value of the PR (1, 1) waveform changes from 0 to 1. It can be seen that dots are included. In this way, if the change point “0 to 1” or “1 to 0” of the binarized value of the PR (1, 1) waveform is detected, the zero cross point of the reproduced waveform having a slope proportional to the phase difference is detected. can do.

本形態ではこの様な考えに基づいて位相検出器117を構成している。位相検出器117の構成を図6に示す。   In this embodiment, the phase detector 117 is configured based on such an idea. The configuration of the phase detector 117 is shown in FIG.

FIRフィルタ107から出力された複数ビットのデジタルデータ601は、レジスタ603に入力される。入力されたデジタルデータ601とレジスタ603からの出力データが加算器605で加算される。加算器605から出力される加算結果は、コンパレータ607へ入力される。コンパレータ607は、加算結果が値0より大きいか小さいかを判定する。具体的には、加算結果のMSBを信号bとしてレジスタ609とパターン検出回路611に供給する。また、レジスタ609の出力を、信号aとしてパターン検出回路611に供給する。sとtは、パターン検出回路611からスイッチ613、スイッチ615へ出力される制御信号である。   The multi-bit digital data 601 output from the FIR filter 107 is input to the register 603. The input digital data 601 and the output data from the register 603 are added by an adder 605. The addition result output from the adder 605 is input to the comparator 607. The comparator 607 determines whether the addition result is larger or smaller than 0. Specifically, the MSB as the addition result is supplied as a signal b to the register 609 and the pattern detection circuit 611. Further, the output of the register 609 is supplied to the pattern detection circuit 611 as a signal a. s and t are control signals output from the pattern detection circuit 611 to the switches 613 and 615.

パターン検出回路611において、ゼロクロスするパターンを検出した場合にはt=1を出力し、スイッチ615をスイッチ613側に接続してレジスタ619の値を更新する。レジスタ619から出力される値は、位相検出器117に入力された複数ビットのデジタルデータ601を時間を合わせるためにレジスタ623を通して、遅延した値である。また、このとき制御信号sにより符号反転器617を用いて、出力する値の極性を制御する。   If the pattern detection circuit 611 detects a zero-crossing pattern, t = 1 is output, the switch 615 is connected to the switch 613 side, and the value of the register 619 is updated. The value output from the register 619 is a value obtained by delaying the multi-bit digital data 601 input to the phase detector 117 through the register 623 in order to adjust the time. At this time, the polarity of the value to be output is controlled using the sign inverter 617 by the control signal s.

即ち、パターン検出回路611によりゼロクロス点のパターンを検出した際の入力データ601をラッチ623によりラッチして、位相差信号としてレジスタ619を介して出力する。   That is, the input data 601 when the pattern detection circuit 611 detects the pattern of the zero cross point is latched by the latch 623 and is output through the register 619 as a phase difference signal.

一方、パターン検出回路611においてゼロクロスするパターンを検出しなかった場合にはt=0を出力し、スイッチ615をレジスタ619側に接続して、レジスタ619の値をホールドする。   On the other hand, if the pattern detection circuit 611 does not detect a zero-crossing pattern, t = 0 is output, the switch 615 is connected to the register 619 side, and the value of the register 619 is held.

パターン検出回路611の動作ロジック真理値表を図7に示す。   An operation logic truth table of the pattern detection circuit 611 is shown in FIG.

パターン検出回路611にはa,bの2ビットのデータが供給される。全部で4種類の2ビットパターンのうち、位相差に比例した傾きをもつゼロクロスするパターンは、信号a、bの組み合わせが”01”、”10”の2パターンである。”01”の位相検出特性を図8(a)に示し、”10”の位相検出特性を図8(b)に示す。図8に示すように、“01”のときと“10”のときとで、位相検出特性が逆になるので、”10”のパターンを検出した場合には、図8(a)に示す理想的な位相検出特性をもつように符号反転回路617によって極性を反転する。   The pattern detection circuit 611 is supplied with 2-bit data a and b. Of the four types of 2-bit patterns in total, the zero-crossing pattern having a slope proportional to the phase difference is two patterns with the combinations of signals a and b being “01” and “10”. FIG. 8A shows the phase detection characteristic of “01”, and FIG. 8B shows the phase detection characteristic of “10”. As shown in FIG. 8, the phase detection characteristics are reversed between “01” and “10”. Therefore, when the “10” pattern is detected, the ideal shown in FIG. The polarity is inverted by the sign inversion circuit 617 so as to have a typical phase detection characteristic.

この極性の反転を制御するのがパターン検出器611から出力される制御信号sである。極性を反転させる場合にはs=1、させない場合にはs=0に制御する。   The control signal s output from the pattern detector 611 controls this polarity inversion. If the polarity is reversed, s = 1, and if not, s = 0.

また、制御信号tは、ゼロクロスを判定する信号で、”01”、”10”のパターンを検出した場合には、再生波形にゼロクロスポイントが存在するので、制御信号t=1に制御し、逆にゼロクロスポイントが存在しない場合には、t=0に制御する。   Further, the control signal t is a signal for determining the zero cross. When the pattern “01” or “10” is detected, a zero cross point exists in the reproduction waveform, so the control signal t is controlled to 1 and vice versa. If there is no zero cross point, t = 0 is controlled.

次に位相検出器の動作原理を図9を用いて説明する。   Next, the operation principle of the phase detector will be described with reference to FIG.

図9において、a、b、c、dの付いた縦線は、A/D変換器105のサンプリング点を示し、黒丸はA/D変換器105の出力の値を示す。   In FIG. 9, vertical lines with a, b, c, and d indicate sampling points of the A / D converter 105, and black circles indicate output values of the A / D converter 105.

破線は、入力される再生データの波形を示しており、ここでは、〔−3、−2、0、2、3、3〕に対応する再生データが入力された場合を示している。   The broken line indicates the waveform of the input reproduction data. Here, the reproduction data corresponding to [−3, −2, 0, 2, 3, 3] is input.

図9(a)では、再生データの位相がA/D変換器105のサンプリングクロックの位相と合っている場合を示している。サンプリング点aのサンプリング結果が、値0なので、位相検出器の出力端子621の出力結果は0となり、位相誤差がないことを示している。   FIG. 9A shows a case where the phase of the reproduction data matches the phase of the sampling clock of the A / D converter 105. Since the sampling result at the sampling point a is 0, the output result at the output terminal 621 of the phase detector is 0, indicating that there is no phase error.

図9(b)では、再生データの位相がA/D変換器105のサンプリングクロックの位相より進んでいる場合を示している。サンプリング点aのサンプリング結果が、値0より大きいので、位相検出器の出力端子621の出力結果は正の数となる。パターン検出回路611は、図7の真理値表に従い、ゼロクロスを検出し、ゼロクロス点を検出した際の再生データの値を抽出してレジスタ619の値を更新することで、出力端子621には再生データとクロックとの位相のずれに応じた正の数が出力されることになる。ここで正の符号は再生データの位相が、サンプリングクロックより進んでいることを示している。   FIG. 9B shows a case where the phase of the reproduction data is ahead of the phase of the sampling clock of the A / D converter 105. Since the sampling result at the sampling point a is greater than the value 0, the output result at the output terminal 621 of the phase detector is a positive number. The pattern detection circuit 611 detects the zero cross according to the truth table of FIG. 7, extracts the reproduction data value when the zero cross point is detected, and updates the value of the register 619, thereby reproducing the output terminal 621. A positive number corresponding to the phase shift between the data and the clock is output. Here, a positive sign indicates that the phase of the reproduction data is ahead of the sampling clock.

再生データの位相がA/D変換器105のサンプリングクロックの位相より遅れている場合について図9(c)を用いて説明する。図9(c)においてはサンプリング点aのサンプリング結果が値0より小さいため、位相検出器の出力端子621の出力結果は負の数となる。パターン検出器611は、図7の真理値表に従い、ゼロクロスを検出し、これによりレジスタ619の値を更新し、出力端子621には位相のずれに応じた負の数が出力されることになる。負の符号は、位相がA/D変換器105のサンプリング位相より遅れていることを示している。   A case where the phase of the reproduction data is delayed from the phase of the sampling clock of the A / D converter 105 will be described with reference to FIG. In FIG. 9C, since the sampling result at the sampling point a is smaller than 0, the output result at the output terminal 621 of the phase detector is a negative number. The pattern detector 611 detects the zero cross according to the truth table of FIG. 7, thereby updating the value of the register 619, and a negative number corresponding to the phase shift is output to the output terminal 621. . The negative sign indicates that the phase is delayed from the sampling phase of the A / D converter 105.

このように、再生信号をサンプリングしたデータにPR(1,1)処理を施した後、2値化して得られた連続するサンプルa、bのデータを用いて、パターン検出器611により”01”、”10”の各パターンを検出し、図7の真理値表に従って各スイッチ613、615を制御することにより、簡単且つ高精度にサンプリング点における再生データとクロックとの位相差を検出することが出来る。   In this way, after the PR (1, 1) processing is performed on the data obtained by sampling the reproduction signal, the pattern detector 611 uses the data of the continuous samples a and b obtained by binarization to “01”. , “10” patterns are detected, and the switches 613 and 615 are controlled in accordance with the truth table of FIG. 7, so that the phase difference between the reproduced data and the clock at the sampling points can be detected easily and accurately. I can do it.

この様に、本実施形態では、ディスクから再生された映像信号をA/D変換した後、PR(1,1)の処理を施し、これを2値判別して得た2ビットのデータ中における、再生信号中のゼロクロス点に対応した特定パターンを検出して、そのときの再生データを抽出して位相差信号としてVCOを制御するので、簡単且つ高精度にサンプリング点における再生データとクロックとの位相差を検出することができる。また、映像信号中に含まれる特定パターンを検出するので、位相変動の検出用の特定パターンを映像信号とは別にディスクに記録する必要もなく、ディスクの記録容量を有効に使うことができる。   As described above, in the present embodiment, the A / D conversion is performed on the video signal reproduced from the disc, the PR (1, 1) process is performed, and the binary signal is obtained from the binary determination. Since the specific pattern corresponding to the zero cross point in the reproduction signal is detected, the reproduction data at that time is extracted and the VCO is controlled as a phase difference signal, so that the reproduction data and clock at the sampling point can be easily and accurately detected. A phase difference can be detected. Further, since the specific pattern included in the video signal is detected, it is not necessary to record the specific pattern for detecting the phase fluctuation on the disc separately from the video signal, and the recording capacity of the disc can be used effectively.

次に、第2の実施形態について説明する。   Next, a second embodiment will be described.

図10は、本発明の第2の実施形態としての位相検出器117の構成を示すブロック図である。図6に示す位相検出器において、PR(1,1)処理の代わりにPR(−α、1+α、1+α、−α)処理を行う構成になっており、それ以外の部分においては図1と同じ構成をとる。   FIG. 10 is a block diagram showing the configuration of the phase detector 117 as the second embodiment of the present invention. The phase detector shown in FIG. 6 is configured to perform PR (−α, 1 + α, 1 + α, −α) processing instead of PR (1, 1) processing, and the other portions are the same as those in FIG. Take the configuration.

図4(a)の再生信号にPR(−α、1+α、1+α、−α)処理を施すことで、図4(c)の波形が得られる。この波形は、サンプリングポイントを0.5Tシフトした波形であり、サンプリングポイントにおいてアイパターンが開いている。図4(b)に示すPR(1,1)波形と比較して、振幅方向にアイパターンがより大きく開いており、多少振幅方向に変動が生じたとしても、正確にクロックを抽出することが可能である。   By applying PR (-α, 1 + α, 1 + α, -α) processing to the reproduction signal of FIG. 4A, the waveform of FIG. 4C is obtained. This waveform is a waveform obtained by shifting the sampling point by 0.5T, and an eye pattern is opened at the sampling point. Compared with the PR (1,1) waveform shown in FIG. 4B, the eye pattern is more widely opened in the amplitude direction, and the clock can be accurately extracted even if there is some fluctuation in the amplitude direction. Is possible.

FIRフィルタ109から出力された複数ビットのデジタルデータ1001は、レジスタ1003に出力される。レジスタ1003からの出力データはレジスタ1005に出力され、レジスタ1005の出力はレジスタ1007に順次出力される。デジタルデータ1001の出力信号に符号反転回路1009、乗算器1011を用いて、−αを乗算する。同様に、レジスタ1007の出力信号に符号反転回路1021、乗算器1023を用いて、−αを乗算する。レジスタ1003、レジスタ1005の出力信号には、それぞれ加算器1013、1017、乗算器1015、1019を用いて1+αを乗算する。   The multi-bit digital data 1001 output from the FIR filter 109 is output to the register 1003. Output data from the register 1003 is output to the register 1005, and an output of the register 1005 is sequentially output to the register 1007. The output signal of the digital data 1001 is multiplied by −α using a sign inversion circuit 1009 and a multiplier 1011. Similarly, the output signal of the register 1007 is multiplied by −α using the sign inversion circuit 1021 and the multiplier 1023. The output signals of the registers 1003 and 1005 are multiplied by 1 + α using adders 1013 and 1017 and multipliers 1015 and 1019, respectively.

乗算器1011、1015、1019、1023の乗算結果を加算器1025で加算し、加算結果をコンパレータ1027へ出力する。コンパレータ1027は、加算結果が値0より大きいか小さいかを判定する。この判定に用いられる波形が上記PR(−α、1+α、1+α、−α)処理された波形であり、振幅変動により強くなっている。   The multiplication results of the multipliers 1011, 1015, 1019, and 1023 are added by the adder 1025, and the addition result is output to the comparator 1027. The comparator 1027 determines whether the addition result is larger or smaller than 0. The waveform used for this determination is a waveform that has been subjected to the PR (−α, 1 + α, 1 + α, −α) process, and is stronger due to amplitude fluctuation.

具体的には、加算結果のMSBを信号dとしてレジスタ1029とパターン検出回路1035に供給する。また、レジスタ1029の出力をレジスタ1031へ、レジスタ1031の出力をレジスタ1033へ順次出力する。   Specifically, the MSB as the addition result is supplied as a signal d to the register 1029 and the pattern detection circuit 1035. Further, the output of the register 1029 is sequentially output to the register 1031 and the output of the register 1031 is sequentially output to the register 1033.

レジスタ1029、1031、1033はそれぞれ入力データを1サンプル期間遅延させて出力する。各レジスタの出力を信号c、b、aとしてパターン検出回路1035に出力する。sとtは、パターン検出回路1035からスイッチ1039、スイッチ1041へ出力される制御信号である。   The registers 1029, 1031 and 1033 output the input data with a delay of one sample period, respectively. The output of each register is output to the pattern detection circuit 1035 as signals c, b, and a. s and t are control signals output from the pattern detection circuit 1035 to the switch 1039 and the switch 1041.

パターン検出回路1035の動作ロジック真理値表を図11に示す。   An operation logic truth table of the pattern detection circuit 1035 is shown in FIG.

図3の状態遷移図を用いて、図10の信号a、b、c、dの値から、サンプリングポイントb点での再生信号波形の値が7値のどれに該当するかが分かる。そのサンプリングポイントb点での値を図11ではSELと表記した。   Using the state transition diagram of FIG. 3, it can be seen from the values of the signals a, b, c and d in FIG. 10 which of the seven values the value of the reproduced signal waveform at the sampling point b is. The value at the sampling point b is represented as SEL in FIG.

本形態においても、再生信号はRLL(1,7)方式により変調されており、チャネルビットをTとするとき、再生データのパルス幅は2T〜8Tとなる。よって図11の真理値表において、1Tのパターン010、101は再生データには現れないはずなので#として真理値表を作成した。   Also in this embodiment, the reproduction signal is modulated by the RLL (1, 7) system, and when the channel bit is T, the pulse width of the reproduction data is 2T to 8T. Therefore, in the truth table of FIG. 11, since the 1T patterns 010 and 101 should not appear in the reproduction data, the truth table is created as #.

全部で16種類の4ビットパターンのうち、位相差に比例した傾きをもつゼロクロスするパターンは、信号a、b、c、dの組み合わせが”0011”、”1100”の2パターンである。”0011”の位相検出特性を図8(a)に示し、”1100”の位相検出特性を図8(b)に示す。図8に示すように、“0011”と“1100”とでは、位相検出特性が逆になるので、”1100”のパターンを検出した場合には、図8(a)に示す理想的な位相検出特性をもつように符号反転回路1037によって極性を反転する。この極性の反転を制御するのがパターン検出器1035から出力されるスイッチ1039を制御する制御信号sである。極性を反転させる場合にはs=1、させない場合にはs=0に制御する。   Of the 16 types of 4-bit patterns in total, the zero-crossing pattern having a slope proportional to the phase difference is two patterns “0011” and “1100” in which the combinations of signals a, b, c, and d are combined. FIG. 8A shows the phase detection characteristic of “0011”, and FIG. 8B shows the phase detection characteristic of “1100”. As shown in FIG. 8, since the phase detection characteristics are reversed between “0011” and “1100”, when the pattern “1100” is detected, the ideal phase detection shown in FIG. The polarity is inverted by the sign inversion circuit 1037 so as to have characteristics. The polarity inversion is controlled by a control signal s for controlling the switch 1039 output from the pattern detector 1035. If the polarity is reversed, s = 1, and if not, s = 0.

また制御信号tはスイッチ1041を制御する信号であり、ゼロクロスを判定する信号で、”0011”、”1100”のパターンを検出した場合には、再生波形にゼロクロスポイントが存在する場合には、t=1、逆にゼロクロスポイントが存在しない場合には、t=0に制御する。   Further, the control signal t is a signal for controlling the switch 1041, and is a signal for determining the zero cross. When a pattern of “0011” and “1100” is detected, if a zero cross point exists in the reproduced waveform, t = 1, conversely, if there is no zero cross point, control is made to t = 0.

また、図11の真理値表において、SELを#と示した部分は、現れないはずの1Tのパターンが入力されたことを示すが、このような場合はt=0に制御して値をホールドする。   Also, in the truth table of FIG. 11, the part where SEL is # indicates that a 1T pattern that should not appear is input. In such a case, the value is controlled by controlling t = 0. To do.

このように、再生された信号のアナログ波形をサンプリングしたデータにPR(−α、1+α、1+α、−α)処理を施し後、値0で2値化して得られたa、b、c、dの4点のMSBデータを用いて、パターン検出器1035により”0011”、”1100”の各パターンを検出し、図11の真理値表に従って各スイッチ1039、1041を制御することにより、簡単且つ高精度にサンプリング点における再生データとクロックとの位相差を検出することが出来る。   Thus, a, b, c, d obtained by performing PR (−α, 1 + α, 1 + α, −α) processing on the data obtained by sampling the analog waveform of the reproduced signal and binarizing with a value of 0. The pattern detector 1035 detects each pattern of “0011” and “1100” using the four MSB data, and controls the switches 1039 and 1041 according to the truth table of FIG. The phase difference between the reproduction data and the clock at the sampling point can be accurately detected.

次に、αの範囲の検討結果について図12に示す。   Next, the examination result of the range of α is shown in FIG.

図12の(a)〜(e)は、それぞれ、α=0.0、0.10、0.125、0.15、0.20の場合の位相差及びVCOへの入力電圧を示す。これより、αの範囲は、0.0から0.2未満の範囲が適していることが分かった。   12A to 12E show the phase difference and the input voltage to the VCO when α = 0.0, 0.10, 0.125, 0.15, and 0.20, respectively. From this, it was found that the range of α is suitably in the range of 0.0 to less than 0.2.

次に、第3の実施形態について説明する。   Next, a third embodiment will be described.

図13は、第3の実施形態としての位相検出器117の構成を示すブロック図である。図6に示す位相検出器において、PR(1,1)処理の代わりにPR(−α、1、1、−α)処理を行う構成になっており、それ以外の部分においては図6と同じ構成をとる。   FIG. 13 is a block diagram showing the configuration of the phase detector 117 as the third embodiment. The phase detector shown in FIG. 6 is configured to perform PR (−α, 1, 1, −α) processing instead of PR (1, 1) processing, and is otherwise the same as FIG. Take the configuration.

第2の実施形態では、振幅方向にアイパターンが大きく開くことに着目し、図10に示す位相検出器の構成を採用したが、本実施形態では、加算器1025の加算結果をコンパレータ1027で0より大きいか小さいか2値化することに着目し、レジスタ1003、1005の出力に1+αを乗算した場合と、αを乗算した場合とがコンパレータ1027の結果に影響しないことを考慮して、レジスタ1003、1005の出力には何も乗算しない構成、つまりPR(−α、1、1、−α)処理を行う構成とした。   In the second embodiment, focusing on the fact that the eye pattern opens widely in the amplitude direction, the configuration of the phase detector shown in FIG. 10 is adopted. However, in this embodiment, the addition result of the adder 1025 is set to 0 by the comparator 1027. Focusing on binarizing whether the output is larger or smaller, considering that the output of the registers 1003 and 1005 is multiplied by 1 + α and the result of multiplying α do not affect the result of the comparator 1027. , 1005 output is multiplied by nothing, that is, the PR (−α, 1, 1, −α) processing is performed.

FIRフィルタ109から出力された複数ビットのデジタルデータ1301は、レジスタ1303に出力される。レジスタ1303からの出力データはレジスタ1305に出力され、レジスタ1305の出力はレジスタ1307に順次出力される。デジタルデータ1301の出力信号に符号反転回路1309、乗算器1311を用いて、−αを乗算する。同様に、レジスタ1307の出力信号に符号反転回路1313、乗算器1315を用いて、−αを乗算する。   The multi-bit digital data 1301 output from the FIR filter 109 is output to the register 1303. Output data from the register 1303 is output to the register 1305, and the output of the register 1305 is sequentially output to the register 1307. The output signal of the digital data 1301 is multiplied by −α using a sign inversion circuit 1309 and a multiplier 1311. Similarly, the output signal of the register 1307 is multiplied by −α using the sign inversion circuit 1313 and the multiplier 1315.

乗算器1311、1315の乗算結果とレジスタ1303、1305の出力を加算器1317で加算し、加算結果をコンパレータ1317へ出力する。コンパレータ1317は、加算結果が値0より大きいか小さいかを判定する。具体的には、加算結果のMSBを信号dとしてレジスタ1321とパターン検出回路1327に供給する。また、レジスタ1321の出力をレジスタ1323へ、レジスタ1323の出力をレジスタ1325へ順次出力する。   The multiplication results of the multipliers 1311 and 1315 and the outputs of the registers 1303 and 1305 are added by the adder 1317, and the addition results are output to the comparator 1317. The comparator 1317 determines whether the addition result is larger or smaller than 0. Specifically, the MSB as the addition result is supplied as a signal d to the register 1321 and the pattern detection circuit 1327. Further, the output of the register 1321 is sequentially output to the register 1323 and the output of the register 1323 is sequentially output to the register 1325.

各レジスタ1321、1323、1325の出力を信号c、b、aとしてパターン検出回路1327に出力する。sとtは、パターン検出回路1327からスイッチ1329、スイッチ1331へ出力される制御信号である。   The outputs of the registers 1321, 1323, and 1325 are output to the pattern detection circuit 1327 as signals c, b, and a. s and t are control signals output from the pattern detection circuit 1327 to the switch 1329 and the switch 1331.

パターン検出回路1327の動作ロジック真理値表は図11と同じものである。   The operation logic truth table of the pattern detection circuit 1327 is the same as FIG.

このように、再生された信号のアナログ波形をサンプリングしたデータにPR(−α、1、1、−α)処理を施し後、値0で2値化して得られたa、b、c、dの4点のMSBデータを用いて、パターン検出器1327により”0011”、”1100”の各パターンを検出し、図11の真理値表に従って各スイッチ1329、1331を制御することにより、簡単且つ高精度にサンプリング点における再生データとクロックとの位相差を検出することが出来る。   Thus, a, b, c, d obtained by performing PR (−α, 1, 1, −α) processing on the data obtained by sampling the analog waveform of the reproduced signal and binarizing with the value 0. The pattern detector 1327 detects each pattern of “0011” and “1100” using the four MSB data, and controls the switches 1329 and 1331 according to the truth table of FIG. The phase difference between the reproduction data and the clock at the sampling point can be accurately detected.

なお、前述の各実施形態では、ディスク媒体に記録された信号を再生する装置について説明したが、これ以外にも、例えば、伝送路を介して信号を受信する装置などにも同様に本発明を適用可能である。   In each of the above-described embodiments, an apparatus for reproducing a signal recorded on a disk medium has been described. However, for example, the present invention is similarly applied to an apparatus for receiving a signal via a transmission path. Applicable.

本発明が適用される再生装置の構成を示す図である。It is a figure which shows the structure of the reproducing | regenerating apparatus with which this invention is applied. 従来の再生装置の構成を示す図である。It is a figure which shows the structure of the conventional reproducing | regenerating apparatus. 本発明の実施形態における再生信号の状態を示す遷移図である。It is a transition diagram which shows the state of the reproduction | regeneration signal in embodiment of this invention. 再生信号の波形を示す図である。It is a figure which shows the waveform of a reproduction signal. ゼロクロス点を含む再生信号波形及びそのPR(1、1)処理した信号を示す図である。It is a figure which shows the signal which carried out the reproduction signal waveform containing the zero crossing point, and its PR (1, 1) process. 位相差検出回路の構成を示す図である。It is a figure which shows the structure of a phase difference detection circuit. 位相差検出回路にて検出するパターン及びそのときの出力信号を示す真理値表である。It is a truth table showing a pattern detected by a phase difference detection circuit and an output signal at that time. 位相差検出回路の検出特性を示す図である。It is a figure which shows the detection characteristic of a phase difference detection circuit. 位相差検出回路により検出する位相差の様子を示す図である。It is a figure which shows the mode of the phase difference detected by a phase difference detection circuit. 位相差検出回路の他の構成を示す図である。It is a figure which shows the other structure of a phase difference detection circuit. 位相差検出回路にて検出するパターン及びそのときの出力信号を示す真理値表である。It is a truth table showing a pattern detected by a phase difference detection circuit and an output signal at that time. αの値に対応した位相差検出回路の検出結果を示す図である。It is a figure which shows the detection result of the phase difference detection circuit corresponding to the value of (alpha). 位相差検出回路の他の構成を示す図である。It is a figure which shows the other structure of a phase difference detection circuit.

Claims (3)

記録媒体から情報信号を再生する再生手段と、
前記再生手段から出力された再生信号をクロックに応じてサンプリングし、1サンプル複数ビットのデジタル信号に変換する変換手段と、
前記変換手段から出力されたデジタル信号に対してパーシャルレスポンス(1、1)の処理を施し、その結果を2値判定して得られる連続した2サンプルのデータからなる2ビットのデータ中から、前記変換手段から出力されるデジタル信号がゼロクロス点となる特定のパターンを検出するパターン検出手段と、
前記パターン検出手段が前記特定のパターンを検出したことに応じて前記変換手段から出力されたデジタル信号をラッチし、前記ラッチした信号を前記再生信号と前記クロックとの位相差を示す位相誤差信号として出力する抽出手段と、
前記抽出手段から出力された位相誤差信号に応じて前記クロックを出力するクロック発生手段とを備える再生装置。
Reproducing means for reproducing an information signal from a recording medium;
Conversion means for sampling the reproduction signal output from the reproduction means in accordance with a clock and converting it into a digital signal of one sample and a plurality of bits;
Subjected to a treatment of partial response (1, 1) to the digital signal outputted from said conversion means, resulting from the 2-bit data of two samples of the continuous data obtained by binary determination of the Pattern detection means for detecting a specific pattern in which the digital signal output from the conversion means is a zero cross point; and
The pattern detection unit latches the digital signal output from the conversion unit in response to detection of the specific pattern, and the latched signal is used as a phase error signal indicating the phase difference between the reproduction signal and the clock. Extracting means for outputting;
A reproduction apparatus comprising: clock generation means for outputting the clock according to the phase error signal output from the extraction means.
前記抽出手段は、前記特定のパターンの種類に応じて、前記前記変換手段から出力されたデジタル信号の位相を反転した信号をラッチすることを特徴とする請求項1記載の再生装置。 2. The reproducing apparatus according to claim 1 , wherein the extraction unit latches a signal obtained by inverting the phase of the digital signal output from the conversion unit in accordance with the type of the specific pattern . 前記パターン検出手段は、前記特定のパターンとして複数のパターンを検出することを特徴とする請求項1記載の再生装置。 The reproducing apparatus according to claim 1 , wherein the pattern detection unit detects a plurality of patterns as the specific pattern .
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