JP4426590B2 - 利得可変なアナログ・デジタル変換器、利得可変なアナログ・デジタル変換器の利得調整方法、及び利得可変なアナログ・デジタル変換器を含むシステム - Google Patents

Description

本発明は、アナログ・デジタル変換器及びアナログ・デジタル変換器を含むシステムに関し、特に、半導体集積回路及び半導体集積回路を用いたシステムに搭載される、利得可変なアナログ・デジタル変換器、該利得可変なアナログ・デジタル変換器の利得調整方法、及び該利得可変なアナログ・デジタル変換器を含むシステムに関するものである。

アナログ・デジタル変換器を含むアナログ信号処理回路において、アナログ・デジタル変換器の持っている性能を最大限に引き出すために、アナログ信号処理回路に入力されるアナログ信号は通常、その信号が振幅調整された後にアナログ・デジタル変換器に入力される。

振幅調整機能としては従来から、利得可変機能を持ち合わせた高性能な演算増幅器が使用される。この利得可変演算増幅器は、アナログ・デジタル変換器の前段に接続されており、アナログ・デジタル変換器の変換結果或いは、必要に応じアナログ入力信号の振幅を調整して信号処理を行う。（例えば、特許文献１参照。）

図７は、この従来の利得可変機能を持ち合わせたアナログ・デジタル変換器を備えた信号処理回路の構成を示す図である。

図７において、７０１は、利得可変演算増幅器、７０２は、アナログ・デジタル変換回路部、７０３及び７０４は、アナログ入力信号入力部、７０５は、記憶部、７０６は、判定部である。記憶部７０５は、アナログ・デジタル変換器７０２の変換結果を蓄え、判定部７０６に信号を送る。判定部７０６は、アナログ・デジタル変換回路部７０２に入力されたアナログ信号の振幅などの情報を判断し、利得可変演算増幅器７０１の利得調整を行うための信号を出力する。

即ち、図７に示された信号処理回路の構成では、アナログ・デジタル変換回路部７０２に入力されるアナログ信号を利得可変演算増幅器７０１により増幅することにより、回路全体としてアナログ・デジタル変換器の利得を可変可能にしている。
特開２００１−２７５０１２号公報（第５頁、第１図）

しかしながら、上記のような従来の構成においては、アナログ・デジタル変換器の利得を可変にするためにアナログ・デジタル変換回路部の前段に利得可変演算増幅器を設けることが必要であった。

また、利得可変演算増幅器は通常差動増幅回路を用いて構成されるため、アナログ・デジタル変換器に入力されるアナログ信号の周波数が高い場合には高速、広帯域の演算増幅器が必要となるが、演算増幅器を高速で動作させたり、信号帯域を広帯域にしたりするためには、演算増幅器に多くの電流を流す必要があるため、消費電力の増大を招いてしまう。これと同時に、演算増幅器を構成するトランジスタのサイズも大きくする必要があるため、半導体集積回路面積の増大にもつながり、近年求められている低消費電力で低コストの半導体集積回路、及びそれを用いたシステムには適さないという問題がある。

本発明は、上記のような従来の問題を解決するためになされたものであり、回路の消費電力、及び面積の増大を抑えた、利得可変なアナログ・デジタル変換器、該利得可変なアナログ・デジタル変換器の利得調整方法、及び該利得可変なアナログ・デジタル変換器を含むシステムを提供することを目的とする。

上記のような目的を達成するために、本願の請求項１に係る発明のアナログ・デジタル変換器は、演算増幅器に接続された、電流源回路から出力される電流、及びインピーダンス回路のインピーダンス値に基づいて、基準電圧の高電圧側及び低電圧側の電圧値を発生する基準電圧発生回路部と、上記基準電圧発生回路部により発生された基準電圧の高電圧側及び低電圧側の電圧値をもとに、入力されたアナログ信号をデジタル信号に変換するアナログ・デジタル変換回路部と、上記アナログ・デジタル変換回路部からの出力信号によりアナログ・デジタル変換の利得調整が必要か否かを判定し、必要と判定した場合、上記電流源回路の出力電流又はインピーダンス回路のインピーダンス値を変更するための出力信号を出力するデジタル信号処理部（ＤＳＰ）とを備え、上記インピーダンス回路は、上記演算増幅器のプラス入力側及びマイナス入力側のそれぞれの入出力端子間に接続される２つのインピーダンス素子群よりなり、上記インピーダンス素子群は、複数のインピーダンス素子からなるインピーダンス素子群と、上記演算増幅器の入力端子あるいは出力端子と、上記インピーダンス素子群の一方の端子とに接続されるスイッチ素子群と、上記スイッチ素子群の個々素子の導通及び非導通を制御するためのスイッチ制御回路と、を備え、上記ＤＳＰの出力信号に基づいて、上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切替えることにより上記電流源回路の出力電流又は上記インピーダンス回路のインピーダンス値を変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、ものである。

上記構成によれば、アナログ・デジタル変換回路部の高電圧側及び低電圧側の基準電圧間の差分を制御することができるため、アナログ・デジタル変換回路部の前段に利得可変演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整を行うことが可能となる。

本願の請求項２に係る発明は、請求項１に記載の利得可変なアナログ・デジタル変換器において、上記電流源回路は、上記ＤＳＰから出力されたデジタル出力信号値をアナログ電流に変換するデジタル・アナログ変換回路部と、上記デジタル・アナログ変換回路部から出力される電流を入力とし、２つの等しい電流を生成して上記演算増幅器のプラス入力側及びマイナス入力側に出力するカレントミラー回路と、からなり、上記ＤＳＰの出力信号に基づいて、上記スイッチ制御回路を介した上記スイッチ素子群の個々素子の導通又は非導通の切替えに代えて、上記デジタル・アナログ変換回路部の出力電流を変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、ものである。

上記構成によれば、アナログ・デジタル変換回路部の高電圧側及び低電圧側の基準電圧間の差分を制御することができるため、アナログ・デジタル変換回路部の前段に利得可変演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整を行うことが可能となる。

本願の請求項３に係る発明は、請求項１に記載の利得可変なアナログ・デジタル変換器において、上記電流源回路は、上記ＤＳＰから出力されたデジタル出力信号値をアナログ電流に変換するデジタル・アナログ変換回路部と、上記デジタル・アナログ変換回路部から出力される電流を入力とし、２つの等しい電流を生成して上記演算増幅器のプラス入力側及びマイナス入力側に出力するカレントミラー回路と、からなり、上記ＤＳＰの出力信号に基づいて、上記デジタル・アナログ変換回路部の出力電流を変更して、又は上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切替えることにより上記インピーダンス回路のインピーダンス値を変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、ものである。

上記構成においても、アナログ・デジタル変換回路部の高電圧側及び低電圧側の基準電圧間の差分を制御することができるため、アナログ・デジタル変換回路部の前段に利得可変演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整が可能となる。

本願の請求項４に係る発明は、請求項１に記載の利得可変なアナログ・デジタル変換器において、上記電流源回路は、上記ＤＳＰから出力された２つのデジタル出力信号値をアナログ電流に変換する２つのデジタル・アナログ変換回路部と、上記２つのデジタル・アナログ変換回路部から出力される電流を入力とし、それぞれ１つの電流を生成して上記演算増幅器のプラス入力側又はマイナス入力側に出力する２つのカレントミラー回路と、からなり、上記ＤＳＰの出力信号に基づいて、上記スイッチ制御回路を介した上記スイッチ素子群の個々素子の導通又は非導通の切替えに代えて、上記２つのデジタル・アナログ変換回路部からの出力電流を独立に変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、ものである。

上記構成によれば、基準電圧の高電圧側と低電圧側の両方を個別に調整することができるため、より精度の高い基準電圧調整が出来、アナログ・デジタル変換器の利得調整が高精度なものになる。

本願の請求項５に係る発明は、請求項１に記載の利得可変なアナログ・デジタル変換器において、上記電流源回路は、上記ＤＳＰから出力された２つのデジタル出力信号値をアナログ電流に変換する２つのデジタル・アナログ変換回路部と、上記２つのデジタル・アナログ変換回路部から出力される電流を入力とし、それぞれ１つの電流を生成して上記演算増幅器のプラス入力側又はマイナス入力側に出力する２つのカレントミラー回路と、からなり、上記ＤＳＰの出力信号に基づいて、上記２つのデジタル・アナログ変換回路部からの出力電流を独立に変更して、又は上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切替えることにより上記インピーダンス回路の２つのインピーダンス素子群のインピーダンス値を独立に変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、ものである。

上記構成によれば、基準電圧の高電圧側と低電圧側の両方を更に精度よく個別に調整することができるため、高精度でアナログ・デジタル変換器の利得調整が可能となる。

本願の請求項６に係る発明のアナログ・デジタル変換器の利得調整方法は、演算増幅器に接続された、電流源回路から出力される電流、及びインピーダンス回路のインピーダンス値に基づいて、基準電圧の高電圧側及び低電圧側の電圧値を発生するステップと、上記基準電圧の高電圧側及び低電圧側の電圧値をもとに、入力されたアナログ信号をデジタル信号に変換するアナログ・デジタル変換ステップと、上記変換ステップの変換結果によりアナログ・デジタル変換の利得調整が必要か否かを判定し、必要と判定した場合、上記電流源回路の出力電流又はインピーダンス回路のインピーダンス値を調整するための出力信号を出力する判定ステップと、上記判定ステップの出力信号に基づいて、上記電流源回路の出力電流又は上記インピーダンス回路のインピーダンス値を変更して、上記発生される基準電圧の高電圧側又は低電圧側の電圧値を調整するステップと、を有し、上記インピーダンス回路は、上記演算増幅器のプラス入力側及びマイナス入力側のそれぞれの入出力端子間に接続される２つのインピーダンス素子群よりなり、上記インピーダンス素子群は、複数のインピーダンス素子からなるインピーダンス素子群と、上記演算増幅器の入力端子あるいは出力端子と、上記インピーダンス素子群の一方の端子とに接続されるスイッチ素子群と、上記スイッチ素子群の個々素子の導通及び非導通を制御するためのスイッチ制御回路と、を備え、上記インピーダンス回路のインピーダンス値の変更は、上記判定ステップの出力信号に基づいて、上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切り換えることにより行う、ものである。

上記構成によれば、アナログ・デジタル変換回路部の前段に利得可変演算増幅器を接続することなく、利得可変なアナログ・デジタル変換を、行うことができる。

本願の請求項７に係る発明の半導体システムは、請求項１から請求項５のいずれか一項に記載の利得可変なアナログ・デジタル変換器を備えたことを特徴とする、ものである。

上記構成によれば、アナログ・デジタル変換回路部の前段に利得可変演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整が可能となるシステムが得られる。

本願の請求項８に係る発明の半導体システムは、請求項６に記載の利得可変なアナログ・デジタル変換器の利得調整方法を用いて、アナログ・デジタル変換器の利得調整を行う、ものである。

上記構成によれば、アナログ・デジタル変換回路部の前段に利得可変演算増幅器を接続することなく、アナログ・デジタル変換の利得調整が可能となるシステムが得られる。

本発明によれば、アナログ・デジタル変換器の高電圧側基準電圧と低電圧基準電圧との差分を制御することにより、アナログ・デジタル変換回路の出力の利得を調整することとしたので、従来のようにアナログ・デジタル変換回路の前段に設けた高速かつ広帯域利得可変演算増幅器を必要とせず、低消費電力、かつ低コストの利得可変なアナログ・デジタル変換器、及び該利得可変なアナログ・デジタル変換器を含むシステムを実現することができる。

以下、本発明の各実施の形態について図面を参照しながら説明する。

（実施の形態１）
まず、本発明の実施の形態１による利得可変なアナログ・デジタル変換器、及びその利得調整方法について、図１を参照しながら説明する。

図１は、本発明の実施の形態１による利得可変なアナログ・デジタル変換器の構成を示す図である。

図１に示すように、本発明の実施の形態１による利得可変なアナログ・デジタル変換器は、アナログ・デジタル変換回路部（以下、ＡＤＣと称す）１０１と、ＡＤＣ１０１に入力される基準電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成する基準電圧発生回路部１０２と、記憶部１０６と、判定部１０７とを備え、また、基準電圧発生回路部１０２は、差動出力型の演算増幅器１０５と、該演算増幅器１０５のプラス入力側とマイナス入力側のそれぞれに設けられた、電流値を調整可能な正極側および負極側の２つの電流源１０３、及びインピーダンス値を調整可能な正極側および負極側の２つのインピーダンス素子１０４とを備えている。

ＡＤＣ１０１は、基準電圧発生回路部１０２の出力を基準電圧とし、入力されたアナログ信号をデジタル信号に変換し、第１のデジタル信号処理部（以下、記憶部とも言う）１０６に出力するものである。

記憶部１０６は、ＡＤＣ１０１の変換結果を蓄え、第２のデジタル信号処理部（以下、判定部とも言う）１０７に信号を送るものである。

判定部１０７は、上記記憶部１０６の出力と、ＡＤＣ１０１に入力されたアナログ信号の振幅などの情報により、利得調整を行うか否かを判断し、そのための信号を前記各電流源１０３、前記各インピーダンス素子１０４に出力するものである。

演算増幅器１０５は、差動出力方式となっているため、コモンモード電圧ＶＣＭ出力端子を備えるものである。

次に、上記のような構成を有する本実施の形態１による利得可変なアナログ・デジタル変換器の動作を通じて、その利得調整方法を説明する。

基準電圧発生回路部１０２において、前記各電流源１０３が接続される演算増幅器１０５の正極側および負極側の２つの入力端子のインピーダンスは通常極めて大きい（≒∞）ため、入力端子方向に、前記各電流源１０３の電流が流れ込むことはない。

そのため、判定部１０７の出力信号に応じて前記各電流源１０３から出力される電流は必ず、演算増幅器１０５の一方の入力端子と一方の出力端子間に接続される前記各インピーダンス素子１０４の方向に流れ込むこととなる。従って、各電流源１０３の電流値をＩｏとし、各インピーダンス素子１０４のインピーダンス値をＺとする場合、演算増幅器１０５の正極側および負極側の出力端子、すなわち基準電圧発生回路部１０２で生成される高電圧側、及び低電圧側の出力端子には、それぞれコモンモード電圧ＶＣＭに対してＩｏ×Ｚに相当する電圧を加算した電圧、減算した電圧が、出力されることとなる。

すなわち、ＡＤＣ１０１に供給される基準電圧は、高電圧側、低電圧側がそれぞれＶＲＥＦＰ＝ＶＣＭ＋（Ｉｏ×Ｚ）、及びＶＲＥＦＮ＝ＶＣＭ−（Ｉｏ×Ｚ）となる。

これにより、アナログ・デジタル変換回路部１０１の入力レンジは、

ＶＲＥＦＰ−ＶＲＥＦＮ＝ＶＣＭ＋（Ｉｏ×Ｚ）−{ＶＣＭ−（Ｉｏ×Ｚ）}
＝２（Ｉｏ×Ｚ）
となる。

上記の算式から容易に分かるように、各電流源１０３の電流値Ｉｏ、あるいは各インピーダンス素子１０４の抵抗値Ｚを調整することで、ＡＤＣ１０１の入力レンジを変化させて利得を調整することができる。

このような基準電圧発生回路部１０２により生成された高電圧側および低電圧側の基準電圧は、ＡＤＣ１０１に入力される。そして、ＡＤＣ１０１はその変換結果を記憶部１０６に出力する。判定部１０７は記憶部１０６に蓄えられた出力を受け、該出力、及びＡＤＣ１０１に入力されたアナログ信号AINP、AINNの振幅などの情報を判断し、各電流源回路１０３又は／及び各インピーダンス素子１０４の値を調整するための信号を、各電流源１０３又は／及び各インピーダンス素子１０４に出力する。

このように、本発明の実施の形態１による利得可変なアナログ・デジタル変換器では、高電圧側および低電圧側の基準電圧を、アナログ・デジタル変換回路部の出力に応じて電流源回路の電流値又は／及びインピーダンス素子のインピーダンス値を調整することで変化させる基準電圧発生回路部を備えて、アナログ・デジタル変換器の利得を可変にするようにしたので、アナログ・デジタル変換回路部の前段に利得可変機能を持った演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整を実現することができる。

（実施の形態２）
次に、本発明の実施の形態２による利得可変なアナログ・デジタル変換器、及びその利得調整方法について、図２を参照しながら説明する。

図２は、本実施の形態２による利得可変なアナログ・デジタル変換器の構成を示す図である。

図２に示すように、本実施の形態２による利得可変なアナログ・デジタル変換器は、ＡＤＣ１０１と、ＡＤＣ１０１に入力される基準電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成する基準電圧発生回路部２０２と、記憶部１０６と、判定部２０８とを備え、また、基準電圧発生回路部２０２は、電流源として使用されるデジタル・アナログ変換回路部（以下、ＤＡＣと称す）２０３と、カレントミラー回路２０６と、演算増幅器１０５と、該演算増幅器１０５のプラス入力側とマイナス入力側のそれぞれに設けられた、インピーダンス値一定のインピーダンス素子２０４とを備えている。

本実施の形態２は、上記実施の形態１における、電流源回路１０３、および抵抗値可変のインピーダンス素子１０４を、電流源としてのＤＡＣ２０３と、カレントミラー回路２０６と、抵抗値一定のインピーダンス素子２０４に変更したものである。また、図２において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

判定部２０８は、記憶部１０６の出力と、ＡＤＣ１０１に入力されたアナログ信号の振幅などの情報を判断し、利得調整を行うためのデジタル入力信号ＤｉｎをＤＡＣ２０３に出力するものである。

ＤＡＣ２０３は、上記デジタル入力信号Ｄｉｎをアナログ電流に変換するものである。

カレントミラー回路２０６は、ＤＡＣ２０３の出力電流を入力とし、どのようなデジタル入力値がＤＡＣ２０３に入力されても常に等しい電流ＩＯＵＴＰとＩＯＵＴＮをそれぞれ電源側から、グランド側に対して出力するものである。

次に、上記のような構成を有する本実施の形態２による利得可変なアナログ・デジタル変換器の動作を通じて、その利得調整方法について説明する。

上記実施の形態１と同様に、本実施の形態２の基準電圧発生回路部２０２においては、カレントミラー回路２０６の出力が接続される演算増幅器１０５の入力端子のインピーダンスは通常極めて大きい（≒∞）ため、入力端子方向に、該カレントミラー回路２０６からの出力電流IOUTP、IOUTNが流れ込むことはない。

そのためカレントミラー回路２０６から出力される電流は必ず、演算増幅器１０５の一方の入力端子と一方の出力端子間に接続されるインピーダンス素子２０４の方向に流れ込むこととなる。従って、カレントミラー回路２０６の電流値が、上述のようにＩＯＵＴＰ、ＩＯＵＴＮであり、インピーダンス素子の抵抗値をＺとする場合、演算増幅器１０５の出力端子、すなわち基準電圧発生回路部２０２で生成される高電圧側及び低電圧側には、それぞれコモンモード電圧ＶＣＭに対してＩＯＵＴＰ×Ｚに相当する電圧を加算した電圧、ＩＯＵＴＮ×Ｚに相当する電圧を減算した電圧が、出力されることとなる。

すなわち、ＡＤＣ１０１に供給される基準電圧は、高電圧側、低電圧側がそれぞれＶＲＥＦＰ＝ＶＣＭ＋（ＩＯＵＴＰ×Ｚ）、及びＶＲＥＦＮ＝ＶＣＭ−（ＩＯＵＴＮ×Ｚ）となる。

これにより、アナログ・デジタル変換回路部１０１の入力レンジは、

ＶＲＥＦＰ−ＶＲＥＦＮ＝ＶＣＭ＋（ＩＯＵＴＰ×Ｚ）−{ＶＣＭ−（ＩＯＵＴＮ×Ｚ）}
＝（ＩＯＵＴＰ＋ＩＯＵＴＮ）×Ｚ

となる。

上記の算式から容易に分かるように、カレントミラー回路２０６の電流値ＩＯＵＴＰ、ＩＯＵＴＮを調整することで、ＡＤＣ１０１の入力レンジを調整し、利得を調整することができる。

このような基準電圧発生回路部２０２から出力される高電圧側および低電圧側の基準電圧は、ＡＤＣ１０１に入力される。そして、ＡＤＣ１０１は、上記高電圧側および低電圧側の基準電圧をもとに、入力されたアナログ信号AINP、AINNを変換し、その変換結果を記憶部１０６に出力する。変換結果は記憶部１０６に蓄えられる。判定部２０８は記憶部１０６に蓄えた出力を受け、該出力、及びＡＤＣ１０１に入力されたアナログ信号の振幅などの情報をもとに、利得調整の要否の判断を行い、ＤＡＣ２０３のアナログ出力電流を調整するための信号を出力する。

このように判定部２０８からの信号により、ＤＡＣ２０３のデジタル入力信号Ｄｉｎの値を変えることで、ＤＡＣ２０３のアナログ出力電流、次にはカレントミラー回路２０６から出力される電流値ＩＯＵＴＰとＩＯＵＴＮを調整することができる。

すなわち、インピーダンス素子２０４に流れ込む電流値をより精度よく制御することが可能となり、かつ、インピーダンス素子２０４はその値が固定値で、すなわち調整することが出来ない構成を有していたとしても、基準電圧発生回路部２０２から出力される高電圧側及び低電圧側の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの値を変化させることができるため、ＡＤＣ１０１の利得を可変にすることが出来る。

このように、本発明の実施の形態２による利得可変なアナログ・デジタル変換器では、高電圧側および低電圧側の基準電圧を、ＡＤＣ１０１の出力に応じて、ＤＡＣ２０３の出力電流、次にはインピーダンス素子に流れる電流を調整することで変化させる基準電圧発生回路部を備えて、アナログ・デジタル変換器の利得を可変にするようにしたので、アナログ・デジタル変換回路部の前段に利得可変機能を持った演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整を実現することができる。

（実施の形態３）
次に、本発明の実施の形態３による利得可変なアナログ・デジタル変換器、及びその利得調整方法について、図３を参照しながら説明する。

図３は、本実施の形態３による利得可変なアナログ・デジタル変換器の構成を示す図である。

図３に示すように、本実施の形態３による利得可変なアナログ・デジタル変換器は、ＡＤＣ１０１と、記憶部１０６と、ＡＤＣ１０１に入力される基準電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成する基準電圧発生回路部３０２と、判定部３０９とを備え、また、基準電圧発生回路部３０２は、演算増幅器１０５、及び該演算増幅器１０５のプラス入力側及びマイナス入力側のそれぞれにて設けられた電流値一定の電流源３０３と、インピーダンス回路とを有する。該インピーダンス回路は、スイッチ素子群３０７で接続切り替え可能なインピーダンス素子群３０４、及びインピーダンス素子群３０４に接続されているスイッチ素子群３０７の導通・非導通の制御を行うためのスイッチ制御回路３０６とを備えている。

なお、図３において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

次に、上記のような構成を有する本実施の形態３による利得可変なアナログ・デジタル変換器の動作を通じて、その利得調整方法について説明する。

ＡＤＣ１０１の出力値（変換結果）は記憶部１０６に送られ、そこで蓄えられる。次に、蓄えられた結果は判定部３０９に送られる。

判定部３０９は、記憶部１０６の出力と、ＡＤＣ１０１に入力されたアナログ信号の振幅などの情報をもとに、利得調整の要否の判断を行い、そのための出力信号を各スイッチ制御回路３０６に出力する。

スイッチ制御回路３０６は、判定部３０９の出力信号に応じて、スイッチ素子群３０７の開閉を制御し、インピーダンス回路の、即ち、インピーダンス素子群３０４のインピーダンス値を調整する。

即ち、本実施の形態３においても、基準電圧発生回路部３０２からＡＤＣ１０１に供給される高電圧側及び低電圧側の基準電圧値が、インピーダンス回路と電流源３０３により決定される。かつ、インピーダンス回路は、スイッチ制御回路３０６により必要に応じてスイッチ３０７を導通、又は非導通にすることで、そのインピーダンス値、即ちインピーダンス素子群３０４のインピーダンス値を変更することができる。

従って、上記の実施の形態１と同様に、本実施の形態３における基準電圧発生回路部３０２より生成される高電圧側、低電圧側の基準電圧ＶＲＥＦＰ＝ＶＣＭ＋（Ｉｏ×Ｚ）、及びＶＲＥＦＮ＝ＶＣＭ−（Ｉｏ×Ｚ）が、Ｉｏ×Ｚで決まる。即ち、電流源Ｉｏの値が同じであっても、Ｚを変化させることで、基準電圧値を変更することが可能である。

このように、本発明の実施の形態３による利得可変なアナログ・デジタル変換器では、高電圧側および低電圧側の基準電圧を、ＡＤＣ１０１の出力に応じて、スイッチ素子群３０７の開閉を切替え、次にはインピーダンス素子群３０４のインピーダンス値を調整することにより変化させる基準電圧発生回路部を備えて、アナログ・デジタル変換器の利得を可変にするようにしたので、アナログ・デジタル変換回路部の前段に利得可変機能を持った演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整を実現することができる。

（実施の形態４）
次に、本発明の実施の形態４による利得可変なアナログ・デジタル変換器、及びその利得調整方法について、図４を参照しながら説明する。

図４は、本実施の形態４による利得可変なアナログ・デジタル変換器の構成を示す図である。

図４に示すように、本実施の形態４による利得可変なアナログ・デジタル変換器は、ＡＤＣ１０１と、記憶部１０６と、ＡＤＣ１０１に入力される基準電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成する基準電圧発生回路部４０２と、判定部４０９とを備え、また、基準電圧発生回路部４０２は、演算増幅器１０５と、電流源として使用されるＤＡＣ２０３と、カレントミラー回路２０６と、上記演算増幅器１０５のプラス入力側及びマイナス入力側のそれぞれに設けられた２つのインピーダンス回路とを有する。また、上記インピーダンス回路は、スイッチ素子群３０７で接続切り替え可能なインピーダンス素子群３０４と、インピーダンス素子群３０４に接続されているスイッチ素子群３０７の切り替え、即ち導通・非導通の制御を行うためのスイッチ制御回路３０６とからなる。

なお、図４において、図１〜図３と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

次に、本実施の形態４による利得可変なアナログ・デジタル変換器の動作について説明する。

ＡＤＣ１０１の出力は、記憶部１０６に出力され、そこでアナログ・デジタル変換結果が蓄えられる。蓄えられたアナログ・デジタル変換結果はさらに判定部４０９に送られ、そして、判定部４０９は、記憶部１０６の出力と、ＡＤＣ１０１に入力されたアナログ信号の振幅などの情報をもとに、利得調整の要否を判断してから、ＤＡＣ２０３の入力信号Ｄｉｎ、及び各スイッチ素子群３０７の開閉を制御する各スイッチ制御回路３０６を制御するための制御信号を出力する。

そして、入力信号Ｄｉｎに応じてＤＡＣ２０３から出力される電流がカレントミラー回路２０６に入力され、カレントミラー回路２０６の出力した電流ＩＯＵＴＰ，ＩＯＵＴＮがインピーダンス素子群３０４及び演算増幅器１０５に入力される。

また、スイッチ制御回路３０６は、判定部４０９の制御信号に応じてスイッチ素子群３０７の個々の素子を導通、又は非導通にすることで、インピーダンス回路の、即ち、インピーダンス素子群３０４のインピーダンス値を変更する。

即ち、本実施の形態４においても、基準電圧発生回路部４０２からＡＤＣ１０１に供給される高電圧側及び低電圧側の基準電圧値が、インピーダンス素子群３０４のインピーダンス値と、ＤＡＣ２０３の出力電流、ひいてはカレントミラー回路２０６の出力電流により決定される。

そのため、基準電圧発生回路部４０２より生成される基準電圧は、上記の実施の形態２と同様に、高電圧側、低電圧側がそれぞれＶＲＥＦＰ＝ＶＣＭ＋（ＩＯＵＴＰ×Ｚ）、及びＶＲＥＦＮ＝ＶＣＭ−（ＩＯＵＴＮ×Ｚ）となり、即ち、ＡＤＣ１０１の入力レンジが（ＩＯＵＴＰ＋ＩＯＵＴＮ）×Ｚで決まるため、電流源（ＩＯＵＴＰ＋ＩＯＵＴＮ）の値が変化しなくても、Ｚの値を変更することにより基準電圧値を変更することが可能である。

もちろん、本実施の形態４の構成では、（ＩＯＵＴＰ＋ＩＯＵＴＮ）の値のみを変更しても、又は（ＩＯＵＴＰ＋ＩＯＵＴＮ）の値とＺの値の両方を変更しても同様に基準電圧値を変更することが可能である。

このように、本発明の実施の形態４による利得可変なアナログ・デジタル変換器では、高電圧側および低電圧側の基準電圧を、ＡＤＣ１０１の出力に応じて、スイッチ素子群３０７の開閉を切替え、次にはインピーダンス素子群３０４のインピーダンス値を調整することにより変化させる基準電圧発生回路部を備えて、アナログ・デジタル変換器の利得を可変にするようにしたので、アナログ・デジタル変換回路部の前段に利得可変機能を持った演算増幅器を接続することなく、アナログ・デジタル変換器の利得調整を実現することができる。

（実施の形態５）
次に、本発明の実施の形態５による利得可変なアナログ・デジタル変換器、及びその利得調整方法について、図５を参照しながら説明する。

図５は、本実施の形態５による利得可変なアナログ・デジタル変換器の構成を示す図である。

図５に示すように、本実施の形態５による利得可変なアナログ・デジタル変換器は、ＡＤＣ１０１と、記憶部１０６と、ＡＤＣ１０１に入力される基準電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成する基準電圧発生回路部５０２と、判定部５０８とを備え、また、基準電圧発生回路部５０２は、演算増幅器１０５と、該演算増幅器１０５のプラス入力側とマイナス入力側のそれぞれに設けられた、電流源として使用されるＤＡＣ２０３、カレントミラー回路５０６、及び抵抗値一定のインピーダンス素子２０４とを備えている。

また、カレントミラー回路５０６は、該回路に接続されたＤＡＣ２０３に入力されたデジタル値に応じた電流を出力するものである。

なお、図５において、図１、図２と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

次に、上記のような構成を有する本実施の形態５による利得可変なアナログ・デジタル変換器の動作を通じて、その利得調整方法について説明する。

ＡＤＣ１０１は、基準電圧発生回路５０２から出力される高電圧側および低電圧側の基準電圧に基づいて、入力されたアナログ信号をデジタル信号に変換し、その変換結果を記憶部１０６に出力する。そこでアナログ・デジタル変換結果が蓄えられる。蓄えられたアナログ・デジタル変換結果はさらに判定部５０８に送られ、そして、判定部５０８は、記憶部１０６の出力と、ＡＤＣ１０１に入力されたアナログ信号の振幅などの情報をもとに、利得調整の要否を判断して、一対のＤＡＣ２０３に対して、適切なデジタル入力値ＤｉｎＰ、ＤｉｎＮを出力する。

演算増幅器１０５のプラス入力側では、ＤＡＣ２０３はデジタル入力値ＤｉｎＰに応じた出力電流をカレントミラー回路５０６に出力する。そして、カレントミラー回路５０６からは、ＤＡＣ２０３の出力電流に応じた電流ＩＯＵＴＰが電源側から、グランド側に対して出力される。

演算増幅器１０５のマイナス入力側でも同様に、ＤＡＣ２０３はデジタル入力値ＤｉｎＮに応じた出力電流をカレントミラー回路５０６に出力する。そして、カレントミラー回路５０６からは、ＤＡＣ２０３の出力電流に応じた電流ＩＯＵＴＮが電源側から、グランド側に対して出力される。

即ち、本実施の形態５においても、基準電圧発生回路部５０２からＡＤＣ１０１に供給される高電圧側及び低電圧側の基準電圧値が、インピーダンス素子２０４のインピーダンス値と、ＤＡＣ２０３の出力電流、即ちカレントミラー回路２０６の出力電流ＩＯＵＴＰ、ＩＯＵＴＮにより決定される。

そのため、基準電圧発生回路部５０２より生成される基準電圧は、上記の実施の形態２と同様に、高電圧側、低電圧側がそれぞれＶＲＥＦＰ＝ＶＣＭ＋（ＩＯＵＴＰ×Ｚ）、及びＶＲＥＦＮ＝ＶＣＭ−（ＩＯＵＴＮ×Ｚ）となり、即ち、ＡＤＣ１０１の入力レンジが（ＩＯＵＴＰ＋ＩＯＵＴＮ）×Ｚで決まるため、電流源（ＩＯＵＴＰ＋ＩＯＵＴＮ）の値を変更することにより基準電圧値を変更することが可能である。

このように判定部５０８からの信号により、一対のＤＡＣ２０３のデジタル入力信号ＤｉｎＰ、ＤｉｎＮの値をそれぞれ独立に変えることで、カレントミラー回路５０６から出力される電流値ＩＯＵＴＰとＩＯＵＴＮをそれぞれ独立して調整することができる。これにより、基準電圧発生回路の発生する高電圧側および低電圧側の基準電圧をそれぞれ独立に変更させることができる。

このように、本発明の実施の形態５による利得可変なアナログ・デジタル変換器では、高電圧側および低電圧側の基準電圧を、ＡＤＣ１０１の出力に応じて、一対のＤＡＣ２０３の出力電流をそれぞれ独立に調整することにより変化させる基準電圧発生回路部を備えて、アナログ・デジタル変換器の利得を可変にするようにしたので、アナログ・デジタル変換回路部の前段に利得可変機能を持った演算増幅器を接続することなく、精度よくアナログ・デジタル変換器の利得調整を実現することができる。

（実施の形態６）
次に、本発明の実施の形態６による利得可変なアナログ・デジタル変換器、及びその利得調整方法について、図６を参照しながら説明する。

図６は、本実施の形態６による利得可変なアナログ・デジタル変換器の構成を示す図である。

本実施の形態６は、上記実施の形態５における、抵抗値一定のインピーダンス素子２０４を、スイッチ素子群３０７により接続切替可能なインピーダンス素子群３０４と、該スイッチ素子群３０７の個々素子の導通、非導通を制御するためのスイッチ制御回路３０６とからなるインピーダンス回路に変えたものである。これらのスイッチ制御回路３０６は演算増幅器１０５のプラス入力側とマイナス入力側に接続されるインピーダンス素子群３０４を独立に制御することができる。

なお、図６において、図１〜図５と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

次に、上記のような構成を有する本実施の形態６による利得可変なアナログ・デジタル変換器の動作を通じて、その利得調整方法について説明する。

ＡＤＣ１０１のアナログ・デジタル変換結果は記憶部１０６に入力され、そこで蓄えられる。そして蓄えられた変換結果は判定部６０９に送られ、判定部６０９は、記憶部１０６の出力と、ＡＤＣ１０１に入力されたアナログ信号の振幅などの情報を基に、利得調整の要否を判断し、２個のＤＡＣ２０３に対しては適切なデジタル入力値ＤｉｎＰ、ＤｉｎＮを、２個のスイッチ素子群３０７の開閉をそれぞれ制御する２個のスイッチ制御回路３０６に対しては適切な制御信号を出力する。

演算増幅器１０５のプラス入力側とマイナス入力側のそれぞれで、デジタル入力値ＤｉｎＰ、又はＤｉｎＮに応じてＤＡＣ２０３から出力される電流値がカレントミラー回路５０６に入力され、そしてインピーダンス素子群３０４とに入力される。

スイッチ制御回路３０６は、判定部４０９の制御信号に応じてスイッチ素子群３０７の個々素子を導通、又は非導通にすることで、インピーダンス素子群３０４のインピーダンス値を変更する。

即ち、本実施の形態６においても、基準電圧発生回路部６０２からＡＤＣ１０１に供給される高電圧側及び低電圧側の基準電圧値が、インピーダンス回路のインピーダンス素子群３０４のインピーダンス値と、ＤＡＣ２０３の出力電流、即ちカレントミラー回路２０６の出力電流ＩＯＵＴＰ、ＩＯＵＴＮにより決定される。

そのため、基準電圧発生回路部６０２より生成される基準電圧は、上記の実施の形態５と同様に、高電圧側、低電圧側がそれぞれＶＲＥＦＰ＝ＶＣＭ＋（ＩＯＵＴＰ×Ｚｐ）、及びＶＲＥＦＮ＝ＶＣＭ−（ＩＯＵＴＮ×Ｚｎ）となり、即ち、ＡＤＣ１０１の入力レンジが（ＩＯＵＴＰ×Ｚｐ＋ＩＯＵＴＮ×Ｚｎ）で決まるため、ＩＯＵＴＰ、ＩＯＵＴＮ、Ｚｐ、Ｚｎの値のいずれか一方、又はそれらの組み合わせを変更することにより基準電圧値を変更することが可能である。ここでは、Ｚｐ、Ｚｎはそれぞれ演算増幅器１０５のプラス入力側とマイナス入力側のインピーダンス素子群のインピーダンス値である。

このように判定部６０９からの信号により、ＤＡＣ２０３のデジタル入力信号ＤｉｎＰ、ＤｉｎＮの値をそれぞれ独立に変えることで、カレントミラー回路５０６から出力される電流値ＩＯＵＴＰとＩＯＵＴＮをそれぞれ独立して調整することができる。それと同時に、スイッチ制御回路３０６も判定部６０９からの信号に応じてスイッチ素子群３０７を導通、又は非導通にして、インピーダンス素子群３０４のインピーダンス値Ｚｐ、Ｚｎをそれぞれ独立に調整することができる。これにより、ＡＤＣ１０１に供給される高電圧及び低電圧の基準電圧をそれぞれ独立して変更することができる。

従って、本実施の形態６による利得可変なアナログ・デジタル変換器は、アナログ・デジタル変換回路部の前段に利得可変機能を持った演算増幅器を接続することなく、上記実施の形態５に比し、一層精度よくアナログ・デジタル変換器の利得調整を実現することができる。

なお、上記実施の形態１〜６までの利得可変なアナログ・デジタル変換器が搭載される半導体システム、あるいはさらに、上記で説明した利得可変なアナログ・デジタル変換器の利得調整方法を用いる半導体システムも、同様に、アナログ・デジタル変換回路部の前段に利得可変機能を持った演算増幅器を必要としないため、低消費電力、低コスト等のメリットを有する。

本発明に係るアナログ・デジタル変換器は、その前段に高性能な利得可変演算増幅器を接続することなくアナログ・デジタル変換器の利得を調整することが可能なため、携帯機器、映像機器等、低消費電力及び低コストを求められる半導体集積回路及びそれを用いたシステム等に有用である。

図１は、本発明の実施の形態１による利得可変なアナログ・デジタル変換器の構成を示すブロック図である。 図２は、本発明の実施の形態２による利得可変なアナログ・デジタル変換器の構成を示すブロック図である。 図３は、本発明の実施の形態３による利得可変なアナログ・デジタル変換器の構成を示すブロック図である。 図４は、本発明の実施の形態４による利得可変なアナログ・デジタル変換器の構成を示すブロック図である。 図５は、本発明の実施の形態５による利得可変なアナログ・デジタル変換器の構成を示すブロック図である。 図６は、本発明の実施の形態６による利得可変なアナログ・デジタル変換器の構成を示すブロック図である。 図７は、従来の利得可変機能を備えたアナログ・デジタル変換器の構成図である。

符号の説明

１０１ アナログ・デジタル変換回路部
１０２、２０２、３０２、４０２、５０２、６０２ 基準電圧発生回路部
１０３ 電流源回路
１０４ インピーダンス値可変のインピーダンス素子
１０５ 差動出力型の演算増幅器
１０６ 記憶部
１０７、２０８、３０９、４０９、５０８、６０９ 判定部
２０３ デジタル・アナログ変換回路部
２０４ インピーダンス値一定のインピーダンス素子
２０６ ２つの等しい電流を出力するカレントミラー回路
３０３ 電流値一定の電流源回路
３０４ インピーダンス値可変のインピーダンス素子群
３０６ スイッチ制御回路
３０７ スイッチ素子群
５０６ １つの電流を出力するカレントミラー回路
７０１ 利得可変型の演算増幅器
７０２ アナログ・デジタル変換回路部
７０３、７０４ アナログ信号入力部
７０５ 記憶部
７０６ 判定部

Claims (8)

1. 演算増幅器に接続された、電流源回路から出力される電流、及びインピーダンス回路のインピーダンス値に基づいて、基準電圧の高電圧側及び低電圧側の電圧値を発生する基準電圧発生回路部と、
   上記基準電圧発生回路部により発生された基準電圧の高電圧側及び低電圧側の電圧値をもとに、入力されたアナログ信号をデジタル信号に変換するアナログ・デジタル変換回路部と、
   上記アナログ・デジタル変換回路部からの出力信号によりアナログ・デジタル変換の利得調整が必要か否かを判定し、必要と判定した場合、上記電流源回路の出力電流又はインピーダンス回路のインピーダンス値を変更するための出力信号を出力するデジタル信号処理部（ＤＳＰ）と、を備え、
   上記インピーダンス回路は、上記演算増幅器のプラス入力側及びマイナス入力側のそれぞれの入出力端子間に接続される２つのインピーダンス素子群よりなり、
   上記インピーダンス素子群は、
   複数のインピーダンス素子からなるインピーダンス素子群と、
   上記演算増幅器の入力端子あるいは出力端子と、上記インピーダンス素子群の一方の端子とに接続されるスイッチ素子群と、
   上記スイッチ素子群の個々素子の導通及び非導通を制御するためのスイッチ制御回路と、を備え、
   上記ＤＳＰの出力信号に基づいて、上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切替えることにより上記インピーダンス回路のインピーダンス値を変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、
   ことを特徴とする利得可変なアナログ・デジタル変換器。
2. 請求項１に記載の利得可変なアナログ・デジタル変換器において、
   上記電流源回路は、
   上記ＤＳＰから出力されたデジタル出力信号値をアナログ電流に変換するデジタル・アナログ変換回路部と、
   上記デジタル・アナログ変換回路部から出力される電流を入力とし、２つの等しい電流を生成して上記演算増幅器のプラス入力側及びマイナス入力側に、出力するカレントミラー回路と、からなり、
   上記ＤＳＰの出力信号に基づいて、上記スイッチ制御回路を介した上記スイッチ素子群の個々素子の導通又は非導通の切替えに代えて、上記デジタル・アナログ変換回路部の出力電流を変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、
   ことを特徴とする利得可変なアナログ・デジタル変換器。
3. 請求項１に記載の利得可変なアナログ・デジタル変換器において、
   上記電流源回路は、
   上記ＤＳＰから出力されたデジタル出力信号値をアナログ電流に変換するデジタル・アナログ変換回路部と、
   上記デジタル・アナログ変換回路部から出力される電流を入力とし、２つの等しい電流を生成して上記演算増幅器のプラス入力側及びマイナス入力側に、出力するカレントミラー回路と、からなり、
   上記ＤＳＰの出力信号に基づいて、上記デジタル・アナログ変換回路部の出力電流を変更して、又は上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切替えることにより上記インピーダンス回路のインピーダンス値を変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、
   ことを特徴とする利得可変なアナログ・デジタル変換器。
4. 請求項１に記載の利得可変なアナログ・デジタル変換器において、
   上記電流源回路は、
   上記ＤＳＰから出力された２つのデジタル出力信号値をアナログ電流に変換する２つのデジタル・アナログ変換回路部と、
   上記２つのデジタル・アナログ変換回路部から出力される電流を入力とし、それぞれ１つの電流を生成して上記演算増幅器のプラス入力側又はマイナス入力側に、出力する２つのカレントミラー回路と、からなり、
   上記ＤＳＰの出力信号に基づいて、上記スイッチ制御回路を介した上記スイッチ素子群の個々素子の導通又は非導通の切替えに代えて、上記２つのデジタル・アナログ変換回路部からの出力電流を独立に変更して、上記基準電圧発生回路部から発生された基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、
   ことを特徴とする利得可変なアナログ・デジタル変換器。
5. 請求項１に記載の利得可変なアナログ・デジタル変換器において、
   上記電流源回路は、
   上記ＤＳＰから出力された２つのデジタル出力信号値をアナログ電流に変換する２つのデジタル・アナログ変換回路部と、
   上記２つのデジタル・アナログ変換回路部から出力される電流を入力とし、それぞれ１つの電流を生成して上記演算増幅器のプラス入力側又はマイナス入力側に、出力する２つのカレントミラー回路と、からなり、
   上記ＤＳＰの出力信号に基づいて、上記２つのデジタル・アナログ変換回路部からの出力電流を独立に変更して、又は上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切替えることにより上記インピーダンス回路の２つのインピーダンス素子群のインピーダンス値を独立に変更して、上記基準電圧発生回路部から発生される基準電圧の高電圧側又は低電圧側の電圧値を調整することにより、上記アナログ・デジタル変換の利得を可変にする、
   ことを特徴とする利得可変なアナログ・デジタル変換器。
6. 演算増幅器に接続された、電流源回路から出力される電流、及びインピーダンス回路のインピーダンス値に基づいて、基準電圧の高電圧側及び低電圧側の電圧値を発生するステップと、
   上記基準電圧の高電圧側及び低電圧側の電圧値をもとに、入力されたアナログ信号をデジタル信号に変換するアナログ・デジタル変換ステップと、
   上記変換ステップの変換結果によりアナログ・デジタル変換の利得調整が必要か否かを判定し、必要と判定した場合、上記電流源回路の出力電流又はインピーダンス回路のインピーダンス値を調整するための出力信号を出力する判定ステップと、
   上記判定ステップの出力信号に基づいて、上記インピーダンス回路のインピーダンス値を変更して、上記発生した基準電圧の高電圧側又は低電圧側の電圧値を調整するステップと、を有し、
   上記インピーダンス回路は、上記演算増幅器のプラス入力側及びマイナス入力側のそれぞれの入出力端子間に接続される２つのインピーダンス素子群よりなり、
   上記インピーダンス素子群は、
   複数のインピーダンス素子からなるインピーダンス素子群と、
   上記演算増幅器の入力端子あるいは出力端子と、上記インピーダンス素子群の一方の端子とに接続されるスイッチ素子群と、
   上記スイッチ素子群の個々素子の導通及び非導通を制御するためのスイッチ制御回路と、を備え、
   上記インピーダンス回路のインピーダンス値の変更は、
   上記判定ステップの出力信号に基づいて、上記スイッチ制御回路を介して上記スイッチ素子群の個々素子の導通又は非導通を切り換えることにより行う、
   ことを特徴とする利得可変なアナログ・デジタル変換器の利得調整方法。
7. 請求項１から請求項５のいずれか一項に記載の利得可変なアナログ・デジタル変換器を備えた、
   ことを特徴とする半導体システム。
8. 請求項６に記載の利得可変なアナログ・デジタル変換器の利得調整方法を用いて、アナログ・デジタル変換器の利得調整を行う、
   ことを特徴とする半導体システム。

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