JP4425620B2

JP4425620B2 - 出力回路

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Publication number: JP4425620B2
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Inventors: 美和世古
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Description

本発明は、出力回路に関し、特に演算増幅器と、演算増幅器からの出力信号の立ち上がり時および立ち下がり時のスルーレートを向上させるように演算増幅器のバイアス電流を制御するためのバイアス回路とを備えた出力回路に関する。

ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。この種の液晶表示装置において、容量性負荷である液晶パネル（ＬＣＤパネル）のデータ線を駆動する半導体集積回路装置からなるデータ側駆動回路の出力回路として、ボルテージホロワ接続の演算増幅器と、演算増幅器のバイアス電流を制御するためのバイアス回路を備えたものが用いられている

図７に示す出力回路１０１は、２アンプ方式の出力回路で、演算増幅器として、立ち上がり波形を出力する複数個（１個のみを図示）のプッシュ出力型演算増幅器１と、立ち下がり波形を出力する複数個（１個のみを図示）のプル出力型演算増幅器２とを備えている。演算増幅器１の回路例を図８に、演算増幅器２の回路例を図９に示す（例えば、特許文献１を参照）。演算増幅器１には内部のＮチャネルＭＯＳトランジスタＱ５，Ｑ７にバイアス電圧ＶbiasAを供給（Ｎ-bias）する端子３を有し、演算増幅器２には内部のＰチャネルＭＯＳトランジスタＱ１５，Ｑ１７にバイアス電圧ＶbiasＢを供給（Ｐ-bias）する端子４を有している。また、バイアス回路としてバイアス回路１０を備えている。バイアス回路１０からはＮバイアス線１１を介して演算増幅器１の端子３にバイアス電圧ＶbiasAが供給されるとともに、演算増幅器２の端子４にＰバイアス線１２を介してバイアス電圧ＶbiasＢが供給される。

図１０に示す出力回路１０２は、１アンプ方式の出力回路で、演算増幅器として、立ち上がり波形と立ち下がり波形の両方を出力する複数個（２個を図示）のプッシュプル出力型演算増幅器５を備えている。演算増幅器５の回路例を図１１に示す（例えば、特許文献２を参照）。演算増幅器５には内部のＮチャネルＭＯＳトランジスタＱ５にバイアス電圧ＶbiasAを供給する端子６と、内部のＰチャネルＭＯＳトランジスタＱ１５等にバイアス電圧ＶbiasＢを供給する端子７とを有している。また、バイアス回路として、図７と同様に、バイアス回路１０を有している。バイアス回路１０からはＮバイアス線１１を介して演算増幅器５の端子６にバイアス電圧ＶbiasAが供給されるとともに、演算増幅器５の端子７にＰバイアス線１２を介してバイアス電圧ＶbiasＢが供給される。

上述の出力回路１０１，１０２において、バイアス回路１０として、演算増幅器１，５からの出力信号の立ち上がり時および演算増幅器２，５からの出力信号の立ち下がり時のスルーレートを向上させるように演算増幅器１，２，５のバイアス電流を制御するバイアス回路を備えたものが用いられている（例えば、特許文献１を参照）。以下、従来のバイアス回路２０について、図１２を参照して説明する。バイアス回路２０は、バイアス電流源２１とバイアス電圧取出し回路２２とを備えている。バイアス電流源２１は、相異なるオン抵抗Ｒ１，Ｒ２（Ｒ１>Ｒ２）を有する並列接続のバイアス電流源用ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２と、インバータ２３とを有している。ＭＯＳトランジスタＱ２１，Ｑ２２はソースを高電圧側端子ＶDDに接続し、ドレインをバイアス電圧取出し回路２２に接続し、ゲートをＭＯＳトランジスタＱ２２のゲートはインバータ２３を介してＭＯＳトランジスタＱ２１のゲートに共通接続してバイアス切り換え端子９に接続している。

バイアス電圧取出し回路２２は、バイアス電流源２１と低電圧側端子ＶSS間に接続されたＮチャネルＭＯＳトランジスタＱ２３と、ＭＯＳトランジスタＱ２３にミラー接続されたＮチャネルＭＯＳトランジスタＱ２４と、高電圧側端子ＶDDと低電圧側端子ＶSS間にＭＯＳトランジスタＱ２４とで直列接続されたＰチャネルＭＯＳトランジスタＱ２５と、ＭＯＳトランジスタＱ２５にミラー接続されたＰチャネルＭＯＳトランジスタＱ２６と、高電圧側端子ＶDDと低電圧側端子ＶSS間にＭＯＳトランジスタＱ２６とで直列接続されたＮチャネルＭＯＳトランジスタＱ２７とを有している。ＭＯＳトランジスタＱ２３は、ドレインをＭＯＳトランジスタＱ２１，Ｑ２２のドレインに接続し、ソースを低電圧側端子ＶSSに接続し、ドレインとゲートとを短絡させてダイオード接続している。ＭＯＳトランジスタＱ２４は、ドレインをＭＯＳトランジスタＱ２５のドレインに接続し、ソースを低電圧側端子ＶSSに接続し、ゲートをＭＯＳトランジスタＱ２３のゲートに接続している。ＭＯＳトランジスタＱ２５は、ソースを高電圧側端子ＶDDに接続し、ドレインとゲートとを短絡させてダイオード接続している。ＭＯＳトランジスタＱ２６は、ソースを高電圧側端子ＶDDに接続し、ドレインをＭＯＳトランジスタＱ２７のドレインに接続し、ゲートをＭＯＳトランジスタＱ２５のゲートに接続している。ＭＯＳトランジスタＱ２７は、ソースを低電圧側端子ＶSSに接続し、ドレインとゲートとを短絡させてダイオード接続している。そして、ＭＯＳトランジスタＱ２６とＭＯＳトランジスタＱ２７との直列接続点をバイアス電圧ＶbiasAの出力端としてＮバイアス線１１に接続するとともに、ＭＯＳトランジスタＱ２４とＭＯＳトランジスタＱ２５との直列接続点をバイアス電圧ＶbiasＢの出力端としてＰバイアス線１２に接続している。

次に上記のバイアス回路２０の動作を説明する。バイアス切り換え端子９に"Ｌ（ロウ）"レベルのバイアス切り換え信号ＢＩＣが供給されるとＭＯＳトランジスタＱ２１がオン動作してバイアス電流源２１の抵抗はＭＯＳトランジスタＱ２１のオン抵抗Ｒ１（>Ｒ２）となり、バイアス電流源２１にはオン抵抗Ｒ１に対応した電流がオン抵抗Ｒ２に対応した場合より小さい電流で流れ、バイアス電圧取出し回路２２からはオン抵抗Ｒ２に対応した場合よりＰバイアス線１２により小さい（ＶDDにより近い）バイアス電圧が供給され、Ｎバイアス線１１により小さい（ＶSSにより近い）バイアス電圧が供給される。バイアス切り換え端子９に"Ｈ（ハイ）"レベルのバイアス切り換え信号ＢＩＣが供給されるとＭＯＳトランジスタＱ２２がオン動作してバイアス電流源２１の抵抗はＭＯＳトランジスタＱ２２のオン抵抗Ｒ２（<Ｒ１）となり、バイアス電流源２１にはオン抵抗Ｒ２に対応した電流がオン抵抗Ｒ１に対応した場合より大きい電流で流れ、バイアス電圧取出し回路２２からはオン抵抗Ｒ１に対応した場合よりＰバイアス線１２に、より大きい（ＶDDからより遠い）バイアス電圧が供給され、Ｎバイアス線１１に、より大きい（ＶSSからより遠い）バイアス電圧が供給される。

演算増幅器１，２，５は、バイアス回路２０により、次のように、バイアス電流が制御されて、演算増幅器１，５からの出力信号の立ち上がり時および演算増幅器２，５からの出力信号の立ち下がり時のスルーレートを向上させる。すなわち、演算増幅器１，５からの出力信号の立ち上がり時および演算増幅器２，５からの出力信号の立ち下がり時に、バイアス切り換え端子９に"Ｈ（ハイ）"レベルのバイアス切り換え信号ＢＩＣが供給されることにより、演算増幅器１，２，５のバイアス電流がバイアス回路２０で高バイアスに設定され、演算増幅器１，５からの出力信号の立ち上がり波形および演算増幅器２，５からの出力信号の立ち下がり波形は、急な傾きとなる。演算増幅器１，５からの出力信号の立ち上がり時および演算増幅器２，５からの出力信号の立ち下がり時の前後の所定期間は、バイアス切り換え端子９に"Ｌ（ロウ）"レベルのバイアス切り換え信号ＢＩＣが供給されることにより、演算増幅器１，２，５のバイアス電流がバイアス回路２０で低バイアスに設定され、その期間は演算増幅器１，２，５の消費電流を低減している。
特開２００３−６６９１９号公報特開平９−９３０５５号公報

ところで、上述の出力回路１０１，１０２は、演算増幅器１，２，５のバイアス電流の制御をバイアス回路２０のトランジスタサイズの異なるＭＯＳトランジスタＱ２１，Ｑ２２の切り換えにより行うため、ステップ制御となる。その結果、演算増幅器１，５からの出力信号の立ち上がり時および演算増幅器２，５からの出力信号の立ち下がり時のバイアス電流の制御は、一定期間、同一レベルでの高バイアスに設定される。そのため、低消費電流のための木目細かい制御ができないという問題がある。また、一定期間、同一レベルでの高バイアスに設定されるため、出力のオーバーシュートやアンダーシュートなどの波形の歪みが生じやすいという問題がある。
従って、本発明の目的は、演算増幅器の消費電流を低減するとともに、演算増幅器の出力波形の歪みを低減する出力回路を提供することである。

（１）本発明の出力回路は、演算増幅器と、演算増幅器のバイアス電流を高バイアスと低バイアスとに制御するバイアス回路とを備えた出力回路において、
前記バイアス回路は、プリチャージ用コンデンサおよびプリチャージ用コンデンサをタイミング信号の前縁で充電制御およびタイミング信号の後縁で放電制御するスイッチ素子を有するプリチャージ回路と、前記プリチャージ回路にプリチャージ電圧を供給する電圧可変のプリチャージ電源とを具備し、
前記バイアス回路により、前記タイミング信号の後縁に同期して前記高バイアスの制御が行われるとともに、前記タイミング信号の後縁からの放電制御により前記高バイアスから低バイアスの制御に移行させることを特徴とする。
（２）次に本発明の出力回路は、演算増幅器と、演算増幅器のバイアス電流を高バイアスと低バイアスとに制御するバイアス回路とを備えた出力回路において、
前記バイアス回路は、プリチャージ用コンデンサおよびプリチャージ用コンデンサをタイミング信号の前縁で充電制御およびタイミング信号の後縁で放電制御するスイッチ素子を有するプリチャージ回路と、前記プリチャージ回路にプリチャージ電圧を供給するプリチャージ電源と、前記タイミング信号のパルス幅を可変とするパルス幅調整回路とを具備し、
前記バイアス回路により、前記タイミング信号の後縁に同期して前記高バイアスの制御が行われるとともに、前記タイミング信号の後縁からの放電制御により前記高バイアスから低バイアスの制御に移行させることを特徴とする。
（３）さらに本発明の出力回路は、演算増幅器と、演算増幅器のバイアス電流を高バイアスと低バイアスとに制御するバイアス回路とを備えた出力回路において、
前記バイアス回路は、プリチャージ用コンデンサおよびプリチャージ用コンデンサをタイミング信号の前縁で充電制御およびタイミング信号の後縁で放電制御するスイッチ素子を有するプリチャージ回路と、前記プリチャージ回路にプリチャージ電圧を供給するプリチャージ電源とを具備し、さらに、前記プリチャージ回路の前記放電制御による放電経路に可変の抵抗手段を有しており、
前記バイアス回路により、前記タイミング信号の後縁に同期して前記高バイアスの制御が行われるとともに、前記タイミング信号の後縁からの放電制御により前記高バイアスから低バイアスの制御に移行させることを特徴とする。
（４）上記（１）〜（３）項のいずれか１項の出力回路において、前記バイアス回路が、前記演算増幅器へＮバイアス電圧をＮバイアス線を介して出力するとともに、Ｐバイアス電圧をＰバイアス線を介して出力することを特徴とする。
（５）上記（４）項の出力回路において、前記プリチャージ電源が、第１のプリチャージ電圧と第２のプリチャージ電圧を出力し、前記プリチャージ用コンデンサが、前記Ｎバイアス線および低電圧側端子ＶSS間に接続された第１のプリチャージ用コンデンサと、高電圧側端子ＶDDおよび前記Ｐバイアス線間に接続された第２のプリチャージ用コンデンサと
からなり、前記スイッチ素子が、前記プリチャージ電源の第１のプリチャージ電圧出力端および前記Ｎバイアス線間に接続されたＮチャネルＭＯＳトランジスタと、前記Ｐバイアス線および前記プリチャージ電源の第２のプリチャージ電圧出力端間に接続されたＰチャネルＭＯＳトランジスタとからなることを特徴とする。
（６）上記（４）項または（５）項の出力回路において、前記演算増幅器が、前記Ｎバイアス線に接続されるプッシュ出力型演算増幅器と、前記Ｐバイアス線に接続されるプル出力型演算増幅器とからなることを特徴とする。
（７）上記（４）項または（５）項の出力回路において、前記演算増幅器が、前記Ｎバイアス線およびＰバイアス線に接続されるプッシュプル出力型演算増幅器からなることを特徴とする。
（８）上記（１）〜（７）項のいずれか１項の出力回路において、表示装置のデータ側駆動回路の出力回路として用いられることを特徴とする。
（９）上記（８）項の出力回路において、前記表示装置が液晶表示装置であることを特徴とする。

上記手段によれば、演算増幅器の高スルーレート時のバイアス電流の制御において、高バイアスから低バイアスに、ステップ状ではなく、プリチャージ用コンデンサの放電経路内のＣＲ時定数で決定されるスムーズな出力カーブで移行させることができる。

本発明によれば、演算増幅器からの出力信号の立ち上がり時および立ち下がり時のバイアス電流の制御において、高バイアスから低バイアスにスムーズな出力カーブが得られ、演算増幅器の消費電流を低減するとともに、演算増幅器の出力波形の歪みを低減することができる。

本発明の出力回路は、演算増幅器のバイアス電流をバイアス回路により制御する際、演算増幅器からの出力信号の立ち上がり時および立ち下がり時の高バイアス制御をプリチャージにより行うようにしたものである。高バイアスから低バイアスへの下降時間はプリチャージ用コンデンサの放電時間で決定される。この放電時間は、プリチャージ電圧を可変にすることにより調整することができる。また、この放電時間は、プリチャージオン時間を可変にすることにより調整することができる。また、この放電時間は、放電経路に可変の抵抗手段を設けることにより調整することができる。

以下に、本発明の出力回路の実施例として、図７，１０に示す出力回路１０１，１０２のバイアス回路１０として用いられる第１実施例のバイアス回路３０について図１を参照して説明する。尚、図１２に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図１２に示す従来のバイアス回路２０と異なる点は、バイアス電流源２１に替わりバイアス電流源３１を有するとともに、新たに、プリチャージ回路３４と、プリチャージ電源３５とを有している点である。また、バイアス電流源３１がバイアス電流源２１と異なる点は、高バイアスと低バイアスの切り換えを無くし、低バイアスのバイアス電流源とするため、ＭＯＳトランジスタＱ２２とインバータ２３を削除し、ＭＯＳトランジスタＱ２１で構成されている点である。ＭＯＳトランジスタＱ２１のオン抵抗Ｒ１は、演算増幅器を低バイアスに制御可能な条件に設定される。

プリチャージ回路３４は、ＭＯＳトランジスタＱ２６およびＭＯＳトランジスタＱ２７の直列接続点と低電圧側端子ＶSS間に接続されたプリチャージ用コンデンサＣｎと、高電圧側端子ＶDDとＭＯＳトランジスタＱ２４およびＭＯＳトランジスタＱ２５の直列接続点間に接続されたプリチャージ用コンデンサＣｐと、プリチャージ電源３５からコンデンサＣｎにプリチャージ電圧Ｖpnを供給するためのＮチャネルＭＯＳトランジスタＱ２８と、プリチャージ電源３５からコンデンサＣｐにプリチャージ電圧Ｖppを供給するためのＰチャネルＭＯＳトランジスタＱ２９とを有している。ＭＯＳトランジスタＱ２８はタイミング信号Ｔｐにより制御され、ＭＯＳトランジスタＱ２９はタイミング信号ＴｐのインバータＩＮＶを介した反転信号により制御される。

プリチャージ電源３５は、制御信号（図示せず）により所望の電圧のプリチャージ電圧ＶpnおよびＶppに調整して出力することができる。

次に上記のバイアス回路３０の動作を図２を併用して説明する。先ず、演算増幅器を低バイアス制御するためにプリチャージ回路３４を動作させていないときの動作、すなわちバイアス電流源３１とバイアス電圧取出し回路２２とによる動作について説明する。バイアス電流源３１のＭＯＳトランジスタＱ２１がオン動作してＭＯＳトランジスタＱ２１のオン抵抗Ｒ１に対応した電流がバイアス電圧取出し回路２２に供給される。バイアス電圧取出し回路２２からは、演算増幅器を低バイアスに制御可能な電圧で、Ｎバイアス線１１にバイアス電圧ＶbiasＡが供給されるとともに、Ｐバイアス線１２にバイアス電圧ＶbiasＢが供給され、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器は低バイアスに設定される。

次に、演算増幅器を高バイアス制御するための動作を説明する。時刻Ｔ１にタイミング信号Ｔｐのパルス波形が立ち上がると、プリチャージ回路３４のＭＯＳトランジスタＱ２８，Ｑ２９がオン動作する。その結果、プリチャージ電源３５から演算増幅器を高バイアスに制御可能に調整された所望の電圧で、Ｎバイアス線１１にプリチャージ電圧Ｖpnが供給されるとともに、Ｐバイアス線１２にプリチャージ電圧Ｖppが供給される。そして、プリチャージ回路３４のコンデンサＣｎが電位差Ｖpn−ＶSSで充電されるとともに、コンデンサＣｐが電位差ＶＤＤ−Ｖppで充電される。タイミング信号Ｔｐのパルス波形の立ち下がりに同期して演算増幅器の出力波形の立ち上がりおよび立ち下がりが開始される時刻Ｔ２に、Ｎバイアス線１１の電位はプリチャージ電圧Ｖpnにほぼ近い電圧になるとともに、Ｐバイアス線１２の電位はプリチャージ電圧Ｖppにほぼ近い電圧になり、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器は高バイアスに設定される。

時刻Ｔ２にタイミング信号Ｔｐのパルス波形が立ち下がると、ＭＯＳトランジスタＱ２８，Ｑ２９がオフ動作する。その結果、充電されたコンデンサＣｎはＭＯＳトランジスタＱ２７を介して放電を開始するとともに、充電されたコンデンサＣｐはＭＯＳトランジスタＱ２５を介して放電を開始する。そして、コンデンサＣｎおよびＣｐの各放電経路のＣＲ時定数のカーブで、Ｎバイアス線１１およびＰバイアス線１２の電位は、上述した低バイアス制御のときのバイアス電圧ＶbiasAおよびＶbiasＢに移行していき、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器は低バイアスに移行する。演算増幅器の出力は、この時刻Ｔ２からの移行期間に波形が立ち上がりおよび立ち下がる。プリチャージ電源３５からのプリチャージ電圧ＶpnおよびＶppは調整することができるため、この移行期間もプリチャージ電圧ＶpnおよびＶppに応じて設定でき、プリチャージ電圧ＶpnおよびＶppをより高くすれば移行期間をより長く設定でき、より低くすればより短く設定できる。

以上のように、タイミング信号Ｔｐのパルス波形が立ち上がる時刻Ｔ１にプリチャージ電源３５によりコンデンサＣｎ，Ｃｐの充電を開始して、バイアス回路３０から高バイアスのバイアス電圧を出力する。そして、タイミング信号Ｔｐのパルス波形が立ち下がる時刻Ｔ２に、コンデンサＣｎ，Ｃｐの放電を開始する。この時刻Ｔ２に演算増幅器の出力波形の立ち上がりおよび立ち下がりは開始され、高バイアスにより急峻に立ち上がりおよび立ち下がる。このとき、バイアス回路３０からのバイアス電圧は、コンデンサＣｎ，Ｃｐの放電経路のＣＲ時定数のカーブで、高バイアスから低バイアスに移行するため、出力波形の立ち上がりおよび立ち下がりが所定の出力電圧に近づくと、高スルーレートから低スルーレートとなり、出力波形の歪みを低減することができる。また、演算増幅器の出力波形が立ち上がりおよび立ち下がるときのバイアス電圧は、コンデンサＣｎ，Ｃｐの放電経路のＣＲ時定数のカーブで減衰するため、一定期間、同一レベルでの高バイアスに設定される従来の出力回路に較べて、演算増幅器の消費電流を低減することができる。また、プリチャージ電源３５からのプリチャージ電圧ＶpnおよびＶppを可変としているので、演算増幅器の出力波形の立ち上がりおよび立ち下がり時におけるバイアス電流の制御を木目細かく設定することができる。

次に、第２実施例のバイアス回路４０について図３を参照して説明する。尚、図１に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図１に示すバイアス回路３０と異なる点は、プリチャージ電源３５に替わりプリチャージ電源４５を有するとともに、新たに、パルス幅調整回路４６を有している点である。また、プリチャージ電源４５がプリチャージ電源３５と異なる点は、一定な所定電圧のプリチャージ電圧ＶpnおよびＶppを出力するように構成されている点である。

パルス幅調整回路４６は、ｎビットの所望のカウント値が設定され、タイミング信号Ｔp1の立ち上がりからクロック信号ＣＬＫによりそのカウント値をカウントすることにより所定パルス幅のタイミング信号Ｔp２を出力する。

次に上記のバイアス回路４０の動作を図４を併用して説明する。演算増幅器を低バイアス制御するときの動作については、第１実施例と同様であり説明を省略する。演算増幅器を高バイアス制御するための動作を説明する。ｎビットの所望のカウント値が設定されたパルス幅調整回路４６に時刻Ｔ１にタイミング信号Ｔp1の立ち上がりが供給され、パルス幅調整回路４６から所望のパルス幅に調整されたタイミング信号Ｔp2が出力される。時刻Ｔ１にタイミング信号Ｔp2のパルス波形が立ち上がると、プリチャージ回路３４のＭＯＳトランジスタＱ２８，Ｑ２９がオン動作する。その結果、プリチャージ電源４５から所定の電圧で、Ｎバイアス線１１にプリチャージ電圧Ｖpnが供給されるとともに、Ｐバイアス線１２にプリチャージ電圧Ｖppが供給される。そして、プリチャージ回路３４のコンデンサＣｎが電位差Ｖpn−ＶSSで充電されるとともに、コンデンサＣｐが電位差ＶＤＤ−Ｖppで充電される。コンデンサＣｎはＭＯＳトランジスタＱ２８のオン抵抗とで決定されるＣＲ時定数のカーブで充電されるとともに、コンデンサＣｐはＭＯＳトランジスタＱ２９のオン抵抗とで決定されるＣＲ時定数のカーブで充電される。ここで、タイミング信号Ｔp2のパルス幅がコンデンサＣｎ，Ｃｐの充電が飽和するまで長く設定されている場合、タイミング信号Ｔp2のパルス波形の立ち下がりに同期して演算増幅器の出力波形の立ち上がりおよび立ち下がりが開始される時刻Ｔ２に、Ｎバイアス線１１の電位はプリチャージ電圧Ｖpnにほぼ近い電圧になるとともに、Ｐバイアス線１２の電位はプリチャージ電圧Ｖppにほぼ近い電圧になり、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器はこれらの電圧で高バイアスに設定される。また、タイミング信号Ｔp2のパルス幅がコンデンサＣｎ，Ｃｐの充電が飽和するまでの充電時間の範囲内に設定されている場合、タイミング信号Ｔp2のパルス波形の立ち下がりに同期して演算増幅器の出力波形の立ち上がりおよび立ち下がりが開始される時刻Ｔ２に、Ｎバイアス線１１の電位はプリチャージ電圧Ｖpnより所望値だけ低い電圧になるとともに、Ｐバイアス線１２の電位はプリチャージ電圧Ｖppより所望値だけ高い電圧になり、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器はこれらの電圧で高バイアスに設定される。

時刻Ｔ２にタイミング信号Ｔp2のパルス波形が立ち下がると、ＭＯＳトランジスタＱ２８，Ｑ２９がオフ動作する。その結果、充電されたコンデンサＣｎはＭＯＳトランジスタＱ２７を介して放電を開始するとともに、充電されたコンデンサＣｐはＭＯＳトランジスタＱ２５を介して放電を開始する。そして、コンデンサＣｎおよびＣｐの各放電経路のＣＲ時定数のカーブで、Ｎバイアス線１１およびＰバイアス線１２の電位は、上述した低バイアス制御のときのバイアス電圧ＶbiasAおよびＶbiasＢに移行していき、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器は低バイアスに移行する。演算増幅器の出力は、この時刻Ｔ２からの移行期間に波形が立ち上がりおよび立ち下がる。パルス幅調整回路４６からのタイミング信号Ｔp2のパルス幅は調整することができるため、この移行期間もタイミング信号Ｔp2のパルス幅に応じて設定できる。コンデンサＣｎ，Ｃｐの充電が飽和するまでの充電時間の範囲内で、タイミング信号Ｔp2のパルス幅をより広くすれば移行期間をより長く設定でき、より狭くすればより短く設定できる。

以上のように、タイミング信号Ｔp2のパルス波形が立ち上がる時刻Ｔ１にプリチャージ電源４５によりコンデンサＣｎ，Ｃｐの充電を開始して、バイアス回路４０から高バイアスのバイアス電圧を出力する。そして、タイミング信号Ｔp2のパルス波形が立ち下がる時刻Ｔ２に、コンデンサＣｎ，Ｃｐの放電を開始する。この時刻Ｔ２に演算増幅器の出力波形の立ち上がりおよび立ち下がりは開始され、高バイアスにより急峻に立ち上がりおよび立ち下がる。以下、第１実施例と同様に、演算増幅器の出力波形の歪みおよび消費電流を低減することができる。また、パルス幅調整回路４６からのタイミング信号Ｔp2のパルス幅を調整することができるので、演算増幅器の出力波形の立ち上がりおよび立ち下がり時におけるバイアス電流の制御を木目細かく設定することができる。

次に、第３実施例のバイアス回路５０について図５を参照して説明する。尚、図３に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図３に示すバイアス回路４０と異なる点は、プリチャージ回路３４に替わりプリチャージ回路５４を有するとともに、パルス幅調整回路４６を有していない点である。また、プリチャージ回路５４がプリチャージ回路３４と異なる点は、プリチャージ用コンデンサＣｎがＭＯＳトランジスタＱ２６およびＭＯＳトランジスタＱ２７の直列接続点と低電圧側端子ＶSS間に可変抵抗Ｒｎを介して接続されるとともに、プリチャージ用コンデンサＣｐが高電圧側端子ＶDDとＭＯＳトランジスタＱ２４およびＭＯＳトランジスタＱ２５の直列接続点間に可変抵抗Ｒｐを介して接続されて構成されている点である。

バイアス回路５０を半導体集積回路装置としては、半導体基板に形成するとき、可変抵抗Ｒｎ，Ｒｐは、拡散抵抗で複数の抵抗素子を形成し、ＭＯＳＦＥＴ等のスイッチ素子で切り換え可能とすることにより構成することができる。また、可変抵抗Ｒｎ，Ｒｐは、複数のＭＯＳＦＥＴのオン抵抗の組合せを切り換え可能とすることによっても構成することができる。

次に上記のバイアス回路５０の動作を図６を併用して説明する。演算増幅器を低バイアス制御するときの動作については、第１実施例と同様であり説明を省略する。演算増幅器を高バイアス制御するための動作を説明する。時刻Ｔ１にタイミング信号Ｔｐのパルス波形が立ち上がると、プリチャージ回路５４のＭＯＳトランジスタＱ２８，Ｑ２９がオン動作する。その結果、プリチャージ電源４５から演算増幅器を高バイアスに制御可能な所定の電圧で、Ｎバイアス線１１にプリチャージ電圧Ｖpnが供給されるとともに、Ｐバイアス線１２にプリチャージ電圧Ｖppが供給される。そして、プリチャージ回路５４のコンデンサＣｎが電位差Ｖpn−ＶSSで充電されるとともに、コンデンサＣｐが電位差ＶＤＤ−Ｖppで充電される。タイミング信号Ｔｐのパルス波形の立ち下がりに同期して演算増幅器の出力波形の立ち上がりおよび立ち下がりが開始される時刻Ｔ２に、Ｎバイアス線１１の電位はプリチャージ電圧Ｖpnにほぼ近い電圧になるとともに、Ｐバイアス線１２の電位はプリチャージ電圧Ｖppにほぼ近い電圧になり、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器は高バイアスに設定される。

時刻Ｔ２にタイミング信号Ｔｐのパルス波形が立ち下がると、ＭＯＳトランジスタＱ２８，Ｑ２９がオフ動作する。その結果、充電されたコンデンサＣｎはＭＯＳトランジスタＱ２７と所望抵抗値に調整された可変抵抗Ｒｎとを介して放電を開始するとともに、充電されたコンデンサＣｐはＭＯＳトランジスタＱ２５と所望抵抗値に調整された可変抵抗Ｒｐとを介して放電を開始する。そして、コンデンサＣｎおよびＣｐの各放電経路のＣＲ時定数のカーブで、Ｎバイアス線１１およびＰバイアス線１２の電位は、上述した低バイアス制御のときのバイアス電圧ＶbiasAおよびＶbiasＢに移行していき、Ｎバイアス線１１およびＰバイアス線１２に接続された演算増幅器は低バイアスに移行する。演算増幅器の出力は、この時刻Ｔ２からの移行期間に波形が立ち上がりおよび立ち下がる。可変抵抗Ｒｎ，Ｒｐの抵抗値は調整することができるため、この移行期間も可変抵抗Ｒｎ，Ｒｐの抵抗値に応じて設定できる。可変抵抗Ｒｎ，Ｒｐの抵抗値をより大きくすれば放電経路のＣＲ時定数も大きくなり移行期間をより長く設定でき、抵抗値をより小さくすれば放電経路のＣＲ時定数も小さくなり移行期間をより短く設定できる。

以上のように、タイミング信号Ｔｐのパルス波形が立ち上がる時刻Ｔ１にプリチャージ電源４５によりコンデンサＣｎ，Ｃｐの充電を開始して、バイアス回路５０から高バイアスのバイアス電圧を出力する。そして、タイミング信号Ｔｐのパルス波形が立ち下がる時刻Ｔ２に、コンデンサＣｎ，Ｃｐの放電を開始する。この時刻Ｔ２に演算増幅器の出力波形の立ち上がりおよび立ち下がりは開始され、高バイアスにより急峻に立ち上がりおよび立ち下がる。以下、第１実施例と同様に、演算増幅器の出力波形の歪みおよび消費電流を低減することができる。また、プリチャージ回路５４の抵抗Ｒｎ，Ｒｐを可変としているので、放電時のＣＲ時定数を調整することができ、演算増幅器の出力波形の立ち上がりおよび立ち下がり時におけるバイアス電流の制御を木目細かく設定することができる。

尚、上記実施例では、バイアス回路のバイアス電流源およびバイアス電圧取出し回路として、バイアス電流源３１およびバイアス電圧取出し回路２２を例に説明したが、本発明の要旨を逸脱しない範囲で別の回路であってもよい。また、上記実施例では、高バイアスから低バイアスへの移行期間の調整を、第１実施例ではプリチャージ電源３５により、第２実施例ではパルス幅調整回路４６により、第３実施例では可変抵抗Ｒｎ，Ｒｐにより行う例で説明しているが、これらを組合せて実施することもできる。また、液晶表示装置のデータ側駆動回路の出力回路を例で説明したが、他のドットマトリックス型表示装置、例えばＥＬ表示装置のデータ側駆動回路の出力回路等であってもよい。

本発明の第１実施例のバイアス回路３０の回路図。図１に示すバイアス回路３０の動作を示す電圧波形図。本発明の第２実施例のバイアス回路４０の回路図。図３に示すバイアス回路４０の動作を示す電圧波形図。本発明の第３実施例のバイアス回路５０の回路図。図５に示すバイアス回路５０の動作を示す電圧波形図。２アンプ方式の出力回路１０１の構成を示すブロック図。図７の出力回路１０１に用いられるプッシュ出力型オペアンプ１の一例の回路図。図７の出力回路１０１に用いられるプル出力型オペアンプ２の一例の回路図。１アンプ方式の出力回路１０２の構成を示すブロック図。図１０の出力回路１０２に用いられるプッシュプル出力型オペアンプ５の一例の回路図。図７の出力回路１０１および図１０の出力回路１０２のバイアス１０として用いられる従来のバイアス回路２０の回路図。

符号の説明

１プッシュ出力型演算増幅器
２プル出力型演算増幅器
５プッシュプル出力型演算増幅器
１１Ｎバイアス線
１２Ｐバイアス線
２２バイアス電圧取出し回路
３０，４０，５０バイアス回路
３１バイアス電流源
３４，５４プリチャージ回路
３５，４５プリチャージ電源
４６パルス幅調整回路
１０１，１０２出力回路
Ｃｎ，Ｃｐプリチャージ用コンデンサ
Ｒｎ，Ｒｐ可変抵抗

Claims

演算増幅器と、演算増幅器のバイアス電流を高バイアスと低バイアスとに制御するバイアス回路とを備えた出力回路において、
前記バイアス回路は、プリチャージ用コンデンサおよびプリチャージ用コンデンサをタイミング信号の前縁で充電制御およびタイミング信号の後縁で放電制御するスイッチ素子を有するプリチャージ回路と、前記プリチャージ回路にプリチャージ電圧を供給する電圧可変のプリチャージ電源とを具備し、
前記バイアス回路により、前記タイミング信号の後縁に同期して前記高バイアスの制御が行われるとともに、前記タイミング信号の後縁からの放電制御により前記高バイアスから低バイアスの制御に移行させることを特徴とする出力回路。
演算増幅器と、演算増幅器のバイアス電流を高バイアスと低バイアスとに制御するバイアス回路とを備えた出力回路において、
前記バイアス回路は、プリチャージ用コンデンサおよびプリチャージ用コンデンサをタイミング信号の前縁で充電制御およびタイミング信号の後縁で放電制御するスイッチ素子を有するプリチャージ回路と、前記プリチャージ回路にプリチャージ電圧を供給するプリチャージ電源と、前記タイミング信号のパルス幅を可変とするパルス幅調整回路とを具備し、
前記バイアス回路により、前記タイミング信号の後縁に同期して前記高バイアスの制御が行われるとともに、前記タイミング信号の後縁からの放電制御により前記高バイアスから低バイアスの制御に移行させることを特徴とする出力回路。
演算増幅器と、演算増幅器のバイアス電流を高バイアスと低バイアスとに制御するバイアス回路とを備えた出力回路において、
前記バイアス回路は、プリチャージ用コンデンサおよびプリチャージ用コンデンサをタイミング信号の前縁で充電制御およびタイミング信号の後縁で放電制御するスイッチ素子を有するプリチャージ回路と、前記プリチャージ回路にプリチャージ電圧を供給するプリチャージ電源とを具備し、さらに、前記プリチャージ回路の前記放電制御による放電経路に可変の抵抗手段を有しており、
前記バイアス回路により、前記タイミング信号の後縁に同期して前記高バイアスの制御が行われるとともに、前記タイミング信号の後縁からの放電制御により前記高バイアスから低バイアスの制御に移行させることを特徴とする出力回路。
前記バイアス回路が、前記演算増幅器へＮバイアス電圧をＮバイアス線を介して出力するとともに、Ｐバイアス電圧をＰバイアス線を介して出力することを特徴とする請求項１〜３のいずれか１項に記載の出力回路。
前記プリチャージ電源が、第１のプリチャージ電圧と第２のプリチャージ電圧を出力し、前記プリチャージ用コンデンサが、前記Ｎバイアス線および低電圧側端子ＶSS間に接続された第１のプリチャージ用コンデンサと、高電圧側端子ＶDDおよび前記Ｐバイアス線間に接続された第２のプリチャージ用コンデンサとからなり、
前記スイッチ素子が、前記プリチャージ電源の第１のプリチャージ電圧出力端および前
記Ｎバイアス線間に接続されたＮチャネルＭＯＳトランジスタと、前記Ｐバイアス線および前記プリチャージ電源の第２のプリチャージ電圧出力端間に接続されたＰチャネルＭＯＳトランジスタとからなることを特徴とする請求項４記載の出力回路。
前記演算増幅器が、前記Ｎバイアス線に接続されるプッシュ出力型演算増幅器と、前記Ｐバイアス線に接続されるプル出力型演算増幅器とからなることを特徴とする請求項４または請求項５記載の出力回路。
前記演算増幅器が、前記Ｎバイアス線およびＰバイアス線に接続されるプッシュプル出力型演算増幅器からなることを特徴とする請求項４または請求項５記載の出力回路。
表示装置のデータ側駆動回路の出力回路として用いられることを特徴とする請求項１〜７のいずれか１項に記載の出力回路。
前記表示装置が液晶表示装置であることを特徴とする請求項８記載の出力回路。