JP2024047798A - 出力バッファ回路、チャージポンプ装置、表示駆動装置及び表示装置 - Google Patents

Abstract

【目的】消費電力及びノイズの発生を抑制すると共に、回路面積の低減及び高速応答化を図ることが可能な出力バッファ回路、チャージポンプ装置、表示駆動装置及び表示装置を提供する。
【構成】入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１のトランジスタと、入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２のトランジスタと、第１ノード上の信号の逆位相の信号に応じてオン状態となった場合に第１及び第２ノード間を接続する第３のトランジスタと、第２ノード上の信号の逆位相の信号に応じてオン状態となった場合に第１及び第２ノード間を接続する第４のトランジスタと、第１ノード上の信号に応じてオン状態となった場合に第１の電源電圧を出力端子に供給する第５のトランジスタと、第２ノード上の信号に応じてオン状態となった場合に第２の電源電圧を出力端子に供給する第６のトランジスタと、を有する。
【選択図】図１

Description

本発明は、負荷を駆動する出力バッファ回路、チャージポンプ装置、表示駆動装置及び表示装置に関する。

液晶表示パネルや有機ＥＬ表示パネル等の表示パネルにて、映像信号に基づく映像を表示する表示装置には、この表示パネルを駆動する為の各種の信号を生成し、当該表示パネルに供給する表示駆動装置が含まれている。

このような表示駆動装置には、システムから供給された少なくとも２つの外部電源電圧に基づき、この２つの外部電源電圧の一方を基準として、他方の外部電源電圧との電圧差を拡大することで、上記した各種の信号を生成する為の電源電圧を生成するチャージポンプ回路と、このチャージポンプ回路を駆動する駆動回路が設けられている。

チャージポンプ回路は、例えば容量素子を含み、駆動回路から供給された駆動信号に応じて、この容量素子の一端を上記２つの外部電源電圧による充電動作と放電動作とを交互に切り替えることで、２つの外部電源電圧の他方を昇圧又は降圧した所望の電圧値を有する電源電圧を生成する。

駆動回路は、例えば昇圧した電源電圧を生成する場合、チャージポンプ回路で生成された電源電圧に追随する検知電圧が所定の参照電圧以下である場合には、入力されたクロックＣＬＫ信号のＣＬＫ周期に基づき、容量素子の充電動作及び放電動作の切り替えを促す２値の信号を生成する一方、当該検知電圧が所定の参照電圧より高い場合には、容量素子の充電動作／放電動作の切り替えを停止させる１値の信号を生成する。そして、駆動回路は、自身に含まれる出力バッファによって当該２値信号を増幅したものを上記駆動信号としてチャージポンプ回路に供給する。

ところで、出力バッファは、上記した２値信号を夫々のゲート端で受け、且つ夫々のドレイン端同士が出力ノードに接続されているＰチャネルＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタ及びＮチャネルＭＯＳ型のトランジスタから構成される。かかる構成により、出力バッファは、両トランジスタを上記した２値信号によって相補的にオン状態に設定することで、出力ノードから上記した駆動信号を出力する。

しかしながら、このようなチャージポンプ回路を駆動する出力バッファは、チャージポンプ回路の電流駆動能力を決定する容量素子の容量値が大きく、当該容量素子の一端を駆動する出力バッファの両トランジスタのサイズも大きい。それゆえに、両トランジスタのうちの一方のトランジスタがオフ状態からオン状態へ切り替わるタイミングに対して、他方のトランジスタがオン状態からオフ状態へ切り替わるタイミングが遅れると、一時的に両トランジスタが同時にオン状態となり、両者の間で大きな貫通電流が流れてしまう。これにより、消費電力の増加や電源ノイズの発生を招くという問題が生じる。

そこで、出力バッファの前段に、両トランジスタの同時オンを防止するように、夫々のオン（オフ）状態からオフ（オン）状態への切替タイミングを調整するタイミング調整部２０を設けたバッファ回路が提案されている（例えば、特許文献１の図１参照）。かかるバッファ回路に含まれるタイミング調整部２０は、夫々の出力端が他方の１入力端に接続されているＯＲ回路２１及びＡＮＤ回路２２から構成されている。

特開２００１－２１７７０６号公報

ところで、特許文献１に記載のタイミング調整部２０を構成するＯＲ回路２１及びＡＮＤ回路２２は、夫々が６個のトランジスタからなる。なおＯＲ回路２１及びＡＮＤ回路２２を構成する各トランジスタは、サイズの大きい出力バッファの両トランジスタを高速にオン、オフ動作させることができる比較的大きなサイズで構成されている。

よって、タイミング調整部２０によると、出力バッファ回路の２つのトランジスタ間に流れる貫通電流を阻止する為に、合計１２個のトランジスタが必要となり、出力バッファの回路面積が大きくなるという問題があった。

そこで、本願発明は、貫通電流に伴う消費電力及びノイズの発生を抑制すると共に、回路面積の低減及び高速応答化を図ることが可能な出力バッファ回路、半導体装置、表示ドライバ及び表示装置を提供することを目的とする。

本発明に係る出力バッファ回路は、入力端子で受けた入力信号と同位相の出力信号を出力端子から出力する出力バッファ回路であって、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２導電型の第２のトランジスタと、前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、前記第１ノード上の信号を自身の制御端子で受け、前記第１ノード上の信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、前記第２ノード上の信号を自身の制御端子で受け、前記第２ノード上の信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有する。

また、本発明に係る出力バッファ回路は、入力端子で受けた入力信号と逆位相の出力信号を出力端子から出力する出力バッファ回路であって、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２導電型の第２のトランジスタと、前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、前記第２逆位相信号を自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、前記第１逆位相信号を自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有する。

本発明に係るチャージポンプ装置は、上記した出力バッファ回路と、前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を有する。

本発明に係る表示駆動装置は、映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する信号群を生成する表示駆動装置であって、上記した出力バッファ回路と、前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有する。

本発明に係る表示装置は、複数の表示セルが配置されている表示パネルと、映像信号に基づき前記表示パネルを駆動する信号群を生成する表示駆動装置と、を有する表示装置であって、前記表示駆動装置は、上記した出力バッファ回路と、前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有する。

本発明に係る出力バッファ回路は、自身の制御端子で受けた信号に基づきオン状態となった場合に第１の電源電圧を出力端子に供給するトランジスタと、自身の制御端子で受けた信号に基づきオン状態となった場合に第２の電源電圧を出力端子に供給するトランジスタと、の間に流れる貫通電流を、以下の８個のトランジスタで阻止している。

すなわち、第１のトランジスタは、入力信号を自身の制御端子で受け、当該入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する。第２のトランジスタは、入力信号を自身の制御端子で受け、当該入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する。第３のトランジスタは、２つのトランジスタからなる第１のインバータによって第１ノード上の信号の位相を反転させた第１逆位相信号を自身の制御端子で受け、この第１逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第４のトランジスタは、２つのトランジスタからなる第２のインバータによって第２ノード上の信号の位相を反転させた第２逆位相信号を自身の制御端子で受け、この第２逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。

よって、貫通電流を防止する為に１２個のトランジスタが必要となる特許文献１に記載の構成に比べて、回路面積を低減させることができる。

更に、本発明によれば、非反転バッファ及び反転バッファのいずれを実現する場合にも入力端子の後段に２つのインバータを介在させることなく、且つその入力容量を第１及び第２のトランジスタ各々の制御端子だけにすることができるので、高速応答化が図られる。

出力バッファ回路１００の構成を示す回路図である。 出力バッファ回路１００の内部動作を表すタイムチャートである。 出力バッファ回路１００の変形例としての出力バッファ回路１００Ａの構成を示す回路図である。 チャージポンプ装置２００の構成を示すブロック図である。 チャージポンプ回路２２０の構成を示す回路図である。 チャージポンプ装置２００Ａの構成を示すブロック図である。 表示装置３００の概略構成を示すブロック図である。

図１は、本発明に係る出力バッファ回路の一例としての出力バッファ回路１００の構成を示す回路図である。

出力バッファ回路１００は、２つの電源電圧間に設けられ、入力端子ＴＩで受けた２値（論理レベル０又は１）の入力信号Ｓｉの位相を維持した信号の電流を増幅した出力信号Ｓｏを生成し、これを出力端子ＴＯを介して出力する、いわゆる非反転バッファである。尚、入力信号Ｓｉにおける論理レベル１の実際の信号レベルは例えば電源電圧ＶＤＤであり、論理レベル０の信号レベルは例えば接地電圧ＶＳＳである。

出力バッファ回路１００は、例えば半導体装置としての半導体ＩＣチップに形成されており、タイミング調整部１０及び出力部１１を有する。

タイミング調整部１０は、Ｐチャネル型のトランジスタＱ１１及びＱ１３、Ｎチャネル型のトランジスタＱ１２及びＱ１４、インバータ１７及び１８から構成される。

タイミング調整部１０では、入力端子ＴＩが、トランジスタＱ１１及びＱ１２各々のゲートに接続されている。トランジスタＱ１１のソースには電源電圧ＶＤＤが印加されており、そのドレインは、ノードｎ１１を介してトランジスタＱ１３のソース、トランジスタＱ１４のドレイン及びインバータ１７の入力端に接続されている。トランジスタＱ１２のソースには接地電圧ＶＳＳが印加されており、そのドレインは、ノードｎ１２を介してトランジスタＱ１３のドレイン、トランジスタＱ１４のソース及びインバータ１８の入力端に接続されている。

更に、タイミング調整部１０では、トランジスタＱ１３のゲートがインバータ１７の出力端に接続されており、トランジスタＱ１４のゲートがインバータ１８の出力端に接続されている。

出力部１１は、Ｐチャネル型のトランジスタＱ１５及びＮチャネル型のトランジスタＱ１６を含む。

出力部１１では、トランジスタＱ１５のゲートがノードｎ１１に接続されており、トランジスタＱ１６のゲートがノードｎ１２に接続されている。トランジスタＱ１５のソースには電源電圧ＶＤＤが印加されており、トランジスタＱ１６のソースには接地電圧ＶＳＳが印加されている。トランジスタＱ１５及びＱ１６各々のドレインは出力端子ＴＯに接続されている。

次に、出力バッファ回路１００の内部動作について説明する。

図２は、論理レベル０（接地電圧ＶＳＳ）の状態から論理レベル１（電源電圧ＶＤＤ）の状態に遷移し、再び論理レベル０の状態に戻る入力信号Ｓｉを受けた場合における出力バッファ回路１００の内部動作を示すタイムチャートである。尚、以降、電源電圧ＶＤＤの状態を論理レベル１と表記し、接地電圧ＶＳＳの状態を論理レベル０と表記する。

先ず、論理レベル０の入力信号Ｓｉに応じて、図２に示すようにトランジスタＱ１１がオン、トランジスタＱ１２がオフの状態になる。これにより、トランジスタＱ１１を介して、論理レベル１の信号がノードｎ１１に供給される。

すると、インバータ１７は、ノードｎ１１に供給された論理レベル１の信号の位相を反転させた論理レベル０の信号をトランジスタＱ１３のゲートに供給する。

これにより、トランジスタＱ１３がオン状態となり、ノードｎ１１に供給された論理レベル１の信号を、当該トランジスタＱ１３を介してノードｎ１２に供給する。すると、インバータ１８が、ノードｎ１２に供給された論理レベル１の信号の位相を反転させた論理レベル０の信号をトランジスタＱ１４のゲートに供給することで、図２に示すようにトランジスタＱ１４をオフ状態にする。

その結果、ノードｎ１１に供給された論理レベル１の信号に応じて、出力部１１のトランジスタＱ１５がオフ状態、ノードｎ１２に供給された論理レベル１の信号に応じて出力部１１のトランジスタＱ１６がオン状態となる。

よって、入力信号Ｓｉが論理レベル０の状態にある間は、トランジスタＱ１６を介して接地電圧ＶＳＳが出力端子ＴＯに印加され、図２に示すように、論理レベル０を表す出力信号Ｓｏが出力端子ＴＯを介して出力される。

その後、図２に示すように、入力信号Ｓｉが論理レベル０から１の状態に遷移すると、トランジスタＱ１１がオフ、トランジスタＱ１２がオンの状態に切り替わる。

トランジスタＱ１２がオン状態に切り替わると、論理レベル０の信号が当該トランジスタＱ１２及びノードｎ１２を介して、インバータ１８及びトランジスタＱ１６のゲートに供給される。これにより、図２に示すように、先ず、トランジスタＱ１６がオン状態からオフ状態に切り替わり、その後、インバータ１８の素子遅延の経過後にトランジスタＱ１４がオフ状態からオン状態に切り替わる。トランジスタＱ１４がオン状態に切り替わると、ノードｎ１２に供給された論理レベル０の信号がトランジスタＱ１４及びノードｎ１１を介して、インバータ１７及びトランジスタＱ１５のゲートに供給される。

その結果、トランジスタＱ１５がオフ状態からオン状態に切り替わり、その後、インバータ１７の素子遅延の経過後にトランジスタＱ１３がオン状態からオフ状態に切り替わる。

よって、入力信号Ｓｉが論理レベル０から１に遷移すると、トランジスタＱ１５を介して電源電圧ＶＤＤが出力端子ＴＯに印加され、図２に示すように論理レベル１を表す出力信号Ｓｏが出力端子ＴＯを介して出力される。

その後、図２に示すように、入力信号Ｓｉが論理レベル１から０の状態に遷移すると、トランジスタＱ１１がオフ状態からオン状態に切り替わると共に、トランジスタＱ１２がオン状態からオフ状態に切り替わる。トランジスタＱ１１がオンの状態に切り替わると、論理レベル１の信号が当該トランジスタＱ１１及びノードｎ１１を介して、インバータ１７及びトランジスタＱ１５のゲートに供給される。

これにより、先ず、トランジスタＱ１５がオン状態からオフ状態に切り替わり、その後、インバータ１７の素子遅延の経過後にトランジスタＱ１３がオフ状態からオン状態に切り替わる。トランジスタＱ１３がオン状態に切り替わると、ノードｎ１１に供給された論理レベル１の信号がトランジスタＱ１３及びノードｎ１２を介して、インバータ１８及びトランジスタＱ１６のゲートに供給される。

その結果、図２に示すように、先ず、トランジスタＱ１６がオフ状態からオン状態に切り替わり、その後、インバータ１８の素子遅延の経過後にトランジスタＱ１４がオン状態からオフ状態に切り替わる。

よって、入力信号Ｓｉが論理レベル１から０に遷移すると、トランジスタＱ１６を介して接地電圧ＶＳＳが出力端子ＴＯに印加され、図２に示すように論理レベル０を表す出力信号Ｓｏが出力端子ＴＯを介して出力される。

以上、詳述したように、タイミング調整部１０によれば、入力信号Ｓｉの論理レベル０から１への遷移に応じて、図２に示すように、出力部１１のトランジスタＱ１６がオン状態からオフ状態に遷移してから、期間Ｔｗを経た後に、出力部１１のトランジスタＱ１５がオフ状態からオン状態に遷移する。また、入力信号Ｓｉの論理レベル１から０への遷移に応じて、図２に示すように、出力部１１のトランジスタＱ１５がオン状態からオフ状態に遷移してから、期間Ｔｗを経た後に、出力部１１のトランジスタＱ１６がオフ状態からオン状態に遷移する。

よって、タイミング調整部１０によれば、トランジスタＱ１５及びＱ１６が共にオフ状態となる期間Ｔｗを挟んで、トランジスタＱ１５及びＱ１６が相補的にオフ（オン）状態からオン（オフ）状態に切り替わるので、両トランジスタの同時オンが回避される。これにより、トランジスタＱ１５及びＱ１６間に流れる貫通電流が阻止され、貫通電流に伴う消費電力の増加及びノイズの発生が抑制される。

また、タイミング調整部１０は、インバータ１７及び１８による４個のトランジスタと、トランジスタＱ１１～Ｑ１４との合計８個のトランジスタにより、出力部１１のトランジスタＱ１５及びＱ１６間に流れる貫通電流を防止している。よって、特許文献１に記載のタイミング調整部のように、上記した貫通電流を防止するために１２個のトランジスタが必要となるものに比べて回路面積を抑えることが可能となる。

更に、出力バッファ回路１００では、特許文献１の図１に記載されている出力バッファ回路１０と比べ、入力端子ＴＩや出力部１１の入力端（トランジスタＱ１５、Ｑ１６の各ゲート）に接続されているトランジスタ数が削減され、寄生容量が削減されているので高速応答が可能となる。

要するに、出力バッファ回路１００では、入力端子ＴＩで受けた入力信号Ｓｉと同位相の出力信号Ｓｏを出力端子ＴＯから出力するにあたり、以下の第１～第６のトランジスタを含む構成を採用することで、貫通電流に伴う消費電力の増加及びノイズ発生を抑制すると共に、回路面積の低減及び高速応答化を図るのである。

すなわち、第１のトランジスタ（Ｑ１１）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を第１ノード（ｎ１１）に供給する。第２のトランジスタ（Ｑ１２）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を第２ノード（ｎ１２）に供給する。第３のトランジスタ（Ｑ１３）は、第１ノード（ｎ１１）上の信号の逆位相の信号を第１逆位相信号として自身の制御端子（ゲート）で受け、第１逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第４のトランジスタ（Ｑ１４）は、第２ノード（ｎ１２）上の信号の逆位相の信号を第２逆位相信号として自身の制御端子（ゲート）で受け、第２逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第５のトランジスタ（Ｑ１５）は、第１ノード（ｎ１１）上の信号を自身の制御端子（ゲート）で受け、第１ノード上の信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を出力端子（Ｔｏ）に供給する。第６のトランジスタ（Ｑ１６）は、第２ノード（ｎ１２）上の信号を自身の制御端子（ゲート）で受け、第２ノード上の信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を出力端子（Ｔｏ）に供給する。

図３は、出力バッファ回路１００の変形例としての出力バッファ回路１００Ａの構成を示す回路図である。

出力バッファ回路１００Ａは、２つの電源電圧間に設けられ、入力端子ＴＩで受けた２値（論理レベル０又は１）の入力信号Ｓｉの位相を反転させ信号の電流を増幅した出力信号Ｓｏを生成し、これを出力端子ＴＯを介して出力する、いわゆる反転バッファである。尚、入力信号Ｓｉにおける論理レベル１の実際の信号レベルは例えば電源電圧ＶＤＤであり、論理レベル０信号レベルは例えば接地電圧ＶＳＳである。

出力バッファ回路１００Ａは、例えば半導体装置としての半導体ＩＣチップに形成されており、タイミング調整部１０Ａ及び出力部１１Ａを有する。

タイミング調整部１０Ａは、Ｐチャネル型のトランジスタＱ２１及びＱ２３、Ｎチャネル型のトランジスタＱ２２及びＱ２４、インバータ２７及び２８から構成される。

タイミング調整部１０Ａでは、入力端子ＴＩが、トランジスタＱ２１及びＱ２２各々のゲートに接続されている。トランジスタＱ２１のソースには電源電圧ＶＤＤが印加されており、そのドレインは、ノードｎ２１を介してトランジスタＱ２３のソース、トランジスタＱ２４のドレイン及びインバータ２７の入力端に接続されている。トランジスタＱ２２のソースには接地電圧ＶＳＳが印加されており、そのドレインは、ノードｎ２２を介してトランジスタＱ２３のドレイン、トランジスタＱ２４のソース及びインバータ２８の入力端に接続されている。

更に、タイミング調整部１０Ａでは、インバータ２７の出力端が、出力部１１ＡのＮチャネルＭＯＳ型のトランジスタＱ２６及びトランジスタＱ２３各々のゲートに接続されており、インバータ２８の出力端が、出力部１１ＡのＰチャネルＭＯＳ型のトランジスタＱ２５及びトランジスタＱ２４各々のゲートに接続されている。

出力部１１Ａは、上記したトランジスタＱ２５及びＱ２６を含む。

出力部１１Ａでは、トランジスタＱ２５のソースには電源電圧ＶＤＤが印加されており、トランジスタＱ２６のソースには接地電圧ＶＳＳが印加されている。トランジスタＱ２５及びＱ２６各々のドレインは出力端子ＴＯに接続されている。

図３に示す構成からなる出力バッファ回路１００Ａによれば、論理レベル０、１及び０の順に信号レベルが遷移する入力信号Ｓｉに応じて、その位相を反転させた信号、つまり論理レベル１、０及び１の順に信号レベルが遷移する出力信号Ｓｏが出力される。

この際、タイミング調整部１０Ａによれば、入力信号Ｓｉの論理レベル０から１への遷移に応じて、出力部１１ＡのトランジスタＱ２５がオン状態からオフ状態に遷移してから、図２に示すような期間Ｔｗを経た後に、出力部１１ＡのトランジスタＱ２６がオフ状態からオン状態に遷移する。また、入力信号Ｓｉの論理レベル１から０への遷移に応じて、出力部１１ＡのトランジスタＱ２６がオン状態からオフ状態に遷移してから、図２に示すような期間Ｔｗを経た後に、出力部１１ＡのトランジスタＱ２５がオフ状態からオン状態に遷移する。

よって、タイミング調整部１０Ａによれば、トランジスタＱ２５及びＱ２６が共にオフ状態となる期間を挟んで、トランジスタＱ２５及びＱ２６が相補的にオフ（オン）状態からオン（オフ）状態に切り替わるので、両トランジスタの同時オンが回避される。これにより、トランジスタＱ２５及びＱ２６間に流れる貫通電流が阻止され、貫通電流に伴う消費電力の増加及びノイズの発生が抑制される。

また、タイミング調整部１０Ａは、インバータ２７及び２８による４個のトランジスタと、トランジスタＱ２１～Ｑ２４との合計８個のトランジスタにより、出力部１１ＡのトランジスタＱ２５及びＱ２６間に流れる貫通電流を防止している。よって、特許文献１に記載のタイミング調整部のように、上記した貫通電流を防止するために１２個のトランジスタが必要となるものに比べて回路面積を抑えることが可能となる。

更に、出力バッファ回路１００Ａでは、入力信号と逆位相の出力信号を出力するにあたり、入力端子ＴＩや出力部１１Ａの入力端（トランジスタＱ２５、Ｑ２６の各ゲート）に接続されているトランジスタ数が削減され、寄生容量が削減されているので高速応答が可能となる。

要するに、出力バッファ回路１００Ａでは、入力端子ＴＩで受けた入力信号Ｓｉと逆位相の出力信号Ｓｏを出力端子ＴＯから出力するにあたり、以下の第１～第６のトランジスタを含む構成を採用することで、貫通電流に伴う消費電力の増加及びノイズ発生を抑制すると共に、回路面積の低減及び高速応答化を図るのである。

すなわち、第１のトランジスタ（Ｑ２１）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を第１ノード（ｎ２１）に供給する。第２のトランジスタ（Ｑ２２）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を第２ノード（ｎ２２）に供給する。第３のトランジスタ（Ｑ２３）は、第１ノード（ｎ２１）上の信号の逆位相の信号を第１逆位相信号として自身の制御端子（ゲート）で受け、第１逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第４のトランジスタ（Ｑ２４）は、第２ノード（ｎ２２）上の信号の逆位相の信号を第２逆位相信号として自身の制御端子（ゲート）で受け、第２逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第５のトランジスタ（Ｑ２５）は、第２逆位相信号を自身の制御端子（ゲート）で受け、第２逆位相信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を出力端子（Ｔｏ）に供給する。第６のトランジスタ（Ｑ２６）は、第１逆位相信号を自身の制御端子（ゲート）で受け、第１逆位相信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を出力端子（Ｔｏ）に供給する。

図４は、図１に示す出力バッファ回路１００を含むチャージポンプ装置２００の構成を示すブロック図である。

尚、チャージポンプ装置２００は、例えば、接地電圧ＶＳＳを基準にして電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＧＨに追随する検知電圧ＦＢＨを参照電圧Ｖｒｅｆに対応させることにより、所望の電圧値に収束させた昇圧電圧ＶＧＨを生成して出力するものである。昇圧電圧ＶＧＨを出力するチャージポンプ装置２００の出力端には不図示の負荷回路が接続され、昇圧電圧ＶＧＨが負荷回路の電源電圧として供給される。なおチャージポンプ装置２００は、電源電圧ＶＤＤを基準にして接地電圧ＶＳＳを降圧した電圧を生成して出力することも可能である。以下では説明の便宜上、昇圧電圧ＶＧＨを生成し、出力するチャージポンプ装置のケースで説明する。

チャージポンプ装置２００は、例えば半導体ＩＣチップに形成された駆動回路２１０及び半導体ＩＣチップの外部に設けられたチャージポンプ回路２２０を含む。

駆動回路２１０は、例えば比較器１０１、アンドゲート１０２及び出力バッファ回路１００を含む。

比較器１０１は、昇圧電圧ＶＧＨに追随する電圧値を有する検知電圧ＦＢＨ及び参照電圧Ｖｒｅｆを受け、両者の大きさを比較する。比較器１０１は、検知電圧ＦＢＨが参照電圧Ｖｒｅｆより低い場合には昇圧動作を促す論理レベル１の昇圧実行信号を生成し、検知電圧ＦＢＨが参照電圧Ｖｒｅｆ以上となる場合には論理レベル０の昇圧実行信号を生成する。比較器１０１は、生成した昇圧実行信号をアンドゲート１０２に供給する。

アンドゲート１０２は、上記した昇圧実行信号と共に所定周波数を有する２値（０、１）のクロック信号ＣＬＫを受ける。アンドゲート１０２は、当該昇圧実行信号が論理レベル０を示す場合には、論理レベル０の１値の駆動信号を入力信号Ｓｉとして出力バッファ回路１００の入力端子ＴＩに供給する。また、アンドゲート１０２は、当該昇圧実行信号が論理レベル１を示す場合には、上記したクロック信号ＣＬＫに従って論理レベル１の状態及び論理レベル０の状態を交互に繰り返す２値の駆動信号を、出力バッファ回路１００の入力端子ＴＩに供給する。

出力バッファ回路１００は、図１に示す構成を有し、入力端子ＴＩで受けた駆動信号の電流を増幅した信号を駆動信号ＤＲＶＨとして、出力端子ＴＯを介してチャージポンプ回路２２０に供給する。

図５は、２倍昇圧のチャージポンプ回路２２０の構成の一例を示す回路図である。チャージポンプ回路２２０は任意の昇圧倍率の構成が可能であるが、説明の便宜上、以下では２倍昇圧のチャージポンプ回路のケースで説明する。

図５に示すように、チャージポンプ回路２２０は、ダイオードＤ１及びＤ２、コンデンサＣ０及びＣ１、抵抗Ｒ１及びＲ２を含む。

ダイオードＤ１のアノードには電源電圧ＶＤＤが印加されており、カソードがノードｎ０を介してダイオードＤ２のアノードに接続されている。ノードｎ０には、一端に出力バッファ回路１００の駆動信号ＤＲＶＨが供給されたコンデンサＣ０の他端が接続されている。ダイオードＤ２のカソードはノードｎ１を介してコンデンサＣ１の一端及び抵抗Ｒ１の一端に接続されている。コンデンサＣ１の他端には接地電圧ＶＳＳが印加されており、抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端には接地電圧ＶＳＳが印加されている。

図５に示す構成により、チャージポンプ回路２２０は、論理レベル０の状態及び論理レベル１の状態を交互に繰り返す駆動信号ＤＲＶＨを受けた場合に、この駆動信号ＤＲＶＨに応じてコンデンサＣ０の一端を繰り返し充電及び放電させる。駆動信号ＤＲＶＨによりコンデンサＣ０の一端が接地電圧ＶＳＳに駆動されると、電源電圧ＶＤＤからダイオードＤ１及びノードｎ０を介してコンデンサＣ０に電荷が蓄積される。その後、駆動信号ＤＲＶＨによりコンデンサＣ０の一端が電源電圧ＶＤＤに駆動されると、コンデンサＣ０に蓄積された電荷が、ノードｎ０及びダイオードＤ１を介して、ノードｎ１に接続されたコンデンサＣ１に供給されて保持される。上記動作の繰り返しにより、ノードｎ１に供給される昇圧電圧ＶＧＨは、最大で電源電圧ＶＤＤの約２倍まで昇圧可能となる。ただし図５の構成の場合、電源電圧ＶＤＤの２倍からダイオードＤ１、Ｄ２の順方向電圧分は低い昇圧電圧となる。チャージポンプ回路２２０は、かかるノードｎ１上の電圧を昇圧電圧ＶＧＨとして出力すると共に、この昇圧電圧ＶＧＨを抵抗Ｒ１及びＲ２によって分圧した電圧を検知電圧ＦＢＨとして、比較器１０１に供給する。そして図４に示すように、参照電圧Ｖｒｅｆと検知電圧ＦＢＨとの大小比較に応じて、駆動信号ＤＲＶＨの２値駆動（充放電動作）と１値駆動（充放電停止）を制御することで、参照電圧Ｖｒｅｆに対応した所望の昇圧電圧ＶＧＨを出力することができる。

この際、チャージポンプ装置２００は、チャージポンプ回路２２０を駆動する駆動回路２１０に含まれる出力バッファ回路として、図１に示す構成の出力バッファ回路１００を採用している。よって、図１に示す出力バッファ回路１００を含むチャージポンプ装置２００の構成によれば、チャージポンプ回路２２０を駆動する駆動回路２１０の消費電力及びノイズの発生を抑制すると共に、半導体ＩＣチップに形成された駆動回路２１０の高速動作及び回路面積の低減を図ることが可能となる。

図６は、図３に示す出力バッファ回路１００Ａを含むチャージポンプ装置２００Ａの構成を示すブロック図である。チャージポンプ装置２００Ａは、図４と同様に、半導体ＩＣチップに形成された駆動回路２１０Ａ及び半導体ＩＣチップの外部に設けられたチャージポンプ回路２２０を含む。

尚、図６に示す構成では、図４の駆動回路２１０Ａに代えて駆動回路２１０Ａとし、出力バッファ回路１００に代えて、図３に示す構成を有する出力バッファ回路１００Ａを採用し、アンドゲート１０２に代えてナンドゲート１０３を採用したものであり、他の構成及びその動作は図４に示すものと同一である。

図６において、比較器１０１は、参照電圧Ｖｒｅｆ、及びチャージポンプ回路２２０が生成した検知電圧ＦＢＨを受け、両者の大きさを比較する。比較器１０１は、検知電圧ＦＢＨが参照電圧Ｖｒｅｆより低い場合には昇圧動作を促す論理レベル１の昇圧実行信号を生成し、検知電圧ＦＢＨが参照電圧Ｖｒｅｆ以上となる場合には論理レベル０の昇圧実行信号を生成する。比較器１０１は、生成した昇圧実行信号をナンドゲート１０３に供給する。

ナンドゲート１０３は、上記した昇圧実行信号と共に所定周波数を有する２値（０、１）のクロック信号ＣＬＫを受ける。ナンドゲート１０３は、当該昇圧実行信号が論理レベル０を示す場合には、論理レベル１の１値の駆動信号を入力信号Ｓｉとして出力バッファ回路１００Ａの入力端子ＴＩに供給する。また、ナンドゲート１０３は、当該昇圧実行信号が論理レベル１を示す場合には、上記したクロック信号ＣＬＫに従って論理レベル１の状態及び論理レベル０の状態を交互に繰り返す２値の駆動信号を、出力バッファ回路１００Ａの入力端子ＴＩに供給する。

出力バッファ回路１００Ａは、図３に示す構成を有し、入力端子ＴＩで受けた駆動信号の電流を増幅した逆相信号を駆動信号ＤＲＶＨとして、出力端子ＴＯを介してチャージポンプ回路２２０に供給する。尚、チャージポンプ回路２２０の構成は図４に示すものと同一であり、その動作も同一であるので説明は省略する。

よって、図６に示す構成により、チャージポンプ装置２００Ａは、図４に示すチャージポンプ装置２００と同様に、電源電圧ＶＤＤを駆動信号ＤＲＶＨに応じて昇圧しつつ、その昇圧電圧ＶＧＨを参照電圧Ｖｒｅｆに対応した所望の電圧として生成する。

この際、チャージポンプ装置２００Ａでは、図６に示すように、チャージポンプ回路２２０を駆動する駆動回路２１０Ａに含まれる出力バッファ回路として、図３に示す出力バッファ回路１００Ａ採用している。

よって、図３に示す出力バッファ回路１００Ａを含むチャージポンプ装置２００Ａの構成によれば、チャージポンプ回路２２０を駆動する駆動回路２１０Ａの消費電力及びノイズの発生を抑制すると共に、半導体ＩＣチップに形成された駆動回路２１０Ａの高速動作及び回路面積の低減を図ることが可能となる。

図７は、図４又は図６に示すチャージポンプ装置２００又は２００Ａと同一構成を有するチャージポンプ装置ＣＨＰを含む表示装置３００の概略構成を示すブロック図である。

図７に示すように、表示装置３００は、夫々が画面の水平方向に沿って配置されているゲート線ＧＬ１～ＧＬｒ（ｒは２以上の整数）、及び各ゲート線に交叉して配置されているデータ線ＤＬ１～ＤＬｋ（ｋは２以上の整数）が形成されている表示パネル１５０と、データ線の駆動回路を含む表示駆動装置１２０と、を含む。尚、表示パネル１５０上には、各画素を担う複数の表示セル１５４が、ゲート線ＧＬ１～ＧＬｒの各々とデータ線ＤＬ１～ＤＬｋ各々との交叉部に形成されている。

更に、表示パネル１５０上には、表示パネル１５０と一体で形成されているゲートドライバ１５１Ａ及び１５１Ｂが配置されている。

ゲートドライバ１５１Ａは、ゲート線ＧＬ１～ＧＬｒ各々の一端に接続されており、ゲートドライバ１５１Ｂは、ゲート線ＧＬ１～ＧＬｒ各々の他端に接続されている。ゲートドライバ１５１Ａは、表示駆動装置１２０から供給されたゲートタイミング信号ＧＴａにて示されるタイミングでゲート選択信号Ｖｇ（ｒ）～Ｖｇ１を順次生成し、夫々をゲート線ＧＬｒ～ＧＬ１各々の一端に供給する。ゲートドライバ１５１Ｂは、表示駆動装置１２０から供給されたゲートタイミング信号ＧＴｂにて示されるタイミングでゲート選択信号Ｖｇ（ｒ）～Ｖｇ１を順次生成し、夫々をゲート線ＧＬｒ～ＧＬ１各々の他端に供給する。

表示駆動装置１２０は、映像信号ＶＤ及び外部電源電圧ＶＤＤ及び接地電圧ＶＳＳを受け、当該映像信号ＶＤに基づき夫々が輝度レベルに対応した電圧値を有する駆動信号Ｇ１～Ｇｋを生成して、データ線ＤＬ１～ＤＬｋに供給する。更に、表示駆動装置１２０は、映像信号ＶＤに含まれる各水平同期信号に同期したゲートタイミング信号ＧＴａ及びＧＴｂを生成し、夫々をゲートドライバ１５１Ａ及び１５１Ｂに供給する。

また、表示駆動装置１２０は、電源部１２１と、ゲートタイミング生成部１２２ａ及び１２２ｂと、を含む。

電源部１２１は、少なくとも図４又は図６に示すチャージポンプ装置２００（又は２００Ａ）と同一構成からなるチャージポンプ装置ＣＨＰを含み、当該チャージポンプ装置ＣＨＰによって電源電圧ＶＤＤを昇圧して得られた昇圧電圧ＶＧＨを電源電圧としてゲートタイミング生成部１２２ａ及び１２２ｂに供給する。更に、電源部１２１は、降圧作用のチャージポンプ装置を備え、接地電圧ＶＳＳを降圧して得られた降圧電圧ＶＧＬを負側の電源電圧としてゲートタイミング生成部１２２ａ及び１２２ｂに供給してもよい。また、電源部１２１は、当該昇圧電圧ＶＧＨ又は降圧電圧ＶＧＬに基づき、表示駆動装置１２０に含まれるゲートタイミング生成部１２２ａ及び１２２ｂ以外の回路ブロックを動作させるための電源電圧を生成するようにしても良い。

ゲートタイミング生成部１２２ａは、当該電源電圧（ＶＧＨ、ＶＧＬ）に基づき高電圧のゲートタイミング信号ＧＴａを生成し、これを映像信号ＶＤに含まれる各水平同期信号に同期したタイミングでゲートドライバ１５１Ａに供給する。ゲートタイミング生成部１２２ｂは、当該電源電圧（ＶＧＨ、ＶＧＬ）に基づき高電圧のゲートタイミング信号ＧＴｂを生成し、これを映像信号ＶＤに含まれる各水平同期信号に同期したタイミングでゲートドライバ１５１Ｂに供給する。

このように、表示装置３００では、表示駆動装置１２０で用いる電源電圧を生成する電源部として、図１又は図３に示す出力バッファ回路１００又は１００Ａを含む図４や図６に示すチャージポンプ装置ＣＨＰ（２００、２００Ａ）を備えた電源部１２１を採用している。

よって、表示駆動装置１２０の消費電力及びノイズ発生を抑制しつつも、表示駆動装置１２０に含まれる半導体ＩＣチップのチップ面積を縮小化することができるので、表示パネル１５０のコスト削減を図ることが可能となる。

１０、１０Ａ タイミング調整部
１１、１１Ａ 出力部
１７、１８、２７、２８ インバータ
Ｑ１１～Ｑ１６、Ｑ２１～Ｑ２６ トランジスタ

Claims (6)

1. 入力端子で受けた入力信号と同位相の出力信号を出力端子から出力する出力バッファ回路であって、
   前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、
   前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２導電型の第２のトランジスタと、
   前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、
   前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、
   前記第１ノード上の信号を自身の制御端子で受け、前記第１ノード上の信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、
   前記第２ノード上の信号を自身の制御端子で受け、前記第２ノード上の信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有することを特徴とする出力バッファ回路。
2. 入力端子で受けた入力信号と逆位相の出力信号を出力端子から出力する出力バッファ回路であって、
   前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、
   前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に接地電圧を第２ノードに供給する第２導電型の第２のトランジスタと、
   前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、
   前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、
   前記第２逆位相信号を自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、
   前記第１逆位相信号を自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有することを特徴とする出力バッファ回路。
3. 前記第１ノード上の信号を受け、前記第１ノード上の信号の位相を反転させた信号を前記第１逆位相信号として生成する第１のインバータと、
   前記第２ノード上の信号を受け、前記第２ノード上の信号の位相を反転させた信号を前記第２逆位相信号として生成する第２のインバータと、を含むことを特徴とする請求項１又は２に記載の出力バッファ回路。
4. 請求項１又は２に記載の出力バッファ回路と、
   前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を有することを特徴とするチャージポンプ装置。
5. 映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する信号群を生成する表示駆動装置であって、
   請求項１又は２に記載の出力バッファ回路と、
   前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有することを特徴とする表示駆動装置。
6. 複数の表示セルが配置されている表示パネルと、映像信号に基づき前記表示パネルを駆動する信号群を生成する表示駆動装置と、を有する表示装置であって、
   前記表示駆動装置は、
   請求項１又は２に記載の出力バッファ回路と、
   前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有することを特徴とする表示装置。

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