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JP4417202B2 - 半導体装置 - Google Patents

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JP4417202B2 JP2004239578A JP2004239578A JP4417202B2 JP 4417202 B2 JP4417202 B2 JP 4417202B2 JP 2004239578 A JP2004239578 A JP 2004239578A JP 2004239578 A JP2004239578 A JP 2004239578A JP 4417202 B2 JP4417202 B2 JP 4417202B2
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Description

本発明は、半導体装置に関し、特に多層配線構造を有する半導体装置に関する。
従来、半導体基板上に多層配線構造が形成された半導体装置を製造する際、配線間の寄生容量を低減するために層間絶縁膜として、ｌｏｗ−ｋと呼ばれる低誘電率材料を用いる方法が検討されている。低誘電率膜を層間絶縁膜とした多層配線構造を有する半導体装置は、ウェーハ上に複数形成された後、ダイシングにより個々の装置に分割される。
ところが、ダイシングの際には、ダイシングされた面に切り欠きが生じることがあった。切り欠きは、応力集中点となるため、クラック発生の起点となりやすい。このため、ダイシングにより、この切り欠きが積層されている絶縁膜の界面近傍に生じると、界面に沿って、切断面から半導体基板の内部に向かってクラックが伝播することがあった。
特に、低誘電率膜を層間絶縁膜とした場合、クラックの伝播の影響が顕著であった。たとえば、ウェーハのダイシングによりダイシング面に低誘電率膜が露出すると、その後のＴ／Ｃ（熱サイクル）試験などの熱サイクルで、露出したダイシング面から低誘電率膜と他の膜との間に剥離が生じる場合があった。
こうした界面におけるクラックの問題は、ダイシングの場合以外に、内部回路中にヒューズが設けられている半導体装置においても生じることがあり、その抑制が求められていた。
こうしたクラックの伝播を抑制する技術として、特許文献１に記載のものがある。特許文献１には、層間絶縁膜の一部にＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を用いた多層配線構造を有する半導体装置において、半導体チップの主面にガードリングを取り囲むようにスリットを設ける構成が記載されている。これにより、クラックがチップ内部に達するのを有効に防止することができるとされている。
ところが、上記特許文献１に記載の構成の場合、複数の配線層を貫通する深いスリットを半導体基板に形成する必要があった。このため、配線層が多層になるほど、スリットのアスペクト比が大きくなり、エッチングによるスリットの形成が困難となる懸念があった。このため、装置構成および製造プロセスの簡素化の観点で改善の余地があった。
特開平１０−１７２９２７号公報
本発明は上記事情に鑑みてなされたものであり、上述したクラックの伝播を抑制し、他の領域に影響を与えないようにする技術を提供する。
本発明者は、積層された絶縁膜の界面に生じるクラックについて検討を行った。その結果、絶縁膜の材料が異なる場合に、それらの界面においてクラックが生じやすいことが見出された。そこで、本発明者は、これらの界面におけるクラックの伝播を簡素な構成で抑制すべく鋭意検討を行い、本発明の完成に至った。
本発明によれば、半導体基板と、前記半導体基板上に設けられた第一の絶縁膜と、前記第一の絶縁膜上に設けられた第二の絶縁膜と、前記第一の絶縁膜および前記第二の絶縁膜を貫通する凹部と、前記凹部に埋設され、前記第一の絶縁膜の側面から前記第二の絶縁膜の側面にわたって設けられた界面補強膜と、を有し、
前記凹部及び前記界面補強膜が、前記半導体基板上の素子の設けられた第一の領域と、半導体装置に損傷を生じさせうる第二の領域との境界に沿って設けられていることを特徴とする半導体装置が提供される。
本発明において、界面補強膜は、第一の絶縁膜と第二の絶縁膜との界面に沿ってクラックが伝播するのを抑制するクラック伝播抑制膜として機能する。本発明の半導体装置においては、第一の絶縁膜の凹部の側面から第二の絶縁膜の凹部の側面にわたって界面補強膜が設けられている。このため、第一の絶縁膜と第二の絶縁膜との界面にクラックが生じた際にその伝播を抑制し、界面における剥離を抑制することができる。
本発明の半導体装置において、前記第二の絶縁膜上に設けられた第三の絶縁膜を有し、前記界面補強膜と前記第三の絶縁膜とが連続一体に形成されている構成とすることができる。こうすることにより、装置構成を簡素化しつつ、第一の絶縁膜と第二の絶縁膜との界面におけるクラックの伝播を抑制することができる。なお、本明細書において、連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。
本発明の半導体装置において、前記半導体基板上に、複数の配線層と、異なる前記配線層中に形成された配線間を接続する導電プラグ層と、を有する多層配線構造を有し、前記導電プラグ層は前記第一の絶縁膜と前記第二の絶縁膜と、前記界面補強膜とを含む構成とすることができる。こうすることにより、導電プラグと同層に界面補強膜が設けられた構成とすることができる。このため、導電プラグ層において生じるクラックの伝播を確実に抑制することができる。
本発明の半導体装置において、前記半導体基板上に設けられた配線層を有し、前記第一の絶縁膜が前記配線層上に設けられ、前記配線層と前記第一の絶縁膜と前記第二の絶縁膜とを貫通する前記凹部の側面に、前記配線層から前記第二の絶縁膜にわたって前記界面補強膜が設けられていてもよい。こうすることにより、界面にクラックが生じた場合にも、その伝播をさらに確実に抑制し、第一の絶縁膜と第二の絶縁膜とが剥離することを抑制することができる。
本発明の半導体装置において、前記界面補強膜中にエアギャップが設けられていてもよい。界面補強膜中に意図的にエアギャップを設けることにより、より一層確実にクラックの伝播を抑制することができる。なお、本発明において、界面補強膜が低誘電率膜であってもよい。
本発明の半導体装置において、前記凹部を充填する中実構造の前記界面補強膜を有する構成とすることができる。この構成においても、界面におけるクラックの伝播を確実に抑制することができる。なお、本発明において、界面補強膜がＳｉＯ2膜であってもよい。
本発明の半導体装置において、前記第二の絶縁膜が低誘電率膜であってもよい。本明細書において、低誘電率膜は、たとえば比誘電率ｋが３．５以下の膜を指す。この構成によれば、低誘電率膜と他の絶縁膜との界面におけるクラックの伝播を抑制することができる。
本発明の半導体装置において、前記第二の絶縁膜の膜密度が前記第一の絶縁膜の膜密度よりも小さい構成とすることができる。
また、本発明の半導体装置において、前記第一の絶縁膜が、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜またはＳｉＯＮ膜であり、前記第二の絶縁膜が、ＳｉＯＣ膜、水素化ポリシロキサン膜、メチルポリシロキサン膜、および水素化メチルポリシロキサン膜からなる群から選択される膜であってもよい。
本発明の半導体装置において、溝状の前記凹部を有する構成とすることができる。こうすることにより、第一の絶縁膜と第二の絶縁膜との界面におけるクラックの伝播をさらに確実に抑制することができる。
本発明の半導体装置において、前記半導体基板上に、素子の設けられた第一の領域と、第二の領域と、を有し、前記第一の領域と前記第二の領域との境界に沿って前記界面補強膜が設けられている構成とすることができる。本発明において、第二の領域は、半導体装置に損傷を生じさせうる領域である。このような第二の領域と第一の領域との境界に沿って界面補強膜を設けることにより、第二の領域でクラックが発生した場合にも、第一の領域へのクラックの伝播を遮断することができる。よって、第一の領域中に設けられた素子の損傷を抑制することができる。
本発明の半導体装置において、前記半導体基板上に、素子の設けられた領域と、前記素子の設けられた領域の外周を取り囲む周辺領域と、を有し、前記界面補強膜が前記周辺領域に設けられた構成とすることができる。こうすることにより、素子の設けられた領域にクラックが伝播することを抑制できる。このため、素子の設けられた領域に設けられている素子を保護することができる。
本発明の半導体装置において、前記周辺領域に前記素子の設けられた領域の周辺を取り囲むガードリングが設けられ、前記界面補強膜が前記ガードリングの外周を取り囲む構成とすることができる。こうすることにより、ガードリングおよびその内側に設けられた素子の設けられた領域をより一層確実に保護することができる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
たとえば、本発明において、前記界面補強膜が前記凹部の側面全面を覆う構成とすることができる。こうすることにより、第一の絶縁膜と第二の絶縁膜との界面におけるクラックの伝播をさらに確実に抑制することができる。
また、本発明において、前記エアギャップの底部は、前記第一の絶縁膜と前記第二の絶縁膜との界面よりも前記半導体基板側に位置する構成とすることができる。こうすることにより、第一の絶縁膜と第二の絶縁膜との界面におけるクラックの伝播をよりさらに確実に抑制し、これらの膜の剥離を抑制することができる。
また、本発明において、ストライプ状の前記界面補強膜を有する構成とすることができる。また、本発明において、環状の前記界面補強膜を有する構成とすることができる。こうすれば、界面補強膜の内側の領域から外側の領域に向かってクラックが伝播したり、界面補強膜の外側の領域から内側の領域に向かってクラックが伝播したりすることを抑制できる。
また、本発明において、ＳｉＯＣ膜は、Ｓｉ、Ｏ、Ｃ、Ｈを構成元素として含み、ＣＶＤ法により形成することができる。
以上説明したように本発明によれば、第一の絶縁膜および第二の絶縁膜を貫通する凹部に埋設され、第一の絶縁膜の側面から第二の絶縁膜の側面にわたって設けられた界面補強膜を有する構成とすることにより、半導体装置中のクラックの伝播を抑制し、他の領域に影響を与えないようにする技術が実現される。
以下、素子形成領域に多層配線が設けられた半導体装置の場合を例に、本発明実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において共通する説明を適宜省略する。
（第一の実施形態）
本実施形態は、低誘電率膜を層間絶縁膜とした多層配線構造を有する半導体装置に関する。
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示した半導体装置１００は、シリコン基板上に層間絶縁膜が形成され、層間絶縁膜中に銅配線およびビアからなる多層配線構造が設けられた構造を有する。図示した構造は、こうした多層配線構造の一部を示すものであり、Ｃｕ膜１１９からなる下層配線がＣｕプラグ１２１を介して、Ｃｕ膜１２３からなる上層配線に接続されたシングルダマシン構造を有している。
Ｃｕ膜１１９からなる下層配線は、絶縁膜１０３中に形成されている。絶縁膜１０３は、たとえば下地絶縁膜、ＳｉＣＮ膜、ＳｉＯＣ膜およびＳｉＯ２膜からなる積層膜とする。Ｃｕ膜１１９の側面と底面はバリアメタル膜であるＴａ／ＴａＮ膜（不図示）に覆われている。
界面補強膜１１５は、ＳｉＣＮ膜１０５とＳｉＣＮ膜１０５に接して設けられたＳｉＯＣ膜１０７とを貫通する凹部に埋設され、ＳｉＣＮ膜１０５の側面からＳｉＯＣ膜１０７の側面にわたって設けられている。なお、図１では、絶縁膜１０３からＳｉＯＣ膜１０７にわたる凹部が形成されており、界面補強膜１１５が凹部の側面全面を覆っている。
また、界面補強膜１１５はＳｉＯＣ膜１１３と連続一体に形成されている。界面補強膜１１５の材料は低誘電率材料であるＳｉＯＣである。また、界面補強膜１１５の幅は界面補強膜１１５の深さよりも狭く、界面補強膜１１５はエアギャップ１１７を有する。エアギャップ１１７の底面がＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面よりもシリコン基板１０１の側に位置する。図１においては、エアギャップ１１７の底面が絶縁膜１０３中に位置している。
Ｃｕプラグ１２１は、絶縁膜１０３上のＳｉＣＮ膜１０５、ＳｉＯＣ膜１０７、およびＳｉＯ2膜１０９からなる積層膜に形成された孔部に設けられている。その孔部の側面と底面はバリアメタル膜であるＴａ／ＴａＮ膜（不図示）に覆われている。Ｃｕプラグ１２１および界面補強膜１１５は、いずれもＳｉＣＮ膜１０５およびＳｉＯＣ膜１０７中に埋設されており、これらが同層に位置している。
Ｃｕ膜１２３からなる上層配線は、ＳｉＣＮ膜１１１、ＳｉＯＣ膜１１３およびＳｉＯ２膜１２５からなる積層膜中に形成されている。Ｃｕ膜１２３の側面と底面はバリアメタル膜であるＴａ／ＴａＮ膜（不図示）に覆われている。
次に、本実施形態に係る半導体装置の製造方法について説明する。図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）および図４（ｂ）は本実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図２（ａ）に示すように、半導体素子（不図示）を形成したシリコン基板１０１上に絶縁膜１０３を５００ｎｍ成膜する。そして、絶縁膜１０３を選択的にドライエッチングし、配線溝を形成する。つづいて、配線溝内にＴａ／ＴａＮ膜（不図示）およびＣｕ膜１１９を埋め込み、下層配線を形成する。次いで、この下層配線を覆うようにシリコン基板１０１全面にＳｉＣＮ膜１０５、ＳｉＯＣ膜１０７およびＳｉＯ2膜１０９を順に形成する。ここで、ＳｉＣＮ膜１０５はＳｉＯＣ膜１０７のエッチングストッパ膜であるとともに、Ｃｕ拡散防止膜である。また、ＳｉＯ2膜１０９はＳｉＯＣ膜１０７のキャップ膜である。
次に、ＳｉＯ2膜１０９上に反射防止膜（不図示）およびフォトレジスト（不図示）をこの順に塗布し、フォトリソグラフィー技術を用いて、ＳｉＯ2膜１０９、ＳｉＯＣ膜１０７、およびＳｉＣＮ膜１０５をこの順に選択的にエッチングし、ビア用パターンを形成する。その後、アッシングを行い、フォトレジストと反射防止膜を除去する。次に、ビア底のＳｉＣＮ膜１０５をエッチバックし、つづいて剥離液によりエッチング残渣を除去する。その後、スパッタリング法により、膜厚３０ｎｍのＴａ／ＴａＮ膜（不図示）を成膜し、この上にシード用のＣｕ膜（不図示）を形成した後、電解メッキ法によりＣｕプラグ１２１となるＣｕ膜を７００ｎｍ成膜し、ビアパターンに埋め込む。その後、結晶化のために４００℃の熱処理を行う。そして、ＳｉＯ2膜１０９上のＣｕ膜およびＴａ／ＴａＮ膜をＣＭＰにより除去し、Ｃｕプラグ１２１を得る。つづいて、Ｃｕ拡散防止膜としてＳｉＣＮ膜１１１を５０ｎｍ成膜する（図２（ｂ））。
次に、ＳｉＣＮ膜１１１上に反射防止膜１２７およびレジスト膜１２９を塗布し、レジスト膜１２９および反射防止膜１２７に開口部１３１を設ける（図３（ａ））。開口部１３１は、シリコン基板１０１のダイシング面１０２の近傍に形成される。また、開口部１３１は、Ｃｕ膜１１９、Ｃｕプラグ１２１、および後述する工程で形成されるＣｕ膜１２３を含む素子形成領域を取り囲むように周縁部の全周に溝状に形成される。開口部１３１の幅はたとえば３００ｎｍとする。
そして、レジスト膜１２９をマスクとしてフォトリソグラフィー技術を用いてＳｉＣＮ膜１１１、ＳｉＯ2膜１０９、ＳｉＯＣ膜１０７、ＳｉＣＮ膜１０５、絶縁膜１０３をエッチングし、溝状の凹部１３３を形成する。なお、エッチングは、ＳｉＣＮ膜１１１から絶縁膜１０３中のＳｉＯ2膜にわたって行われる（図３（ｂ））。
つづいて、レジスト膜１２９および反射防止膜１２７を除去する。その後、ＳｉＣＮ膜１１１上に低誘電率膜であるＳｉＯＣ膜１１３を成膜し、エアギャップ１１７が形成されるように凹部１３３を埋め込み、界面補強膜１１５を得る（図４（ａ））。このとき、凹部１３３の幅よりも深さを大きくする。これにより凹部１３３のアスペクト比を大きくすることができるため、エアギャップ１１７を確実に設けることができる。そして、ＳｉＯＣ膜１１３をＣＶＤ法で成膜し、その成膜条件をたとえば３５０℃以上４００℃以下、５Ｔｏｒｒ以上８Ｔｏｒｒ以下とすることにより、界面補強膜１１５中にエアギャップ１１７が形成される。
その後、ＳｉＯＣ膜１１３上にキャップ膜であるＳｉＯ2膜１２５を成膜する。つづいて、配線用のリソグラフィーを実施し、Ｃｕプラグ１２１の上部のＳｉＯ2膜１２５、ＳｉＯＣ膜１１３、およびＳｉＣＮ膜１１１を順次エッチング除去し、配線溝を形成する。そして、配線溝内にＴａ／ＴａＮ膜（不図示）およびＣｕ膜１１９を埋め込む。そして、ＳｉＯ2膜１２５上部に形成されたＣｕ膜１１９をＣＭＰにより除去し、上層配線を得る（図４（ｂ））。
なお、以上の工程はシリコン基板１０１としてシリコンウェーハを用いて行われる。シリコンウェーハ上に複数の半導体装置が形成された後、シリコンウェーハをダイシングすると、ダイシング面１０２を有する複数の半導体装置１００に分割される。こうして、図１に示した半導体装置１００が得られる。また、図１に示した半導体装置１００が形成された後、ＳｉＯ2膜１２５上にＳｉＣＮ膜を形成し、上記とほぼ同様の手順により上層配線を形成すれば、所定の数の配線層を有する多層ｌｏｗ−ｋ積層構造が得られる。
次に、図１に示した半導体装置１００の効果を説明する。
図１に示した半導体装置１００は、ダイシング面１０２の近傍において、ＳｉＯＣ膜１０７およびＳｉＣＮ膜１０５を貫通する凹部１３３に埋設され、ＳｉＣＮ膜１０５の側面およびＳｉＯＣ膜１０７の側面を覆う界面補強膜１１５を有する。このため、ダイシングにより形成されるダイシング面１０２に切り欠きが生じ、切り欠きを起点としてＳｉＯＣ膜１０７とＳｉＣＮ膜１０５との界面にクラックが生じた際にも、その界面における進行を抑制することができる。
以下、半導体装置１００の効果を従来の構成と比較してさらに説明する。
図５（ａ）および図５（ｂ）は、界面補強膜１１５を有しない構成の半導体装置の構成を模式的に示す断面図である。図５（ａ）は、クラック発生前の状態を示し、図５（ｂ）は、クラックが生じている状態を示す。図５（ａ）および図５（ｂ）において、多層配線構造の一部を示すものであり、Ｃｕ膜２１９からなる下層配線がＣｕプラグ２２１を介して、Ｃｕ膜２２３からなる上層配線に接続されたシングルダマシン構造を有している。
Ｃｕ膜２１９からなる下層配線は、絶縁膜２０３中に形成されている。Ｃｕプラグ２２１は、絶縁膜２０３上のＳｉＣＮ膜２０５、ＳｉＯＣ膜２０７、およびＳｉＯ2膜２０９からなる積層膜に形成された孔部に設けられている。Ｃｕ膜２２３からなる上層配線は、ＳｉＣＮ膜２１１、ＳｉＯＣ膜２１３およびＳｉＯ２膜２２５からなる積層膜に形成されている。
図５（ａ）および図５（ｂ）に示したように、界面補強膜１１５を有しない構成では、クラック２３９が生じた際に、その伝播を抑制する部材が設けられていないため、界面方向にクラックが進行し、界面全面の剥離に至る場合がある。
一方、図６は、図１に示した半導体装置１００において、ダイシング面１０２にクラック１３９が生じている様子を示す図である。図６においては界面補強膜１１５がエアギャップ１１７を有するため、クラック１３９の進行をＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面を界面補強膜１１５中のエアギャップ１１７により遮断することができる。よって、界面補強膜１１５の内側の領域を確実に保護することができる。
このように、本実施形態においては、ＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面の面内方向にクラックが伝播するのを抑制するクラック伝播抑制膜として機能する界面補強膜１１５を設けることにより、ＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面が剥離することを抑制することができる。
この効果は、図１に示したように、界面補強膜１１５がＣｕ膜１１９の設けられた配線層の層間絶縁膜である絶縁膜１０３にわたって設けられ、界面補強膜１１５が絶縁膜１０３の側面をも被覆している構成とすることにより、顕著に発揮される。また、この効果は、界面補強膜１１５がＳｉＯＣ膜１０７、ＳｉＣＮ膜１０５および絶縁膜１０３における凹部１３３の側面全面を覆う構成において顕著に発揮される。
また、この効果は、図１に示した半導体装置１００のように、界面補強膜１１５がＣｕプラグ１２１と同層に形成されている際に顕著に発揮される。配線が設けられている配線層と、異なる配線層間に設けられた配線間を接続する導電プラグが設けられた層とでは、導電プラグが設けられた層の方がＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面における導電体の専有面積が小さい。このため、導電プラグの形成層の層間絶縁膜における低誘電率膜と他の絶縁膜との界面で剥離が生じやすくなる。本実施形態では、界面補強膜１１５をＣｕプラグ１２１と同層に形成することにより、導電体の専有体積の割合が小さい導電プラグ層におけるクラックが界面に沿って伝播することを確実に抑制することができる。
なお、図１では、低誘電率膜であるＳｉＯＣ膜１０７がＳｉＣＮ膜１０５およびＳｉＯ2膜１０９に接して設けられている。本発明者が検討した結果、クラックはＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面において生じやすい。そこで、当該界面に界面補強膜１１５を設けることによりクラックの伝播を抑制することができる。なお、クラックの伝播がＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面において生じやす原因としては、これらの膜の膜物性の相異がＳｉＯＣ膜１０７とＳｉＯ2膜１０９との膜物性の相異に比べて大きいこと、ＳｉＯＣ膜１０７とＳｉＣＮ膜１０５との密着性がＳｉＯＣ膜１０７とＳｉＯ2膜１０９との密着性に比べて低いこと、等が推察される。
また、クラックの伝播は膜物性の相異が大きい絶縁膜間において生じやすい。特に、ＳｉＯＣ膜等の低誘電率膜を層間絶縁膜とする半導体装置においては、膜密度の小さい低誘電率膜と、当該低誘電率膜よりも膜密度の大きい他の絶縁膜との界面強度が弱く、ダイシング面１０２に生じた切り欠きからクラックが伝播しやすい。また、クラックの伝播は低誘電率膜中の導電膜の占有面積が少ない層において特に生じやすい。具体的には、
（ｉ）導電プラグが設けられている低誘電率膜のうち、最下層をなす低誘電率膜と、当該低誘電率膜の下層の絶縁膜との界面、および
（ｉｉ）導電プラグが設けられている低誘電率膜のうち、最上層をなす低誘電率膜と、当該低誘電率膜の下層の絶縁膜との界面、
においてクラックの伝播が生じやすい。
そこで、図１に示した半導体装置１００の構成を多層配線構造に適用する際に、界面補強膜１１５を、
（Ｉ）ＳｉＯＣ膜を層間絶縁膜とする導電プラグ層のうち、最上層、または
（ＩＩ）ＳｉＯＣ膜を層間絶縁膜とする導電プラグ層のうち、最下層、
に界面補強膜１１５を設けることにより、ＳｉＯＣ膜とＳｉＣＮ膜との界面におけるクラックの進行を抑制することができる。
図７〜図９は、図１に示した半導体装置１００の構成をさらに多層の半導体装置に適用した例を示す断面図である。図７および図８は、上述の（Ｉ）の位置に界面補強膜１１５が設けられている半導体装置の構成を示す図である。図７は、ダイシング面１０２にクラックが生じていない状態を示す図であり、図８は、ダイシング面１０２からクラック１３９が発生している状態を示す図である。この構成においても、クラック１３９の伝播が界面補強膜１１５にて阻止される。
また、図９は、上述した（ＩＩ）の位置に界面補強膜１１５が設けられている半導体装置の構成を示す図である。なお、図７と図９を組み合わせた構成、すなわち前述の（Ｉ）および（ＩＩ）の位置に界面補強膜１１５が設けられた構成としてもよい。これにより、半導体装置中の絶縁膜界面の剥離をより一層確実に抑制することができる。
なお、図７〜図１１および後述する図１９〜図２１において、Ｍは配線層を示し、シリコン基板１０１の側からＭ１、Ｍ２、・・・、Ｍｘ、Ｍｘ＋１、Ｍｙ、Ｍｙ＋１の順に配線層が積層された構成を有する。Ｍ２〜Ｍｘ＋１は層間絶縁膜にＳｉＯＣ膜を有する。また、ＭｙおよびＭｙ＋１は層間絶縁膜がＳｉＯ2膜である。
図１０および図１１は、多層配線構造を有する半導体装置であって界面補強膜１１５を有しない装置の構成を示す図である。図１０は、図５（ａ）および図５（ｂ）に示した半導体装置の構成を多層配線構造に適用した例である。この場合、界面補強膜１１５が設けられていないため、ダイシング時にダイシング面２０２に切り欠き部が生じると、ＳｉＣＮ膜２０５とＳｉＯＣ膜２０７との界面にクラック２３９が発生する。そして、クラックが界面に沿ってシリコン基板２０１の内部に向かって進行するため、全面剥離が生じる可能性がある。
また、図１１は、図１０において、ＳｉＯＣ膜２０７以上の層を貫通する貫通溝を形成した構成の半導体装置を示す図である。この構成は、上記特許文献１に記載の構成に対応する。ダイシング面２０２から生じたクラック２３９の伝播を貫通溝にて抑制することができる。ところが、この構成では、多層配線構造の形成後、シリコン基板２０１の素子形成面からＳｉＯＣ膜２０７の底面にわたってアスペクト比の大きい溝を形成する必要ある。このため、製造安定性の点で改善の余地がある。
一方、図７〜図９に示した半導体装置の場合、剥離が生じやすい層にあらかじめ界面補強膜１１５を設けておくことができるため、アスペクト比の高い溝を設ける必要がなく、製造安定性に優れる。また、界面補強膜１１５はＳｉＯＣ膜１１３の成膜時に同時に作製することができるため、簡素なプロセスで得ることができる。
なお、図１に示した半導体装置１００の平面配置は、たとえば図１２に示す構成とすることができる。図１０においては、シリコン基板１０１の主面に設けられた素子形成領域１４７の外周を取り囲む周辺領域にガードリング１４５が設けられている。ガードリング１４５は、シリコン基板１０１上に設けられた絶縁膜中に溝状に埋設された導電体である。また、ガードリング１４５の外周を取り囲むストライプ状の界面補強膜１１５が周辺領域の外周の全周にわたって設けられている。
図１２に示したように、界面補強膜１１５のライナーを素子形成領域１４７の外周全周にわたって形成することにより、ダイシング面１０２から生じる剥離を確実に抑制することができる。また、界面補強膜１１５をガードリング１４５の外側に形成することにより、クラックをガードリング１４５よりもダイシング面１０２の側で確実に阻止することができる。このため、ダイシング面１０２等から層間絶縁膜内を透過してくる水分を遮蔽し、素子形成領域１４７に形成されている素子の耐湿信頼性を向上させることができる。よって、素子形成領域１４７をさらに確実に保護することができる。
このように、素子の設けられた領域と、他の領域との境界に沿って界面補強膜１１５を設けることにより、素子の設けられた領域内へのクラックの伝播を抑制することが可能である。よって、素子を損傷から保護することができる。なお、この効果は、境界の全周にわたって界面補強膜１１５が設けられている場合に顕著に発揮される。
また、以上においてはシングルダマシン構造の配線構造の場合を例に説明したが、界面補強膜１１５を有する構成はデュアルダマシン構造の配線構造に適用することもできる。
図１３および図１４は、図１に示した半導体装置１００の構成をデュアルダマシン構造に適用した例を示す断面図である。これらの図に示した半導体装置は、ＳｉＯ2膜１０９を有さず、ＳｉＯＣ膜１０７上にＳｉＣＮ膜１１１が接して設けられている。
図１３は、Ｃｕプラグ１２１およびＣｕ膜１２３が連続一体のＣｕ膜からなる構成である。この場合にも、ＳｉＣＮ膜１１１から絶縁膜１０３にわたって設けられた凹部にＳｉＯＣ膜１１３を埋設し、凹部の側面をＳｉＯＣ膜１１３で被覆するとともにエアギャップ１１７を有する界面補強膜１１５を設けることにより、図１に示した半導体装置１００の場合と同様の効果が得られる。
なお、図１３に示した半導体装置も、図３（ｂ）を用いて前述したように、エッチングストッパ膜であるＳｉＣＮ膜１１１の形成後に溝状の凹部１３３を形成し、ＳｉＯＣ膜１１３を埋設することにより界面補強膜１１５を得ることができる。
また、図１４は、図１に示した半導体装置１００のＳｉＯ2膜１２５上にＳｉＯ2膜１４１を設けた構成である。そして、ＳｉＯ2膜１２５から絶縁膜１０３にわたって設けられた凹部にＳｉＯ2膜１２５を埋設し、凹部の側面をＳｉＯ2膜１２５で被覆するとともにエアギャップ１１７を形成した構成の界面補強膜１１５を有する。このような構成においても、ダイシング面１０２から生じる剥離を抑制することができる。
なお、図１４に示した構成は以下のようにして得られる。ＳｉＯＣ膜１１３上のハードマスクであるＳｉＯ2膜１２５を形成した後、溝状の凹部１３３を形成する。そして、ハードマスク絶縁膜であるＳｉＯ2膜１４１をもう一度形成するとともに、凹部１３３にＳｉＯ2膜１４１を埋設する。このとき、凹部１３３においてＳｉＯ2膜１４１中にエアギャップ１１７ができるようにする。その後、通常のデュアルダマシンプロセスを実施する。
また、図１４に示したように、界面補強膜１１５をＳｉＯ2膜等の低誘電率膜以外の絶縁膜とすることもできる。なお、界面補強膜１１５は、ＳｉＯＣ膜１１３のような低誘電率膜とするのが好ましい。低誘電率膜とすることにより、界面補強膜１１５とＳｉＯＣ膜１０７との密着性を向上させることができる。また、低誘電率膜は通常膜密度が小さいため、こうした材料を用いることにより、クラックの伝播を確実に抑制することができる。
（第二の実施形態）
図１５は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１５に示した半導体装置１１０は、第一の実施形態に記載の半導体装置１００（図１）と基本構成が共通の配線層を有するが、界面補強膜の構成が異なる。
半導体装置１１０は、半導体装置１００（図１）の界面補強膜１１５に代えて、中実の界面補強膜１４３を有する。また、ＳｉＯ2膜１０９とＳｉＣＮ膜１１１との間にＳｉＯ2膜１４１が設けられ、界面補強膜１４３はＳｉＯ2膜１４１と連続一体に形成されている。界面補強膜１４３は、ＳｉＯ2膜１０９、ＳｉＯＣ膜１０７およびＳｉＣＮ膜１０５をこの順に貫通する凹部に埋設されており、界面補強膜１４３の底面がＳｉＣＮ膜１０５の底面に一致している。
次に、図１５に示した半導体装置１１０の製造方法を説明する。図１６（ａ）、図１６（ｂ）、図１７（ａ）、図１７（ｂ）および図１８は、図１５に示した半導体装置１１０の製造工程を示す断面図である。以下、半導体装置１００（図１）の製造工程と異なる点を中心に説明する。
まず、図２（ａ）を用いて前述した方法を用いてシリコン基板１０１上にＳｉＣＮ膜１０５を形成する工程までを行う（図１６（ａ））。そして、ＳｉＣＮ膜１０５上にＳｉＯＣ膜１０７およびＳｉＯ2膜１０９をこの順に形成する。さらに、ＳｉＯ2膜１０９上に反射防止膜１２７およびレジスト膜１２９をこの順に形成する。そして、レジスト膜１２９をマスクとしてＳｉＯ2膜１０９およびＳｉＯＣ膜１０７を貫通する溝状の凹部１５１を形成する（図１６（ｂ））。このとき、凹部１５１のアスペクト比は、第一の実施形態における凹部１３３のアスペクト比よりも小さくする。凹部１５１の幅は、たとえば５００ｎｍ以上２μｍ以下、より具体的には１μｍとする。
次に、レジスト膜１２９および反射防止膜１２７を除去する。その後、ＣＶＤ法などにより、ＳｉＯ2膜１０９の上面全面に凹部１５１を埋め込むようにＳｉＯ2膜１４１を形成する。凹部１５１中にＳｉＯ2膜１４１を充填することにより、中実構造の界面補強膜１４３が形成される（図１７（ａ））。
つづいて、ＳｉＯ2膜１４１をＣＭＰにより薄化する（図１７（ｂ））。そして、図２（ａ）を参照して前述した方法を用いて、ＳｉＯ2膜１４１、ＳｉＯ2膜１０９、ＳｉＯＣ膜１０７およびＳｉＣＮ膜１０５を貫通するＣｕプラグ１２１を形成する（図８）。
そして、ＳｉＯ2膜１４１上にＳｉＣＮ膜１１１、ＳｉＯＣ膜１１３およびＳｉＯ2膜１２５をこの順に成膜し、図４（ｂ）を参照して前述した方法を用いてＣｕ膜１２３を形成する。以上の工程により、図１５に示した半導体装置１１０が得られる。
次に、図１５に示した半導体装置１１０の効果を説明する。
図１５に示した半導体装置１１０においても、ＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面に凹部が設けられ、その側面全面を被覆する界面補強膜１４３が設けられている。このため、第一の実施形態の場合と同様に、ダイシング面１０２に生じた切り欠きを起点としてＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面にクラックが発生した場合に、界面補強膜１４３においてその伝播を抑制することができる。このため、ＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との界面が剥離しないようにすることができる。
また、半導体装置１１０においては、界面補強膜１４３が中実であるため、凹部１５１を絶縁膜１０３まで形成する必要がなく、装置構成を簡素化することができる。
図１９〜図２１は、図１６に示した半導体装置１１０の構成をさらに多層の半導体装置に適用した例を示す断面図である。図１９および図２０は、第一の実施形態において前述した（Ｉ）の位置に界面補強膜１４３が設けられている半導体装置の構成を示す図である。図１９は、ダイシング面１０２にクラックが生じていない状態を示す図であり、図２０は、ダイシング面１０２からクラック１３９が発生している状態を示す図である。この構成においても、クラック１３９の伝播が界面補強膜１４３にて阻止される。
また、図２１は、第一の実施形態において前述した（ＩＩ）の位置に界面補強膜１４３が設けられている半導体装置の構成を示す図である。なお、図１９と図２１を組み合わせた構成、すなわち前述の（Ｉ）および（ＩＩ）の位置に界面補強膜１４３が設けられた構成としてもよい。これにより、半導体装置中の絶縁膜界面の剥離をより一層確実に抑制することができる。
なお、図１５に示した半導体装置１１０の平面構成は、たとえば第一の実施形態に記載の構成（図１２）とすることができる。本実施形態においても、ガードリング１４５と素子形成領域１４７との間に界面補強膜１４３を設けることにより、ダイシング面１０２で生じたクラックがガードリング１４５およびその内側に設けられた素子形成領域１４７に伝播することを抑制することができる。このため、素子形成領域１４７中に形成された素子を保護することができる。
また、半導体装置１１０は、シングルダマシンプロセスにより得られる配線構造の場合を例示したが、第一の実施形態の場合と同様に、本実施形態の構成をデュアルダマシンプロセスにより得られる配線構造に適用することもできる。
以上の実施形態においては、低誘電率層間絶縁膜としてＳｉＯＣ膜を用いる場合を例示したが、低誘電率膜は、ＳｉＯＣ膜に代えて、水素化ポリシロキサン膜、メチルポリシロキサン膜、水素化メチルポリシロキサン膜、またはこれらの膜をポーラス化したもの等とすることもできる。また、低誘電率膜として、有機ポリマーを用いてもよい。低誘電率膜の比誘電率は、たとえば３．５以下とすることができる。また、低誘電率膜は、Ｓｉ、ＯおよびＨを構成元素として含む膜とすることができる。また、低誘電率膜は、Ｓｉ、Ｃ、ＯおよびＨを構成元素として含む膜とすることができる。こうした他の膜を用いた場合においても、以上の実施形態に示した構成を採用することにより、低誘電率膜とその直下の拡散防止膜との界面におけるクラックの進行を抑制することができる。
また、以上の実施形態においては、ＳｉＯＣ膜の直下に設けられる拡散防止膜がＳｉＣＮ膜である構成を例に説明したが、たとえばＳｉＣＮ膜に代わり、ＳｉＣ膜、ＳｉＮ膜またはＳｉＯＮ膜が設けられている構成としてもよい。
また、以上の実施形態において、ＳｉＣＮ膜１０５に接してＳｉＯＣ膜１０７が設けられているが、ＳｉＣＮ膜１０５とＳｉＯＣ膜１０７との間を界面補強膜１１５により補強する構成となる範囲でこれらの絶縁膜間に薄膜が介在していてもよい。
また、以上の実施形態において、ＳｉＣＮ膜１０５およびＳｉＯＣ膜１０７に対応する絶縁膜として、膜物性の異なる二つの絶縁膜の積層膜に凹部１３３を設け、その側面全面に界面補強膜１１５を設けてもよい。膜物性の異なる絶縁膜の界面は、密着性が低くなりがちであるが、界面補強膜１１５を設けることにより、絶縁膜界面でクラックが生じた際にもその伝播を抑制することができる。
（第三の実施形態）
以上の実施形態においては、多層配線構造を有する素子形成領域の外側に、ガードリング１４５および界面補強膜がシリコン基板１０１の主面の内部から外周部に向かって形成されている構成を例示したが、本発明は、ヒューズを有する半導体装置の構成に適用することもできる。以下、第一の実施形態に記載の界面補強膜１１５を有する構成を例に説明する。
図２２は、実施形態のシールリング構造を備える半導体装置を模式的に示した平面図である。本実施形態に係る半導体装置は、ＴａまたはＴａＮなどの高融点金属膜からなるヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃを備えている。
ヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃは、レーザ照射により中央部の細線部を溶断し、両端部に接続する配線同士を断線するための構造を意味する。このため、ヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃは、レーザを吸収しやすく、優れた導電性を有する高融点金属膜により構成されている。
これらのヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃの中央部にあたるレーザ照射領域における線幅は細く、例えば０．５μｍ〜１．６μｍ程度とすることができる。ヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃの両端はレーザ照射領域における線幅よりも太く、この両端部において、直下の層間絶縁膜中に設けられている銅配線１２０ａ、銅配線１２０ｂ、銅配線１２０ｃ、銅配線１２０ｄ、銅配線１２０ｅ、銅配線１２０ｆと接続している。
また、ヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃの直下の領域を囲むように、ヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃの下方の層間絶縁膜中にシールリング１４９が設けられている。そして、ヒューズ１２２ａ、ヒューズ１２２ｂ、およびヒューズ１２２ｃとシールリング１４９との間に界面補強膜１１５が設けられている。界面補強膜１１５の構成は、たとえば、図１に示した構成とする。
この構成によれば、界面補強膜１１５よりもシリコン基板１０１の外周部の側にクラックが伝播することを抑制することができる。
以上、本発明を実施形態に基づいて説明した。この実施形態はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば、以上の実施形態において、絶縁膜の膜密度は半導体装置の断面のＴＥＭ（透過型電子顕微鏡）観察により把握することができる。
実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の製造工程を示す断面図である。 実施の形態に係る半導体装置の製造工程を示す断面図である。 実施の形態に係る半導体装置の製造工程を示す断面図である。 半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 半導体装置の構成を模式的に示す断面図である。 半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の製造工程を示す断面図である。 実施の形態に係る半導体装置の製造工程を示す断面図である。 実施の形態に係る半導体装置の製造工程を示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ ダイシング面
１０３ 絶縁膜
１０５ ＳｉＣＮ膜
１０７ ＳｉＯＣ膜
１０９ ＳｉＯ2膜
１１０ 半導体装置
１１１ ＳｉＣＮ膜
１１３ ＳｉＯＣ膜
１１５ 界面補強膜
１１７ エアギャップ
１１９ Ｃｕ膜
１２０ａ 銅配線
１２０ｂ 銅配線
１２０ｃ 銅配線
１２０ｄ 銅配線
１２０ｅ 銅配線
１２０ｆ 銅配線
１２１ Ｃｕプラグ
１２２ａ ヒューズ
１２２ｂ ヒューズ
１２２ｃ ヒューズ
１２３ Ｃｕ膜
１２５ ＳｉＯ2膜
１２７ 反射防止膜
１２９ レジスト膜
１３１ 開口部
１３３ 凹部
１３９ クラック
１４１ ＳｉＯ2膜
１４３ 界面補強膜
１４５ ガードリング
１４７ 素子形成領域
１４９ シールリング
１５１ 凹部

Claims (11)

  1. 半導体基板と、
    前記半導体基板上に設けられた第一の絶縁膜と、
    前記第一の絶縁膜上に設けられた第二の絶縁膜と、
    前記第一の絶縁膜および前記第二の絶縁膜を貫通する凹部と、
    前記凹部に埋設され、前記第一の絶縁膜の側面から前記第二の絶縁膜の側面にわたって設けられた界面補強膜と、
    を有し、
    前記凹部及び前記界面補強膜が、前記半導体基板上の素子の設けられた第一の領域と、半導体装置に損傷を生じさせうる第二の領域との境界に沿って設けられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記第二の絶縁膜上に設けられた第三の絶縁膜を有し、前記界面補強膜と前記第三の絶縁膜とが連続一体に形成されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記半導体基板上に、複数の配線層と、異なる前記配線層中に形成された配線間を接続する導電プラグ層と、を有する多層配線構造を有し、
    前記導電プラグ層は、前記凹部及び前記界面補強膜が設けられた、前記第一の絶縁膜と前記第二の絶縁膜とを含む層に形成されていることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記半導体基板上に設けられた配線層と、
    前記配線層が設けられた第四の絶縁膜と、を有し、
    前記第一の絶縁膜が前記配線層上に設けられ、
    前記第四の絶縁膜から、前記第一の絶縁膜及び前記第二の絶縁膜にわたって形成されている前記凹部の側面に、前記第四の絶縁膜から、前記第一の絶縁膜及び前記第二の絶縁膜にわたって前記界面補強膜が設けられていることを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、前記界面補強膜中にエアギャップが設けられていることを特徴とする半導体装置。
  6. 請求項１乃至４いずれかに記載の半導体装置において、前記凹部を充填する中実構造の前記界面補強膜を有することを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記第二の絶縁膜が低誘電率膜であることを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、前記第二の絶縁膜の膜密度が前記第一の絶縁膜の膜密度よりも小さいことを特徴とする半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記第一の絶縁膜が、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜またはＳｉＯＮ膜であり、
    前記第二の絶縁膜が、ＳｉＯＣ膜、水素化ポリシロキサン膜、メチルポリシロキサン膜、および水素化メチルポリシロキサン膜からなる群から選択される膜であることを特徴とする半導体装置。
  10. 請求項１乃至９いずれかに記載の半導体装置において、
    前記第二の領域は、前記第一の領域の外周を取り囲んでいることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第一の領域において、前記素子の設けられた領域の周辺を取り囲むガードリングが設けられていることを特徴とする半導体装置。
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