JP4696640B2 - 半導体装置の製造方法 - Google Patents
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一方、非特許文献1に開示された方法では、SiGe層を除去した時にSi層をSi基板上で支持するための領域をSi層の周囲に確保する必要がある。このため、アクティブ領域として利用できない無駄な部分の面積が大きくなり、トランジスタの集積化に支障をきたすという問題があった。
これにより、素子分離領域に形成された支持体を介して、第2半導体層を半導体基板上で支持することが可能となるとともに、第2溝を介して、第2半導体層下の第1半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層を半導体基板上で支持する支持体をアクティブ領域に確保することなく、第2半導体層を半導体基板上で安定して支持することを可能となるとともに、第1半導体層上に第2半導体層が積層されている場合においても、第2半導体層と半導体基板との間の第1半導体層を除去することが可能となる。この結果、第2半導体層の品質を損なうことなく、
第2半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第2半導体層
のアクティブ領域として利用できない無駄な部分の面積を削減することができ、絶縁体上
に形成される第2半導体層のレイアウト面積を拡大することが可能となる。
また、これにより、第1半導体層の側壁をキャップ酸化膜にて覆ってから、第1溝内に支持体を埋め込むことが可能となる。このため、第1半導体層に含まれる成分が外方拡散することを抑制することができ、第1半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
これにより、素子分離領域に形成された支持体を介して、第2半導体層を半導体基板上
で支持することが可能となるとともに、第2溝を介して、第2半導体層下の第1半導体層
にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半
導体層を半導体基板上で支持する支持体をアクティブ領域に確保することなく、第2半導
体層を半導体基板上で安定して支持することを可能となるとともに、第1半導体層上に第
2半導体層が積層されている場合においても、第2半導体層と半導体基板との間の第1半
導体層を除去することが可能となる。この結果、第2半導体層の品質を損なうことなく、
第2半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第2半導体層
のアクティブ領域として利用できない無駄な部分の面積を削減することができ、絶縁体上
に形成される第2半導体層のレイアウト面積を拡大することが可能となる。
また、これにより、第1半導体層に含まれる成分が外方拡散する事を抑制しつつ、第2半導体層の側壁に界面準位の少ない半導体/酸化膜界面を形成する事ができる。同時に、第1半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層
を前記第1半導体層上に形成する工程と、前記第1半導体層および第2半導体層を貫通し
て前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層上を覆うよう
にして第1溝内に埋め込まれ、前記第2半導体層を前記半導体基板上で支持する支持体を
形成する工程と、前記第1溝に接続され、前記第1半導体層の少なくとも一部を前記第2
半導体層および前記支持体から露出させる第2溝を形成する工程と、前記第2溝を介して
第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞
部を前記半導体基板と前記第2半導体層との間に形成する工程と、前記空洞部内に埋め込
まれた埋め込み絶縁層を形成する工程と、前記支持体上を覆うようにして前記第2溝内に
埋め込まれた埋め込み絶縁体を形成する工程と、前記埋め込み絶縁体および前記支持体を
薄膜化することにより、前記第2半導体層の表面を露出させる工程と、前記第1溝内に支持体を埋め込む前に、前記第1溝内の第1半導体層および第2半導体層の側壁にキャップ酸化膜を形成した後、熱酸化法で側壁とキャップ酸化膜の界面に酸化膜を形成する工程を備えることを特徴とする。
これにより、第2半導体層を半導体基板上で支持する支持体をアクティブ領域に確保することなく、第2半導体層を半導体基板上で安定して支持することを可能となるとともに、第1溝に埋め込まれた支持体および第2溝に埋め込まれた埋め込み絶縁体を一括して薄膜化することが可能となる。このため、SOI基板を用いることなく、第2半導体層上にSOIトランジスタを形成することが可能となり、SOIトランジスタの低価格化を実現することが可能となるとともに、素子分離工程を簡略化しつつ、SOIトランジスタのレイアウト面積を拡大することができる。
また、これにより、第1半導体層の側壁をキャップ酸化膜にて覆ってから、第1溝内に支持体を埋め込むことが可能となる。このため、第1半導体層に含まれる成分が外方拡散することを抑制することができ、第1半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層
を前記第1半導体層上に形成する工程と、前記第1半導体層および第2半導体層を貫通し
て前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層上を覆うよう
にして第1溝内に埋め込まれ、前記第2半導体層を前記半導体基板上で支持する支持体を
形成する工程と、前記第1溝に接続され、前記第1半導体層の少なくとも一部を前記第2
半導体層および前記支持体から露出させる第2溝を形成する工程と、前記第2溝を介して
第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞
部を前記半導体基板と前記第2半導体層との間に形成する工程と、前記空洞部内に埋め込
まれた埋め込み絶縁層を形成する工程と、前記支持体上を覆うようにして前記第2溝内に
埋め込まれた埋め込み絶縁体を形成する工程と、前記埋め込み絶縁体および前記支持体を
薄膜化することにより、前記第2半導体層の表面を露出させる工程と、前記第1溝内に支持体を埋め込む前に、前記第1溝内の第1半導体層および第2半導体層の側壁に半導体膜を形成する工程と、前記半導体膜を熱酸化するとともに、前記第1半導体層および第2半導体層の一部を熱酸化する工程を備えることを特徴とする。
これにより、第2半導体層を半導体基板上で支持する支持体をアクティブ領域に確保す
ることなく、第2半導体層を半導体基板上で安定して支持することを可能となるとともに
、第1溝に埋め込まれた支持体および第2溝に埋め込まれた埋め込み絶縁体を一括して薄
膜化することが可能となる。このため、SOI基板を用いることなく、第2半導体層上に
SOIトランジスタを形成することが可能となり、SOIトランジスタの低価格化を実現
することが可能となるとともに、素子分離工程を簡略化しつつ、SOIトランジスタのレ
イアウト面積を拡大することができる。
また、これにより、第1半導体層に含まれる成分が外方拡散する事を抑制しつつ、第2半導体層の側壁に界面準位の少ない半導体/酸化膜界面を形成する事ができる。同時に、第1半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
記第2半導体層は単結晶Si、前記第1半導体層は単結晶SiGeであることを特徴とする。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
これにより、支持体を除去することなく、第2溝を形成することができる。このため、第2半導体層および第1半導体層と支持体との間のエッチングレートが異なる場合においても、第2溝の形成時のエッチング工程を支障なく進めることができ、製造工程の煩雑化を抑制しつつ、第2半導体層の素子分離を行うことができる。
これにより、第2半導体層の表面を保護しながら、その後の工程を進めることができ、第2半導体層に及ぶダメージを防止することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜上に支持体が形成され、その膜厚は400nm以上であることを特徴とする。
な支持体でその平坦性を保ったまま支持することができ、埋め込み酸化膜の膜厚均一性向
上、アクティブ領域の面積拡大等に寄与する。
記第1溝内に形成した後、第1半導体層および第2半導体層の一部を熱酸化する工程をさ
らに備えることを特徴とする。
まれる成分が外方拡散する事を抑制しつつ、少なくとも第2半導体層の側壁に界面準位の
少ない半導体/酸化膜界面を形成する事ができる。同時に、第1半導体層に含まれる成分
にて周囲が汚染されることを抑制することができる。
図1(a)〜図8(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図8(b)は、図1(a)〜図8(a)のA1−A1´〜A8−A8´線でそれぞれ切断した断面図、図1(c)〜図8(c)は、図1(a)〜図8(a)のB1−B1´〜B8−B8´線でそれぞれ切断した断面図である。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜5、犠牲酸化膜4、第2半導体層3および第1半導体層2をパターニングすることにより、半導体基板1の一部を露出させる溝6を形成する。なお、半導体基板1の一部を露出させる場合、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝6の配置位置は、第2半導体層3の素子分離領域の一部に対応させることができる。
ここで、溝6内に支持体8を設けることにより、第1半導体層2が除去された場合においても、第2半導体層3を半導体基板1上で支持することが可能となるとともに、溝6とは別に溝9を設けることにより、第2半導体層3下の第1半導体層2にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層3の品質を損なうことなく、第2半導体層3と半導体基板1との間の絶縁を図ることが可能となる。
また、溝6、9の配置位置を第2半導体層3の素子分離領域に対応させることにより、第2半導体層3の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝6内に支持体8を埋め込むことにより、第2半導体層3を半導体基板1上で支持する支持体8をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
これにより、第1溝6及び第2溝9が形成された第2半導体層3のコーナー部を丸めることができ、電界集中の緩和やゲート絶縁膜がコーナー部で薄膜化する現象の防止に役立つ。結果、ゲート絶縁膜の耐圧及び信頼性劣化の防止、コーナー部に閾値の低いトランジスタが寄生する現象の抑制等、極めて有効である。
また、上述した実施形態では、埋め込み絶縁層11を形成する際に、第2半導体層3の表面の熱酸化を防止するために、第2半導体層3上に酸化防止膜5を形成する方法について説明したが、第2半導体層3上に酸化防止膜5を形成することなく、埋め込み絶縁層11を形成するようにしてもよい。この場合、埋め込み絶縁層11の形成時に第2半導体層3の表面に形成された絶縁膜は、エッチングまたは研磨により除去するようにしてもよい。
図9において、半導体基板21上には、第1半導体層22、第2半導体層23、犠牲酸化膜24および酸化防止膜25が順次積層されている。そして、第1半導体層22、第2半導体層23、犠牲酸化膜24および酸化防止膜25には、半導体基板21を露出させる溝26が所定の方向に沿って形成され、溝26の側壁にはキャップ層27が形成されるとともに、溝26内には支持体28が埋め込まれている。また、第1半導体層22、第2半導体層23、犠牲酸化膜24および酸化防止膜25には、半導体基板21を露出させる溝29が溝26と直交する方向に沿って形成されている。ここで、溝26、29は素子分離領域に配置されるとともに、溝29の端部は支持体28の位置で終端することができる。これにより、支持体28を除去することなく溝29を配置することができ、製造工程の煩雑化を抑制しつつ、第2半導体層23の素子分離を行うことが可能となるとともに、支持体28をアクティブ領域に配置する必要がなくなり、SOIトランジスタのレイアウト面積を拡大することができる。
そして、CVDなどの方法によって、第1半導体層32および第2半導体層33の側壁にキャップ層37を形成する。ここで、キャップ層37としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第1半導体層32および第2半導体層33の側壁にキャップ層37が形成された状態で、第1半導体層32および第2半導体層33の一部を熱酸化する。キャップ層を形成した後で、熱酸化を施すことで、第1半導体層に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第2半導体層の側壁に界面準位の少ない半導体/酸化膜界面を形成する事ができる。同時に、第1半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
次に、図15に示すように、半導体基板31および第2半導体層33の熱酸化を行うことにより、半導体基板31と第2半導体層33との間の空洞部40に埋め込み絶縁層41を形成する。その際、第2半導体層33の側壁も酸化される。なお、半導体基板31および第2半導体層33の熱酸化にて埋め込み絶縁層41を形成する場合、反応律速となる低温のウェット酸化を用いることが好ましい。そして、半導体基板31と第2半導体層33との間の空洞部40に埋め込み絶縁層41を形成した後、第2半導体層33を1100℃以上高温で熱酸化することにより、第2半導体層33の側壁に熱酸化膜42を形成すると同時に第2半導体層のコーナー部を丸める。なお、第2半導体層33の側壁に熱酸化膜42を形成する場合、前記理由で、1100℃以上の高温のドライ酸化を用いることが好ましい。
次に、図17に示すように、CMPまたはエッチバックなどの方法にて埋め込み絶縁膜43、支持体38を薄膜化するとともに、犠牲酸化膜34および酸化防止膜35を除去することにより、第2半導体層33の表面を露出させる。
図19において、半導体基板51上には、第1半導体層52、第2半導体層53、犠牲酸化膜54および酸化防止膜55が順次積層されている。そして、第1半導体層52、第2半導体層53、犠牲酸化膜54および酸化防止膜55には、半導体基板51を露出させる溝56が所定の方向に沿って形成され、溝56の側壁にはキャップ層57が形成されるとともに、溝56内には酸化防止膜55上の全面を覆うように配置された支持体58が埋め込まれている。また、第1半導体層52、第2半導体層53、犠牲酸化膜54および酸化防止膜55には、半導体基板51を露出させる溝59が溝56と直交する方向に沿って形成されている。ここで、溝56、59は素子分離領域に配置されるとともに、溝59の端部は支持体58の位置で終端することができる。これにより、支持体58を除去することなく溝59を配置することができ、製造工程の煩雑化を抑制しつつ、第2半導体層53の素子分離を行うことが可能となるとともに、支持体58をアクティブ領域に配置する必要がなくなり、SOIトランジスタのレイアウト面積を拡大することができる。
Claims (10)
- 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
に形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を
形成する工程と、
前記第1溝内に埋め込まれ、前記第2半導体層を前記半導体基板上で支持する支持体を
形成する工程と、
前記第1溝に接続され、前記第1半導体層の少なくとも一部を前記第2半導体層から露
出させる第2溝を形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導
体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2溝内に埋め込まれた埋め込み絶縁体を形成する工程と、
前記第1溝内に支持体を埋め込む前に、前記第1溝内の第1半導体層および第2半導体
層の側壁にキャップ酸化膜を形成した後、熱酸化法で側壁とキャップ酸化膜の界面に酸化
膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
に形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を
形成する工程と、
前記第1溝内に埋め込まれ、前記第2半導体層を前記半導体基板上で支持する支持体を
形成する工程と、
前記第1溝に接続され、前記第1半導体層の少なくとも一部を前記第2半導体層から露
出させる第2溝を形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導
体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2溝内に埋め込まれた埋め込み絶縁体を形成する工程と、
前記第1溝内に支持体を埋め込む前に、前記第1溝内の第1半導体層および第2半導体
層の側壁に半導体膜を形成する工程と、
前記半導体膜を熱酸化するとともに、前記第1半導体層および第2半導体層の一部を熱
酸化する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
に形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を
形成する工程と、
前記第2半導体層上を覆うようにして第1溝内に埋め込まれ、前記第2半導体層を前記
半導体基板上で支持する支持体を形成する工程と、
前記第1溝に接続され、前記第1半導体層の少なくとも一部を前記第2半導体層および
前記支持体から露出させる第2溝を形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導
体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体上を覆うようにして前記第2溝内に埋め込まれた埋め込み絶縁体を形成する
工程と、
前記埋め込み絶縁体および前記支持体を薄膜化することにより、前記第2半導体層の表
面を露出させる工程と、
前記第1溝内に支持体を埋め込む前に、前記第1溝内の第1半導体層および第2半導体
層の側壁にキャップ酸化膜を形成した後、熱酸化法で側壁とキャップ酸化膜の界面に酸化
膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
に形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を
形成する工程と、
前記第2半導体層上を覆うようにして第1溝内に埋め込まれ、前記第2半導体層を前記
半導体基板上で支持する支持体を形成する工程と、
前記第1溝に接続され、前記第1半導体層の少なくとも一部を前記第2半導体層および
前記支持体から露出させる第2溝を形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導
体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体上を覆うようにして前記第2溝内に埋め込まれた埋め込み絶縁体を形成する
工程と、
前記埋め込み絶縁体および前記支持体を薄膜化することにより、前記第2半導体層の表
面を露出させる工程と、
前記第1溝内に支持体を埋め込む前に、前記第1溝内の第1半導体層および第2半導体
層の側壁に半導体膜を形成する工程と、
前記半導体膜を熱酸化するとともに、前記第1半導体層および第2半導体層の一部を熱
酸化する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板および前記第2半導体層は単結晶Si、前記第1半導体層は単結晶Si
Geであることを特徴とする請求項1から4のいずれか1項記載の半導体装置の製造方法。 - 前記第2溝の端部は前記支持体で終端されていることを特徴とする請求項1から5のい
ずれか1項記載の半導体装置の製造方法。 - 前記第1溝を形成する前に、前記第2半導体層の表面に絶縁膜を形成する工程をさらに
備えることを特徴とする請求項1から6のいずれか1項記載の半導体装置の製造方法。 - 前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする請求項7記載の半導体
装置の製造方法。 - 前記絶縁膜上に支持体が形成され、その膜厚は400nm以上であることを特徴とする
請求項7または8記載の半導体装置の製造方法。 - 前記キャップ酸化膜を前記第1溝内に形成した後、第1半導体層および第2半導体層の
一部を熱酸化する工程をさらに備えることを特徴とする請求項1または3記載の半導体装置の製造方法。
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JP2008160073A (ja) * | 2006-11-30 | 2008-07-10 | Seiko Epson Corp | 半導体装置の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003324200A (ja) * | 2002-05-02 | 2003-11-14 | Tokyo Inst Of Technol | 電界効果トランジスタ及びその製造方法 |
JP2004128185A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法 |
WO2005036638A1 (ja) * | 2003-10-10 | 2005-04-21 | Tokyo Institute Of Technology | 半導体基板、半導体装置及び半導体基板の作製方法 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003324200A (ja) * | 2002-05-02 | 2003-11-14 | Tokyo Inst Of Technol | 電界効果トランジスタ及びその製造方法 |
JP2004128185A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法 |
WO2005036638A1 (ja) * | 2003-10-10 | 2005-04-21 | Tokyo Institute Of Technology | 半導体基板、半導体装置及び半導体基板の作製方法 |
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Publication number | Publication date |
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