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JP4408350B2 - Driving method of display panel - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、入力映像信号に多階調化処理を施す多階調化処理回路を備えた表示パネルの駆動方法に関する。
【０００２】
【従来の技術】
最近、２次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル（以下、ＰＤＰという）が注目されている。更に、かかるＰＤＰにて入力映像信号に対応した画像を表示させる為の駆動方法としてサブフィールド法が知られている。サブフィールド法では、１フィールドの表示期間を複数のサブフィールドに分割し、入力映像信号によって表される輝度レベルに応じて放電セルの各々を各サブフィールド毎に選択的に放電発光させる。これにより、１フィールド期間内での総発光期間に対応した中間輝度が視覚されるのである。
【０００３】
図１は、かかるサブフィールド法に基づく発光駆動シーケンスの一例を示す図である（例えば、特許文献１の図１４参照)。
図１に示す発光駆動シーケンスでは、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。これらＳＦ１〜ＳＦ１４の内の先頭のサブフィールドＳＦ１のみで、ＰＤＰの全放電セルを点灯モードに初期化せしめる（Ｒc）。又、サブフィールドＳＦ１〜ＳＦ１４各々では、入力映像信号に応じて放電セルを消灯モードに設定し（Ｗｃ）、点灯モードに設定されている放電セルのみをこのサブフィールドに割り当てられている期間に亘り放電発光させる（Ｉｃ）。
【０００４】
図２は、かかる発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である（例えば、特許文献１の図２７参照)。
図２に示す発光パターンによれば、先頭のサブフィールドＳＦ１において点灯モードに初期化された放電セルは、黒丸印にて示す如く、ＳＦ１〜ＳＦ１４の内のいずれか１のサブフィールドで消灯モードに設定され、それ以降、点灯モードに復帰することはない。よって、消灯モードに設定されるまでの間、白丸印にて示されるように、放電セルは各サブフィールドにおいて連続して放電発光する。この際、図２に示す１５通りの発光パターンの各々は１フィールド期間内での総発光期間が夫々異なるので、１５通りの中間輝度が表現されることになる。すなわち、（Ｎ＋１）階調（Ｎはサブフィールドの数）分の中間輝度表示が可能となるのである。
【０００５】
ところが、かかる駆動方法では、１フィールドを分割するサブフィールドの数に限度がある為、階調数が不足するという問題が生じる。そこで、この階調数不足を補うべく、入力映像信号に対して誤差拡散及びディザ処理の如き多階調化処理を施すようにしている。
先ず、誤差拡散処理では、入力映像信号を各画素毎の例えば８ビットの画素データに変換し、その上位６ビット分を表示データ、残りの下位２ビット分を誤差データと捉える。そして、周辺画素各々に対応した上記画素データにおける誤差データの各々を重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算する。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、上記ディザ加算画素データの上位４ビット分を抽出し、これを多階調化画素データＰＤｓとして、図２に示す如き１５通りの発光パターン各々に割り当てるのである。
【０００６】
しかしながら、ディザ処理等により画素データに対して規則的にディザ係数の加算を行うと、入力映像信号とは何ら関係のない疑似模様、いわゆるディザパターンが視覚される場合があり、画質を損ねてしまうという問題があった。
更に、図２に示されるが如き発光駆動パターンによると、発光継続状態から消灯状態への切り換えが１フィールド期間内において１回以下となる為、その切り換え周波数が、１フィールド表示期間を担う垂直同期周波数と同一となる。よって、垂直同期周波数が５０[Hz]しかないＰＡＬ方式テレビジョン信号が入力映像信号として供給された場合には、フリッカが目立ち易くなるという問題があった。
【０００７】
【特許文献１】
特開２０００−２２７７７８号公報(図１４、図２７)
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、フリッカ及びディザパターンの抑制された良好な画像表示を行うことが可能な表示パネルの駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載による表示パネルの駆動方法は、複数の表示ライン各々に画素を担う画素セルが配置されている表示パネルを発光駆動する際に、１フィールドの表示期間を複数のサブフィールドにより構成し、入力映像信号に基づく画素データによって表される輝度レベルに応じて画素セルの各々を各サブフィールド毎に選択的に発光させる表示パネルの駆動方法であって、前記画素データに応じて、前記表示ライン群内の各表示ラインに割り当てられている輝度の重み付け値に基づいて夫々異なる輝度レベルで発光させる発光駆動行程を備え、前記発光駆動行程は、前記表示ライン群内の各表示ラインに夫々異なるラインディザオフセット値を割り当て、前記表示ライン群内の各表示ラインに配置されている前記画素セルの各々に対応した前記画素データに対応する前記ラインディザオフセット値を加算して多階調化画素データを得るラインディザ処理を行うとともに、前記多階調化画素データに応じて、前記表示ライン群内の各表示ラインに配置されている画素セルの各々を、前記表示ライン群内の各表示ラインに割り当てられている前記輝度の重み付け値に基づいて夫々異なる輝度レベルで発光させるように構成し、かつ前記表示ライン群内の各表示ラインに夫々異なるラインディザオフセット値を割り当てるラインディザ処理は、前記表示パネルの画面の上方に位置する表示ラインと画面の下方に位置する表示ラインとで、各フィールド毎に交互に変更するようにしたことを特徴とする。
【００１０】
【発明の実施の形態】
図３は、本発明による駆動方法に基づきプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板(図示せぬ)と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板(図示せぬ)とを備える。前面基板上には、互いに交互にかつ平行に配置されている帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。背面基板上には、上記行電極各々に交叉して配置されている帯状の列電極Ｄ1〜Ｄmが形成されている。尚、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnは、一対の行電極Ｘ及びＹにてＰＤＰ１００の第１表示ライン〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部(放電空間を含む)に画素を担う放電セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の放電セルＧ(1,1)〜Ｇ(n,m)がマトリクス状に形成されているのである。
【００１１】
画素データ変換回路１は、入力映像信号を各画素毎の例えば６ビットの画素データＰＤに変換してこれを多階調化処理回路２に供給する。多階調化処理回路２は、ラインディザオフセット値生成回路２１、加算器２２、及び下位ビット切り捨て回路２３から構成される。
ラインディザオフセット値生成回路２１は、先ず、ＰＤＰ１００の第１〜第ｎ表示ラインを、夫々８ライン分だけ離間したもの同士でグループ化した８つの表示ライン群、すなわち、
第１、第９、第17、・・・、第(ｎ−７)なる第（８Ｎ−７）表示ライン群、
第２、第10、第18、・・・、第(ｎ−６)なる第（８Ｎ−６）表示ライン群、
第３、第11、第19、・・・、第(ｎ−５)なる第（８Ｎ−５）表示ライン群、
第４、第12、第20、・・・、第(ｎ−４)なる第（８Ｎ−４）表示ライン群、
第５、第13、第21、・・・、第(ｎ−３)なる第（８Ｎ−３）表示ライン群、
第６、第14、第22、・・・、第(ｎ−２)なる第（８Ｎ−２）表示ライン群、
第７、第15、第23、・・・、第(ｎ−１)なる第（８Ｎ−１）表示ライン群、
第８、第16、第24、・・・、第ｎなる第（８Ｎ）表示ライン群、
［Ｎは、(1/8)・ｎ以下の自然数］
なる表示ライン群各々に対応させて、夫々「０」〜「７」なる値を有する８つのラインディザオフセット値ＬＤを生成する。この際、ラインディザオフセット値生成回路２１は、図４（ａ）〜図４（ｈ）に示す如く、ラインディザオフセット値ＬＤ各々の各表示ライン群に対する割り当て変更を、各フィールド毎に且つ８フィールドを１サイクルとして繰り返し実行する。
【００１２】
すなわち、ラインディザオフセット値生成回路２１は、最初の第１フィールドでは図４（ａ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「０」、
第（８Ｎ−６）表示ライン群に対しては「３」、
第（８Ｎ−５）表示ライン群に対しては「６」、
第（８Ｎ−４）表示ライン群に対しては「１」、
第（８Ｎ−３）表示ライン群に対しては「４」、
第（８Ｎ−２）表示ライン群に対しては「７」、
第（８Ｎ−１）表示ライン群に対しては「２」、
第（８Ｎ）表示ライン群に対しては「５」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１３】
又、次の第２フィールドでは図４（ｂ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「４」、
第（８Ｎ−６）表示ライン群に対しては「７」、
第（８Ｎ−５）表示ライン群に対しては「２」、
第（８Ｎ−４）表示ライン群に対しては「５」、
第（８Ｎ−３）表示ライン群に対しては「０」、
第（８Ｎ−２）表示ライン群に対しては「３」、
第（８Ｎ−１）表示ライン群に対しては「６」、
第（８Ｎ）表示ライン群に対しては「１」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１４】
又、その次の第３フィールドでは図４（ｃ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「２」、
第（８Ｎ−６）表示ライン群に対しては「５」、
第（８Ｎ−５）表示ライン群に対しては「０」、
第（８Ｎ−４）表示ライン群に対しては「３」、
第（８Ｎ−３）表示ライン群に対しては「６」、
第（８Ｎ−２）表示ライン群に対しては「１」、
第（８Ｎ−１）表示ライン群に対しては「４」、
第（８Ｎ）表示ライン群に対しては「７」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１５】
又、第４フィールドでは図４（ｄ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「６」、
第（８Ｎ−６）表示ライン群に対しては「１」、
第（８Ｎ−５）表示ライン群に対しては「４」、
第（８Ｎ−４）表示ライン群に対しては「７」、
第（８Ｎ−３）表示ライン群に対しては「２」、
第（８Ｎ−２）表示ライン群に対しては「５」、
第（８Ｎ−１）表示ライン群に対しては「０」、
第（８Ｎ）表示ライン群に対しては「３」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１６】
又、第５フィールドでは図４（ｅ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「１」、
第（８Ｎ−６）表示ライン群に対しては「４」、
第（８Ｎ−５）表示ライン群に対しては「７」、
第（８Ｎ−４）表示ライン群に対しては「２」、
第（８Ｎ−３）表示ライン群に対しては「５」、
第（８Ｎ−２）表示ライン群に対しては「０」、
第（８Ｎ−１）表示ライン群に対しては「３」、
第（８Ｎ）表示ライン群に対しては「６」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１７】
又、第６フィールドでは図４（ｆ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「５」、
第（８Ｎ−６）表示ライン群に対しては「０」、
第（８Ｎ−５）表示ライン群に対しては「３」、
第（８Ｎ−４）表示ライン群に対しては「６」、
第（８Ｎ−３）表示ライン群に対しては「１」、
第（８Ｎ−２）表示ライン群に対しては「４」、
第（８Ｎ−１）表示ライン群に対しては「７」、
第（８Ｎ）表示ライン群に対しては「２」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１８】
又、第７フィールドでは図４（ｇ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「３」、
第（８Ｎ−６）表示ライン群に対しては「６」、
第（８Ｎ−５）表示ライン群に対しては「１」、
第（８Ｎ−４）表示ライン群に対しては「４」、
第（８Ｎ−３）表示ライン群に対しては「７」、
第（８Ｎ−２）表示ライン群に対しては「２」、
第（８Ｎ−１）表示ライン群に対しては「５」、
第（８Ｎ）表示ライン群に対しては「０」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１９】
又、第８フィールドでは図４（ｈ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「７」、
第（８Ｎ−６）表示ライン群に対しては「２」、
第（８Ｎ−５）表示ライン群に対しては「５」、
第（８Ｎ−４）表示ライン群に対しては「０」、
第（８Ｎ−３）表示ライン群に対しては「３」、
第（８Ｎ−２）表示ライン群に対しては「６」、
第（８Ｎ−１）表示ライン群に対しては「１」、
第（８Ｎ）表示ライン群に対しては「４」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００２０】
そして、ラインディザオフセット値生成回路２１は、画素データ変換回路１から供給された画素データＰＤに対応した放電セルの属する表示ラインに割り当てられている上記ラインディザオフセット値ＬＤを加算器２２に供給する。
加算器２２は、画素データ変換回路１から供給された画素データＰＤに上記ラインディザオフセット値ＬＤを加算したラインオフセット加算画素データＬＦを下位ビット切り捨て回路２３に供給する。下位ビット切り捨て回路２３は、ラインオフセット加算画素データＬＦの下位３ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして駆動データ変換回路３に供給する。
【００２１】
駆動データ変換回路３は、多階調化画素データＭＤを図５に示す如きデータ変換テーブルに従って４ビットの画素駆動データＧＤに変換してこれをメモリ４に供給する。
メモリ４は、４ビットの画素駆動データＧＤを順次取り込んで記憶する。そして、１画像フレーム(ｎ行×ｍ列)分の画素駆動データＧＤ1、1〜ＧＤn、mの書き込みが終了する度に、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々を各ビット桁(第０〜第３ビット)毎に分離し、夫々、後述するサブフィールドＳＦ０〜ＳＦ３に対応させて１表示ライン分ずつ読み出す。メモリ４は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。
【００２２】
すなわち、先ず、サブフィールドＳＦ０において、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第０ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。次に、サブフィールドＳＦ１において、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。次に、サブフィールドＳＦ２において、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。次に、サブフィールドＳＦ３において、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。
【００２３】
駆動制御回路６は、
第１フィールドでは図６（ａ）、
第２フィールドでは図６（ｂ）、
第３フィールドでは図６（ｃ）、
第４フィールドでは図６（ｄ）、
第５フィールドでは図７（ｅ）、
第６フィールドでは図７（ｆ）、
第７フィールドでは図７（ｇ）、
第８フィールドでは図７（ｈ）、
に示す発光駆動シーケンスに従ってＰＤＰ１００を階調駆動させるべき各種タイミング信号を発生し、上記列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々に供給する。尚、上記の如き図６（ａ）〜図７（ｈ）にて示される一連の駆動が繰り返し実行される。
【００２４】
ここで、列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々は、駆動制御回路６から供給されたタイミング信号に応じてＰＤＰ１００を下記の如く駆動すべき各種駆動パルス（図示せぬ）を発生してＰＤＰ１００の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに印加する。
尚、図６（ａ）〜図７（ｈ）に示す発光駆動シーケンスでは、入力映像信号における各フィールドを５つのサブフィールドＳＦ０〜ＳＦ４にて構成している。
【００２５】
先ず、先頭のサブフィールドＳＦ０では、リセット行程Ｒ、及びアドレス行程Ｗ０を順次実行する。リセット行程Ｒでは、ＰＤＰ１００の全ての放電セルＧ(1,1)〜Ｇ(n,m)を一斉にリセット放電せしめて、放電セルＧ(1,1)〜Ｇ(n,m)各々を点灯モード（所定量の壁電荷が形成された状態）に初期化する。又、アドレス行程Ｗ０では、ＰＤＰ１００の第１〜第ｎ表示ライン各々に配置されている放電セルＧを１表示ライン分ずつ順次、図５に示す如き画素駆動データＧＤに応じて選択的に消去放電せしめて消灯モード（壁電荷が消去された状態）に推移せしめる。尚、かかるアドレス行程Ｗ０において消去放電の生起されなかった放電セルは、その直前までの状態、つまり点灯モードを維持する。
【００２６】
次に、サブフィールドＳＦ１〜ＳＦ３の各々は、更に８つのサブフィールドＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２8、ＳＦ３1〜ＳＦ３8に夫々分割されている。尚、サブフィールドＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２8、ＳＦ３1〜ＳＦ３8各々では、下記の如きアドレス行程Ｗ１〜Ｗ８を実行する。
アドレス行程Ｗ１では、ＰＤＰ１００に形成されている全放電セルＧ(1,1)〜Ｇ(n,m)の内の第１、第９、第17、・・・、及び第(ｎ−７)表示ラインからなる第（８Ｎ−７）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ１によれば、第（８Ｎ−７）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２７】
アドレス行程Ｗ２では、第２、第10、第18、・・・、及び第(ｎ−６)表示ラインからなる第（８Ｎ−６）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ２によれば、第（８Ｎ−６）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２８】
アドレス行程Ｗ３では、第３、第11、第19、・・・、及び第(ｎ−５)表示ラインからなる第（８Ｎ−５）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ３によれば、第（８Ｎ−５）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２９】
アドレス行程Ｗ４では、第４、第12、第20、・・・、及び第(ｎ−４)表示ラインからなる第（８Ｎ−４）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ４によれば、第（８Ｎ−４）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３０】
アドレス行程Ｗ５では、第５、第13、第21、・・・、及び第(ｎ−３)表示ラインからなる第（８Ｎ−３）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ５によれば、第（８Ｎ−３）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３１】
アドレス行程Ｗ６では、第６、第14、第22、・・・、及び第(ｎ−２)表示ラインからなる第（８Ｎ−２）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ６によれば、第（８Ｎ−２）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３２】
アドレス行程Ｗ７では、第７、第15、第23、・・・、及び第(ｎ−１)表示ラインからなる第（８Ｎ−１）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ７によれば、第（８Ｎ−１）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３３】
アドレス行程Ｗ８では、第８、第16、第24、・・・、及び第ｎ表示ラインからなる第（８Ｎ）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ８によれば、第（８Ｎ）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３４】
ここで、図６（ａ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ６、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ３、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ８、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ５、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ２、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ７、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ４、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ１、
を夫々実行する。
【００３５】
又、図６（ｂ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ２、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ７、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ４、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ１、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ６、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ３、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ８、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ５、
を夫々実行する。
【００３６】
又、図６（ｃ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ８、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ５、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ２、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ７、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ４、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ１、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ６、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ３、
を夫々実行する。
【００３７】
又、図６（ｄ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ４、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ１、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ６、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ３、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ８、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ５、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ２、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ７、
を夫々実行する。
【００３８】
又、図７（ｅ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ３、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ８、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ５、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ２、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ７、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ４、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ１、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ６、
を夫々実行する。
【００３９】
又、図７（ｆ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ７、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ４、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ１、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ６、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ３、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ８、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ５、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ２、
を夫々実行する。
【００４０】
又、図７（ｇ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ５、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ２、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ７、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ４、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ１、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ６、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ３、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ８、
を夫々実行する。
【００４１】
そして、図７（ｈ）に示す発光駆動シーケンスにおいては、
ＳＦ１1、ＳＦ２1、ＳＦ３1各々において上記アドレス行程Ｗ１、
ＳＦ１2、ＳＦ２2、ＳＦ３2各々において上記アドレス行程Ｗ６、
ＳＦ１3、ＳＦ２3、ＳＦ３3各々において上記アドレス行程Ｗ３、
ＳＦ１4、ＳＦ２4、ＳＦ３4各々において上記アドレス行程Ｗ８、
ＳＦ１5、ＳＦ２5、ＳＦ３5各々において上記アドレス行程Ｗ５、
ＳＦ１6、ＳＦ２6、ＳＦ３6各々において上記アドレス行程Ｗ２、
ＳＦ１7、ＳＦ２7、ＳＦ３7各々において上記アドレス行程Ｗ７、
ＳＦ１8、ＳＦ２8、ＳＦ３8各々において上記アドレス行程Ｗ４、
を夫々実行する。
【００４２】
尚、上記サブフィールドＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２８及びＳＦ３１〜ＳＦ３８各々では、上記アドレス行程Ｗ１〜Ｗ８各々の直前において、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉを実行する。
そして、最後尾のサブフィールドＳＦ４では、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉのみを実行する。
【００４３】
駆動制御回路６は、図６（ａ）〜図６（ｄ）及び図７（ｅ）〜図７（ｈ）に示される発光駆動シーケンスに従って、図８〜図１５に示す如き発光駆動を行う。
尚、図８は、図６（ａ）の発光駆動シーケンスに基づく発光駆動パターン、
図９は、図６（ｂ）の発光駆動シーケンスに基づく発光駆動パターン、
図１０は、図６（ｃ）の発光駆動シーケンスに基づく発光駆動パターン、
図１１は、図６（ｄ）の発光駆動シーケンスに基づく発光駆動パターン、
図１２は、図７（ｅ）の発光駆動シーケンスに基づく発光駆動パターン、
図１３は、図７（ｆ）の発光駆動シーケンスに基づく発光駆動パターン、
図１４は、図７（ｇ）の発光駆動シーケンスに基づく発光駆動パターン、
図１５は、図７（ｈ）の発光駆動シーケンスに基づく発光駆動パターン、
を夫々示す図である。
【００４４】
先ず、最低輝度を表す［１０００］なる画素駆動データＧＤが供給された場合、下記の如き第１階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第０ビットが論理レベル１であることから、サブフィールドＳＦ０のアドレス行程Ｗ０において放電セルに対して消去放電（黒丸にて示す）が生起され、この放電セルが消灯モードに遷移する。この際、図６（ａ）〜図６（ｄ）及び図７（ｅ）〜図７（ｈ）に示す駆動によれば、１フィールド表示期間内において放電セルを消灯モードから点灯モード状態に遷移させることが可能な機会は、先頭のサブフィールドＳＦ０のリセット行程Ｒだけである。よって、一旦、消灯モードに遷移してしまった放電セルは１フィールド表示期間を通して消灯状態に保持される。
【００４５】
すなわち、［１０００］なる画素駆動データＧＤに応じた第１階調駆動によれば、各放電セルは１フィールド表示期間を通して消灯状態を保ち、図１６に示す如く輝度レベル０の駆動が為されることになる。
次に、上記［１０００］よりも１段階だけ高輝度を表す［０１００］なる画素駆動データＧＤが供給された場合、下記の如き第２階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第１ビットが論理レベル１であることから、サブフィールドＳＦ１のアドレス行程Ｗ１〜Ｓ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図６（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ１1、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ１2、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ１3、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ１4、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ１5、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ１6、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ１7、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ１8、
において夫々実行するようにしている。
【００４６】
よって、図８の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１1〜ＳＦ１8、
第(８Ｎ−６）表示ラインではＳＦ１1〜ＳＦ１5、
第(８Ｎ−５）表示ラインではＳＦ１1〜ＳＦ１2、
第(８Ｎ−４）表示ラインではＳＦ１1〜ＳＦ１7、
第(８Ｎ−３）表示ラインではＳＦ１1〜ＳＦ１4、
第(８Ｎ−２）表示ラインではＳＦ１1、
第(８Ｎ−１）表示ラインではＳＦ１1〜ＳＦ１6、
第(８Ｎ）表示ラインではＳＦ１1〜ＳＦ１3、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００４７】
すなわち、［０１００］なる画素駆動データＧＤに応じた第２階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「５」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「７」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「４」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「６」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３」、
にて夫々駆動される。
【００４８】
又、上記［０１００］よりも１段階だけ高輝度を表す［００１０］なる画素駆動データＧＤが供給された場合には、下記の如き第３階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第２ビットが論理レベル１であることから、サブフィールドＳＦ２のアドレス行程Ｗ１〜Ｓ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図６（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ２1、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ２2、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ２3、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ２4、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ２5、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ２6、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ２7、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ２8、
において夫々実行するようにしている。
【００４９】
よって、図８の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２8、
第(８Ｎ−６）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２5、
第(８Ｎ−５）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２2、
第(８Ｎ−４）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２7、
第(８Ｎ−３）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２4、
第(８Ｎ−２）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1、
第(８Ｎ−１）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２6、
第(８Ｎ）表示ラインではＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２3、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００５０】
すなわち、［００１０］なる画素駆動データＧＤに応じた第３階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「１６」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「１３」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１０」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「１５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「１２」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「９」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「１４」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１１」、
にて夫々駆動される。
【００５１】
又、上記［００１０］よりも１段階だけ高輝度を表す［０００１］なる画素駆動データＧＤが供給された場合には、下記の如き第４階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第３ビットが論理レベル１であることから、サブフィールドＳＦ３のアドレス行程Ｗ１〜Ｓ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図６（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ３1、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ３2、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ３3、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ３4、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ３5、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ３6、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ３7、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ３8、
において夫々実行するようにしている。
【００５２】
よって、図８の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1〜ＳＦ３8、
第(８Ｎ−６）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1〜ＳＦ３5、
第(８Ｎ−５）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1〜ＳＦ３2、
第(８Ｎ−４）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1〜ＳＦ３7、
第(８Ｎ−３）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1〜ＳＦ３4、
第(８Ｎ−２）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1、
第(８Ｎ−１）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1〜ＳＦ３6、
第(８Ｎ）表示ラインではＳＦ１1〜ＳＦ２8、ＳＦ３1〜ＳＦ３3、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００５３】
すなわち、［０００１］なる画素駆動データＧＤに応じた第４階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２４」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「２１」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１８」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２３」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「２０」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１７」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２２」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１９」、
にて夫々発光する。
【００５４】
又、最高輝度を表す［００００］なる画素駆動データＧＤが供給された場合には、下記の如き第５階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤのいずれのビットも論理レベル０であることから、１フィールド表示期間を通して消去放電が一切生起されない。よって、放電セルは、ＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２8、ＳＦ３1〜ＳＦ３8、及びＳＦ４各々のサスティン行程Ｉにおいて連続して放電発光する。
【００５５】
すなわち、［００００］なる画素駆動データＧＤに応じた第５階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「２５」、
にて夫々発光する。
【００５６】
このように、上記駆動においては、［１０００］、［０１００］、［００１０］、［０００１］、又は［００００］なる５通りの画素駆動データＧＤに応じて、５段階分の輝度を表現し得る第１〜第５階調駆動が実施される。この際、隣接する８つの表示ライン各々に異なる輝度の重み付けをもたせ、第１〜第５階調駆動毎に、その輝度重み付けに対応した輝度レベルにて隣接する８つの表示ライン各を異なる輝度レベルで駆動するようにしている。
【００５７】
例えば、図６（ａ）に示す如き第１フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「８」、
第(８Ｎ−６）表示ライン：「５」、
第(８Ｎ−５）表示ライン：「２」、
第(８Ｎ−４）表示ライン：「７」、
第(８Ｎ−３）表示ライン：「４」、
第(８Ｎ−２）表示ライン：「１」、
第(８Ｎ−１）表示ライン：「６」、
第(８Ｎ）表示ライン：「３」、
の如き輝度の重み付けが割り当てられている。
【００５８】
又、図６（ｂ）に示す如き第２フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「４」、
第(８Ｎ−６）表示ライン：「１」、
第(８Ｎ−５）表示ライン：「６」、
第(８Ｎ−４）表示ライン：「３」、
第(８Ｎ−３）表示ライン：「８」、
第(８Ｎ−２）表示ライン：「５」、
第(８Ｎ−１）表示ライン：「２」、
第(８Ｎ）表示ライン：「７」、
の如き輝度の重み付けが割り当てられている。
【００５９】
又、図６（ｃ）に示す如き第３フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「６」、
第(８Ｎ−６）表示ライン：「３」、
第(８Ｎ−５）表示ライン：「８」、
第(８Ｎ−４）表示ライン：「５」、
第(８Ｎ−３）表示ライン：「２」、
第(８Ｎ−２）表示ライン：「７」、
第(８Ｎ−１）表示ライン：「４」、
第(８Ｎ）表示ライン：「１」、
の如き輝度の重み付けが割り当てられている。
【００６０】
又、図６（ｄ）に示す如き第４フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「２」、
第(８Ｎ−６）表示ライン：「７」、
第(８Ｎ−５）表示ライン：「４」、
第(８Ｎ−４）表示ライン：「１」、
第(８Ｎ−３）表示ライン：「６」、
第(８Ｎ−２）表示ライン：「３」、
第(８Ｎ−１）表示ライン：「８」、
第(８Ｎ）表示ライン：「５」、
の如き輝度の重み付けが割り当てられている。
【００６１】
又、図７（ｅ）に示す如き第５フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「７」、
第(８Ｎ−６）表示ライン：「４」、
第(８Ｎ−５）表示ライン：「１」、
第(８Ｎ−４）表示ライン：「６」、
第(８Ｎ−３）表示ライン：「３」、
第(８Ｎ−２）表示ライン：「８」、
第(８Ｎ−１）表示ライン：「５」、
第(８Ｎ）表示ライン：「２」、
の如き輝度の重み付けが割り当てられている。
【００６２】
又、図７（ｆ）に示す如き第６フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「３」、
第(８Ｎ−６）表示ライン：「８」、
第(８Ｎ−５）表示ライン：「５」、
第(８Ｎ−４）表示ライン：「２」、
第(８Ｎ−３）表示ライン：「７」、
第(８Ｎ−２）表示ライン：「４」、
第(８Ｎ−１）表示ライン：「１」、
第(８Ｎ）表示ライン：「６」、
の如き輝度の重み付けが割り当てられている。
【００６３】
又、図７（ｇ）に示す如き第７フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「５」、
第(８Ｎ−６）表示ライン：「２」、
第(８Ｎ−５）表示ライン：「７」、
第(８Ｎ−４）表示ライン：「４」、
第(８Ｎ−３）表示ライン：「１」、
第(８Ｎ−２）表示ライン：「６」、
第(８Ｎ−１）表示ライン：「３」、
第(８Ｎ）表示ライン：「８」、
の如き輝度の重み付けが割り当てられている。
【００６４】
又、図７（ｈ）に示す如き第８フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「１」、
第(８Ｎ−６）表示ライン：「６」、
第(８Ｎ−５）表示ライン：「３」、
第(８Ｎ−４）表示ライン：「８」、
第(８Ｎ−３）表示ライン：「５」、
第(８Ｎ−２）表示ライン：「２」、
第(８Ｎ−１）表示ライン：「７」、
第(８Ｎ）表示ライン：「４」、
の如き輝度の重み付けが割り当てられている。
【００６５】
従って、
図６（ａ）の発光駆動シーケンスに従った駆動では図８、
図６（ｂ）の発光駆動シーケンスに従った駆動では図９、
図６（ｃ）の発光駆動シーケンスに従った駆動では図１０、
図６（ｄ）の発光駆動シーケンスに従った駆動では図１１、
図７（ｅ）の発光駆動シーケンスに従った駆動では図１２、
図７（ｆ）の発光駆動シーケンスに従った駆動では図１３、
図７（ｇ）の発光駆動シーケンスに従った駆動では図１４、
図７（ｈ）の発光駆動シーケンスに従った駆動では図１５、
なる発光駆動パターンにて示されるように、隣接する８つの表示ライン各々に属する放電セルを、上記重み付けに基づき夫々異なる輝度レベルで発光させるのである。
【００６６】
次に、入力映像信号に応じて為される実際の駆動動作について、図６（ａ）に示す如き第１フィールドでの駆動を例にとって説明する。
例えば、隣接する８つの表示ライン各々に属する１列分の放電セルに対応した６ビットの画素データＰＤがいずれも［０１０１００］である場合、ラインディザオフセット値生成回路２１は、図１７に示す如く、各表示ラインに対応した画素データＰＤの各々に図４（ａ）に示す如きラインディザオフセット値ＬＤを夫々加算する。かかるラインディザオフセット値ＬＤの加算により、図１７に示す如く各表示ライン毎に、
第（８Ｎ−７）表示ライン：［０１０１００］、
第（８Ｎ−６）表示ライン：［０１０１１１］、
第（８Ｎ−５）表示ライン：［０１１０１０］、
第（８Ｎ−４）表示ライン：［０１０１０１］、
第（８Ｎ−３）表示ライン：［０１１０００］、
第（８Ｎ−２）表示ライン：［０１１０１１］、
第（８Ｎ−１）表示ライン：［０１０１１０］、
第（８Ｎ）表示ライン：［０１１００１］、
なるラインオフセット加算画素データＬＦが得られる。
【００６７】
下位ビット切り捨て回路２３は、これらラインオフセット加算画素データＬＦ各々の下位３ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして得る。すなわち、隣接する８つの表示ライン各々に対応して図１７に示すように、
第(８Ｎ−７）表示ライン：［０１０］、
第(８Ｎ−６）表示ライン：［０１０］、
第(８Ｎ−５）表示ライン：［０１１］、
第(８Ｎ−４）表示ライン：［０１０］、
第(８Ｎ−３）表示ライン：［０１１］、
第(８Ｎ−２）表示ライン：［０１１］、
第(８Ｎ−１）表示ライン：［０１０］、
第(８Ｎ）表示ライン：［０１１］、
なる多階調化画素データＭＤが得られる。この際、かかる多階調化画素データＭＤは駆動データ変換回路３によって下記の如き５ビットの画素駆動データＧＤに変換される。
【００６８】
第(８Ｎ−７）表示ライン：［００１０］、
第(８Ｎ−６）表示ライン：［００１０］、
第(８Ｎ−５）表示ライン：［０００１］、
第(８Ｎ−４）表示ライン：［００１０］、
第(８Ｎ−３）表示ライン：［０００１］、
第(８Ｎ−２）表示ライン：［０００１］、
第(８Ｎ−１）表示ライン：［００１０］、
第(８Ｎ）表示ライン：［０００１］、
従って、図８に示す如き発光駆動パターンにより、これら隣接する８つの表示ライン各々に属する放電セルは、
第(８Ｎ−７）表示ラインに配置されている放電セルは「１６」、
第(８Ｎ−６）表示ラインに配置されている放電セルは「１３」、
第(８Ｎ−５）表示ラインに配置されている放電セルは「１８」、
第(８Ｎ−４）表示ラインに配置されている放電セルは「１５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは「２０」、
第(８Ｎ−２）表示ラインに配置されている放電セルは「１７」、
第(８Ｎ−１）表示ラインに配置されている放電セルは「１４」、
第(８Ｎ）表示ラインに配置されている放電セルは「１９」、
なる輝度レベルにて夫々発光駆動される。
【００６９】
この際、８つの表示ライン各々における輝度レベルを平均した輝度レベルが視覚されることになる。
以上の如く、図３に示されるプラズマディスプレイ装置においては、隣接する８つの表示ライン毎に、各表示ラインに対応した画素データＰＤに夫々異なるラインディザオフセット値ＬＤを加算すると共に、隣接する８つの表示ラインに夫々異なる輝度の重み付けをもたせて発光駆動している。かかる駆動により、隣接する表示ライン間において輝度差を生じさせる、いわゆるラインディザ処理を実施する。即ち、先ず、表示ライン群毎に当該表示ライン群内の各表示ラインに夫々異なるラインディザオフセット値を割り当て、画素データの各々に、その画素データに対応した画素セルが属する表示ラインに割り当てられているラインディザオフセット値を加算することにより多階調化画素データを得る。そして、表示ライン群内の各表示ラインに夫々異なる輝度重みを割り当て、上記多階調化画素データにて示される輝度レベルに、当該多階調化画素データに対応した画素セルが配置されている表示ラインに割り当てられている輝度重みを付けた輝度レベルにて画素セルを発光させるのである。
【００７０】
ここで、上記ラインディザ処理では、ＰＤＰ１００内において、互いに隣接する表示ライン間での輝度差の偏倚を略均一とすべく、その偏倚量を所定値以内に収まるように制限している。例えば、［０１０１００］なる画素データＰＤが供給された場合には、図１７に示す如く、
第(８Ｎ−７）及び第(８Ｎ−６）表示ライン間の輝度差は「３」、
第(８Ｎ−６）及び第(８Ｎ−５）表示ライン間の輝度差は「５」、
第(８Ｎ−５）及び第(８Ｎ−４）表示ライン間の輝度差は「３」、
第(８Ｎ−４）及び第(８Ｎ−３）表示ライン間の輝度差は「５」、
第(８Ｎ−３）及び第(８Ｎ−２）表示ライン間の輝度差は「３」、
第(８Ｎ−２）及び第(８Ｎ−１）表示ライン間の輝度差は「３」、
第(８Ｎ−１）及び第(８Ｎ）表示ライン間の輝度差は「５」、
となり、輝度差の偏倚は「２」である。
【００７１】
尚、その他の画素データＰＤが供給された場合にも同様に、互いに隣接する表示ライン間での輝度差の偏倚は「２」以内になっている。
例えば図８に示される発光駆動パターンによれば、隣接する８つの表示ライン各々に属する放電セルは、夫々、図１６に示す如き５階調分の輝度レベルで発光することになる。この際、本発明によるラインディザ処理では、画素データＰＤにラインディザオフセット値ＬＤを加算することにより、ある表示ラインを第ｋ階調駆動（ｋ＝１、２、３、４、５）する際には、その隣接表示ラインを第ｋ階調駆動又は第（ｋ＋１）階調駆動するようにしている。よって、例えば、第（８Ｎ−７）表示ラインに配置されている放電セルを第３階調駆動によって輝度レベル「１６」にて発光駆動する際には、第（８Ｎ−６）表示ラインに配置されている放電セルは第３階調駆動によって輝度レベル「１３」にて発光、又は第４階調駆動によって輝度レベル「２１」にて発光駆動される。従って、第（８Ｎ−６）表示ラインに配置されている放電セルが第３階調駆動される場合には第（８Ｎ−７）表示ラインとの輝度差は「３」、一方、第４階調駆動される場合にはその輝度差は「５」となり、両者の偏倚は「２」となる。
【００７２】
このように、ラインディザ処理を実施するにあたり、互いに隣接する表示ライン間での輝度差の偏倚を所定範囲内に制限させることにより、輝度の偏りの少ない高品質なディザ表示を実現しているのである。
更に、本発明によるラインディザ処理においては、入力映像信号における第１〜第８フィールドを１サイクルとして、図１８に示す如く各フィールド毎に、隣接する８つの表示ライン各々に対するラインディザ処理の重み付けを変更するようにしている。
【００７３】
すなわち、
「０」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「８」なる輝度重み付けに対応した発光駆動を行う第１ラインディザ処理、
「１」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「７」なる輝度重み付けに対応した発光駆動を行う第２ラインディザ処理、
「２」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「６」なる輝度重み付けに対応した発光駆動を行う第３ラインディザ処理、
「３」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「５」なる輝度重み付けに対応した発光駆動を行う第４ラインディザ処理、
「４」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「４」なる輝度重み付けに対応した発光駆動を行う第５ラインディザ処理、
「５」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「３」なる輝度重み付けに対応した発光駆動を行う第６ラインディザ処理、
「６」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「２」なる輝度重み付けに対応した発光駆動を行う第７ラインディザ処理、
「７」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「１」なる輝度重み付けに対応した発光駆動を行う第８ラインディザ処理、
各々の各表示ラインに対する割り当てをフィールド毎に変更しているのである。
【００７４】
例えば、図１８に示す如く第１フィールドでは、
第(８Ｎ−７）表示ライン：第１ラインディザ処理、
第(８Ｎ−６）表示ライン：第４ラインディザ処理、
第(８Ｎ−５）表示ライン：第７ラインディザ処理、
第(８Ｎ−４）表示ライン：第２ラインディザ処理、
第(８Ｎ−３）表示ライン：第５ラインディザ処理、
第(８Ｎ−２）表示ライン：第８ラインディザ処理、
第(８Ｎ−１）表示ライン：第３ラインディザ処理、
第(８Ｎ）表示ライン：第６ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７５】
又、第２フィールドでは、
第(８Ｎ−７）表示ライン：第５ラインディザ処理、
第(８Ｎ−６）表示ライン：第８ラインディザ処理、
第(８Ｎ−５）表示ライン：第３ラインディザ処理、
第(８Ｎ−４）表示ライン：第６ラインディザ処理、
第(８Ｎ−３）表示ライン：第１ラインディザ処理、
第(８Ｎ−２）表示ライン：第４ラインディザ処理、
第(８Ｎ−１）表示ライン：第７ラインディザ処理、
第(８Ｎ）表示ライン：第２ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７６】
又、第３フィールドでは、
第(８Ｎ−７）表示ライン：第３ラインディザ処理、
第(８Ｎ−６）表示ライン：第６ラインディザ処理、
第(８Ｎ−５）表示ライン：第１ラインディザ処理、
第(８Ｎ−４）表示ライン：第４ラインディザ処理、
第(８Ｎ−３）表示ライン：第７ラインディザ処理、
第(８Ｎ−２）表示ライン：第２ラインディザ処理、
第(８Ｎ−１）表示ライン：第５ラインディザ処理、
第(８Ｎ）表示ライン：第８ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７７】
又、第４フィールドでは、
第(８Ｎ−７）表示ライン：第７ラインディザ処理、
第(８Ｎ−６）表示ライン：第２ラインディザ処理、
第(８Ｎ−５）表示ライン：第５ラインディザ処理、
第(８Ｎ−４）表示ライン：第８ラインディザ処理、
第(８Ｎ−３）表示ライン：第３ラインディザ処理、
第(８Ｎ−２）表示ライン：第６ラインディザ処理、
第(８Ｎ−１）表示ライン：第１ラインディザ処理、
第(８Ｎ）表示ライン：第４ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７８】
又、第５フィールドでは、
第(８Ｎ−７）表示ライン：第２ラインディザ処理、
第(８Ｎ−６）表示ライン：第５ラインディザ処理、
第(８Ｎ−５）表示ライン：第８ラインディザ処理、
第(８Ｎ−４）表示ライン：第３ラインディザ処理、
第(８Ｎ−３）表示ライン：第６ラインディザ処理、
第(８Ｎ−２）表示ライン：第１ラインディザ処理、
第(８Ｎ−１）表示ライン：第４ラインディザ処理、
第(８Ｎ）表示ライン：第７ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７９】
又、第６フィールドでは、
第(８Ｎ−７）表示ライン：第６ラインディザ処理、
第(８Ｎ−６）表示ライン：第１ラインディザ処理、
第(８Ｎ−５）表示ライン：第４ラインディザ処理、
第(８Ｎ−４）表示ライン：第７ラインディザ処理、
第(８Ｎ−３）表示ライン：第２ラインディザ処理、
第(８Ｎ−２）表示ライン：第５ラインディザ処理、
第(８Ｎ−１）表示ライン：第８ラインディザ処理、
第(８Ｎ）表示ライン：第３ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００８０】
又、第７フィールドでは、
第(８Ｎ−７）表示ライン：第４ラインディザ処理、
第(８Ｎ−６）表示ライン：第７ラインディザ処理、
第(８Ｎ−５）表示ライン：第２ラインディザ処理、
第(８Ｎ−４）表示ライン：第５ラインディザ処理、
第(８Ｎ−３）表示ライン：第８ラインディザ処理、
第(８Ｎ−２）表示ライン：第３ラインディザ処理、
第(８Ｎ−１）表示ライン：第６ラインディザ処理、
第(８Ｎ）表示ライン：第１ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００８１】
又、第８フィールドでは、
第(８Ｎ−７）表示ライン：第８ラインディザ処理、
第(８Ｎ−６）表示ライン：第３ラインディザ処理、
第(８Ｎ−５）表示ライン：第６ラインディザ処理、
第(８Ｎ−４）表示ライン：第１ラインディザ処理、
第(８Ｎ−３）表示ライン：第４ラインディザ処理、
第(８Ｎ−２）表示ライン：第７ラインディザ処理、
第(８Ｎ−１）表示ライン：第２ラインディザ処理、
第(８Ｎ）表示ライン：第５ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００８２】
この際、本発明においては、ラインディザオフセット値の各々毎に、そのラインディザオフセット値が割り当てられるべき表示ラインを上方の表示ラインへ変更する動作及び下方の表示ラインへ変更する動作を、入力映像信号のフィールド毎に交互に実行するようにしている。
例えば、図１８において、「４」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「４」なる輝度重み付けに対応した発光駆動を行う第５ラインディザ処理は、第１フィールドでは第（８Ｎ−３）表示ラインに割り当てられている。ところが第２フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第（８Ｎ−３）表示ラインよりも画面の下方に位置する第（８Ｎ−７）表示ラインに対して施されることになる。又、第３フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第（８Ｎ−７）表示ラインより画面の上方に位置する第（８Ｎ−１）表示ラインに対して施されることになる。又、第４フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第（８Ｎ−１）表示ラインより画面の下方に位置する第（８Ｎ−５）表示ラインに対して施されることになる。又、第５フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第（８Ｎ−５）表示ラインより画面の上方に位置する第（８Ｎ−６）表示ラインに対して施されることになる。又、第６フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第（８Ｎ−６）表示ラインより画面の下方に位置する第（８Ｎ−２）表示ラインに対して施されることになる。又、第７フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第（８Ｎ−２）表示ラインより画面の上方に位置する第（８Ｎ−４）表示ラインに対して施されることになる。又、第８フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第（８Ｎ−４）表示ラインより画面の下方に位置する第（８Ｎ）表示ラインに対して施されることになる。
【００８３】
これにより、ＰＤＰ１００の画面に表示されている映像の鑑賞者がその視線を画面内においてずらしても、この間、同一輝度で発光する画素を連続して眺める可能性が低くなるので、疑似輪郭の視覚されにくい良好なディザ表示が為されるようになる。
尚、図６（ａ）〜図７（ｈ）に示す実施例においては、サブフィールドＳＦ１〜ＳＦ４各々で輝度の重み付けを同一、つまりＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２8、ＳＦ３1〜ＳＦ３8、ＳＦ４各々の各サスティン行程Ｉでの発光期間を全て「１」にしているが、サブフィールド毎に重み付けを異ならせても良い。
【００８４】
例えば、図６（ａ）に示す如き発光駆動シーケンスに代わり、サブフィールドＳＦ１〜ＳＦ４の重み付けを、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：３
ＳＦ４：４
とした図１９に示す如き発光駆動シーケンスを採用しても良い。かかる発光駆動シーケンスにおいては、ＳＦ１1〜ＳＦ１8各々のサスティン行程Ｉでの発光期間が「１」、ＳＦ２1〜ＳＦ２8各々のサスティン行程Ｉでの発光期間が「２」、ＳＦ３1〜ＳＦ３8各々のサスティン行程Ｉでの発光期間が「３」、ＳＦ４のサスティン行程Ｉでの発光期間が「４」である。又、図２０は、図１９に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【００８５】
この際、［１０００］なる画素駆動データＧＤに応じた第１階調駆動によれば、各放電セルは１フィールド表示期間を通して消灯状態を保ち、輝度レベル０の駆動が為されることになる。
又、［０１００］なる画素駆動データＧＤに応じた第２階調駆動によれば、図２１に示すように、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「５」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「７」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「４」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「６」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３」、
にて夫々駆動される。
【００８６】
又、［００１０］なる画素駆動データＧＤに応じた第３階調駆動によれば、図２１に示すように、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２４」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「１８」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２２」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「１６」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１０」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２０」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１４」、
にて夫々駆動される。
【００８７】
又、［０００１］なる画素駆動データＧＤに応じた第４階調駆動によれば、図２１に示すように、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「４８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「３９」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「３０」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「４５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「３６」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「２７」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「４２」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３３」、
にて夫々駆動される。
【００８８】
又、最高輝度を表す［００００］なる画素駆動データＧＤに応じた第５階調駆動によれば、図２１に示すように、各表示ラインに属する放電セルはいずれも輝度レベル「５２」で駆動される。
ここで、図１９及び図２０に示す如き駆動では、１フィールド表示期間内において放電セルが点灯状態から消灯状態に推移する機会が１回以下となる為、その点滅の周期が入力映像信号の垂直同期周波数と同一となる。従って、垂直同期周波数が低い例えばＰＡＬ方式テレビジョン信号等が入力映像信号として供給された場合には、フリッカが目立ち易くなる。
【００８９】
そこで、かかる問題を解決せんとして、本発明においては図１９に示す如き発光駆動シーケンスに代わり図２２に示す発光駆動シーケンスを採用する。
尚、図２２に示す発光駆動シーケンスにおいては、図１９に示される駆動と同様に、サブフィールドＳＦ１、ＳＦ２、ＳＦ３及びＳＦ４の各々に、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：３
ＳＦ４：４
なる輝度の重み付けが割り当てられていると共に、サブフィールドＳＦ１〜ＳＦ３が、夫々８つのサブフィールドＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２8、ＳＦ３1〜ＳＦ３8に分割されている。
【００９０】
図２２において、先ず、先頭のサブフィールドＳＦ０１において、図１９に示されるＳＦ０と同様に、全放電セルを点灯モードに初期化するリセット行程Ｒと、各放電セルを１表示ライン分ずつ順次、画素駆動データＧＤに応じて選択的に消去放電せしめて消灯モードに推移せしめるアドレス行程Ｗ０とを実行する。
かかるサブフィールドＳＦ０１の実行後、下記の如きサブフィールドＳＦ１1〜ＳＦ１8を実行する。
【００９１】
先ず、サブフィールドＳＦ１の先頭のサブフィールドＳＦ１1では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−２）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ６とを実行する。次のサブフィールドＳＦ１2では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−５）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ３とを実行する。次のサブフィールドＳＦ１3では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ８とを実行する。次のサブフィールドＳＦ１4では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−３）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ５とを実行する。次のサブフィールドＳＦ１5では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−６）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ２とを実行する。次のサブフィールドＳＦ１6では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−１）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ７とを実行する。次のサブフィールドＳＦ１7では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−４）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ４とを実行する。そして、サブフィールドＳＦ１8では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−７）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ１とを実行する。
【００９２】
上記サブフィールドＳＦ１1〜ＳＦ１8の実行後、下記の如きサブフィールドＳＦ３を実行する。
先ず、サブフィールドＳＦ３の先頭のサブフィールドＳＦ３1では点灯モードに設定されている放電セルを期間「１０」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−２）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ６とを実行する。次のサブフィールドＳＦ３2では点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−５）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ３とを実行する。次のサブフィールドＳＦ３3では点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ８とを実行する。次のサブフィールドＳＦ３4では点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−３）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ５とを実行する。次のサブフィールドＳＦ３5では点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−６）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ２とを実行する。次のサブフィールドＳＦ３6では点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−１）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ７とを実行する。次のサブフィールドＳＦ３7では点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−４）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ４とを実行する。そして、サブフィールドＳＦ３8では点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−７）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ１とを実行する。
【００９３】
上記サブフィールドＳＦ３1〜ＳＦ３8の実行後、サブフィールドＳＦ０２を実行する。
サブフィールドＳＦ０２では、全放電セルを点灯モードに初期化する上記リセット行程Ｒと、各放電セルを１表示ライン分ずつ順次、画素駆動データＧＤに応じて選択的に消去放電せしめて消灯モードに推移せしめるアドレス行程Ｗ０とを実行する。
【００９４】
上記サブフィールドＳＦ０２の実行後、下記の如きサブフィールドＳＦ２を実行する。
先ず、サブフィールドＳＦ２の先頭のサブフィールドＳＦ２1では点灯モードに設定されている放電セルを期間「９」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−２）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ６とを実行する。次のサブフィールドＳＦ２2では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−５）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ３とを実行する。次のサブフィールドＳＦ２3では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ８とを実行する。次のサブフィールドＳＦ２4では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−３）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ５とを実行する。次のサブフィールドＳＦ２5では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−６）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ２とを実行する。次のサブフィールドＳＦ２6では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−１）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ７とを実行する。次のサブフィールドＳＦ２7では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−４）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ４とを実行する。そして、サブフィールドＳＦ２8では点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉと、第（８Ｎ−７）表示ラインに配置されている放電セルのみを画素駆動データＧＤに応じて選択的に消去放電せしめるアドレス行程Ｗ１とを実行する。
【００９５】
上記サブフィールドＳＦ２1〜ＳＦ２8の実行後、サブフィールドＳＦ４を実行する。サブフィールドＳＦ４では、点灯モードに設定されている放電セルを期間「４」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉのみが実施される。
このように、図２２に示す発光駆動シーケンスにおいては、全ての放電セルを点灯モードに初期化するリセット行程Ｒを、１フィールド表示期間内の前半部の先頭及び後半部の先頭において２度実行するようにしている。更に、図１９に示されるサブフィールドＳＦ１及びＳＦ３に相当する駆動を上記前半部にて実行し、ＳＦ２及びＳＦ４に相当する駆動を後半部で実行するようにしている。
【００９６】
図２３は、画素駆動データＧＤ及び図２２に示される発光駆動シーケンスに基づく発光駆動パターンを示す図である。
先ず、最低輝度を表す［１０００］なる画素駆動データＧＤが供給された場合、下記の如き第１階調駆動に基づく発光表示が為される。すなわち、図２３に示す如く、サブフィールドＳＦ０１及び０２各々のアドレス行程Ｗ０において各放電セルに対して消去放電（黒丸にて示す）が生起される。尚、図２２に示す如き駆動によれば、１フィールド表示期間を通して放電セルを点灯モードに設定することが可能な機会はサブフィールドＳＦ０１のリセット行程Ｒと、サブフィールドＳＦ０２のリセット行程Ｒとの２回だけである。従って、［１０００］なる画素駆動データＧＤに応じた第１階調駆動によれば、各放電セルは１フィールド表示期間を通して消灯モードを維持することになり、輝度レベル０の発光表示が為される。
【００９７】
次に、上記［１０００］よりも１段階だけ高輝度を表す［０１００］なる画素駆動データＧＤが供給された場合、下記の如き第２階調駆動に基づく発光表示が為される。すなわち、図２３に示す如く、サブフィールドＳＦ１のアドレス行程Ｗ１〜Ｓ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起されると共に、サブフィールドＳＦ０２のアドレス行程Ｗ０にて各放電セルに対して消去放電（黒丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０１のリセット行程Ｒにて放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。よって、［０１００］なる画素駆動データＧＤに応じた第２階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「５」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「７」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「４」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「６」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３」、
にて夫々発光駆動される。
【００９８】
又、上記［０１００］よりも１段階だけ高輝度を表す［００１０］なる画素駆動データＧＤが供給された場合には、下記の如き第３階調駆動に基づく発光表示が為される。すなわち、図２３に示す如く、先ず、サブフィールドＳＦ１のアドレス行程Ｗ１〜Ｓ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０１のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。そして、サブフィールドＳＦ０２のリセット行程Ｒにおいて再び全ての放電セルが点灯モードに初期化され、サブフィールドＳＦ２のアドレス行程Ｗ１〜Ｓ８各々において消去放電（二重丸にて示す）が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。この際、図２２に示す如く、サブフィールドＳＦ１1〜ＳＦ１8、及びＳＦ２2〜ＳＦ２8各々のサスティン行程Ｉでは期間「１」、サブフィールドＳＦ２1のサスティン行程Ｉでは期間「９」に亘りサスティン放電発光が為される。よって、［００１０］なる画素駆動データＧＤに応じた第３階調駆動によれば、各放電セルは、１フィールド表示期間を通して上記サブフィールドＳＦ１及びＳＦ２各々のサスティン行程Ｉにおいて生起された上記サスティン放電に伴う発光の合計期間に対応した輝度レベル、すなわち、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２４」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「１８」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２２」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「１６」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１０」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２０」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１４」、
にて夫々発光駆動される。
【００９９】
又、上記［００１０］よりも１段階だけ高輝度を表す［０００１］なる画素駆動データＧＤが供給された場合には、下記の如き第４階調駆動に基づく発光表示が為される。すなわち、図２３に示す如く、先ず、サブフィールドＳＦ３のアドレス行程Ｗ１〜Ｓ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０１のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。そして、サブフィールドＳＦ０２のリセット行程Ｒにおいて再び全ての放電セルが点灯モードに初期化され、サブフィールドＳＦ２のアドレス行程Ｗ１〜Ｓ８各々において消去放電（二重丸にて示す）が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。この際、図２２に示す如く、サブフィールドＳＦ１1〜ＳＦ１8、及びＳＦ２2〜ＳＦ２8各々のサスティン行程Ｉでは期間「１」、サブフィールドＳＦ２1のサスティン行程Ｉでは期間「９」、サブフィールドＳＦ３1のサスティン行程Ｉでは期間「１０」、サブフィールドＳＦ３2〜ＳＦ３8各々のサスティン行程Ｉでは期間「２」に亘りサスティン放電発光が為される。よって、［０００１］なる画素駆動データＧＤに応じた第４階調駆動によれば、各放電セルは、１フィールド表示期間を通して上記サブフィールドＳＦ１、ＳＦ３及びＳＦ２各々のサスティン行程Ｉにおいて生起された上記サスティン放電に伴う発光の合計期間に対応した輝度レベル、すなわち、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「４８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「３９」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「３０」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「４５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「３６」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「２７」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「４２」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３３」、
にて夫々発光駆動される。
【０１００】
又、最高輝度を表す［００００］なる画素駆動データＧＤが供給された場合には、下記の如き第５階調駆動に基づく発光表示が為される。すなわち、第５階調駆動では、図２３に示す如く１フィールド表示期間を通して消去放電が一切生起されないので、放電セルは、ＳＦ１1〜ＳＦ１8、ＳＦ２1〜ＳＦ２8、ＳＦ３1〜ＳＦ３8、及びＳＦ４各々のサスティン行程Ｉにおいて連続して放電発光する。従って、この際、各表示ラインに配置されている放電セルは輝度レベル「５２」で発光駆動される。
【０１０１】
このように、図２２及び図２３に示される駆動においては、図１９及び図２０に示される駆動と同様に、図２１にて示されるが如き５段階の輝度レベルにて隣接する８つの表示ライン各々に配置されている放電セルに対して発光駆動が為される。
更に、図２２及び図２３に示される駆動では、１フィールドの表示期間内において画素駆動データに応じた期間に亘り継続して放電セルを発光（サスティン放電）させるにあたり、これを前半のサブフィールド群（SF11〜SF18、SF31〜SF38）と、後半のサブフィールド群（SF21〜SF28、SF4）とで分散して実行している。よって、図２３に示されるように、第３及び第４階調駆動では１フィールド表示期間内において放電セルが点灯状態から消灯状態に推移する機会が２回となる。従って、この際、放電セルが点灯状態から消灯状態に切り替わる周波数が垂直同期周波数の２倍となるので、この垂直同期周波数が低い例えばＰＡＬ方式テレビジョン信号等が入力映像信号として供給された際にもフリッカの抑制された良好な表示が為されるようになる。
【０１０２】
尚、図２２及び図２３に示される駆動においては、前半部のサブフィールド群と、後半部のサブフィールド群との２回に分散させて放電セルを発光駆動する際にも、隣接する８つの表示ライン各々の輝度レベルが図２０に示されるものと同一となるように、各サブフィールドのサスティン行程Ｉに割り当てるべき発光期間を、
ＳＦ１1〜ＳＦ１8 ：期間「１」、
ＳＦ２の先頭サブフィールドＳＦ２1：期間「９」、
ＳＦ２2〜ＳＦ２8 ：期間「１」、
ＳＦ３の先頭サブフィールドＳＦ３1：期間「１０」、
ＳＦ３2〜ＳＦ３8 ：期間「２」、
の如く設定している。
【０１０３】
つまり、サブフィールドＳＦ２（ＳＦ３）における下位のサブフィールドＳＦ２1〜ＳＦ２8（ＳＦ３1〜ＳＦ３8）各々の内の先頭のサブフィールドＳＦ２1（ＳＦ３1）での発光期間を、それ以降のＳＦ２2〜ＳＦ２8（ＳＦ３2〜ＳＦ３8）各々での発光期間よりも大にするのである。
この際、
Ｔ1ST(i)＝［｛(ｎ−１)・Ｃ(i-1)＋Ｃ(i)｝／ｎ］−Ｃ(i-2)＋Ｔ1ST(i-2)
ｎ:サブフィールドＳＦの分割数
Ｃ(i)：サブフィールドＳＦ(ｉ)の重み付けに対応した発光期間
Ｃ(i-1)：サブフィールドＳＦ(i-1)の重み付けに対応した発光期間
Ｃ(i-2)：サブフィールドＳＦ(i-2)の重み付けに対応した発光期間
Ｔ1ST(i)：サブフィールドＳＦ(ｉ)における先頭ＳＦの発光期間
Ｔ1ST(i-2)：サブフィールドＳＦ(i-2)における先頭ＳＦの発光期間
なる関係を満たすように、サブフィールドＳＦ(ｉ)の先頭ＳＦのサスティン行程Ｉでの発光期間Ｔ1ST(i)が求まり、且つ、
Ｔ(i)＝｛Ｃ(i)−Ｔ1ST(i)｝／（ｎ−１）
なる数式にてサブフィールドＳＦ(ｉ)の２番目以降に配列されているＳＦ各々のサスティン行程Ｉにおける発光期間Ｔ(i)が求まる。
【０１０４】
尚、上記実施例においては、各放電セルを画素データに応じて点灯モード又は消灯モードのいずれか一方に設定させるべく、予め全ての放電セルを点灯モードに設定しておき、画素データに応じて選択的に放電セルを消灯モードに遷移させる、いわゆる選択消去アドレス法を採用した場合について述べた。
しかしながら、本発明は、予め全ての放電セルを消灯モードに設定しておき、画素データに応じて選択的に放電セルに対して書込放電を生起せしめこれを点灯モードに遷移させる、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【０１０５】
図２４は、図２２に示されるが如き発光駆動シーケンスを選択書込アドレス法を採用して実現した場合の発光駆動シーケンスを示す図である。又、図２５は、この図２４に示される発光駆動シーケンスに基づいて為される発光駆動パターンを示す図である。
選択書込アドレス法を採用した場合、図３に示す駆動データ変換回路３は、図３１に示されるデータ変換テーブルに従って多階調化画素データＭＤを、第０〜第４ビットからなる５ビットの画素駆動データＧＤに変換する。駆動制御回路６は、かかる画素駆動データＧＤに応じて、図２４に示す如き発光駆動シーケンスに基づく発光駆動制御を実施する。
【０１０６】
図２４に示される発光駆動シーケンスでは、サブフィールドＳＦ０、ＳＦ３1〜ＳＦ３8、ＳＦ２1〜ＳＦ２8、ＳＦ１1〜ＳＦ１8、ＳＦ４、ＳＦ２1〜ＳＦ２8が順次実行される。
サブフィールドＳＦ０では、全放電セルにリセット放電を生起せしめて放電セル内に壁電荷を形成させることにより各放電セルを消灯モードに初期化するリセット行程Ｒと、各放電セルを画素駆動データＧＤの第０ビットに応じて選択的に書込放電せしめてこれを点灯モードに設定するアドレス行程Ｗ０を実行する。
【０１０７】
上記サブフィールドＳＦ０の実行後、下記の如きサブフィールドＳＦ３を実行する。
サブフィールドＳＦ３1では、第（８Ｎ−７）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ１と、点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ３2では、第（８Ｎ−４）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ４と、点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ３3では、第（８Ｎ−１）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ７と、点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ３4では、第（８Ｎ−６）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ２と、点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ３5では、第（８Ｎ−３）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ５と、点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ３6では、第（８Ｎ）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ８と、点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ３7では、第（８Ｎ−５）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ３と、点灯モードに設定されている放電セルを期間「２」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。そして、サブフィールドＳＦ３8では、第（８Ｎ−２）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第３ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ３と、点灯モードに設定されている放電セルを期間「１０」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。
【０１０８】
これらサブフィールドＳＦ３1〜ＳＦ３8の実行後、下記の如きサブフィールドＳＦ１を実行する。
先ず、先頭のサブフィールドＳＦ１1では、第（８Ｎ−７）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめてこれを点灯モードに設定するアドレス行程Ｗ１と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉとを実行する。次のサブフィールドＳＦ１2では、第（８Ｎ−４）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ４と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ１3では、第（８Ｎ−１）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ７と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ１4では、第（８Ｎ−６）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ２と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ１5では、第（８Ｎ−３）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ５と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ１6では、第（８Ｎ）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ８と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ１7では、第（８Ｎ−５）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ３と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。そして、サブフィールドＳＦ１8では、第（８Ｎ−２）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第１ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ３と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。
【０１０９】
これらサブフィールドＳＦ１1〜ＳＦ１8の実行後、下記の如きサブフィールドＳＦ４を実行する。
サブフィールドＳＦ４では、全放電セルを消灯モードに初期化するリセット行程Ｒと、各放電セルを画素駆動データＧＤの第４ビットに応じて選択的に書込放電せしめてこれを点灯モードに設定するアドレス行程Ｗ０と、点灯モードに設定されている放電セルを期間「４」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。
【０１１０】
上記サブフィールドＳＦ４の実行後、下記の如きサブフィールドＳＦ２を実行する。
先ず、サブフィールドＳＦ２のサブフィールドＳＦ２1では、第（８Ｎ−７）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめてこれを点灯モードに設定するアドレス行程Ｗ１と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉとを実行する。次のサブフィールドＳＦ２2では、第（８Ｎ−４）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ４と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ２3では、第（８Ｎ−１）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ７と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ２4では、第（８Ｎ−６）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ２と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ２5では、第（８Ｎ−３）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ５と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ２6では、第（８Ｎ）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ８と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。次のサブフィールドＳＦ２7では、第（８Ｎ−５）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ３と、点灯モードに設定されている放電セルを期間「１」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。そして、サブフィールドＳＦ２8では、第（８Ｎ−２）表示ラインに配置されている放電セルのみを画素駆動データＧＤの第２ビットに応じて選択的に書込放電せしめこれを点灯モードに設定するアドレス行程Ｗ３と、点灯モードに設定されている放電セルを期間「９」に亘り繰り返しサスティン放電せしめるサスティン行程Ｉを実行する。
【０１１１】
ここで、図２５に示す画素駆動データＧＤの第０ビットがサブフィールドＳＦ０、第１ビットがＳＦ１、第２ビットがＳＦ２、第３ビットがＳＦ３の各アドレス行程Ｗ０〜Ｗ８において書込放電を生起させるか否かを決定している。つまり、画素駆動データＧＤのビットが論理レベル１である場合に限りそのビットに対応したサブフィールドのアドレス行程Ｗにおいて放電セルに書込放電が生起され、この放電セルが点灯モードに設定される。この際、図２４に示される発光駆動シーケンスによれば、１フィールド表示期間を通して放電セルを点灯モードから消灯モードに遷移させることが可能な機会はサブフィールドＳＦ０及びＳＦ４のリセット行程Ｒだけである。
【０１１２】
従って、例えば、図２５に示す如き最低輝度を表す［０００００］なる画素駆動データＧＤが供給された場合には、下記の如き第１階調駆動に基づく発光表示が為される。すなわち、この際、図２５に示す如く、１フィールド表示期間を通して一切書込放電（二重丸にて示す）が為されないので、各放電セルは１フィールド表示期間を通して消灯モードを維持することになり、輝度レベル０の発光表示が為される。
【０１１３】
次に、上記［０００００］よりも１段階だけ高輝度を表す［０１０００］なる画素駆動データＧＤが供給された場合、下記の如き第２階調駆動に基づく発光表示が為される。すなわち、この際、図２５に示す如く、サブフィールドＳＦ１のみでアドレス行程Ｗ１〜Ｓ８各々において書込放電（二重丸にて示す）が生起されるので、この書込放電が生起されてからサブフィールドＳＦ４のリセット行程Ｒが実施されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。よって、［０１０００］なる画素駆動データＧＤに応じた第２階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「５」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「７」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「４」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「６」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３」、
にて夫々発光駆動される。
【０１１４】
又、上記［０１０００］よりも１段階だけ高輝度を表す［０１１００］なる画素駆動データＧＤが供給された場合には、下記の如き第３階調駆動に基づく発光表示が為される。すなわち、この際、図２５に示す如く、サブフィールドＳＦ１及びＳＦ２各々の各アドレス行程Ｗ１〜Ｓ８において各放電セルに対して書込放電（二重丸にて示す）が生起される。よって、先ず、サブフィールドＳＦ１において上記書込放電が生起されてからサブフィールドＳＦ４のリセット行程Ｒが実施されるまでの間に存在する各サスティン行程Ｉにて連続してサスティン放電発光（白丸にて示す）が為される。そして、サブフィールドＳＦ４のリセット行程Ｒで全ての放電セルが消灯モードに初期化された後、サブフィールドＳＦ２において再び書込放電（二重丸にて示す）が生起され、その後の各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。従って、上記第３階調駆動によれば、各放電セルは、１フィールド表示期間の前半部にて為されたサスティン放電発光と、後半部にて為された放電発光との合計発光回数に対応した輝度、つまり、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２４」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「１８」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２２」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「１６」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１０」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２０」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１４」、
にて夫々発光駆動される。
【０１１５】
又、上記［０１１００］よりも１段階だけ高輝度を表す［００１１０］なる画素駆動データＧＤが供給された場合には、下記の如き第４階調駆動に基づく発光表示が為される。すなわち、この際、図２５に示す如く、サブフィールドＳＦ３及びＳＦ２各々の各アドレス行程Ｗ１〜Ｓ８において各放電セルに対して書込放電（二重丸にて示す）が生起される。よって、先ず、サブフィールドＳＦ３において上記書込放電が生起されてからサブフィールドＳＦ４のリセット行程Ｒが実施されるまでの間に存在する各サスティン行程Ｉにて連続してサスティン放電発光（白丸にて示す）が為される。そして、サブフィールドＳＦ４のリセット行程Ｒで全ての放電セルが消灯モードに初期化された後、サブフィールドＳＦ２において再び書込放電（二重丸にて示す）が生起され、その後の各サスティン行程Ｉにおいて連続してサスティン放電発光（白丸にて示す）が為される。従って、上記第４階調駆動によれば、各放電セルは、１フィールド表示期間の前半部にて為されたサスティン放電発光の回数と、後半部にて為された放電発光の回数との合計回数に対応した輝度、つまり、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「４８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「３９」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「３０」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「４５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「３６」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「２７」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「４２」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３３」、
にて夫々発光駆動される。
【０１１６】
又、最高輝度を表す［１０００１］なる画素駆動データＧＤが供給された場合には、下記の如き第５階調駆動に基づく発光表示が為される。すなわち、この際、図２５に示す如く、サブフィールドＳＦ０及びＳＦ４各々のアドレス行程Ｗ０において各放電セルに対して書込放電（二重丸にて示す）が生起される。よって、図２５に示す如く、全ての放電セルは１フィールド表示期間を通して点灯モードに保持され、１フィールド内の全てのサスティン行程Ｉでの発光回数の合計に対応した輝度レベル「５２」にて発光駆動されることになる。
【図面の簡単な説明】
【図１】サブフィールド法に基づく発光駆動シーケンスの一例を示す図である。
【図２】図１に示される発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である。
【図３】本発明による駆動方法に基づきプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
【図４】ラインディザオフセット値ＬＤの一例を示す図である。
【図５】図３に示される駆動データ変換回路３におけるデータ変換テーブルを示す図である。
【図６】第１フィールド〜第４フィールドでの発光駆動シーケンスの一例を示す図である。
【図７】第５フィールド〜第８フィールドでの発光駆動シーケンスの一例を示す図である。
【図８】図６（ａ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図９】図６（ｂ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１０】図６（ｃ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１１】図６（ｄ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１２】図７（ｅ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１３】図７（ｆ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１４】図７（ｇ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１５】図７（ｈ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１６】各表示ライン毎に第１〜第５階調駆動各々による輝度レベルを表す図である。
【図１７】［０１０１００］なる画素データＰＤが供給された場合におけるラインディザ処理の動作を説明する為の図である。
【図１８】各表示ラインに対するラインディザの重み付けの遷移を表す図である。
【図１９】サブフィールド毎に輝度の重み付けを異ならせた場合の発光駆動シーケンスの一例を示す図である。
【図２０】図１９に示される発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２１】図１９に示される発各々による光駆動シーケンスに基づいて為される第１〜第５階調駆動各々による各表示ライン毎の輝度レベルを表す図である。
【図２２】本発明による発光駆動シーケンスの一例を示す図である。
【図２３】図２２に示される発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２４】本発明による発光駆動シーケンスの他の一例を示す図である。
【図２５】図２４に示される発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【主要部分の符号の説明】
２ 多階調化処理回路
３ 駆動データ変換回路
６ 駆動制御回路
２１ ラインディザオフセット値生成回路
１００ ＰＤＰ[0001]
[Technical field to which the invention belongs]
The present invention relates to a method for driving a display panel including a multi-gradation processing circuit that performs multi-gradation processing on an input video signal.
[0002]
[Prior art]
Recently, as a two-dimensional image display panel, a plasma display panel (hereinafter referred to as a PDP) in which a plurality of discharge cells are arranged in a matrix is drawing attention. Further, a subfield method is known as a driving method for displaying an image corresponding to an input video signal in such a PDP. In the subfield method, a display period of one field is divided into a plurality of subfields, and each discharge cell is selectively caused to emit light for each subfield according to the luminance level represented by the input video signal. Thereby, the intermediate luminance corresponding to the total light emission period within one field period is visually recognized.
[0003]
FIG. 1 is a diagram showing an example of a light emission driving sequence based on the subfield method (see, for example, FIG. 14 of Patent Document 1).
In the light emission drive sequence shown in FIG. 1, one field period is divided into 14 subfields, which are subfields SF1 to SF14. Only the first subfield SF1 of these SF1 to SF14 is used to initialize all the discharge cells of the PDP to the lighting mode (Rc). Further, in each of the subfields SF1 to SF14, the discharge cells are set to the extinguishing mode in accordance with the input video signal (Wc), and only the discharge cells set to the lighting mode are set over the period assigned to this subfield. Discharge light emission (Ic).
[0004]
FIG. 2 is a diagram showing an example of a light emission drive pattern within one field period of each discharge cell driven based on the light emission drive sequence (see, for example, FIG. 27 of Patent Document 1).
According to the light emission pattern shown in FIG. 2, the discharge cells initialized to the lighting mode in the first subfield SF1 are set to the extinguishing mode in any one of SF1 to SF14 as shown by the black circles. It is set, and after that, it does not return to the lighting mode. Thus, until the light-off mode is set, the discharge cells continuously emit light in each subfield as indicated by white circles. At this time, since each of the 15 light emission patterns shown in FIG. 2 has a different total light emission period within one field period, 15 intermediate luminances are expressed. That is, intermediate luminance display for (N + 1) gradations (N is the number of subfields) is possible.
[0005]
However, in such a driving method, there is a limit to the number of subfields that divide one field, which causes a problem that the number of gradations is insufficient. Therefore, in order to compensate for the shortage of the number of gradations, multi-gradation processing such as error diffusion and dither processing is performed on the input video signal.
First, in error diffusion processing, an input video signal is converted into, for example, 8-bit pixel data for each pixel, and the upper 6 bits thereof are regarded as display data and the remaining lower 2 bits are regarded as error data. Then, the weighted addition of each error data in the pixel data corresponding to each peripheral pixel is reflected in the display data. With this operation, the luminance of the lower 2 bits in the original pixel is expressed in a pseudo manner by the peripheral pixels, and therefore, the display data for 6 bits smaller than 8 bits has the same luminance as the pixel data for 8 bits. Gradation can be expressed. Then, dither processing is performed on the 6-bit error diffusion processing pixel data obtained by the error diffusion processing. In the dither processing, a plurality of adjacent pixels are set as one pixel unit, and dither coefficients each having a different coefficient value are allocated and added to the error diffusion processing pixel data corresponding to each pixel in the one pixel unit. . According to the addition of the dither coefficient, when viewed in units of one pixel, it is possible to express the luminance corresponding to 8 bits even with only the upper 4 bits of the dither addition pixel data. Therefore, the upper 4 bits of the dither addition pixel data are extracted and assigned to each of 15 light emission patterns as shown in FIG. 2 as multi-gradation pixel data PDs.
[0006]
However, when the dither coefficient is regularly added to the pixel data by dither processing or the like, a pseudo pattern that is not related to the input video signal, a so-called dither pattern may be seen, and the image quality is impaired. There was a problem.
Further, according to the light emission driving pattern as shown in FIG. 2, the switching from the light emission continuation state to the light extinction state is performed once or less within one field period, so that the switching frequency is vertical synchronization that bears one field display period. It becomes the same as the frequency. Therefore, when a PAL television signal having a vertical synchronization frequency of only 50 [Hz] is supplied as an input video signal, there is a problem that flicker is easily noticeable.
[0007]
[Patent Document 1]
JP 2000-227778 A (FIGS. 14 and 27)
[0008]
[Problems to be solved by the invention]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a display panel driving method capable of performing good image display in which flicker and dither patterns are suppressed.
[0009]
[Means for Solving the Problems]
  The method for driving the display panel according to claim 1 comprises:pluralA display panel in which pixel cells that carry pixels are arranged on each display lineWhen light emission is driven, a display period of one field is configured by a plurality of subfields, and each pixel cell is selectively light-emitted for each subfield according to a luminance level represented by pixel data based on an input video signal. MakeA display panel driving method according to the pixel data,The luminance assigned to each display line in the display line groupEach based on weighted valueAt different brightness levelsA light emission driving process for emitting light, the light emission driving processAssigns a different line dither offset value to each display line in the display line group, and corresponds to the pixel data corresponding to each of the pixel cells arranged in each display line in the display line group. A pixel cell arranged on each display line in the display line group in accordance with the multi-gradation pixel data while performing line dither processing to obtain multi-gradation pixel data by adding line dither offset values Are configured to emit light at different luminance levels based on the luminance weight values assigned to the display lines in the display line group, and to each display line in the display line group. The line dithering process that assigns different line dither offset values is based on the display line located above the screen of the display panel and the lower part of the screen. In a display line positioned, characterized in that so as to alternately changed for each field.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 3 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel based on the driving method according to the present invention.
In FIG. 3, a PDP 100 as a plasma display panel includes a front substrate (not shown) serving as a display surface and a rear substrate (positioned opposite to the front substrate across a discharge space filled with discharge gas). (Not shown). On the front substrate, strip-shaped row electrodes X arranged alternately and in parallel with each other1~ XnAnd row electrode Y1~ YnIs formed. On the back substrate, a strip-shaped column electrode D arranged so as to cross each of the row electrodes.1~ DmIs formed. The row electrode X1~ XnAnd Y1~ YnHas a structure that bears the first display line to the nth display line of the PDP 100 with a pair of row electrodes X and Y, and bears a pixel at the intersection (including the discharge space) between each row electrode pair and the column electrode. A discharge cell G is formed. That is, the PDP 100 includes (n × m) discharge cells G.(1,1)~ G(n, m)Is formed in a matrix.
[0011]
The pixel data conversion circuit 1 converts the input video signal into, for example, 6-bit pixel data PD for each pixel, and supplies this to the multi-gradation processing circuit 2. The multi-gradation processing circuit 2 includes a line dither offset value generation circuit 21, an adder 22, and a lower bit truncation circuit 23.
The line dither offset value generation circuit 21 first has eight display line groups in which the first to nth display lines of the PDP 100 are grouped by being separated by 8 lines, that is,
1st, 9th, 17th,..., (N-7) th (8N-7) th display line group,
2nd, 10th, 18th, ..., (n-6) th (8N-6) th display line group,
3rd, 11th, 19th, ..., (n-5) th (8N-5) th display line group,
4th, 12th, 20th,..., (N-4) th (8N-4) th display line group,
5th, 13th, 21st,..., (N-3) th (8N-3) th display line group,
6th, 14th, 22nd, ..., (n-2) th (8N-2) th display line group,
7th, 15th, 23rd, ..., (n-1) th (8N-1) th display line group,
8th, 16th, 24th,..., Nth (8N) display line group,
[N is a natural number of (1/8) · n or less]
Corresponding to each display line group, eight line dither offset values LD each having a value of “0” to “7” are generated. At this time, as shown in FIGS. 4A to 4H, the line dither offset value generation circuit 21 changes the assignment of the line dither offset value LD to each display line group for each field and 8 fields. Is repeatedly executed as one cycle.
[0012]
That is, the line dither offset value generation circuit 21 performs the first first field as shown in FIG.
“0” for the (8N-7) th display line group,
“3” for the (8N-6) th display line group,
“6” for the (8N-5) th display line group,
For the (8N-4) th display line group, “1”,
“4” for the (8N-3) th display line group,
For the (8N-2) th display line group, “7”,
"2" for the (8N-1) th display line group,
“5” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0013]
In the next second field, as shown in FIG.
"4" for the (8N-7) th display line group,
“7” for the (8N-6) th display line group,
“2” for the (8N-5) th display line group,
"5" for the (8N-4) th display line group,
“0” for the (8N-3) th display line group,
“3” for the (8N-2) th display line group,
"6" for the (8N-1) th display line group,
“1” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0014]
In the next third field, as shown in FIG.
“2” for the (8N-7) th display line group,
"5" for the (8N-6) th display line group,
“0” for the (8N-5) th display line group,
“3” for the (8N-4) th display line group,
“6” for the (8N-3) th display line group,
For the (8N-2) th display line group, “1”,
For the (8N-1) th display line group, “4”,
“7” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0015]
In the fourth field, as shown in FIG.
“6” for the (8N-7) th display line group,
“1” for the (8N-6) th display line group,
“4” for the (8N-5) th display line group,
“7” for the (8N-4) th display line group,
“2” for the (8N-3) th display line group,
"5" for the (8N-2) th display line group,
"0" for the (8N-1) th display line group,
“3” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0016]
In the fifth field, as shown in FIG.
For the (8N-7) th display line group, “1”,
“4” for the (8N-6) th display line group,
“7” for the (8N-5) th display line group,
“2” for the (8N-4) th display line group,
"5" for the (8N-3) th display line group,
“0” for the (8N-2) th display line group,
"3" for the (8N-1) th display line group,
“6” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0017]
In the sixth field, as shown in FIG.
“5” for the (8N-7) th display line group,
“0” for the (8N-6) th display line group,
“3” for the (8N-5) th display line group,
"6" for the (8N-4) th display line group,
“1” for the (8N-3) th display line group,
"4" for the (8N-2) th display line group,
"7" for the (8N-1) th display line group,
“2” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0018]
In the seventh field, as shown in FIG.
“3” for the (8N-7) th display line group,
“6” for the (8N-6) th display line group,
“1” for the (8N-5) th display line group,
“4” for the (8N-4) th display line group,
“7” for the (8N-3) th display line group,
"2" for the (8N-2) th display line group,
"5" for the (8N-1) th display line group,
“0” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0019]
In the eighth field, as shown in FIG.
“7” for the (8N-7) th display line group,
“2” for the (8N-6) th display line group,
“5” for the (8N-5) th display line group,
"0" for the (8N-4) th display line group,
“3” for the (8N-3) th display line group,
"6" for the (8N-2) th display line group,
"1" for the (8N-1) th display line group,
“4” for the (8N) th display line group,
A line dither offset value LD having the following value is assigned.
[0020]
The line dither offset value generation circuit 21 supplies the adder 22 with the line dither offset value LD assigned to the display line to which the discharge cell corresponding to the pixel data PD supplied from the pixel data conversion circuit 1 belongs. .
The adder 22 supplies line offset added pixel data LF obtained by adding the line dither offset value LD to the pixel data PD supplied from the pixel data conversion circuit 1 to the lower bit truncation circuit 23. The lower bit truncation circuit 23 truncates the lower 3 bits of the line offset addition pixel data LF and supplies the remaining upper 3 bits to the drive data conversion circuit 3 as multi-gradation pixel data MD.
[0021]
The drive data conversion circuit 3 converts the multi-gradation pixel data MD into 4-bit pixel drive data GD according to a data conversion table as shown in FIG.
The memory 4 sequentially captures and stores 4-bit pixel drive data GD. Then, pixel drive data GD for one image frame (n rows × m columns)1, 1 ~ GDn,mEach time the writing of data is completed, the memory 4 stores the pixel drive data GD1,.1~ GDn,mEach is separated for each bit digit (0th to 3rd bits), and one display line is read in correspondence with subfields SF0 to SF3 described later. The memory 4 supplies the read pixel drive data bits for one display line (m) to the column electrode drive circuit 5 as pixel drive data bits DB1 to DB (m).
[0022]
That is, first, in the subfield SF0, the memory 4 stores the pixel drive data GD1,1~ GDn,mOnly each 0th bit is read for one display line, and these are supplied to the column electrode drive circuit 5 as pixel drive data bits DB1 to DB (m). Next, in the subfield SF1, the memory 4 stores the pixel drive data GD1,1~ GDn,mOnly each first bit is read for one display line, and these are supplied to the column electrode drive circuit 5 as pixel drive data bits DB1 to DB (m). Next, in the subfield SF2, the memory 4 stores the pixel drive data GD1,1~ GDn,mOnly each second bit is read for one display line, and these are supplied to the column electrode drive circuit 5 as pixel drive data bits DB1 to DB (m). Next, in the subfield SF3, the memory 4 stores the pixel drive data GD1,1~ GDn,mOnly each third bit is read for one display line, and these are supplied to the column electrode drive circuit 5 as pixel drive data bits DB1 to DB (m).
[0023]
The drive control circuit 6
In the first field, FIG.
In the second field, FIG.
In the third field, FIG.
In the fourth field, FIG.
In the fifth field, FIG.
In the sixth field, FIG.
In the seventh field, FIG.
In the eighth field, FIG.
Various timing signals for driving the PDP 100 in gray scale are generated in accordance with the light emission drive sequence shown in FIG. 4 and supplied to the column electrode drive circuit 5, the row electrode Y drive circuit 7 and the row electrode X drive circuit 8, respectively. Note that the series of driving operations shown in FIGS. 6A to 7H are repeatedly executed.
[0024]
Here, each of the column electrode drive circuit 5, the row electrode Y drive circuit 7 and the row electrode X drive circuit 8 has various drive pulses to drive the PDP 100 in accordance with the timing signal supplied from the drive control circuit 6 as follows. (Not shown) to generate the column electrode D of the PDP 1001~ Dm, Row electrode X1~ XnAnd row electrode Y1~ YnApply to.
In the light emission drive sequence shown in FIGS. 6A to 7H, each field in the input video signal is composed of five subfields SF0 to SF4.
[0025]
First, in the first subfield SF0, the reset process R and the address process W0 are sequentially executed. In the reset process R, all the discharge cells G of the PDP 100(1,1)~ G(n, m)Discharge all at once to discharge cell G(1,1)~ G(n, m)Each is initialized to a lighting mode (a state in which a predetermined amount of wall charges is formed). Further, in the address process W0, the discharge cells G arranged in the first to nth display lines of the PDP 100 are sequentially erased one display line at a time in accordance with the pixel drive data GD as shown in FIG. At least, it is switched to the extinguishing mode (the state where the wall charges are erased). Note that the discharge cells in which no erase discharge has occurred in the address process W0 maintain the state immediately before that, that is, the lighting mode.
[0026]
Next, each of the subfields SF1 to SF3 includes eight subfields SF1.1~ SF18, SF21~ SF28, SF31~ SF38It is divided into each. Subfield SF11~ SF18, SF21~ SF28, SF31~ SF38In each, the following address steps W1 to W8 are executed.
In the address process W1, all discharge cells G formed in the PDP 100(1,1)~ G(n, m)Of the first, ninth, seventeenth,..., And (n-7) display lines, only the discharge cells arranged in the (8N-7) display line are set according to the pixel drive data. To selectively erase and discharge. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W1, the discharge cells arranged in the (8N-7) th display line are set to either the light-off mode or the light-up mode according to the pixel drive data.
[0027]
In the address process W2, only the discharge cells arranged on the (8N-6) th display line including the second, tenth, eighteenth,..., And (n-6) display lines are subjected to pixel drive data. The erasing discharge is selectively performed according to the operation. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W2, the discharge cells arranged on the (8N-6) th display line are set to either the extinguishing mode or the lighting mode according to the pixel drive data.
[0028]
In the address process W3, only the discharge cells arranged in the (8N-5) th display line including the third, eleventh, nineteenth,..., And (n-5) display lines are subjected to pixel drive data. The erasing discharge is selectively performed according to the operation. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W3, the discharge cells arranged in the (8N-5) th display line are set to either the extinguishing mode or the lighting mode according to the pixel drive data.
[0029]
In the address process W4, only the discharge cells arranged in the (8N-4) th display line composed of the fourth, twelfth, twentieth,. The erasing discharge is selectively performed according to the operation. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W4, the discharge cells arranged in the (8N-4) th display line are set to either the extinguishing mode or the lighting mode according to the pixel drive data.
[0030]
In the address process W5, only the discharge cells arranged in the (8N-3) th display line including the fifth, thirteenth, twenty-first,... The erasing discharge is selectively performed according to the operation. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W5, the discharge cells arranged in the (8N-3) th display line are set to either the extinguishing mode or the lighting mode according to the pixel drive data.
[0031]
In the address process W6, only the discharge cells arranged in the (8N-2) th display line including the 6th, 14th, 22nd,... The erasing discharge is selectively performed according to the operation. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W6, the discharge cells arranged in the (8N-2) th display line are set to either the extinguishing mode or the lighting mode according to the pixel drive data.
[0032]
In the addressing process W7, only the discharge cells arranged in the (8N-1) th display line including the seventh, fifteenth, twenty-third,. The erasing discharge is selectively performed according to the operation. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W7, the discharge cells arranged in the (8N-1) th display line are set to either the extinguishing mode or the lighting mode according to the pixel drive data.
[0033]
In the address process W8, only the discharge cells arranged on the (8N) display line including the eighth, sixteenth, twenty-fourth,..., And nth display lines are selectively selected according to the pixel drive data. Erase discharge. At this time, the discharge cell in which the erasure discharge is generated is set to the extinguishing mode, and the discharge cell that has not been generated maintains the state immediately before that. That is, according to the address process W8, the discharge cells arranged in the (8N) th display line are set to either the extinguishing mode or the lighting mode according to the pixel drive data.
[0034]
Here, in the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W6,
SF12, SF22, SF32In each of the above address steps W3,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W8,
SF1Four, SF2Four, SF3FourIn each of the above address steps W5,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W2,
SF16, SF26, SF36In each of the above address steps W7,
SF17, SF27, SF37In each of the above address steps W4,
SF18, SF28, SF38In each of the above address steps W1,
To execute each.
[0035]
In the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W2,
SF12, SF22, SF32In each of the above address steps W7,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W4,
SF1Four, SF2Four, SF3FourIn each of the above address steps W1,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W6,
SF16, SF26, SF36In each of the above address steps W3,
SF17, SF27, SF37In each of the above address steps W8,
SF18, SF28, SF38In each of the above address steps W5,
To execute each.
[0036]
In the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W8,
SF12, SF22, SF32In each of the above address steps W5,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W2,
SF1Four, SF2Four, SF3FourIn each of the above address steps W7,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W4,
SF16, SF26, SF36In each of the above address steps W1,
SF17, SF27, SF37In each of the above address steps W6,
SF18, SF28, SF38In each of the above address steps W3,
To execute each.
[0037]
In the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W4,
SF12, SF22, SF32In each of the above address steps W1,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W6,
SF1Four, SF2Four, SF3FourIn each of the above address steps W3,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W8,
SF16, SF26, SF36In each of the above address steps W5,
SF17, SF27, SF37In each of the above address steps W2,
SF18, SF28, SF38In each of the above address steps W7,
To execute each.
[0038]
In the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W3,
SF12, SF22, SF32In each of the above address steps W8,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W5,
SF1Four, SF2Four, SF3FourIn each of the above address steps W2,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W7,
SF16, SF26, SF36In each of the above address steps W4,
SF17, SF27, SF37In each of the above address steps W1,
SF18, SF28, SF38In each of the above address steps W6,
To execute each.
[0039]
In the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W7,
SF12, SF22, SF32In each of the above address steps W4,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W1,
SF1Four, SF2Four, SF3FourIn each of the above address steps W6,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W3,
SF16, SF26, SF36In each of the above address steps W8,
SF17, SF27, SF37In each of the above address steps W5,
SF18, SF28, SF38In each of the above address steps W2,
To execute each.
[0040]
In the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W5,
SF12, SF22, SF32In each of the above address steps W2,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W7,
SF1Four, SF2Four, SF3FourIn each of the above address steps W4,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W1,
SF16, SF26, SF36In each of the above address steps W6,
SF17, SF27, SF37In each of the above address steps W3,
SF18, SF28, SF38In each of the above address steps W8,
To execute each.
[0041]
In the light emission drive sequence shown in FIG.
SF11, SF21, SF31In each of the above address steps W1,
SF12, SF22, SF32In each of the above address steps W6,
SF1Three, SF2Three, SF3ThreeIn each of the above address steps W3,
SF1Four, SF2Four, SF3FourIn each of the above address steps W8,
SF1Five, SF2Five, SF3FiveIn each of the above address steps W5,
SF16, SF26, SF36In each of the above address steps W2,
SF17, SF27, SF37In each of the above address steps W7,
SF18, SF28, SF38In each of the above address steps W4,
To execute each.
[0042]
  The above sub-IYard SF11~ SF18, SF21~ SF28And SF31~ SF38In each of them, immediately before each of the addressing steps W1 to W8, the sustaining step I is executed in which only the discharge cells set in the lighting mode are continuously discharged for the period “1”.
  Then, in the last subfield SF4, only the sustain process I is performed in which only the discharge cells set in the lighting mode are continuously discharged for the period “1”.
[0043]
The drive control circuit 6 performs the light emission drive as shown in FIGS. 8 to 15 in accordance with the light emission drive sequence shown in FIGS. 6 (a) to 6 (d) and FIGS. 7 (e) to 7 (h).
FIG. 8 shows a light emission drive pattern based on the light emission drive sequence of FIG.
FIG. 9 shows a light emission drive pattern based on the light emission drive sequence of FIG.
FIG. 10 shows a light emission drive pattern based on the light emission drive sequence of FIG.
FIG. 11 shows a light emission drive pattern based on the light emission drive sequence of FIG.
FIG. 12 shows a light emission drive pattern based on the light emission drive sequence of FIG.
FIG. 13 shows a light emission drive pattern based on the light emission drive sequence of FIG.
FIG. 14 shows a light emission drive pattern based on the light emission drive sequence of FIG.
FIG. 15 is a light emission drive pattern based on the light emission drive sequence of FIG.
FIG.
[0044]
First, when pixel drive data GD of [1000] representing the minimum luminance is supplied, light emission display based on the first gradation drive is performed as follows. That is, since the 0th bit of the pixel drive data GD is the logic level 1, an erasing discharge (indicated by a black circle) is generated in the discharge cell in the address step W0 of the subfield SF0, and this discharge cell is turned off. Transition to. At this time, according to the driving shown in FIGS. 6 (a) to 6 (d) and FIGS. 7 (e) to 7 (h), the discharge cell transitions from the extinguishing mode to the lighting mode state within one field display period. The only opportunity that can be made is the reset process R of the first subfield SF0. Therefore, the discharge cells that have once transited to the extinguishing mode are held in the extinguished state throughout one field display period.
[0045]
That is, according to the first gradation drive according to the pixel drive data GD of [1000], each discharge cell is kept off throughout one field display period, and driven at a luminance level of 0 as shown in FIG. It will be.
Next, when pixel drive data GD [0100] representing a luminance higher by one step than [1000] is supplied, the light emission display based on the second gradation drive is performed as follows. That is, since the first bit of the pixel drive data GD is at the logic level 1, an erase discharge (indicated by a double circle) is generated for each discharge cell in each of the address steps W1 to S8 of the subfield SF1. . At this time, the sustain discharge is continuously performed in each sustain process I that exists between the time when the discharge cell is initialized to the lighting mode in the reset process R of the first subfield SF0 and the time when the erase discharge as described above occurs. Light is emitted. For example, in the light emission drive sequence shown in FIG.
An address process W6 for performing an erasing discharge on the (8N-7) th display line group is set to SF1.1,
An address process W3 for performing an erasing discharge on the (8N-6) th display line group is set to SF1.2,
An address process W8 for performing an erasing discharge on the (8N-5) th display line group is set to SF1.Three,
An address process W5 for performing an erasing discharge on the (8N-4) th display line group is set to SF1.Four,
An address process W2 for performing an erasing discharge on the (8N-3) th display line group is set to SF1.Five,
An address process W7 for performing an erasing discharge on the (8N-2) th display line group is set to SF1.6,
An address process W4 for performing an erasing discharge on the (8N-1) th display line group is set to SF1.7,
The address process W1 for performing the erasing discharge on the (8N) th display line group is set to SF1.8,
In each of them.
[0046]
Therefore, as shown by the white circle and double circle in FIG.
SF1 on the (8N-7) th display line1~ SF18,
SF1 on the (8N-6) th display line1~ SF1Five,
SF1 on the (8N-5) th display line1~ SF12,
SF1 on the (8N-4) th display line1~ SF17,
SF1 on the (8N-3) th display line1~ SF1Four,
SF1 on the (8N-2) th display line1,
SF1 on the (8N-1) th display line1~ SF16,
SF1 on the 8th display line1~ SF1Three,
In each sustain process I, the discharge cells continuously sustain.
[0047]
That is, according to the second gradation drive according to the pixel drive data GD of [0100], the discharge cells arranged in each display line are light emission periods associated with the sustain discharge generated through one field display period. , That is, as shown in FIG.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “8”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “5”,
The discharge cells arranged in the (8N-5) th display line have a luminance level “2”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “7”,
The discharge cells arranged in the (8N-3) th display line have a luminance level “4”,
The discharge cells arranged in the (8N-2) th display line have a luminance level “1”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “6”,
The discharge cells arranged in the (8N) th display line have a luminance level “3”,
Are driven respectively.
[0048]
In addition, when pixel driving data GD of [0010] representing a luminance higher by one level than [0100] is supplied, light emission display based on the third gradation driving is performed as follows. That is, since the second bit of the pixel drive data GD is at the logic level 1, an erase discharge (indicated by a double circle) is generated for each discharge cell in each of the address steps W1 to S8 of the subfield SF2. . At this time, the sustain discharge is continuously performed in each sustain process I that exists between the time when the discharge cell is initialized to the lighting mode in the reset process R of the first subfield SF0 and the time when the erase discharge as described above occurs. Light is emitted. For example, in the light emission drive sequence shown in FIG.
An address process W6 for performing an erasing discharge on the (8N-7) th display line group is set to SF2.1,
An address process W3 for performing an erasing discharge on the (8N-6) th display line group is set to SF2.2,
An address process W8 for performing an erasing discharge on the (8N-5) th display line group is set to SF2.Three,
An address process W5 for performing an erasing discharge on the (8N-4) th display line group is set to SF2.Four,
An address process W2 for performing an erasing discharge on the (8N-3) th display line group is set to SF2.Five,
An address process W7 for performing an erasing discharge on the (8N-2) th display line group is set to SF2.6,
An address process W4 for performing an erasing discharge on the (8N-1) th display line group is set to SF2.7,
The address process W1 for erasing discharge in the (8N) th display line group is set to SF2.8,
In each of them.
[0049]
Therefore, as shown by the white circle and double circle in FIG.
SF1 on the (8N-7) th display line1~ SF18, SF21~ SF28,
SF1 on the (8N-6) th display line1~ SF18, SF21~ SF2Five,
SF1 on the (8N-5) th display line1~ SF18, SF21~ SF22,
SF1 on the (8N-4) th display line1~ SF18, SF21~ SF27,
SF1 on the (8N-3) th display line1~ SF18, SF21~ SF2Four,
SF1 on the (8N-2) th display line1~ SF18, SF21,
SF1 on the (8N-1) th display line1~ SF18, SF21~ SF26,
SF1 on the 8th display line1~ SF18, SF21~ SF2Three,
In each sustain process I, the discharge cells continuously sustain.
[0050]
That is, according to the third gradation drive according to the pixel drive data GD of [0010], the discharge cells arranged in each display line are light emission periods associated with the sustain discharge generated through one field display period. , That is, as shown in FIG.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “16”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “13”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “10”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “15”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “12”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “9”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “14”,
The discharge cells arranged in the (8N) th display line have a luminance level “11”,
Are driven respectively.
[0051]
In addition, when pixel drive data GD of [0001] representing a luminance higher by one level than [0010] is supplied, light emission display based on the fourth gradation drive is performed as follows. That is, since the third bit of the pixel drive data GD is the logic level 1, an erasing discharge (indicated by a double circle) is generated for each discharge cell in each of the address steps W1 to S8 of the subfield SF3. . At this time, the sustain discharge is continuously performed in each sustain process I that exists between the time when the discharge cell is initialized to the lighting mode in the reset process R of the first subfield SF0 and the time when the erase discharge as described above occurs. Light is emitted. For example, in the light emission drive sequence shown in FIG.
An address process W6 for performing an erasing discharge on the (8N-7) th display line group is set to SF3.1,
An address process W3 for performing an erasing discharge on the (8N-6) th display line group is set to SF3.2,
An address process W8 for performing an erasing discharge on the (8N-5) th display line group is set to SF3.Three,
An address process W5 for performing an erasing discharge on the (8N-4) th display line group is set to SF3.Four,
An address process W2 for performing an erasing discharge on the (8N-3) th display line group is set to SF3.Five,
An address process W7 for performing erase discharge on the (8N-2) th display line group is set to SF3.6,
An address process W4 for performing an erasing discharge on the (8N-1) th display line group is set to SF3.7,
The address process W1 for causing the erasing discharge to the 8th display line group is set to SF38,
In each of them.
[0052]
Therefore, as shown by the white circle and double circle in FIG.
SF1 on the (8N-7) th display line1~ SF28, SF31~ SF38,
SF1 on the (8N-6) th display line1~ SF28, SF31~ SF3Five,
SF1 on the (8N-5) th display line1~ SF28, SF31~ SF32,
SF1 on the (8N-4) th display line1~ SF28, SF31~ SF37,
SF1 on the (8N-3) th display line1~ SF28, SF31~ SF3Four,
SF1 on the (8N-2) th display line1~ SF28, SF31,
SF1 on the (8N-1) th display line1~ SF28, SF31~ SF36,
SF1 on the 8th display line1~ SF28, SF31~ SF3Three,
In each sustain process I, the discharge cells continuously sustain.
[0053]
That is, according to the fourth gradation drive according to the pixel drive data GD [0001], each discharge cell has a luminance level corresponding to the light emission period associated with the sustain discharge generated through one field display period, that is, As shown in FIG.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “24”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “21”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “18”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “23”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “20”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “17”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “22”,
The discharge cells arranged in the (8N) th display line have a luminance level “19”,
Each emits light.
[0054]
In addition, when pixel drive data GD of [0000] representing the maximum luminance is supplied, the light emission display based on the fifth gradation drive as described below is performed. That is, since any bit of the pixel drive data GD is at the logic level 0, no erasure discharge is generated throughout the one field display period. Therefore, the discharge cell is SF1.1~ SF18, SF21~ SF28, SF31~ SF38, And SF4, in each sustain process I, discharge light emission is continuously performed.
[0055]
That is, according to the fifth gradation drive according to the pixel drive data GD of [0000], each discharge cell has a luminance level corresponding to the light emission period associated with the sustain discharge generated through one field display period, that is, As shown in FIG.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “25”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “25”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “25”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “25”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “25”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “25”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “25”,
The discharge cells arranged in the (8N) th display line have a luminance level of “25”,
Each emits light.
[0056]
As described above, in the above driving, luminance of five levels can be expressed according to five types of pixel driving data GD [1000], [0100], [0010], [0001], or [0000]. First to fifth gradation driving is performed. At this time, each of the eight adjacent display lines is given a different luminance weight, and for each of the first to fifth gradation driving, each of the eight adjacent display lines has a different luminance level at a luminance level corresponding to the luminance weight. To drive with.
[0057]
For example, in driving according to the light emission driving sequence of the first field as shown in FIG. 6A, each of the eight adjacent display lines includes
(8N-7) display line: “8”,
8th (8N-6) display line: “5”,
(8N-5) display line: “2”,
(8N-4) th display line: “7”,
(8N-3) th display line: “4”,
8th (8N-2) display line: “1”,
(8N-1) th display line: “6”,
8th (8N) display line: “3”,
The luminance weight is assigned as follows.
[0058]
In the driving according to the light emission driving sequence of the second field as shown in FIG. 6B, each of the eight adjacent display lines includes
(8N-7) display line: “4”,
(8N-6) th display line: “1”,
(8N-5) display line: “6”,
(8N-4) th display line: “3”,
(8N-3) display line: “8”,
8th (8N-2) display line: “5”,
(8N-1) th display line: “2”,
8th (8N) display line: “7”,
The luminance weight is assigned as follows.
[0059]
In the driving according to the light emission driving sequence of the third field as shown in FIG. 6C, each of the eight adjacent display lines includes
(8N-7) display line: “6”,
(8N-6) th display line: “3”,
(8N-5) display line: “8”,
(8N-4) th display line: “5”,
(8N-3) th display line: “2”,
The (8N-2) th display line: “7”,
(8N-1) th display line: “4”,
8th (8N) display line: “1”,
The luminance weight is assigned as follows.
[0060]
In the driving according to the light emission driving sequence of the fourth field as shown in FIG. 6D, each of the eight adjacent display lines includes
8th (8N-7) display line: “2”,
(8N-6) th display line: “7”,
(8N-5) display line: “4”,
(8N-4) th display line: “1”,
(8N-3) th display line: “6”,
The (8N-2) th display line: “3”,
(8N-1) th display line: “8”,
8th (8N) display line: “5”,
The luminance weight is assigned as follows.
[0061]
In the driving according to the light emission driving sequence of the fifth field as shown in FIG. 7E, each of the eight adjacent display lines includes
(8N-7) display line: “7”,
(8N-6) th display line: “4”,
(8N-5) display line: “1”,
(8N-4) th display line: “6”,
(8N-3) th display line: “3”,
8th (8N-2) display line: “8”,
(8N-1) th display line: “5”,
8th display line: “2”
The luminance weight is assigned as follows.
[0062]
In the driving according to the light emission driving sequence of the sixth field as shown in FIG. 7 (f), each of the eight adjacent display lines includes
(8N-7) th display line: “3”,
(8N-6) display line: “8”,
(8N-5) display line: “5”,
(8N-4) th display line: “2”,
(8N-3) th display line: “7”,
(8N-2) th display line: “4”,
(8N-1) th display line: “1”,
8th (8N) display line: “6”,
The luminance weight is assigned as follows.
[0063]
In the driving according to the light emission driving sequence of the seventh field as shown in FIG. 7G, each of the eight adjacent display lines includes
(8N-7) display line: “5”,
(8N-6) display line: “2”,
(8N-5) display line: “7”,
(8N-4) th display line: “4”,
(8N-3) th display line: “1”,
8th (8N-2) display line: “6”,
(8N-1) th display line: “3”,
8th (8N) display line: “8”,
The luminance weight is assigned as follows.
[0064]
Further, in driving according to the light emission driving sequence of the eighth field as shown in FIG. 7H, each of the eight adjacent display lines includes
8th (8N-7) display line: “1”,
(8N-6) th display line: “6”,
(8N-5) display line: “3”,
(8N-4) th display line: “8”,
(8N-3) th display line: “5”,
(8N-2) th display line: “2”,
(8N-1) th display line: “7”,
8th (8N) display line: “4”,
The luminance weight is assigned as follows.
[0065]
Therefore,
In the drive according to the light emission drive sequence of FIG.
In the drive according to the light emission drive sequence of FIG.
In the drive according to the light emission drive sequence of FIG.
In the drive according to the light emission drive sequence of FIG.
In the drive according to the light emission drive sequence of FIG.
In the drive according to the light emission drive sequence of FIG.
In the drive according to the light emission drive sequence of FIG.
In the drive according to the light emission drive sequence of FIG.
As shown in the light emission drive pattern, the discharge cells belonging to each of the eight adjacent display lines are caused to emit light at different luminance levels based on the weighting.
[0066]
  Next, an actual driving operation performed according to the input video signal will be described by taking driving in the first field as shown in FIG. 6A as an example.
  For example, when the 6-bit pixel data PD corresponding to one column of discharge cells belonging to each of the eight adjacent display lines is [010100], the line dither offset value generation circuit 21 is as shown in FIG. The line dither offset value LD as shown in FIG. 4A is added to each of the pixel data PD corresponding to each display line. By adding the line dither offset value LD, as shown in FIG.,
                  (8N-7) display line: [010100],
                  (8N-6) th display line: [010111],
                  (8N-5) display line: [011010],
                  (8N-4) th display line: [010101],
                  (8N-3) th display line: [011000],
                  (8N-2) th display line: [011011],
                  (8N-1) th display line: [010110],
                  (8N) display line: [011001],
  The line offset addition pixel data LF is obtained.
[0067]
The lower bit truncation circuit 23 truncates the lower 3 bits of each line offset addition pixel data LF and obtains the remaining upper 3 bits as multi-gradation pixel data MD. That is, as shown in FIG. 17 corresponding to each of the eight adjacent display lines,
(8N-7) display line: [010],
(8N-6) th display line: [010],
(8N-5) th display line: [011],
(8N-4) th display line: [010],
(8N-3) th display line: [011],
(8N-2) th display line: [011],
(8N-1) th display line: [010],
(8N) display line: [011],
Multi-gradation pixel data MD is obtained. At this time, the multi-gradation pixel data MD is converted by the drive data conversion circuit 3 into 5-bit pixel drive data GD as described below.
[0068]
(8N-7) display line: [0010],
(8N-6) display line: [0010],
(8N-5) th display line: [0001]
(8N-4) th display line: [0010],
(8N-3) th display line: [0001]
(8N-2) th display line: [0001]
(8N-1) th display line: [0010],
(8N) display line: [0001],
Therefore, according to the light emission drive pattern as shown in FIG. 8, the discharge cells belonging to each of these eight adjacent display lines are
The discharge cells arranged in the (8N-7) th display line are “16”,
The discharge cells arranged in the (8N-6) th display line are “13”,
The discharge cells arranged in the (8N-5) th display line are “18”,
The discharge cells arranged in the (8N-4) th display line are “15”,
The discharge cells arranged in the (8N-3) th display line are “20”,
The discharge cells arranged in the (8N-2) th display line are “17”,
The discharge cells arranged in the (8N-1) th display line are “14”,
The discharge cells arranged in the (8N) th display line are “19”,
The light emission is driven at each luminance level.
[0069]
  At this time, the luminance level obtained by averaging the luminance levels in each of the eight display lines is visually recognized.
  As described above, in the plasma display device shown in FIG. 3, for each adjacent eight display lines, different line dither offset values LD are added to the pixel data PD corresponding to each display line, and the adjacent eight display lines are displayed. The display lines are driven to emit light with different luminance weights. By such driving, a so-called line dither process is performed in which a luminance difference is generated between adjacent display lines.That is, first, for each display line group, a different line dither offset value is assigned to each display line in the display line group, and each pixel data is assigned to the display line to which the pixel cell corresponding to the pixel data belongs. Multi-gradation pixel data is obtained by adding the existing line dither offset values. A different luminance weight is assigned to each display line in the display line group, and a pixel cell corresponding to the multi-gradation pixel data is arranged at the luminance level indicated by the multi-gradation pixel data. The pixel cell is caused to emit light at a luminance level with a luminance weight assigned to the display line.
[0070]
Here, in the line dither processing, in the PDP 100, in order to make the deviation of the luminance difference between the display lines adjacent to each other substantially uniform, the deviation amount is limited to be within a predetermined value. For example, when pixel data PD of [010100] is supplied, as shown in FIG.
The luminance difference between the (8N-7) th and (8N-6) th display lines is “3”.
The luminance difference between the (8N-6) th and (8N-5) th display lines is “5”.
The luminance difference between the (8N-5) th and (8N-4) th display lines is “3”.
The luminance difference between the (8N-4) th and (8N-3) th display lines is “5”,
The luminance difference between the (8N-3) th and (8N-2) th display lines is “3”.
The luminance difference between the (8N-2) th and (8N-1) th display lines is “3”.
The luminance difference between the (8N-1) th and (8N) th display lines is “5”.
Thus, the deviation of the luminance difference is “2”.
[0071]
Similarly, when other pixel data PD is supplied, the deviation of the luminance difference between display lines adjacent to each other is within “2”.
For example, according to the light emission drive pattern shown in FIG. 8, each discharge cell belonging to each of the eight adjacent display lines emits light at a luminance level corresponding to five gradations as shown in FIG. At this time, in the line dither processing according to the present invention, when a certain display line is driven by the k-th gradation (k = 1, 2, 3, 4, 5) by adding the line dither offset value LD to the pixel data PD. In this case, the adjacent display line is driven by the kth gradation drive or the (k + 1) th gradation drive. Therefore, for example, when the discharge cells arranged on the (8N-7) th display line are driven to emit light at the luminance level “16” by the third gradation drive, they are arranged on the (8N-6) th display line. The discharged cells are light-emitted at the luminance level “13” by the third gradation drive, or light-emission driven at the luminance level “21” by the fourth gradation drive. Therefore, when the discharge cells arranged in the (8N-6) th display line are driven at the third gradation, the luminance difference from the (8N-7) th display line is “3”, while the fourth floor. In the case of adjusting driving, the luminance difference is “5”, and the deviation between the two is “2”.
[0072]
As described above, when performing the line dither processing, the deviation of the luminance difference between the display lines adjacent to each other is limited within a predetermined range, thereby realizing a high-quality dither display with little luminance deviation. is there.
Further, in the line dither processing according to the present invention, the first to eighth fields in the input video signal are set as one cycle, and the weight of the line dither processing for each of the eight adjacent display lines is given for each field as shown in FIG. I am trying to change it.
[0073]
That is,
A first line dither process for adding a line dither offset value LD of “0” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “8”;
A second line dither process for adding a line dither offset value LD of “1” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “7”;
A third line dither process for adding a line dither offset value LD of “2” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “6”;
A fourth line dither process for adding a line dither offset value LD of “3” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “5”;
A fifth line dither process for adding a line dither offset value LD of “4” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “4”;
A sixth line dither process for adding a line dither offset value LD of “5” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “3”;
A seventh line dither process for adding a line dither offset value LD of “6” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “2”;
An eighth line dither process for adding a line dither offset value LD of “7” to the pixel data PD and performing light emission driving corresponding to luminance weighting of “1”;
The assignment to each display line is changed for each field.
[0074]
For example, as shown in FIG.
(8N-7) display line: first line dither processing,
(8N-6) display line: 4th line dither processing,
(8N-5) display line: 7th line dither processing,
(8N-4) th display line: second line dither processing,
(8N-3) display line: fifth line dither processing,
(8N-2) display line: 8th line dither processing,
(8N-1) display line: third line dither processing,
(8N) display line: 6th line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0075]
In the second field,
(8N-7) display line: 5th line dither processing,
(8N-6) display line: 8th line dither processing,
(8N-5) display line: third line dither processing,
(8N-4) display line: 6th line dither process,
(8N-3) display line: first line dither processing,
(8N-2) display line: 4th line dither processing,
(8N-1) display line: 7th line dither processing,
(8N) display line: second line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0076]
In the third field,
(8N-7) display line: third line dither processing,
(8N-6) display line: 6th line dither processing,
(8N-5) display line: first line dither processing,
(8N-4) display line: 4th line dither processing,
(8N-3) display line: 7th line dither processing,
(8N-2) display line: second line dither processing,
(8N-1) display line: fifth line dither processing,
(8N) display line: 8th line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0077]
In the fourth field,
(8N-7) display line: 7th line dither processing,
(8N-6) display line: second line dither processing,
(8N-5) display line: fifth line dither processing,
(8N-4) display line: 8th line dither processing,
(8N-3) display line: third line dither processing,
(8N-2) display line: 6th line dither processing,
(8N-1) display line: first line dither processing,
(8N) display line: 4th line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0078]
In the fifth field,
(8N-7) display line: second line dither processing,
(8N-6) display line: fifth line dither processing,
(8N-5) display line: 8th line dither processing,
(8N-4) display line: third line dither processing,
(8N-3) display line: 6th line dither processing,
(8N-2) display line: first line dither processing,
(8N-1) display line: 4th line dither processing,
(8N) display line: 7th line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0079]
In the sixth field,
(8N-7) display line: 6th line dither processing,
(8N-6) display line: first line dither processing,
(8N-5) display line: 4th line dither processing,
(8N-4) display line: 7th line dither processing,
(8N-3) display line: second line dither processing,
(8N-2) display line: 5th line dither processing,
(8N-1) display line: 8th line dither processing,
(8N) display line: third line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0080]
In the seventh field,
(8N-7) display line: 4th line dither processing,
(8N-6) display line: 7th line dither processing,
(8N-5) display line: second line dither processing,
(8N-4) display line: 5th line dither processing,
(8N-3) display line: 8th line dither processing,
(8N-2) display line: third line dither processing,
(8N-1) display line: 6th line dither processing,
(8N) display line: first line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0081]
In the 8th field,
(8N-7) display line: 8th line dither processing,
(8N-6) display line: third line dither processing,
(8N-5) display line: 6th line dither processing,
(8N-4) display line: first line dither processing,
(8N-3) display line: fourth line dither processing,
(8N-2) display line: 7th line dither processing,
(8N-1) display line: second line dither processing,
(8N) display line: 5th line dither processing,
As described above, the first to eighth line dither processing is assigned to each display line.
[0082]
  At this time, in the present invention,For each line of the input video signal, the operation for changing the display line to which the line dither offset value should be assigned to the upper display line and the operation for changing to the lower display line are executed alternately for each line dither offset value. Like to.
  For example, in FIG. 18, the fifth line dither process for adding the line dither offset value LD of “4” to the pixel data PD and performing the light emission driving corresponding to the luminance weight of “4” is (8N) in the first field. -3) assigned to the display line. However, in the second field, the fifth line dither processing is performed on the (8N-7) display line located below the (8N-3) display line as indicated by the arrow. Become. In the third field, the fifth line dither processing is performed on the (8N-1) display line located above the (8N-7) display line as indicated by the arrow. Become. In the fourth field, the fifth line dither process is performed on the (8N-5) display line located below the (8N-1) display line as indicated by the arrow. Become. In the fifth field, the fifth line dither processing is performed on the (8N-6) display line positioned above the (8N-5) display line as indicated by the arrow. Become. In the sixth field, the fifth line dither processing is performed on the (8N-2) display line located below the (8N-6) display line as indicated by the arrow. Become. In the seventh field, the fifth line dither processing is performed on the (8N-4) display line located above the (8N-2) display line as indicated by the arrow. Become. In the eighth field, the fifth line dither processing is performed on the (8N) display line located below the (8N-4) display line as indicated by the arrow.
[0083]
As a result, even if the viewer of the image displayed on the screen of the PDP 100 shifts his / her line of sight within the screen, the possibility of continuously viewing pixels that emit light with the same luminance during this period is reduced, so that the visual of the pseudo contour Good dither display that is difficult to be performed is performed.
In the embodiment shown in FIGS. 6A to 7H, the luminance weighting is the same in each of the subfields SF1 to SF4, that is, SF1.1~ SF18, SF21~ SF28, SF31~ SF38The light emission periods in each sustain process I of SF4 are all set to “1”, but the weight may be different for each subfield.
[0084]
For example, instead of the light emission drive sequence as shown in FIG. 6A, the weights of the subfields SF1 to SF4 are set as follows:
SF1: 1
SF2: 2
SF3: 3
SF4: 4
A light emission drive sequence as shown in FIG. 19 may be adopted. In such a light emission drive sequence, SF11~ SF18The light emission period in each sustain process I is “1”, SF21~ SF28The light emission period in each sustain process I is “2”, SF31~ SF38The light emission period in each sustain process I is “3”, and the light emission period in the sustain process I of SF4 is “4”. FIG. 20 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
[0085]
At this time, according to the first gradation drive according to the pixel drive data GD of [1000], each discharge cell is kept off during one field display period and driven at a luminance level of 0.
Further, according to the second gradation driving according to the pixel driving data GD [0100], as shown in FIG.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “8”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “5”,
The discharge cells arranged in the (8N-5) th display line have a luminance level “2”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “7”,
The discharge cells arranged in the (8N-3) th display line have a luminance level “4”,
The discharge cells arranged in the (8N-2) th display line have a luminance level “1”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “6”,
The discharge cells arranged in the (8N) th display line have a luminance level “3”,
Are driven respectively.
[0086]
Further, according to the third gradation drive according to the pixel drive data GD [0010], as shown in FIG.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “24”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “18”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “12”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “22”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “16”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “10”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “20”,
The discharge cells arranged in the (8N) th display line have a luminance level “14”,
Are driven respectively.
[0087]
Further, according to the fourth gradation drive according to the pixel drive data GD [0001], as shown in FIG.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “48”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “39”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “30”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “45”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “36”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “27”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “42”,
The discharge cells arranged in the (8N) th display line have a luminance level “33”,
Are driven respectively.
[0088]
Further, according to the fifth gradation drive according to the pixel drive data GD of [0000] representing the maximum brightness, as shown in FIG. 21, all the discharge cells belonging to each display line are driven at the brightness level “52”. Is done.
Here, in the driving as shown in FIGS. 19 and 20, since the chance of the discharge cell transitioning from the lighting state to the non-lighting state within one field display period is less than once, the blinking cycle is vertical to the input video signal. It is the same as the synchronization frequency. Therefore, when a PAL television signal or the like having a low vertical synchronization frequency is supplied as an input video signal, flicker is easily noticeable.
[0089]
In order to solve this problem, the present invention employs a light emission drive sequence shown in FIG. 22 instead of the light emission drive sequence shown in FIG.
In the light emission drive sequence shown in FIG. 22, as in the drive shown in FIG. 19, in each of the subfields SF1, SF2, SF3, and SF4,
SF1: 1
SF2: 2
SF3: 3
SF4: 4
Are assigned weights, and the subfields SF1 to SF3 are divided into eight subfields SF1.1~ SF18, SF21~ SF28, SF31~ SF38It is divided into
[0090]
In FIG. 22, first, in the first subfield SF01, as in SF0 shown in FIG. 19, the reset process R for initializing all the discharge cells to the lighting mode, and each discharge cell for each display line sequentially, An address process W0 for selectively erasing and discharging in accordance with the drive data GD to shift to the extinguishing mode is executed.
After execution of the subfield SF01, the following subfield SF11~ SF18Execute.
[0091]
First, the first subfield SF1 of the subfield SF11Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-2) th display line are set according to the pixel drive data GD. An address process W6 for selectively erasing and discharging is executed. Next subfield SF12In the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-5) th display line are set according to the pixel drive data GD. An address process W3 for selectively erasing and discharging is executed. Next subfield SF1ThreeIn the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, only the discharge cells arranged in the (8N) display line are selectively selected according to the pixel drive data GD. Then, the address process W8 for erasing and discharging is executed. Next subfield SF1FourThen, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-3) th display line are set according to the pixel drive data GD. An address process W5 for selectively erasing and discharging is executed. Next subfield SF1FiveThen, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-6) th display line are set according to the pixel drive data GD. An address process W2 for selectively erasing and discharging is executed. Next subfield SF16In the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, only the discharge cells arranged in the (8N−1) th display line are selected according to the pixel drive data GD. An address process W7 for selectively erasing and discharging is executed. Next subfield SF17Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-4) th display line are set according to the pixel drive data GD. An address process W4 for selectively erasing and discharging is executed. And subfield SF18Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-7) th display line are set according to the pixel drive data GD. An address process W1 for selectively erasing and discharging is executed.
[0092]
Subfield SF1 above1~ SF18After execution of the above, the following subfield SF3 is executed.
First, the first subfield SF3 of the subfield SF31Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “10”, and only the discharge cells arranged in the (8N-2) th display line are set according to the pixel drive data GD. An address process W6 for selectively erasing and discharging is executed. Next subfield SF32Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “2”, and only the discharge cells arranged in the (8N-5) th display line are set according to the pixel drive data GD. An address process W3 for selectively erasing and discharging is executed. Next subfield SF3ThreeIn the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “2”, only the discharge cells arranged in the (8N) th display line are selectively selected according to the pixel drive data GD. Then, the address process W8 for erasing and discharging is executed. Next subfield SF3FourThen, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “2”, and only the discharge cells arranged in the (8N-3) th display line are selected according to the pixel drive data GD. An address process W5 for selectively erasing and discharging is executed. Next subfield SF3FiveThen, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “2”, and only the discharge cells arranged in the (8N-6) th display line are set according to the pixel drive data GD. An address process W2 for selectively erasing and discharging is executed. Next subfield SF36Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “2”, and only the discharge cells arranged in the (8N−1) th display line are set according to the pixel drive data GD. An address process W7 for selectively erasing and discharging is executed. Next subfield SF37Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “2”, and only the discharge cells arranged in the (8N-4) th display line are set according to the pixel drive data GD. An address process W4 for selectively erasing and discharging is executed. And subfield SF38Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “2”, and only the discharge cells arranged in the (8N-7) th display line are set according to the pixel drive data GD. An address process W1 for selectively erasing and discharging is executed.
[0093]
Subfield SF3 above1~ SF38After execution of the subfield SF02, the subfield SF02 is executed.
In the subfield SF02, the reset process R for initializing all the discharge cells to the lighting mode, and each discharge cell is sequentially erased and discharged in accordance with the pixel drive data GD one display line at a time, and the transition to the extinguishing mode is made. The address process W0 to be executed is executed.
[0094]
After execution of the subfield SF02, the following subfield SF2 is executed.
First, the first subfield SF2 of the subfield SF21In the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “9”, only the discharge cells arranged in the (8N-2) th display line are selected according to the pixel drive data GD. An address process W6 for selectively erasing and discharging is executed. Next subfield SF22In the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-5) th display line are set according to the pixel drive data GD. An address process W3 for selectively erasing and discharging is executed. Next subfield SF2ThreeThen, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N) display line are selectively selected according to the pixel drive data GD. Then, the address process W8 for erasing and discharging is executed. Next subfield SF2FourThen, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1” and only the discharge cells arranged in the (8N-3) th display line are selected according to the pixel drive data GD. An address process W5 for selectively erasing and discharging is executed. Next subfield SF2FiveThen, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-6) th display line are set according to the pixel drive data GD. An address process W2 for selectively erasing and discharging is executed. Next subfield SF26In the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, only the discharge cells arranged in the (8N−1) th display line are selected according to the pixel drive data GD. An address process W7 for selectively erasing and discharging is executed. Next subfield SF27Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-4) th display line are set according to the pixel drive data GD. An address process W4 for selectively erasing and discharging is executed. And subfield SF28Then, the sustain process I in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”, and only the discharge cells arranged in the (8N-7) th display line are set according to the pixel drive data GD. An address process W1 for selectively erasing and discharging is executed.
[0095]
Subfield SF2 above1~ SF28After execution of the subfield SF4, the subfield SF4 is executed. In the subfield SF4, only the sustain process I is performed in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “4”.
As described above, in the light emission drive sequence shown in FIG. 22, the reset process R for initializing all the discharge cells to the lighting mode is executed twice at the head of the first half and the head of the second half within one field display period. I am doing so. Further, the driving corresponding to the subfields SF1 and SF3 shown in FIG. 19 is executed in the first half, and the driving corresponding to SF2 and SF4 is executed in the second half.
[0096]
FIG. 23 is a diagram showing a light emission drive pattern based on the pixel drive data GD and the light emission drive sequence shown in FIG.
First, when pixel drive data GD of [1000] representing the minimum luminance is supplied, light emission display based on the first gradation drive is performed as follows. That is, as shown in FIG. 23, an erasing discharge (indicated by a black circle) is generated in each discharge cell in the address process W0 of each of the subfields SF01 and 02. According to the driving shown in FIG. 22, the opportunity to set the discharge cells in the lighting mode throughout one field display period is two times of the reset process R of the subfield SF01 and the reset process R of the subfield SF02. Only once. Therefore, according to the first gradation drive according to the pixel drive data GD of [1000], each discharge cell maintains the extinguishing mode throughout one field display period, and light emission display with luminance level 0 is performed. .
[0097]
Next, when pixel drive data GD [0100] representing a luminance higher by one step than [1000] is supplied, the light emission display based on the second gradation drive is performed as follows. That is, as shown in FIG. 23, an erase discharge (indicated by a double circle) is generated for each discharge cell in each of the address steps W1 to S8 in the subfield SF1, and in the address step W0 in the subfield SF02. An erase discharge (indicated by a black circle) is generated for each discharge cell. At this time, the sustain cell is continuously maintained in each sustain process I existing from the time when the discharge cell is initialized to the lighting mode in the reset process R of the first subfield SF01 until the above-described erasure discharge is generated. Discharge light emission (indicated by white circles) is performed. Therefore, according to the second gradation drive according to the pixel drive data GD of [0100], the discharge cells arranged in each display line are light emission periods associated with the sustain discharge generated through one field display period. The brightness level corresponding to
The discharge cells arranged in the (8N-7) th display line have a luminance level of “8”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “5”,
The discharge cells arranged in the (8N-5) th display line have a luminance level “2”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “7”,
The discharge cells arranged in the (8N-3) th display line have a luminance level “4”,
The discharge cells arranged in the (8N-2) th display line have a luminance level “1”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “6”,
The discharge cells arranged in the (8N) th display line have a luminance level “3”,
Each is driven to emit light.
[0098]
In addition, when pixel driving data GD of [0010] representing a luminance higher by one level than [0100] is supplied, light emission display based on the third gradation driving is performed as follows. That is, as shown in FIG. 23, first, an erasing discharge (indicated by a double circle) is generated in each discharge cell in each of the address steps W1 to S8 of the subfield SF1. At this time, the sustain discharge is continuously performed in each sustain process I that exists between the time when the discharge cell is initialized to the lighting mode in the reset process R of the first subfield SF01 and the time when the erasing discharge is generated as described above. Luminescence (indicated by white circles) is made. In the reset process R of the subfield SF02, all the discharge cells are initialized again to the lighting mode, and the erase discharge (indicated by double circles) is generated in each of the address processes W1 to S8 of the subfield SF2. Sustain discharge light emission (indicated by white circles) is continuously generated in each sustain process I existing between them. At this time, as shown in FIG. 22, the subfield SF11~ SF18And SF22~ SF28In each sustain process I, period "1", subfield SF21In the sustain process I, sustain discharge light emission is performed over a period “9”. Therefore, according to the third grayscale driving according to the pixel driving data GD [0010], each discharge cell causes the sustain discharge generated in the sustain process I of each of the subfields SF1 and SF2 through one field display period. The luminance level corresponding to the total duration of light emission associated with, i.e.
The discharge cells arranged in the (8N-7) th display line have a luminance level of “24”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “18”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “12”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “22”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “16”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “10”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “20”,
The discharge cells arranged in the (8N) th display line have a luminance level “14”,
Each is driven to emit light.
[0099]
In addition, when pixel drive data GD of [0001] representing a luminance higher by one level than [0010] is supplied, light emission display based on the fourth gradation drive is performed as follows. That is, as shown in FIG. 23, first, an erase discharge (indicated by a double circle) is generated in each discharge cell in each of the address steps W1 to S8 of the subfield SF3. At this time, the sustain discharge is continuously performed in each sustain process I that exists between the time when the discharge cell is initialized to the lighting mode in the reset process R of the first subfield SF01 and the time when the erasing discharge is generated as described above. Luminescence (indicated by white circles) is made. In the reset process R of the subfield SF02, all the discharge cells are initialized again to the lighting mode, and the erase discharge (indicated by double circles) is generated in each of the address processes W1 to S8 of the subfield SF2. Sustain discharge light emission (indicated by white circles) is continuously generated in each sustain process I existing between them. At this time, as shown in FIG. 22, the subfield SF11~ SF18And SF22~ SF28In each sustain process I, period "1", subfield SF21In the sustain process I, period "9", subfield SF31In the sustain process I, period “10”, subfield SF32~ SF38In each sustain process I, sustain discharge light emission is performed over a period “2”. Therefore, according to the fourth gradation drive according to the pixel drive data GD [0001], each discharge cell is generated in the sustain process I of each of the subfields SF1, SF3, and SF2 through one field display period. Luminance level corresponding to the total duration of light emission associated with the sustain discharge, that is,
The discharge cells arranged in the (8N-7) th display line have a luminance level of “48”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “39”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “30”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “45”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “36”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “27”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “42”,
The discharge cells arranged in the (8N) th display line have a luminance level “33”,
Each is driven to emit light.
[0100]
In addition, when pixel drive data GD of [0000] representing the maximum luminance is supplied, the light emission display based on the fifth gradation drive as described below is performed. That is, in the fifth gradation drive, no erasing discharge is generated throughout one field display period as shown in FIG.1~ SF18, SF21~ SF28, SF31~ SF38, And SF4, in each sustain process I, discharge light emission is continuously performed. Accordingly, at this time, the discharge cells arranged in each display line are driven to emit light at the luminance level “52”.
[0101]
In this way, in the drive shown in FIGS. 22 and 23, as in the drive shown in FIGS. 19 and 20, eight display lines adjacent at five brightness levels as shown in FIG. Light emission is driven for the discharge cells arranged in each.
Further, in the driving shown in FIG. 22 and FIG. 23, when the discharge cells are continuously made to emit light (sustain discharge) over the period corresponding to the pixel drive data within the display period of one field, this is performed in the first subfield group. (SF11~ SF18, SF31~ SF38) And the second subfield group (SF2)1~ SF28, SF4) and distributed. Therefore, as shown in FIG. 23, in the third and fourth gradation driving, there are two opportunities for the discharge cell to transition from the lit state to the unlit state within one field display period. Accordingly, at this time, the frequency at which the discharge cell is switched from the on state to the off state is twice the vertical synchronization frequency, so that when the vertical synchronization frequency is low, such as a PAL television signal is supplied as the input video signal. Also, a good display with reduced flicker is achieved.
[0102]
In the drive shown in FIG. 22 and FIG. 23, when the discharge cells are driven to emit light by being dispersed twice in the first half of the subfield group and the second half of the subfield group, The light emission period to be assigned to the sustain process I of each subfield is set so that the luminance level of each display line is the same as that shown in FIG.
SF11~ SF18                 : Period "1"
First subfield SF2 of SF21: Period "9"
SF22~ SF28                 : Period "1"
First subfield SF3 of SF31: Period "10"
SF32~ SF38                 : Period "2",
It is set as follows.
[0103]
That is, the lower subfield SF2 in the subfield SF2 (SF3).1~ SF28(SF31~ SF38) The first subfield SF2 in each1(SF31), And the subsequent SF22~ SF28(SF32~ SF38) Make it longer than the light emission period in each.
On this occasion,
T1ST(i) = [{(n-1) .C (i-1) + C (i)} / n] -C (i-2) + T1ST(i-2)
n: number of subfields SF
C (i): Light emission period corresponding to weighting of subfield SF (i)
C (i-1): Light emission period corresponding to the weight of subfield SF (i-1)
C (i-2): Light emission period corresponding to the weight of subfield SF (i-2)
T1ST(i): Light emission period of the first SF in the subfield SF (i)
T1ST(i-2): Light emission period of the first SF in subfield SF (i-2)
The light emission period T in the sustain process I of the first SF of the subfield SF (i) so as to satisfy the relationship1ST(i) is obtained, and
T (i) = {C (i) -T1ST(i)} / (n-1)
The light emission period T (i) in the sustain process I of each of the SFs arranged in the second and subsequent subfields SF (i) is obtained by the following formula.
[0104]
In the above embodiment, in order to set each discharge cell to either the lighting mode or the extinguishing mode according to the pixel data, all the discharge cells are set to the lighting mode in advance, and according to the pixel data. The case where the so-called selective erase address method in which the discharge cells are selectively shifted to the extinguishing mode has been described.
However, according to the present invention, all discharge cells are set in the extinguishing mode in advance, a write discharge is selectively generated in the discharge cells according to the pixel data, and this is switched to the lighting mode. The same applies to the case where the embedded address method is adopted.
[0105]
FIG. 24 is a diagram showing a light emission drive sequence in the case where the light emission drive sequence as shown in FIG. 22 is realized by employing the selective write address method. FIG. 25 is a diagram showing a light emission drive pattern made based on the light emission drive sequence shown in FIG.
When the selective write address method is employed, the drive data conversion circuit 3 shown in FIG. 3 converts the multi-gradation pixel data MD into 5-bit bits consisting of the 0th to 4th bits according to the data conversion table shown in FIG. Conversion into pixel drive data GD. The drive control circuit 6 performs light emission drive control based on the light emission drive sequence as shown in FIG. 24 according to the pixel drive data GD.
[0106]
In the light emission drive sequence shown in FIG. 24, the subfields SF0 and SF31~ SF38, SF21~ SF28, SF11~ SF18, SF4, SF21~ SF28Are executed sequentially.
In the subfield SF0, reset discharge R is caused in all discharge cells to form wall charges in the discharge cells, thereby initializing each discharge cell to the extinguishing mode, and each discharge cell in the pixel drive data GD. An address process W0 is executed in which the write discharge is selectively performed in accordance with the 0th bit and this is set to the lighting mode.
[0107]
After the execution of the subfield SF0, the following subfield SF3 is executed.
Subfield SF31Then, only the discharge cells arranged in the (8N-7) th display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “2”. Next subfield SF32Then, only the discharge cells arranged in the (8N-4) th display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “2”. Next subfield SF3ThreeThen, only the discharge cells arranged in the (8N-1) th display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “2”. Next subfield SF3FourThen, only the discharge cells arranged in the (8N-6) th display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “2”. Next subfield SF3FiveThen, only the discharge cells arranged in the (8N-3) th display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “2”. Next subfield SF36Then, only the discharge cells arranged in the (8N) display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting mode is set. A sustain step I is performed in which the set discharge cells are repeatedly subjected to the sustain discharge over the period “2”. Next subfield SF37Then, only the discharge cells arranged on the (8N-5) th display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “2”. And subfield SF38Then, only the discharge cells arranged in the (8N-2) th display line are selectively written and discharged according to the third bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “10”.
[0108]
These subfields SF31~ SF38After execution of the subfield SF1, the following subfield SF1 is executed.
First, the first subfield SF11Then, only the discharge cells arranged in the (8N-7) th display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, W1 A sustain process I is performed in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF12Then, only the discharge cells arranged in the (8N-4) th display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF1ThreeThen, only the discharge cells arranged in the (8N-1) th display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF1FourThen, only the discharge cells arranged in the (8N-6) th display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF1FiveThen, only the discharge cells arranged in the (8N-3) th display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF16Then, only the discharge cells arranged in the (8N) display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting mode is set. A sustain process I is performed in which the set discharge cells are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF17Then, only the discharge cells arranged in the (8N-5) th display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. And subfield SF18Then, only the discharge cells arranged in the (8N-2) th display line are selectively written and discharged according to the first bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”.
[0109]
These subfields SF11~ SF18After execution of the above, the subfield SF4 as shown below is executed.
In subfield SF4, a reset process R for initializing all discharge cells to the extinguishing mode and each discharge cell is selectively written and discharged according to the fourth bit of the pixel drive data GD to set the lighting mode. The sustain process I is executed in which the address process W0 and the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “4”.
[0110]
After execution of the subfield SF4, the following subfield SF2 is executed.
First, subfield SF2 of subfield SF21Then, only the discharge cells arranged in the (8N-7) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set to the lighting mode, W1. A sustain process I is performed in which the discharge cells set in the lighting mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF22Then, only the discharge cells arranged in the (8N-4) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set in the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF2ThreeThen, only the discharge cells arranged on the (8N-1) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF2FourThen, only the discharge cells arranged in the (8N-6) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF2FiveThen, only the discharge cells arranged in the (8N-3) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF26Then, only the discharge cells arranged in the (8N) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting mode is set. A sustain process I is performed in which the set discharge cells are repeatedly subjected to the sustain discharge over the period “1”. Next subfield SF27Then, only the discharge cells arranged in the (8N-5) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set to the lighting mode, and the lighting process is performed. A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “1”. And subfield SF28Then, only the discharge cells arranged in the (8N-2) th display line are selectively written and discharged according to the second bit of the pixel drive data GD, and this is set in the lighting mode, and the lighting process A sustain process I is performed in which the discharge cells set in the mode are repeatedly subjected to the sustain discharge over the period “9”.
[0111]
Here, the write discharge is generated in each address process W0 to W8 in which the 0th bit of the pixel drive data GD shown in FIG. 25 is the subfield SF0, the 1st bit is SF1, the 2nd bit is SF2, and the 3rd bit is SF3. It is decided whether or not to make it. That is, only when the bit of the pixel drive data GD is at logic level 1, a write discharge is generated in the discharge cell in the address process W of the subfield corresponding to that bit, and this discharge cell is set to the lighting mode. At this time, according to the light emission driving sequence shown in FIG. 24, the only opportunity for changing the discharge cells from the lighting mode to the extinguishing mode throughout the one-field display period is only the reset process R of the subfields SF0 and SF4.
[0112]
Therefore, for example, when pixel drive data GD of [00000] representing the minimum luminance as shown in FIG. 25 is supplied, the light emission display based on the first gradation drive as described below is performed. That is, at this time, as shown in FIG. 25, since no write discharge (indicated by double circles) is performed during one field display period, each discharge cell maintains the extinguishing mode throughout one field display period. A light emission display with a luminance level of 0 is performed.
[0113]
Next, when pixel drive data GD of [01000] representing a luminance higher by one level than [00000] is supplied, light emission display based on the second gradation drive is performed as follows. That is, at this time, as shown in FIG. 25, the write discharge (indicated by double circles) is generated in each of the address steps W1 to S8 only in the subfield SF1, and therefore the sub discharge is generated after the write discharge is generated. Sustain discharge light emission (indicated by white circles) is continuously performed in each sustain process I existing until the reset process R of the field SF4 is performed. Therefore, according to the second gradation drive according to the pixel drive data GD of [01000], the discharge cells arranged in each display line are light emission periods associated with the sustain discharge generated through one field display period. The brightness level corresponding to
The discharge cells arranged in the (8N-7) th display line have a luminance level of “8”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “5”,
The discharge cells arranged in the (8N-5) th display line have a luminance level “2”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “7”,
The discharge cells arranged in the (8N-3) th display line have a luminance level “4”,
The discharge cells arranged in the (8N-2) th display line have a luminance level “1”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “6”,
The discharge cells arranged in the (8N) th display line have a luminance level “3”,
Each is driven to emit light.
[0114]
Further, when pixel drive data GD of [01100] representing a luminance higher by one level than [01000] is supplied, the light emission display based on the third gradation drive is performed as follows. That is, at this time, as shown in FIG. 25, a write discharge (indicated by a double circle) is generated in each discharge cell in each address process W1 to S8 in each of subfields SF1 and SF2. Therefore, first, the sustain discharge light emission (in white circles) is continuously generated in each sustain process I existing between the occurrence of the write discharge in the subfield SF1 and the reset process R of the subfield SF4. Is shown). Then, after all discharge cells are initialized to the extinguishing mode in the reset process R of the subfield SF4, the write discharge (indicated by double circles) is generated again in the subfield SF2, and each subsequent sustain process I is performed. In FIG. 5, sustain discharge light emission (indicated by white circles) is continuously generated. Therefore, according to the third gradation driving, each discharge cell corresponds to the total number of times of light emission of sustain discharge light emission performed in the first half of one field display period and discharge light emission performed in the second half. Brightness, that is,
The discharge cells arranged in the (8N-7) th display line have a luminance level of “24”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “18”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “12”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “22”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “16”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “10”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “20”,
The discharge cells arranged in the (8N) th display line have a luminance level “14”,
Each is driven to emit light.
[0115]
In addition, when pixel driving data GD [00110] representing a luminance higher by one level than [01100] is supplied, the following light emission display based on the fourth gradation driving is performed. That is, at this time, as shown in FIG. 25, a write discharge (indicated by a double circle) is generated in each discharge cell in each address process W1 to S8 in each of subfields SF3 and SF2. Therefore, first, the sustain discharge light emission (in white circles) is continuously generated in each sustain process I existing between the occurrence of the write discharge in the subfield SF3 and the reset process R of the subfield SF4. Is shown). Then, after all discharge cells are initialized to the extinguishing mode in the reset process R of the subfield SF4, the write discharge (indicated by double circles) is generated again in the subfield SF2, and each subsequent sustain process I is performed. In FIG. 5, sustain discharge light emission (indicated by white circles) is continuously generated. Therefore, according to the fourth gradation driving, each discharge cell is the sum of the number of sustain discharges emitted in the first half of one field display period and the number of discharges emitted in the second half. Brightness corresponding to the number of times, that is,
The discharge cells arranged in the (8N-7) th display line have a luminance level of “48”,
The discharge cells arranged in the (8N-6) th display line have a luminance level of “39”,
The discharge cells arranged in the (8N-5) th display line have a luminance level of “30”,
The discharge cells arranged in the (8N-4) th display line have a luminance level of “45”,
The discharge cells arranged in the (8N-3) th display line have a luminance level of “36”,
The discharge cells arranged in the (8N-2) th display line have a luminance level of “27”,
The discharge cells arranged in the (8N-1) th display line have a luminance level of “42”,
The discharge cells arranged in the (8N) th display line have a luminance level “33”,
Each is driven to emit light.
[0116]
In addition, when pixel drive data GD [10001] representing the maximum luminance is supplied, the light emission display based on the fifth gradation drive as described below is performed. That is, at this time, as shown in FIG. 25, a write discharge (indicated by a double circle) is generated in each discharge cell in the address process W0 of each of the subfields SF0 and SF4. Therefore, as shown in FIG. 25, all the discharge cells are kept in the lighting mode throughout the one-field display period, and emit light at the luminance level “52” corresponding to the total number of times of light emission in all the sustain steps I in one field. Will be driven.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an example of a light emission driving sequence based on a subfield method.
FIG. 2 is a diagram showing an example of a light emission drive pattern within one field period of each discharge cell driven based on the light emission drive sequence shown in FIG.
FIG. 3 is a diagram showing a configuration of a plasma display device for driving a plasma display panel based on a driving method according to the present invention.
FIG. 4 is a diagram illustrating an example of a line dither offset value LD.
5 is a diagram showing a data conversion table in the drive data conversion circuit 3 shown in FIG. 3. FIG.
FIG. 6 is a diagram illustrating an example of a light emission drive sequence in a first field to a fourth field.
FIG. 7 is a diagram illustrating an example of a light emission driving sequence in a fifth field to an eighth field.
FIG. 8 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 9 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 10 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 11 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
12 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 13 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 14 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 15 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 16 is a diagram illustrating a luminance level by each of first to fifth gradation driving for each display line.
FIG. 17 is a diagram for explaining the operation of line dither processing when pixel data PD of [010100] is supplied.
FIG. 18 is a diagram illustrating a transition of line dither weighting for each display line.
FIG. 19 is a diagram illustrating an example of a light emission driving sequence when luminance weighting is different for each subfield.
20 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 21 is a diagram illustrating a luminance level for each display line by each of first to fifth gradation driving performed based on the light driving sequence by each of the emission shown in FIG.
FIG. 22 is a diagram showing an example of a light emission drive sequence according to the present invention.
23 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG.
FIG. 24 is a diagram showing another example of the light emission drive sequence according to the present invention.
25 is a diagram showing a light emission drive pattern based on the light emission drive sequence shown in FIG. 24. FIG.
[Explanation of main part codes]
2 Multi-gradation processing circuit
3 Drive data conversion circuit
6 Drive control circuit
21 Line dither offset value generation circuit
100 PDP

Claims (1)

複数の表示ライン各々に画素を担う画素セルが配置されている表示パネルを発光駆動する際に、１フィールドの表示期間を複数のサブフィールドにより構成し、入力映像信号に基づく画素データによって表される輝度レベルに応じて画素セルの各々を各サブフィールド毎に選択的に発光させる表示パネルの駆動方法であって、
前記画素データに応じて、前記表示ライン群内の各表示ラインに割り当てられている輝度の重み付け値に基づいて夫々異なる輝度レベルで発光させる発光駆動行程を備え、
前記発光駆動行程は、前記表示ライン群内の各表示ラインに夫々異なるラインディザオフセット値を割り当て、前記表示ライン群内の各表示ラインに配置されている前記画素セルの各々に対応した前記画素データに対応する前記ラインディザオフセット値を加算して多階調化画素データを得るラインディザ処理を行うとともに、前記多階調化画素データに応じて、前記表示ライン群内の各表示ラインに配置されている画素セルの各々を、前記表示ライン群内の各表示ラインに割り当てられている前記輝度の重み付け値に基づいて夫々異なる輝度レベルで発光させるように構成し、
かつ前記表示ライン群内の各表示ラインに夫々異なるラインディザオフセット値を割り当てるラインディザ処理は、
前記表示パネルの画面の上方に位置する表示ラインと画面の下方に位置する表示ラインとで、各フィールド毎に交互に変更するようにしたことを特徴とする表示パネルの駆動方法。 When a display panel in which a pixel cell that carries a pixel is arranged on each of a plurality of display lines is driven to emit light, a display period of one field is composed of a plurality of subfields and is represented by pixel data based on an input video signal. A method of driving a display panel that selectively emits each pixel cell according to a luminance level for each subfield ,
In accordance with the pixel data, a light emission driving process for emitting light at different luminance levels based on a luminance weight value assigned to each display line in the display line group ,
The light emission driving process assigns a different line dither offset value to each display line in the display line group, and the pixel data corresponding to each of the pixel cells arranged in each display line in the display line group. And line dither processing to obtain multi-gradation pixel data by adding the line dither offset value corresponding to, and arranged on each display line in the display line group according to the multi-gradation pixel data Each of the pixel cells is configured to emit light at a different luminance level based on the luminance weight value assigned to each display line in the display line group,
And the line dither processing for assigning different line dither offset values to the respective display lines in the display line group,
A display panel driving method, wherein a display line positioned above the screen of the display panel and a display line positioned below the screen are alternately changed for each field .
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