JP4498198B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特にＳＯＩ（Silicon On Insulator）基板を用いたフラッシュメモリに使用される不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置として、一括消去が可能なＮＡＮＤ型フラッシュメモリが良く用いられる。ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタ間の素子分離領域の寄生容量や、配線と基板間の寄生容量の影響によるゲート閾値電圧のばらつき等の問題がある。

素子分離領域の寄生容量や、配線と基板間の寄生容量の影響によるゲート閾値電圧のばらつきを低減するために、埋め込み絶縁層（ＢＯＸ層）上に配置された半導体層（ＳＯＩ層）を活性層とするＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリが検討されている（例えば、特許文献１参照。）。ＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリによれば、行方向に隣接するメモリセルトランジスタは埋め込み絶縁層まで埋め込まれた素子分離絶縁膜により互いに分離されるので、素子分離領域の寄生容量を低減できる。また、埋め込み絶縁層上にＳＯＩ層を形成するので配線と基板間の寄生容量を低減でき、ゲート閾値電圧のばらつきを低減可能となる。しかし、メモリセルトランジスタの微細化に伴い、ＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリにおいても、メモリセルトランジスタのソース及びドレイン領域の間隔が狭くなり、ショートチャネル効果の影響が大きくなってきている。

そこで、ＳＯＩ技術を用いたＮＡＮＤ型フラッシュメモリにおいて、メモリセルトランジスタとしてデプレッション型（Ｄ型）のＭＩＳトランジスタを用いることが検討されている。デプレッション型のＭＩＳトランジスタを用いれば、浮遊ゲート電極に電子が蓄積された状態ではチャネルが空乏化するので、ショートチャネル効果の影響を低減することができる。

ところで、ＮＡＮＤ型フラッシュメモリでは、一括消去動作は非常に重要な機能である。バルク基板を用いたＮＡＮＤ型フラッシュメモリでは、ｐ型ウェル、ビット線、ソース線に正の電圧（例えば１８Ｖ）を印加すると、メモリセルのチャネル領域部分の電位が同電位となる。このとき、浮遊ゲート電極とチャネル領域間に強電界が発生し、浮遊ゲート電極に蓄えられている電子がトンネリング現象によりチャネル領域側へ抜けることにより、メモリ信号の一括消去が実施される。

一方、ＳＯＩ構造のＮＡＮＤ型フラッシュメモリでは、バルク基板の場合のｐ型ウェルに相当する電極が存在しないため、バルク基板の場合と同様の一括消去を行うことができない。ＳＯＩ構造の場合でも、ビット線とソース線に正の電圧（例えば１８Ｖ）を印加しても、ビット線あるいはソース線に接続しているｎ⁺型の半導体領域と、選択ゲートトランジスタのｐ型のチャネル領域の間がｐｎ接合の逆バイアスとなる。このため、ビット線あるいはソース線に印加した正の電圧はメモリセルのチャネル領域にまで到達しない場合がある。即ち、ＳＯＩ構造を持つＮＡＮＤ型フラッシュメモリにおいては、メモリセルのチャネル領域と浮遊ゲート電極との間に強電界を発生させることができず、一括消去を行うことが困難であった。
特開２０００−１７４２４１号公報

本発明の目的は、ＳＯＩ構造を持つＮＡＮＤ型フラッシュメモリにおいて、メモリ信号の一括消去を高速に実現可能な不揮発性半導体記憶装置を提供することである。

本願発明の一態様によれば、（イ）埋め込み絶縁層に接した第１導電型のチャネル領域を備え、列方向に配列された複数のメモリセルトランジスタと、（ロ）メモリセルトランジスタの配列の一端に隣接し、埋め込み絶縁層に接した第２導電型のチャネル領域を備える第１の選択ゲートトランジスタと、（ハ）第２導電型のチャネル領域と電気的に接続し、チャネル領域よりも高不純物密度の第２導電型のソース線コンタクト領域と、（ニ）第１の選択ゲートトランジスタの第１導電型のソース領域と電気的に接続し、且つソース線コンタクト領域と電気的に接続したソース線コンタクトプラグとを備え、複数のメモリセルトランジスタの一括消去時に、複数のメモリセルトランジスタのそれぞれのチャネル領域、ソース領域及びドレイン領域の埋め込み絶縁層側界面に正孔反転層又は電子反転層が形成され、且つ第１の選択ゲートトランジスタのチャネル領域の埋め込み絶縁層側界面に正孔蓄積層又は電子蓄積層が形成されるＮＡＮＤ型の不揮発性半導体記憶装置が提供される。

本発明によれば、ＳＯＩ構造を持つＮＡＮＤ型フラッシュメモリにおいて、メモリ信号の一括消去を高速に実現可能な不揮発性半導体記憶装置を提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。また、以下に示す実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。また、以下の説明では第１導電型がｎ型、第２導電型がｐ型の場合を説明するが、第１導電型がｐ型、第２導電型がｎ型でもあっても良い。

本発明の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、埋め込み絶縁層（ＢＯＸ層）２に接した第１導電型（ｎ^-型）のチャネル領域４１１〜４１ｎを備え、列方向に配列された複数のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nと、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nの配列の一端に隣接し、埋め込み絶縁層２に接した第２導電型（ｐ^-）のチャネル領域４２を備える第１の選択ゲートトランジスタＳＴＳ１と、第２導電型（ｐ^-）のチャネル領域４２と電気的に接続し、チャネル領域４２よりも高不純物密度の第２導電型（ｐ⁺型）のソース線コンタクト領域４６と、第１の選択ゲートトランジスタＳＴＳ１の第１導電型（ｎ⁺型）のソース領域４３と電気的に接続し、且つソース線コンタクト領域４６と電気的に接続したソース線コンタクトプラグ１８と、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nの配列の他端に隣接し、第２導電型（ｐ^-）のチャネル領域４４を備える第２の選択ゲートトランジスタＳＴＤ１と、第２の選択ゲートトランジスタＳＴＤ１のチャネル領域４４と電気的に接続し、チャネル領域４４よりも高不純物密度の第２導電型（ｐ⁺型）のビット線コンタクト領域４７と、第２の選択ゲートトランジスタＳＴＤ１の第１導電型（ｎ⁺型）のドレイン領域４５と電気的に接続し、且つビット線コンタクト領域４７と電気的に接続したビット線コンタクトプラグ１７とを備えるＮＡＮＤ型フラッシュメモリである。

図１は図２に示した列方向に沿ったＡ−Ａ切断面で見た場合の断面図を示す。図１において、例えばｎ個（ｎは整数）のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nが列方向に隣接して配置されている。メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nは、浮遊ゲート電極１３と制御ゲート電極１５が積層されたスタックゲート構造であり、例えばデプレッション型ＭＩＳトランジスタである。メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのそれぞれは、列方向に隣接するメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nと互いに共有するソース及びドレイン領域４２１〜４２（ｎ＋１）と、ソース及びドレイン領域４２１〜４２（ｎ＋１）間に挟まれたチャネル領域４１１〜４１ｎ上にゲート絶縁膜（トンネル酸化膜）１２を介して配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に電極間絶縁膜１４を介して配置された制御ゲート電極１５をそれぞれ備える。「互いに共有する」とは、隣接するメモリセルトランジスタＭＴ₁₁〜ＭＴ_1n間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。

マトリクスの中の一の列方向に配列された複数のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nでは、例えば一つのメモリセルトランジスタＭＴ₁₁のドレイン領域４２２が、隣接する他のメモリセルトランジスタＭＴ₁₂のソース領域４２２となるように、逐次一の列方向にソース領域４２１〜４２ｎ、チャネル領域４１１〜４１ｎ及びドレイン領域４２２〜４２（ｎ＋１）が延伸し、他の列方向のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するように複数本平行配列されている。

ゲート絶縁膜１２としては、シリコン酸化膜（ＳｉＯ₂膜）の他にも、窒化シリコン（Ｓｉ₃Ｎ₄）、酸化タンタル（Ｔａ₂Ｏ₅）、酸化チタン（ＴｉＯ₂）、アルミナ（Ａｌ₂Ｏ₃）、及び酸化ジルコニウム（ＺｒＯ₂）等の材料が使用可能である。

電極間絶縁膜１４の材料としては、Ｓｉ₃Ｎ₄、Ｔａ₂Ｏ₅、ＴｉＯ₂、Ａｌ₂Ｏ₃、ＺｒＯ₂、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ₃）、酸フッ化シリコン（ＳｉＯ_xＦ_y）、及びポリイミド等の有機樹脂等が使用可能である。

ＳＯＩ構造を実現する埋め込み絶縁層２の材料としては、ＳｉＯ₂やサファイア（Ａｌ₂Ｏ₃）等が使用可能である。また、ＳＯＮ（Silicon On Nothing）技術を適用して、埋め込み絶縁層２が中空（空気）であっても良く、中空が絶縁層として機能する。半導体層（ＳＯＩ層）３の材料としては、単結晶シリコンや、シリコンゲルマニウム（ＳｉＧｅ）等が使用可能である。活性層である半導体層（ＳＯＩ層）３の材料としては、単結晶シリコンや、シリコンゲルマニウム（ＳｉＧｅ）等が使用可能である。埋め込み絶縁層２の厚さは例えば約４０ｎｍ程度であり、ＳＯＩ層３の厚さは例えば約３０ｎｍ程度である。埋め込み絶縁層２下にはシリコン（Ｓｉ）等の支持基板１が配置されている。

第１の選択ゲートトランジスタＳＴＳ１及び第２の選択ゲートトランジスタＳＴＤ１は、例えばエンハンスメント型ＭＩＳトランジスタである。第１の選択ゲートトランジスタＳＴＳ１は、列方向の配列の一端に位置するメモリセルトランジスタＭＴ₁₁のソース領域４２１と共通領域となるｎ⁺型のドレイン領域４２１と、ドレイン領域４２１に隣接して配置された第２導電型（ｐ^-型）のチャネル領域４２と、チャネル領域４２に隣接して配置されたｎ⁺型のソース領域４３と、チャネル領域４２上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ａ，１５ａとを備える。ドレイン領域４２１、チャネル領域４２及びソース領域４３はＳＯＩ層３に配置される。第１の選択ゲートトランジスタＳＴＳ１に隣接して、ソース領域４３上にソース線コンタクトプラグ１８が配置されている。

ここで、第１の選択ゲートトランジスタＳＴＳ１のソース領域４３と埋め込み絶縁層２の間には、ソース線コンタクト領域４６が配置されている。ソース線コンタクト領域４６は、チャネル領域４２と電気的に接続され、且つソース線コンタクトプラグ１８はソース領域４３を通して、ソース線コンタクト領域４６に電気的に接続されている。

一方、第２の選択ゲートトランジスタＳＴＤ１は、列方向の配列の他端に位置するメモリセルトランジスタＭＴ_1nのドレイン領域４２（ｎ＋１）と共通領域となるｎ⁺型のソース領域４２（ｎ＋１）と、ソース領域４２（ｎ＋１）に隣接して配置されたｐ^-型のチャネル領域４４と、チャネル領域４４に隣接して配置されたｎ⁺型のドレイン領域４５と、チャネル領域４４上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ｂ，１５ｂとを備える。ソース領域４２（ｎ＋１）、チャネル領域４４及びドレイン領域４５はＳＯＩ層３に配置される。第２の選択ゲートトランジスタＳＴＤ１に隣接して、ドレイン領域４５上にビット線コンタクトプラグ１７が配置されている。

ここで、第２の選択ゲートトランジスタＳＴＤ１のドレイン領域４５と埋め込み絶縁層２の間には、ビット線コンタクト領域４７が配置されている。ビット線コンタクト領域４７は、チャネル領域４４に電気的に接続され、且つビット線コンタクトプラグ１７はドレイン領域４５を通して、ビット線コンタクト領域４７に電気的に接続されている。

ソース線コンタクト領域４６及びビット線コンタクト領域４７のｐ型の不純物密度は、例えば１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度である。第１及び第２の選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のそれぞれのチャネル領域４２，４４のｐ型の不純物密度は、例えば１×１０¹⁷ｃｍ^-3〜１×１０¹⁸ｃｍ^-3程度である。第１の選択ゲートトランジスタＳＴＳ１のソース領域４３及び第２の選択ゲートトランジスタＳＴＤ１のドレイン領域４５のｎ型の不純物密度は１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度である。

図２に示すように、不揮発性半導体記憶装置のセルアレイの列方向には、ソース線コンタクトプラグ１８に接続された共通ソース線ＳＬ、図１に示した第１の選択ゲートトランジスタＳＴＳ１の選択ゲート電極１３ａ，１５ａが接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのそれぞれの制御ゲート電極１５が接続されたワード線ＷＬ１〜ＷＬｎ、第２の選択ゲートトランジスタＳＴＤ１の選択ゲート電極１３ｂ，１５ｂが接続された選択ゲート線ＳＧＤが配列している。行方向には、ビット線コンタクトプラグ１７に接続されたビット線ＢＬ１，ＢＬ２が配列されている。

図３は図２に示した行方向に沿ったＢ−Ｂ切断面で見た場合の断面図を示す。図３に示すように、行方向に隣接するメモリセルトランジスタＭＴ₁₁，ＭＴ₂₁のそれぞれの浮遊ゲート電極１３及びチャネル領域４１１間には素子分離絶縁膜６が埋め込まれている。即ち、行方向に隣接するメモリセルトランジスタＭＴ₁₁，ＭＴ₂₁は互いに完全に素子分離される。なお、複数のメモリセルトランジスタからなるセルアレイの外側に半導体基板上に配置されたセルアレイの周辺回路を更に備える。

図１〜図３に示した不揮発性半導体記憶装置の等価回路を図４に示す。図４に示すように、例えばｍ×ｎ（ｍは整数）個のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1n，ＭＴ₂₁〜ＭＴ_2n，・・・・・，ＭＴ_m1〜ＭＴ_mnがセルアレイ１００に含まれる。セルアレイ１００において、列方向に一群として複数のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1n，ＭＴ₂₁〜ＭＴ_2n，・・・・・，ＭＴ_m1〜ＭＴ_mnが配列され、且つこの一群のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1n，ＭＴ₂₁〜ＭＴ_2n，・・・・・，ＭＴ_m1〜ＭＴ_mnが行方向に配列されることにより、複数のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1n，ＭＴ₂₁〜ＭＴ_2n，・・・・・，ＭＴ_m1〜ＭＴ_mnをマトリクス状に配置している。

メモリセルトランジスタＭＴ₁₁〜ＭＴ_1n、及び第１及び第２の選択ゲートトランジスタＳＴＳ１，ＳＴＤ１が直列接続されてセルユニット１１１を構成している。直列接続された一群のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nの配列の端部に位置するメモリセルトランジスタＭＴ₁₁のソース領域には、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nを選択する第１の選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。直列接続された一群のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nの配列の端部に位置するメモリセルトランジスタＭＴ_1nのドレイン領域には、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nを選択する第２の選択ゲートトランジスタＳＴＤ１のソース領域が接続される。第１の選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ₂₁〜ＭＴ_2n，・・・・・，ＭＴ_m1〜ＭＴ_mn、及び第２の選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ直列接続されてセルユニット１１２，・・・・・，１１ｍを構成している。

第１の選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通の共通ソース線ＳＬが接続される。共通ソース線ＳＬには共通ソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。第１の選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、第２の選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤと、メモリセルトランジスタＭＴ₁₁，ＭＴ₂₁，・・・・・，ＭＴ_m1，メモリセルトランジスタＭＴ₁₂，ＭＴ₂₂，・・・・・，ＭＴ_m2、・・・・・メモリセルトランジスタＭＴ_1n，ＭＴ_2n，・・・・・，ＭＴ_mnのそれぞれのワード線ＷＬ１〜ＷＬｎは、ロウデコーダ１０１に接続される。ロウデコーダ１０１は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ１〜ＷＬｎ及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に動作電圧を供給する。第２の選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。ビット線ＢＬ１〜ＢＬｍには、センスアンプ１０２及びカラムデコーダ１０４が接続される。カラムデコーダ１０４は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４によって選択されたメモリセルトランジスタから読み出したメモリ信号を増幅する。

次に、本発明の実施の形態に係る不揮発性半導体記憶装置における消去動作、書き込み動作及び読み出し動作のそれぞれの制御方法を説明する。まず、消去動作の制御方法として、図１に示したメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nが一括消去される一例を説明する。

一括消去動作時には、図５の時間Ｔ₁₁〜Ｔ₁₂に示すように、支持基板１には０Ｖ以下の電圧Ｖ_Suberase（例えば−５Ｖ）を印加する。選択ゲート線ＳＧＳ，ＳＧＤには電圧Ｖ_sgerase（例えば１８Ｖ）、すべてのビット線ＢＬ１〜ＢＬｍ及び共通ソース線ＳＬには電圧Ｖ_erase（例えば１８Ｖ）をそれぞれ印加する。すべてのワード線ＷＬ１〜ＷＬｎには電圧Ｖ_WLerase（例えば２Ｖ）を印加する。

図６に示すように、共通ソース線ＳＬから転送された電圧Ｖ_erase（例えば１８Ｖ）が、ソース線コンタクトプラグ１８を介し、ソース線コンタクト領域４６を通って、第１の選択ゲートトランジスタＳＴＳ１のｐ^-型のチャネル領域４２へ流れる。一方、ビット線ＢＬ１から転送された電圧Ｖ_erase（例えば１８Ｖ）が、ビット線コンタクトプラグ１７を介し、ビット線コンタクト領域４７を通って、第２の選択ゲートトランジスタＳＴＤ１のそれぞれのｐ^-型のチャネル領域４４へ流れる。この結果、第１及び第２の選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のそれぞれのｐ^-型のチャネル領域４２，４４の埋め込み絶縁層２側界面には正孔蓄積層４８ａ，４８ｂが形成され、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのソース及びドレイン領域４２１〜４２（ｎ＋１）とチャネル領域４１１〜４１ｎの埋め込み絶縁層２側界面には正孔反転層４９が形成される。この正孔反転層４９によって、ビット線ＢＬ１及び共通ソース線ＳＬからの電圧Ｖ_erase（例えば１８Ｖ）が、ＳＯＩ層３の埋め込み絶縁層２側界面を通してメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nの中央部まで伝えられる。このため、浮遊ゲート電極１３とＳＯＩ層３の間に電界が発生し、浮遊ゲート電極１３中の電子がＳＯＩ層３側に引き抜かれる。この結果、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nは一括消去される。

図４３に、ＳＯＩ構造の不揮発性半導体記憶装置の比較例を示す。図４３に示すように図６に示したソース線コンタクト領域４６及びビット線コンタクト領域４７がない場合には、共通ソース線ＳＬに接続しているｎ⁺型のソース領域４３と第１の選択ゲートトランジスタＳＴＳ１のチャネル領域４２の間と、ビット線ＢＬ１に接続しているｎ⁺型のドレイン領域４５と第２の選択ゲートトランジスタＳＴＤ１のｐ^-型のチャネル領域４４の間がそれぞれｐｎ接合の逆バイアスとなる。このため、ビット線ＢＬ１あるいは共通ソース線ＳＬに印加した電圧Ｖ_erase（例えば１８Ｖ）は、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのチャネル領域４１１〜４１ｎにまで到達しない場合がある。したがって、電子−正孔対の生成やリーク電流により正孔が供給される必要がある。

これに対して、本発明の実施の形態によれば、図６に示したソース線コンタクト領域４６及びビット線コンタクト領域４７が正孔の供給源として機能するので、電子−正孔対の生成やリーク電流に依らないで正孔蓄積層４８ａ，４８ｂ及び正孔反転層４９を高速に形成することができる。なお、ここで説明する印加電圧は一例であって、一括消去の際のバイアス条件は、ＳＯＩ層３の埋め込み絶縁層２側界面に正孔反転層４９が形成されれば任意に設定可能である。

図７及び図８は、ＮＡＮＤ型フラッシュメモリの動作をシミュレータ（デバイスシミュレータ）を用いて検証した結果を示す。図７は一括消去動作において、ビット線、ソース線及び選択ゲートトランジスタのそれぞれに１８Ｖを印加し、ワード線に１０Ｖを印加して固定し、支持基板に０Ｖを印加して、それぞれの印加開始後１ｍｓ後の正孔濃度分布を示した結果である。選択ゲートトランジスタ領域のＳＯＩ層の埋め込み絶縁層側界面、及びメモリセルトランジスタ領域のＳＯＩ層の埋め込み絶縁層側界面では正孔濃度が高くなっており、選択ゲートトランジスタ領域のＳＯＩ層の埋め込み絶縁層側界面では正孔蓄積層が、メモリセルトランジスタ領域のＳＯＩ層の埋め込み絶縁層側界面では正孔反転層が形成されていることが分かる。

図８は、図７と同一状態におけるメモリセルトランジスタ領域の電位（擬フェルミレベル）分布を示す。ビット線及びソース線に印加された電圧（例えば１８Ｖ）が、ＮＡＮＤ列の中央部まで到達していることから、一括消去動作が実現可能であることが分かる。

なお、消去動作後にベリファイ動作を実行する場合には、図５の時間Ｔ₁₂〜Ｔ₁₃に示すように、すべてのワード線ＷＬ１〜ＷＬｎに電圧Ｖ_WLverify（例えば２Ｖ）、支持基板１に０以下の電圧Ｖ_Subverify（例えば−５Ｖ）をそれぞれ印加して、ビット線ＢＬ１の電位を読み出す。

次に、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作の制御方法の一例を説明する。図９の時間Ｔ₂₁〜Ｔ₂₂に示すように、選択ゲート線ＳＧＳ，ＳＧＤには電圧Ｖ_BLinhibit（例えば３Ｖ）、選択ビット線ＢＬ１には電圧Ｖ_BLpgm（例えば０Ｖ）、非選択ワード線ＷＬ２〜ＷＬｎには電圧Ｖ_pass（例えば１０Ｖ）、選択ワード線ＷＬ１には電圧Ｖ_pgm（例えば１８Ｖ）をそれぞれ印加する。支持基板１には０Ｖを印加する。メモリセルトランジスタＭＴ₁₁においては、図１に示した制御ゲート電極１５に電圧Ｖ_pgm（例えば１８Ｖ）が印加されるので、浮遊ゲート電極１３と浮遊ゲート電極１３直下のチャネル領域４１１間に高電界がかかり、ゲート絶縁膜１２を介して浮遊ゲート電極１３に電子が注入される。浮遊ゲート電極１３に電子が蓄積されると、選択メモリセルトランジスタＭＴ₁₁の閾値電圧は、負の閾値電圧からΔＶだけ上昇して、メモリ信号が書き込まれる。

なお、書き込み動作後にベリファイ動作を実行する場合には、図９の時間Ｔ₂₂〜Ｔ₂₃に示すように、選択ゲート線ＳＧＳ，ＳＧＤに電圧Ｖ_sgread（例えば３Ｖ）、非選択ワード線ＷＬ２〜ＷＬｎには電圧Ｖ_read（例えば４．５Ｖ）、選択ワード線ＷＬ１には電圧Ｖ_sence（例えば０Ｖ）、支持基板１には０Ｖ未満の電圧Ｖ_Subverify（例えば−５Ｖ）をそれぞれ印加して、ビット線ＢＬ１の電位を読み出す。

次に、本発明の実施の形態に係る不揮発性半導体記憶装置における、書き込み動作及びベリファイ動作の制御方法の一例を、図１０のフローチャートを参照しながら説明する。

ステップＳ１において、図１０の時間Ｔ₂₁〜Ｔ₂₂に示した動作電圧を用いて書き込み動作を行う。ステップＳ２においてベリファイ動作を行う。ベリファイ動作では、図１０の時間Ｔ₂₂〜Ｔ₂₃に示した動作電圧を用いて選択ビット線ＢＬ１の電位を読み出して、正常に書き込みされたか判定する。書き込みが正常にされていないと判定された場合にステップＳ３に進む。一方、書き込みが正常と判定されれた場合、ステップＳ４に進む。ステップＳ３において、正常に書き込みが行われていないメモリセルトランジスタＭＴ₁₁に対して、再度書き込み動作を行う。再度の書き込み動作では、図１０の時間Ｔ₂₃〜Ｔ₂₄に示すように、選択ワード線ＷＬ１には、印加電圧Ｖ_pgmをΔＶ_pgm昇圧した電圧（Ｖ_pgm＋ΔＶ_pgm）を印加する。その後、ステップＳ２の手順に戻る。ステップＳ４においては、図１０の時間Ｔ₂₃〜Ｔ₂₄に示すようにビット線ＢＬ１に電圧Ｖ_BLinhibit（例えば３Ｖ）を印加して書込み禁止とし、書き込みを終了する。

次に、本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作の制御方法の一例を説明する。例えばメモリセルトランジスタＭＴ₁₁のメモリ信号を読み出す場合には、図９の時間Ｔ₂₂〜Ｔ₂₃に示すように、支持基板１には０Ｖ未満の基板電圧Ｖ_Subverify（例えば−５Ｖ）を印加し、かつ選択ビット線ＢＬ１にはプリチャージ電圧Ｖ_BLread（例えば０．５〜１．１Ｖ）を印加後フローティングとする。この時、隣接するビット線間（ＢＬ−ＢＬ間）干渉を防止するため、奇数ビット線ＢＬ１と偶数ビット線ＢＬ２を交互に読み出しを行うために、選択ビット線ＢＬ１に隣接する非選択ＢＬ２にはプリチャージ電圧Ｖ_BLreadを印加しない場合もある。次に、選択ゲート線ＳＧＳ，ＳＧＤに電圧Ｖ_sgread（例えば２．５Ｖ）、非選択ワード線ＷＬ２〜ＷＬｎには電圧Ｖ_read（例えば４．５Ｖ）、選択ワード線ＷＬ１には判定電圧Ｖ_sense（例えば０Ｖ）をそれぞれ印加する。読み出し電位の印加時間（ＴＲ）は、ＢＬ−ＢＬ間寄生容量、セル電流による基準電位の上昇などのノイズを考慮して適切な値に設定されることが望ましい。

メモリセルトランジスタＭＴ₁₁において、浮遊ゲート電極１３に電子が蓄積されていないとき、選択メモリセルトランジスタＭＴ₁₁がオン状態となり、セル電流が流れ選択ビット線ＢＬ１の電位が下降する。一方、浮遊ゲート電極１３に電子が蓄積されているとき、メモリセルトランジスタＭＴ₁₁はオフ状態となるので、セル電流が流れず選択ビット線ＢＬ１の電位はプリチャージ電圧Ｖ_BLreadを保持する。読み出し電位の印加後、選択ビット線ＢＬ１の電位と判定基準電位とを比較する。選択ビット線ＢＬ１の電位が判定基準電位より高ければ書き込み状態と判定される。一方、選択ビット線ＢＬ１の電位が判定基準電位より低ければ消去状態と判定される。

本発明の実施の形態に係る不揮発性半導体記憶装置によれば、ＳＯＩ構造であるにも関わらず、バルク基板を用いた時と同様の一括消去動作が可能となる。即ち、図６に示すようにｐ⁺型のソース線コンタクト領域４６及びビット線コンタクト領域４７が正孔の供給源となることで、ＳＯＩ層３の埋め込み絶縁層２側界面に正孔反転層４９が高速に形成され、メモリの一括消去を高速に行うことが可能となる。

次に、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。ここで、図２に示したセルアレイのＡ−Ａ方向の切断面で見た列方向の工程断面図を図１１（ａ），図１２（ａ），・・・・・，図２８（ａ）に示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図を図１１（ｂ），図１２（ｂ），・・・・・，図２８（ｂ）に示す。なお、図１１（ａ）〜図２８（ｂ）に示す不揮発性半導体記憶装置の製造方法は一例であり、この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。

（イ）まず、Ｓｉ等の支持基板１を用意し、例えばサイモックス（ＳＩＭＯＸ）法により支持基板１に酸素をイオン注入して熱処理を行い図１１（ａ）及び図１１（ｂ）に示すように支持基板１内部に埋め込み絶縁層２、及び埋め込み絶縁層２上に半導体層（ＳＯＩ層）３を形成する。或いは、張り合わせ法により、２枚のウェハのうち一方に埋め込み絶縁層２を形成して互いに張り合わせて熱処理を行い、一方のウェハを平坦研削して薄膜化させることによりＳＯＩ層３を形成しても良い。

（ロ）次に、ＳＯＩ層３上にレジスト膜２０を塗布し、リソグラフィ技術を用いてレジスト膜２０を図１２（ａ）及び図１２（ｂ）に示すようにパターニングする。引き続き、パターニングされたレジスト膜２０をマスクとしてボロン（¹¹Ｂ⁺）等のｐ型不純物をイオン注入する。残存したレジスト膜２０はレジストリムーバ等を用いて除去される。その後熱処理を行い、ＳＯＩ層３に注入された不純物イオンを活性化して、選択ゲートトランジスタ形成領域にｐ^-型の不純物拡散層４０ａ，４０ｂを形成される。引き続き、ＳＯＩ層３上にレジスト膜２１を塗布し、リソグラフィ技術を用いてレジスト膜２１を図１３（ａ）及び図１３（ｂ）に示すようにパターニングする。その後、パターニングされたレジスト膜２１をマスクとして燐（³¹Ｐ⁺）又は砒素（⁷⁵Ａｓ⁺）等のｎ型不純物をイオン注入する。

（ハ）次に、図１４（ａ）及び図１４（ｂ）に示すように、熱酸化法によりＳｉＯ₂膜等のゲート絶縁膜（トンネル酸化膜）１２を１ｎｍ〜１５ｎｍ程度形成する。このとき、ＳＯＩ層３に注入された不純物イオンが活性化して、メモリセルトランジスタ形成領域にｎ^-型の不純物拡散層４１が形成される。次に、ゲート絶縁膜１２の上に減圧ＣＶＤ（ＲＰＣＶＤ）法により浮遊ゲート電極となる燐ドープの第１ポリシリコン層（浮遊ゲート電極）１３を１０ｎｍ〜２００ｎｍ程度堆積する。次に、図１５（ａ）及び図１５（ｂ）に示すようにＣＶＤ法によりＳｉ₃Ｎ₄膜等のマスク膜５を５０ｎｍ〜２００ｎｍ程度堆積する。

（ニ）次に、マスク膜５上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いた反応性イオンエッチング（ＲＩＥ）法により、マスク膜５の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク膜５をマスクにして、第１ポリシリコン層１３、ゲート絶縁膜１２及びＳＯＩ層３の一部を埋め込み絶縁層２に達するまで列方向に選択的に除去する。この結果、図１６（ａ）及び図１６（ｂ）に示すように、第１ポリシリコン層１３、ゲート絶縁膜１２及びＳＯＩ層３を貫通する溝部７が形成される。なお、図１６（ｂ）では埋め込み絶縁層２の一部が除去されているが、埋め込み絶縁層２は平坦なままであって良い。

（ホ）次に、図１７（ａ）及び図１７（ｂ）に示すように、ＣＶＤ法等により溝部７に素子分離絶縁膜６を２００ｎｍ〜１５００ｎｍ程度埋め込む。そして、図１８（ａ）及び図１８（ｂ）に示すように、化学的機械的研磨（ＣＭＰ）法により素子分離絶縁膜６を平坦化する。このとき、素子分離絶縁膜６の上面がゲート絶縁膜１２より高い位置にある。この結果、行方向のメモリセルトランジスタＭＴ₁₁，ＭＴ₂₁は、互いに完全に素子分離される。

（ヘ）次に、図１９（ａ）及び図１９（ｂ）に示すように、ＣＶＤ法等により、第１ポリシリコン層１３の上面及び素子分離絶縁膜６の上面に電極間絶縁膜１４を堆積する。引き続き、電極間絶縁膜１４上にレジスト膜２３を塗布し、リソグラフィ技術を用いてレジスト膜２３をパターニングする。引き続き、図２０（ａ）及び図２０（ｂ）に示すように、パターニングされたレジスト膜２３をマスクとして、ＲＩＥ等により電極間絶縁膜１４の一部に開口部８ａ，８ｂを形成する。その後、図２１（ａ）及び図２１（ｂ）に示すように、ＣＶＤ法により電極間絶縁膜１４上に燐ドープの制御ゲート電極となる第２ポリシリコン層（制御ゲート電極）１５を１０ｎｍ〜２００ｎｍ程度堆積する。

（ト）第２ポリシリコン層１５上にレジスト膜２４を塗布し、リソグラフィ技術を用いてレジスト膜２４をパターニングする。引き続き、図２２（ａ）及び図２２（ｂ）に示すように、パターニングされたレジスト膜２４をマスクとして、ＲＩＥにより行方向に第２ポリシリコン層１５、電極間絶縁膜１４、及び第１ポリシリコン層１３の一部をゲート絶縁膜１２に達するまで行方向に選択的に除去する。この結果、第２ポリシリコン層１５、電極間絶縁膜１４、及び第１ポリシリコン層１３を貫通する溝が形成され、制御ゲート電極１５、電極間絶縁膜１４、浮遊ゲート電極１３、ゲート絶縁膜１２の積層構造のパターンが形成される。選択ゲートトランジスタ形成領域には、選択ゲート電極１３ｂ，１５ｂが形成される。その後、レジストリムーバ等を用いてレジスト膜２４を除去する。

（チ）次に、制御ゲート電極１５上にレジスト膜２５を塗布し、リソグラフィ技術を用いてレジスト膜２５を図２３（ａ）及び図２３（ｂ）に示すようにｐ^-型の不純物拡散層４０ａ，４０ｂを覆うようにパターニングする。パターニングされたレジスト膜２５と、制御ゲート電極１５、電極間絶縁膜１４、浮遊ゲート電極１３、ゲート絶縁膜１２の積層構造のパターンをマスクとして、ゲート絶縁膜１２を介してｎ^-型の不純物拡散層４１に自己整合的に³¹Ｐ⁺又は⁷⁵Ａｓ⁺等のｎ型不純物をイオン注入する。残存したレジスト膜２５はレジストリムーバ等を用いて除去される。その後熱処理すれば、ＳＯＩ層３内のｎ型不純物イオンが活性化して、図２４（ａ）及び図２４（ｂ）に示すように溝の下方に位置するＳＯＩ層３にｎ⁺型のソース及びドレイン領域４２１〜４２（ｎ＋１）、及び浮遊ゲート電極１３直下のＳＯＩ層３にｎ^-型のチャネル領域４１１〜４１ｎが形成され、デプレッション型のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nが形成される。このとき、図示を省略した複数のメモリセルトランジスタが、列方向及び行方向に交差してマトリクス状に形成される。

（リ）次に、レジスト膜２６を塗布し、リソグラフィ技術を用いてレジスト膜２６を図２５（ａ）及び図２５（ｂ）に示すようにｎ^-型の不純物拡散層４１を覆うようにパターニングする。パターニングされたレジスト膜２６をマスクとして、¹¹Ｂ⁺等のｐ型不純物イオンを例えば１０ｋｅＶ、１×１０¹⁵ｃｍ^-2程度でｐ^-型の不純物拡散層４０ａ，４０ｂに選択的に注入する。更に、ｐ型不純物イオンが打ち込まれた深さより浅く、⁷⁵Ａｓ⁺等のｎ型不純物イオンを例えば５ｋｅＶ、１×１０¹⁵ｃｍ^-2程度でｐ^-型の不純物拡散層４０ａ，４０ｂに選択的に注入する。レジスト膜２６はレジストリムーバ等を用いて除去される。その後熱処理すれば、ＳＯＩ層３内のｎ型及びｐ型不純物イオンが活性化して、図２６（ａ）及び図２６（ｂ）に示すようにＳＯＩ層３にｐ^-型のチャネル領域４２、ｎ⁺型のソース領域４３が形成されて、エンハンスメント型の第１の選択ゲートトランジスタＳＴＳ１が形成される。更に、第１の選択ゲートトランジスタＳＴＳ１のソース領域４３の下方に第１の選択ゲートトランジスタＳＴＳ１のチャネル領域４２に接続した、p⁺型のソース線コンタクト領域４６が形成される。他方、ＳＯＩ層３にｐ型のチャネル領域４４及びｎ⁺型のドレイン領域４５が形成されて、エンハンスメント型の第２の選択ゲートトランジスタＳＴＤ１も形成される。更に、第２の選択ゲートトランジスタＳＴＤ１のドレイン領域４５の下方に第２の選択ゲートトランジスタＳＴＤ１のチャネル領域４４に接続した、p⁺型のビット線コンタクト領域４７が形成される。

（ヌ）次に、図２７（ａ）及び図２７（ｂ）に示すように、ＣＶＤ法等により層間絶縁膜２７を堆積し、層間絶縁膜２７上にレジスト膜２８を塗布する。リソグラフィ技術を用いてレジスト膜２８をパターニングする。図２８（ａ）及び図２８（ｂ）に示すように、パターニングされたレジスト膜２８をマスクとしてＲＩＥ法等により、層間絶縁膜２７、ソース領域４３及びドレイン領域４５をそれぞれ貫通し、ソース線コンタクト領域４６及びビット線コンタクト領域４７にそれぞれ達する開口部（コンタクトホール）２９ａ，２９ｂを形成する。その後、ＣＶＤ法等により金属膜を開口部２９ａ，２９ｂに埋め込んで、図１に示したソース線コンタクトプラグ１８及びビット線コンタクトプラグ１７をソース線コンタクト領域４６及びビット線コンタクト領域４７にそれぞれ接続されるようにそれぞれ形成する。最後に、所定の配線や絶縁膜が形成・堆積されて、図１に示した不揮発性半導体記憶装置が完成する。

本発明の実施の形態に係る半導体記憶装置の製造方法によれば、図１に示した不揮発性半導体記憶装置が実現可能となる。

（第１の変形例）
本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置は、図２９に示すように、ソース線コンタクトプラグ１８及びビット線コンタクトプラグ１７がそれぞれソース線コンタクト領域４６及びビット線コンタクト領域４７を通して埋め込み絶縁層２まで達している点が、図１に示した不揮発性半導体記憶装置と異なる。

図２９に示した不揮発性半導体記憶装置を製造する場合、図２８（ａ）及び図２８（ｂ）の手順で、開口部（コンタクトホール）をソース線コンタクト領域４６及びビット線コンタクト領域４７をそれぞれ突き抜けて埋め込み絶縁層２に達するように形成し、ソース線コンタクトプラグ１７及びビット線コンタクトプラグ１８を埋め込めば良い。ただし、開口部（コンタクトホール）は埋め込み絶縁層２を突き抜けて支持基板１まで達しないようにする。

（第２の変形例）
本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置は、図３０に示すように、図１に示した不揮発性半導体記憶装置の第２の選択ゲートトランジスタＳＴＤ１側に、ビット線コンタクト領域４７がない構造である。この場合でも、第１の選択ゲートトランジスタＳＴＳ１側のソース線コンタクト領域４６が正孔の供給源として機能し、図１に示した不揮発性半導体記憶装置と同様の効果を得ることができる。

図３０に示した不揮発性半導体記憶装置の製造方法としては、図２５（ａ）及び図２５（ｂ）に示した手順において例えばｎ型不純物のみをイオン注入する。その後、レジスト膜を塗布し、ｎ^-型の不純物拡散層４１とともにｐ^-型の不純物拡散層４０ｂも覆うようにレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとして、ｐ^-型の不純物拡散層４０ａにのみｐ型不純物をイオン注入すれば良い。

（第３の変形例）
本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置は、図３１に示すように、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのソース領域、ドレイン領域及びチャネル領域が一体となったｎ^-型の不純物拡散層４１を備える点が、図１に示した不揮発性半導体記憶装置と異なる。メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのソース領域、ドレイン領域及びチャネル領域のｎ型の不純物密度は実質的に同一である。

図３１に示した不揮発性半導体記憶装置の製造方法としては、図２３（ａ）及び図２３（ｂ）のイオン注入工程と図２４（ａ）及び図２４（ｂ）の熱処理工程を省略すれば良い。このため、図１に示した不揮発性半導体記憶装置と比べて工程を簡易化することができ、微細化にも適している。

（第４の変形例）
本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置は、図３２に平面図、図３３及び図３４に図３２のＣ−Ｃ方向及びＤ−Ｄ方向の切断面の断面図をそれぞれ示すように、ｐ⁺型のソース線コンタクト領域４３は、第１の選択ゲートトランジスタＳＴＳ１のｎ⁺型のソース領域４３にゲート幅方向に隣接して配置されている。ｐ⁺型のビット線コンタクト領域４７は、第２の選択ゲートトランジスタＳＴＤ１のｎ⁺型のドレイン領域４５にゲート幅方向に隣接して配置されている。このため、ソース線コンタクトプラグ１８は、ソース領域４３に対して貫通せずに接し、且つソース線コンタクト領域４３に接している。また、ビット線コンタクトプラグ１７は、ドレイン領域４５に対して貫通せずに接し、且つビット線コンタクト領域４５に接している。

図３２〜図３４に示した不揮発性半導体記憶装置の製造方法においては、例えば図２５（ａ）及び図２５（ｂ）に示した手順の代わりに、リソグラフィ技術を用いてｎ^-型の不純物拡散層４１、及びｐ^-型の不純物拡散層４０ａ，４０ｂのゲート幅方向の一部を覆うようにレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとして、¹¹Ｂ⁺等のｐ型不純物イオンを例えば１０ｋｅＶ、１×１０¹⁵ｃｍ^-2程度でｐ^-型の不純物拡散層４０ａ，４０ｂの露出した一部に選択的に注入する。レジスト膜はレジストリムーバ等を用いて除去される。

更に、リソグラフィ技術を用いてｎ^-型の不純物拡散層４１、及びｐ^-型の不純物拡散層４０ａ，４０ｂのゲート幅方向のｐ型不純物イオンを注入していない一部を覆うようにレジスト膜をパターニングする。その後、⁷⁵Ａｓ⁺等のｎ型不純物イオンを例えば５ｋｅＶ、１×１０¹⁵ｃｍ^-2程度でｐ^-型の不純物拡散層４０ａ，４０ｂの露出した一部に選択的に注入する。レジスト膜はレジストリムーバ等を用いて除去される。その後熱処理すれば、ｎ⁺型のソース領域４３及びドレイン領域４５と、p⁺型のソース線コンタクト領域４６及びビット線コンタクト領域４７をそれぞれゲート幅方向に隣接して形成することができる。

（第５の変形例）
本発明の実施の形態の第５の変形例に係る不揮発性半導体記憶装置は、図３５に示すように、第１の選択ゲートトランジスタＳＴＳ１のソース領域４３の表面の水平レベルが、メモリセルトランジスタＭＴ₁₁のチャネル領域４１１の表面の水平レベルよりも高くなっている点が、図１に示した不揮発性半導体記憶装置と異なる。

図３５に示した不揮発性半導体記憶装置の製造方法では、図２２（ａ）及び図２２（ｂ）に示した構造を形成した後、フォトリソグラフィ技術及びエッチング技術により第１の選択ゲートトランジスタＳＴＳ１のソース領域４３上のゲート絶縁膜１２のみを除去する。そして、ＣＶＤ法、フォトリソグラフィ技術及びエッチング技術により、第１の選択ゲートトランジスタＳＴＳ１のソース線側にサイドウォール３０を形成する。

その後、露出したＳＯＩ層３上にＳｉを選択的にエピタキシャル成長させ、図３６に示すように半導体層（エピタキシャル成長層）３１を例えば２０ｎｍ程度形成する。以降は図２５（ａ）及び図２５（ｂ）に示した手順と同様に¹¹Ｂ⁺を例えば１０ｋｅＶ、１×１０¹⁵ｃｍ^-2でイオン注入し、⁷⁵Ａｓ⁺を1０ｋｅＶ、１×１０¹⁵ｃｍ^-2でイオン注入する。他の手順は実質的に同様であるので、重複した説明を省略する。この結果、図３５に示すような第１の選択ゲートトランジスタＳＴＳ１のソース領域４３が形成される。

第５の変形例によれば、イオン注入が困難となる膜厚までＳＯＩ層３を薄膜化した際でも、エピタキシャル成長によりＳＯＩ層３の膜厚を補完できる。このため、ソース線コンタクト領域４６及びビット線コンタクト領域４７を形成するためのイオン注入工程が容易となる。

なお、図３５には第１の選択ゲートトランジスタＳＴＳ１側を示したが、図１に示した第２の選択ゲートトランジスタＳＴＤ１側も同様に、ドレイン領域４５の表面がメモリセルトランジスタＭＴ₁₁のチャネル領域４１１の表面よりも高くなっていても良い。

（第６の変形例）
本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置は、図３７に示すように、ソース線コンタクトプラグ１８がソース領域４３及びソース線コンタクト領域４６には直接接しておらず、シリサイド領域（シリサイド電極）３２を介してソース領域４３及びソース線コンタクト領域４６に電気的に接続されている点が、図１に示した不揮発性半導体記憶装置と異なる。

図３７に示した不揮発性半導体記憶装置の製造方法においては、図３８に示すように、選択ゲート電極１３ａ，１５ａのソース領域４３側に側壁（サイドウォール）３０ｘを形成した後、ゲート絶縁膜１２の一部を選択的に除去する。引き続き、真空蒸着法等により、図３９に示すようにニッケル（Ｎｉ）等の金属膜３３を例えば１５ｎｍ程度堆積する。その後、サリサイド工程において、４５０℃、３０秒間の熱処理を行う。このとき、ソース領域４３のＳｉとＮｉが反応してＮｉＳｉに変化し、図４０に示すようにシリサイド領域（シリサイド電極）３２が形成される。その後、未反応のＮｉのみを選択的に除去し、シリサイド領域３２上にソース線コンタクトプラグ１８を形成すれば、図３７に示した不揮発性半導体記憶装置が実現可能となる。

更に、図４１に示すように、シリサイド領域（シリサイド電極）３２が埋め込み絶縁層２に達していても良い。図４１に示した不揮発性半導体記憶装置の製造方法においては、例えばＳＯＩ層３の厚さが３０ｎｍの場合、図３９に示した手順においてＮｉ等の金属膜３３を２０ｎｍ堆積してサリサイド工程を行えば、ＳＯＩ層３がすべてシリサイド化される。この結果、図４１に示した不揮発性半導体記憶装置が実現可能となる。

なお、図３７及び図４１には第１の選択ゲートトランジスタＳＴＳ１側をそれぞれ示したが、図１に示した第２の選択ゲートトランジスタＳＴＤ１側も同様に、ビット線コンタクトプラグ１７がドレイン領域４５及びビット線コンタクト領域４７には直接接しておらず、シリサイド領域（シリサイド電極）を介してドレイン領域４５及びビット線コンタクト領域４７に電気的に接続されていても良い。

（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図６に正孔蓄積層４８ａ，４８ｂ及び正孔反転層４９を示したが、反対導電型であれば、電子の蓄積層及び反転層が形成されるのは勿論のことである。また、図４２に示すように、ＳＯＩ層３の表層部が削れていても構わない。

また、図１に示した不揮発性半導体記憶装置において、第２の選択ゲートトランジスタＳＴＤ１のチャネル領域４４の不純物密度（例えば１×１０¹⁸ｃｍ^-3程度）が、第２の選択ゲートトランジスタＳＴＤ１のチャネル領域４４の不純物密度（例えば１×１０¹⁷ｃｍ^-3程度）よりも高くても良い。この場合、図１２（ａ）及び図１２（ｂ）に示す手順において、メモリセルトランジスタ形成領域とともに第１及び第２の選択ゲートトランジスタＳＴＳ１，ＳＴＤ１がそれぞれ形成されるＳＯＩ層３の領域をマスクしたドーズ量の異なるイオン注入をそれぞれ行えば良い。

また、実施の形態では、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのゲート電極１３，１５及び選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のゲート電極１３ａ，１３ｂ，１５ａ，１５ｂとして、ｎ型ポリシリコンを使用し、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nがデプレッション型ＦＥＴ、選択ゲートトランジスタＳＴＳ１，ＳＴＤ１がエンハンスメント型ＦＥＴとしてそれぞれ動作している場合を一例として説明した。ここで、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのゲート電極１３，１５及び選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のゲート電極１３ａ，１３ｂ，１５ａ，１５ｂの材質を変更し、ゲート電極材質の仕事関数を調整するなどの方法により、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nがデプレッション型でないＦＥＴとして動作したり、選択ゲートトランジスタＳＴＳ１，ＳＴＤ１がエンハンスメント型ではないＦＥＴとして動作することも可能である。その場合はメモリ信号の書き込み、読み出し、一括消去などの動作を行う際に各電極に印加するバイアス条件を変更することにより、一例としてここで説明しているのと同等の動作を実現可能である。

更に、実施の形態ではｍ×ｎ個のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1n，ＭＴ₂₁〜ＭＴ_2n，・・・・・，ＭＴ_m1〜ＭＴ_mnを示したが、現実的には更に多数のメモリセルトランジスタでセルアレイが構成されていても良い。また、実施の形態においては、２値ＮＡＮＤ型フラッシュメモリについて説明した。しかし、３値以上の多値ＮＡＮＤ型フラッシュメモリについても適用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図（図２のＡ−Ａ方向の断面図）である。 本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す平面図である。 本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図（図２のＢ−Ｂ方向の断面図）である。 本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す等価回路である。 本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作のタイミングチャートである。 本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの消去動作時の一例を示す断面図である。 本発明の実施の形態に係る不揮発性半導体記憶装置の正孔濃度分布を示すグラフである。 本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作時の電位を示すグラフである。 本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作のタイミングチャートである。 本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作のフローチャートである。 図１１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図（図２のＡ−Ａ方向の工程断面図）である。図１１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す行方向の工程断面図（図２のＢ−Ｂ方向の工程断面図）である。 図１２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１１（ａ）に引き続く列方向の工程断面図である。図１２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１１（ｂ）に引き続く行方向の工程断面図である。 図１３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１２（ａ）に引き続く列方向の工程断面図である。図１３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１２（ｂ）に引き続く行方向の工程断面図である。 図１４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１３（ａ）に引き続く列方向の工程断面図である。図１４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１３（ｂ）に引き続く行方向の工程断面図である。 図１５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１４（ａ）に引き続く列方向の工程断面図である。図１５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１４（ｂ）に引き続く行方向の工程断面図である。 図１６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１５（ａ）に引き続く列方向の工程断面図である。図１６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１５（ｂ）に引き続く行方向の工程断面図である。 図１７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１６（ａ）に引き続く列方向の工程断面図である。図１７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１６（ｂ）に引き続く行方向の工程断面図である。 図１８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１７（ａ）に引き続く列方向の工程断面図である。図１８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１７（ｂ）に引き続く行方向の工程断面図である。 図１９（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１８（ａ）に引き続く列方向の工程断面図である。図１９（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１８（ｂ）に引き続く行方向の工程断面図である。 図２０（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１９（ａ）に引き続く列方向の工程断面図である。図２０（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１９（ｂ）に引き続く行方向の工程断面図である。 図２１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２０（ａ）に引き続く列方向の工程断面図である。図２１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２０（ｂ）に引き続く行方向の工程断面図である。 図２２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２１（ａ）に引き続く列方向の工程断面図である。図２２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２１（ｂ）に引き続く行方向の工程断面図である。 図２３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ａ）に引き続く列方向の工程断面図である。図２３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ｂ）に引き続く行方向の工程断面図である。 図２４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ａ）に引き続く列方向の工程断面図である。図２４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ｂ）に引き続く行方向の工程断面図である。 図２５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ａ）に引き続く列方向の工程断面図である。図２５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ｂ）に引き続く行方向の工程断面図である。 図２６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ａ）に引き続く列方向の工程断面図である。図２６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ｂ）に引き続く行方向の工程断面図である。 図２７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ａ）に引き続く列方向の工程断面図である。図２７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ｂ）に引き続く行方向の工程断面図である。 図２８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ａ）に引き続く列方向の工程断面図である。図２８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ｂ）に引き続く行方向の工程断面図である。 本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。 本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。 本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。 本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す平面図である。 本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図（図３２のＣ−Ｃ方向の断面図）である。 本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図（図３２のＤ−Ｄ方向の断面図）である。 本発明の実施の形態の第５の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。 本発明の実施の形態の第５の変形例に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図である。 本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。 本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図である。 本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置の製造方法の図３８に引き続く工程断面図である。 本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置の製造方法の図３９に引き続く工程断面図である。 本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置の製造方法の他の一例を示す列方向の断面図である。 本発明のその他の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。 比較例に係る不揮発性半導体記憶装置のセルアレイを示す列方向の断面図である。

符号の説明

１…支持基板
２…埋め込み絶縁層（ＢＯＸ層）
３…半導体層（ＳＯＩ層）
５…マスク膜
６…素子分離絶縁膜
７…溝部
８…開口部
１２…ゲート絶縁膜
１３…浮遊ゲート電極（第１ポリシリコン層）
１３ａ，１５ａ，１３ｂ，１５ｂ…選択ゲート電極
１４…電極間絶縁膜
１５…制御ゲート電極（第２ポリシリコン層）
１７…ビット線コンタクトプラグ
１８…ソース線コンタクトプラグ
２７…層間絶縁膜
２９ａ，２９ｂ…開口部
３０…サイドウォール
３１…半導体層（エピタキシャル成長層）
４０ａ，４０ｂ…ｐ^-型の不純物拡散層
４１…ｎ^-型の不純物拡散層
４２，４４…チャネル領域
４３…ソース領域
４５…ドレイン領域
４６…ソース線コンタクト領域
４７…ビット線コンタクト領域
４８ａ，４８ｂ…正孔蓄積層
４９…正孔反転層
４１１〜４１ｎ…チャネル領域
４２１〜４２（ｎ＋１）…ソース及びドレイン領域

Claims (5)

1. 埋め込み絶縁層に接した第１導電型のチャネル領域を備え、列方向に配列された複数のメモリセルトランジスタと、
   前記メモリセルトランジスタの配列の一端に隣接し、前記埋め込み絶縁層に接した第２導電型のチャネル領域を備える第１の選択ゲートトランジスタと、
   前記第２導電型のチャネル領域と電気的に接続し、該チャネル領域よりも高不純物密度の第２導電型のソース線コンタクト領域と、
   前記第１の選択ゲートトランジスタの第１導電型のソース領域と電気的に接続し、且つ前記ソース線コンタクト領域と電気的に接続したソース線コンタクトプラグ
   とを備え、
   前記複数のメモリセルトランジスタの一括消去時に、前記複数のメモリセルトランジスタのそれぞれの前記チャネル領域、ソース領域及びドレイン領域の前記埋め込み絶縁層側界面に正孔反転層又は電子反転層が形成され、且つ前記第１の選択ゲートトランジスタの前記チャネル領域の前記埋め込み絶縁層側界面に正孔蓄積層又は電子蓄積層が形成されることを特徴とするＮＡＮＤ型の不揮発性半導体記憶装置。
2. 前記メモリセルトランジスタの配列の他端に隣接し、第２導電型のチャネル領域を備える第２の選択ゲートトランジスタと、
   前記第２の選択ゲートトランジスタのチャネル領域と電気的に接続し、該チャネル領域よりも高不純物密度の第２導電型のビット線コンタクト領域と、
   前記第２の選択ゲートトランジスタの第１導電型のドレイン領域と電気的に接続し、且つ前記ビット線コンタクト領域と電気的に接続したビット線コンタクトプラグ
   とを更に備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１の選択ゲートトランジスタのチャネル領域は、前記第２の選択ゲートトランジスタのチャネル領域よりも第２導電型の不純物密度が低いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１の選択ゲートトランジスタのソース領域の表面が、前記メモリセルトランジスタのチャネル領域の表面よりも高いことを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 前記ソース線コンタクトプラグが前記埋め込み絶縁層まで達することを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。

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