JP4262227B2 - 半導体記憶装置の読み出し回路 - Google Patents

Description

本発明は、３値以上の多値データを記憶可能なメモリセルを複数配列してなるメモリセルアレイ内から、読み出し対象の選択メモリセルに記憶されている多値データを読み出すための半導体記憶装置の読み出し回路に関する。

一般に、半導体記憶装置の読み出し回路は、情報が記憶されている読み出し対象の選択メモリセルに電流を供給し、そのメモリセルの記憶データに応じて流れる電流（セル電流）と、基準電流（参照電流）とを比較して、参照電流に対してセル電流が大きいか小さいかを判断することによって、メモリセルに記憶されている情報を読み出すという操作を行っている。このように、セル電流の大小判定によって情報を読み出す方式は、電流センス方式と呼ばれている。例えば、各メモリセルが１ビットの情報を記憶する所謂２値型の半導体記憶装置においては、図７に示すように、セル電流が大きい状態（例えば、データ“１”に対応する）とセル電流が小さい状態（例えば、データ“０”に対応する）の２つの記憶状態を用意して、参照電流値を両記憶状態のセル電流値の中間に設定することにより、１ビットの情報を読み出すことができる。また、参照電流値を生成する際には、読み出し対象となる各メモリセルと同様に作製された参照用のメモリセルが使用されることが多い。更に、セル電流の大小を参照電流と直接比較するのではなく、セル電流と参照電流に対し夫々電流‐電圧変換を施した上で、変換後の各電圧を比較することで、間接的にセル電流の大小判定を行う読み出し方式もあり、電流センス方式に対して、以下便宜的に電圧センス方式と呼ぶ。

近年では、記憶容量の拡大、半導体チップの製造に掛かるコスト削減を図るために、１つのメモリセルに３値以上（例えば、２ビット）の情報を格納可能な多値型の半導体記憶装置が開発されている。例えば、１つのメモリセルに２ビットの情報を格納する４値型の半導体記憶装置では、図３に示すように、セル電流が取り得る状態を４種類用意して、夫々のデータ領域の間に３種類の参照電流値を設定し、セル電流値を３種類の参照電流値と大小比較することにより、２ビットの情報を読み出すことができる。このような多値型の半導体記憶装置において、１つのメモリセルにｎビットの情報を格納する場合には、セル電流値が取り得る状態を２^ｎ種類用意し、参照電流値を（２^ｎ−１）種類設定することが必要である。

一般に、多値型の半導体記憶装置においては、２値型の半導体記憶装置と比較して、１つの値（記憶状態）を識別可能な電流値の範囲が狭くなるので、セル電流と参照電流との間に十分な電流差を確保することが物理的に困難である。このようにセル電流と参照電流との間の電流差が少ない場合には、特に、読み出し回路において大きな動作マージンを確保することが容易ではない。また、メモリセルに格納されている情報を読み出すには複数通りの電流比較を行う必要があるため、これらを同時並行して行う並列センス方式と、順番に１回ずつ電流比較を行う時分割センス方式の２通りのセンス方式がある。並列センス方式の一例として、例えば、下記の特許文献１に開示されているものがあり、時分割センス方式の一例として、例えば、下記の特許文献２に開示されているものがある。

前者の並列センス方式の場合は、電流比較に要する時間は、２値型の半導体記憶装置と略同等であるが、電流比較のためのセンス回路を同時に読み出すメモリセル毎に参照電流の数だけ準備する必要があり、読み出し回路の占有面積が増大し、製造コスト的に不利となる。例えば、１つのメモリセルに２ビットの情報を格納する４値型の半導体記憶装置において、１６ビットデータを読み出す場合では、同時に読み出すメモリセル数は８個で、メモリセル当たりの参照電流は３種類であるので、２４個のセンス回路を準備する必要がある。２値型の半導体記憶装置の場合では１６個のセンス回路を必要とするため、並列センス方式の場合は、２値型の半導体記憶装置より読み出し回路の占有面積が増大することになる。

これに対して、後者の時分割センス方式の場合は、電流比較のためのセンス回路を同時に読み出すメモリセル毎に１つだけ準備すればよいため、読み出し回路の占有面積の増大を抑制できる。例えば、１つのメモリセルに２ビットの情報を格納する４値型の半導体記憶装置において、１６ビットデータを読み出す場合では、同時に読み出すメモリセル数は８個であるので、８個のセンス回路を準備すればよく、２値型の半導体記憶装置より読み出し回路の占有面積が大幅に縮小されることになる。しかし、時分割センス方式は、面積的な有利さを持つ反面、１つのメモリセルにｎビットの情報を格納するｎ値型の半導体記憶装置において、最低ｎ回の電流比較を時分割で行う必要があるため、読み出し時間が長くなる。

以下に、時分割センス方式の一例として、２ビット／セルの４値データを読み出す際の動作について、図８を用いて簡単に説明する。尚、図８は、従来の半導体記憶装置における時分割センス方式で電圧センス方式の読み出し回路の構成例を模式的に示す回路図である。また、図８で例示するメモリセルは、フローティングゲート構造のフラッシュメモリセルである。

図８において、この時分割センス方式を用いた読み出し回路５０は、データの読み出し対象である選択メモリセル５７のドレインに電圧を印加して記憶状態に応じた読み出し電流（セル電流）を供給するための電流負荷回路５１と、参照メモリセル５８〜６０に参照電流を供給するための電流負荷回路５２とを備えている。選択メモリセル５７のドレインと電流負荷回路５１の間にはセンス線６１が電気的に接続されており、電流負荷回路５２に参照線６２が電気的に接続されている。電流負荷回路５１は、センス線６１上において、セル電流を読み出し電圧に変換する電流‐電圧変換機能を有し、更に、電流負荷回路５２は、参照線６２上において、参照電流を参照電圧に変換する電流‐電圧変換機能を有する。センス線６１及び参照線６２は、センス線６１と参照線６２の電位差（読み出し電圧と参照電圧の電圧差）を増幅出力するためのセンスアンプ５３の差動入力端子に夫々接続されている。また、センスアンプ５３の出力端子には、１回目のセンス結果をラッチする第１データラッチ回路５４と、２回目のセンス結果をラッチする第２データラッチ回路５５とが接続されている。データラッチ回路５４，５５は、センスアンプ５３から出力されるデータを一時的に保持しており、第２データラッチ回路５５のデータが確定すると、第１データラッチ回路５４及び第２データラッチ回路５５のデータをラッチ出力信号６３，６４に出力させることによって、選択メモリセル５７の２ビットの記憶データが読み出される。また、センス動作期間中は、第１データラッチ回路５４からのラッチ出力信号６３を入力信号とする選択回路５６によって、参照電流値の異なる３種類の参照メモリセル５８〜６０を切り替えて参照線６２と接続させるように構成している。

特開２００４−６３０１８号公報 特表平１０−５０１３６１号公報

上述したように、電圧センス方式を採用している多値型の半導体記憶装置において、時分割センス方式を用いた場合の、参照電圧と参照電流間のＩ‐Ｖ特性を、１つのメモリセルに２ビットの情報を格納する４値型の半導体記憶装置の場合を例に、図９を参照して説明する。４値の記憶状態の夫々の中間にある３種類の参照電流“Ｌ”，“Ｍ”，“Ｈ”に対して、夫々の参照電圧と参照電流間のＩ‐Ｖ特性は、参照電圧によって参照電流値が変化する線形領域と、参照電圧が変化しても参照電流値が余り変化しない飽和領域が存在する。更に、３種類の参照電流“Ｌ”，“Ｍ”，“Ｈ”に対応する参照メモリセルは、夫々異なる電流駆動能力を有するものとする。また、図９は、電流負荷回路の負荷特性として、一般的な抵抗負荷を用いた場合におけるＩ‐Ｖ特性を示している。

図９における“Ｌ”，“Ｍ”，“Ｈ”の各参照電流のＩ‐Ｖ特性と電流負荷回路の負荷特性との交点（動作点）において、各参照電流での参照電流と参照電圧が決定される。この参照電流毎に異なる参照電圧が、図８における参照線６２からセンスアンプ５３へ入力される参照電圧に該当し、各参照電流におけるセンスアンプ５３の動作点となる。

一般に、このような電圧センス方式のセンスアンプの動作点は、非線形特性を有しており、動作点を中心とした限られた領域の電圧増幅率を高くすることにより、読み出し動作マージンを大きくすることができる。しかし、多値型の半導体記憶装置において、時分割センス方式を用いた場合には、使用するセンスアンプがメモリセル当たり１つであり、参照電流毎に参照電圧が夫々異なるために、当該１つのセンスアンプの動作点が参照電流毎に変動することになり、全ての参照電流に対して参照電圧と読み出し電圧の比較時の動作マージンを最適化することが極めて困難となる。これに対し、面積的に不利な並列センス方式の場合では、参照電流毎に個別のセンスアンプを備えるため、各センスアンプの動作点を個別に最適化することが可能である。

本発明は上記の問題点に鑑みてなされたものであり、その目的は、多値型の半導体記憶装置において、大きな読み出し動作マージンが確保でき、且つ、高速に読み出し動作可能な面積的に有利な時分割センス方式の半導体記憶装置の読み出し回路を提供する点にある。

上記目的を達成するための本発明に係る半導体記憶装置の読み出し回路は、３値以上の多値データを記憶可能なメモリセルを複数配列してなるメモリセルアレイ内から、読み出し対象の選択メモリセルに記憶されている多値データを読み出すための半導体記憶装置の読み出し回路であって、前記選択メモリセルに流れるメモリセル電流を読み出し電圧に変換する読み出し電圧生成回路と、前記多値データの前記メモリセル電流の大小に対応して隣接する２つのデータ値の中間の記憶状態に各別に対応する参照メモリセルを順次選択して、前記参照メモリセルに流れる参照電流を参照電圧に変換する参照電圧生成回路と、前記参照メモリセルの選択別に、前記読み出し電圧の電圧変化または前記読み出し電圧と前記参照電圧との電圧差を増幅するセンス回路と、を備えてなり、前記参照電圧生成回路が、前記参照メモリセルに前記参照電流を供給する参照負荷回路を備え、前記参照メモリセルの変化に対応して、前記参照負荷回路の電流供給能力を、前記参照電流の変化による前記参照電圧の電圧変動を抑制するように切り替え可能に構成され、前記読み出し電圧生成回路が、前記選択メモリセルに前記メモリセル電流を供給する主負荷回路を備え、前記参照メモリセルの変化に対応して、前記主負荷回路の電流供給能力を、前記参照負荷回路の電流供給能力に比例して増減するように切り替え可能に構成されていることを第１の特徴とする。

上記第１の特徴の読み出し回路によれば、読み出し電圧生成回路が、選択された参照メモリセルに対応した電流供給能力で主負荷回路から選択メモリセルに電流を供給して、選択メモリセルの記憶状態に対応して流れるメモリセル電流を読み出し電圧に変換し、他方、参照電圧生成回路が、選択された参照メモリセルに対応した電流供給能力で参照負荷回路から参照メモリセルに参照電流を供給して、当該参照電流を参照電圧に変換するため、センス回路が各別に変換された読み出し電圧の電圧変化または読み出し電圧と参照電圧との電圧差を増幅して、メモリセル電流と参照電流の大小比較を間接的に実行し、選択メモリセルの記憶状態に対応するデータ値の一部のビットを、選択された参照メモリセルに対応する参照電流に基づいて特定できる。参照メモリセルの選択を順次切り替えることで、選択メモリセルの記憶状態に対応するデータ値の全ビットを特定できる。ここで、参照メモリセルに参照電流を供給する参照負荷回路の電流供給能力が、参照電流の変化による参照電圧の電圧変動を抑制するように切り替わるため、参照負荷回路の電流供給能力が固定である場合に比べて、参照メモリセルの選択別に変換される参照電圧の変動範囲を狭い範囲に制限することが可能となる。この結果、センス回路の参照メモリセルの違いよる動作点の変動を一定範囲内に制限でき、センス回路を高効率で動作可能な動作領域に適合させて動作させることができるため、動作マージンの拡大、及び、高速読み出しが可能となる。また、主負荷回路の電流供給能力が参照負荷回路の電流供給能力に比例して増減するため、メモリセル電流と参照電流の負荷条件が、参照メモリセルの選択に関係なく一定の関係に維持される。この結果、参照メモリセルの選択の変化により参照電流が負荷条件とともに変化しても、メモリセル電流と参照電流の間の大小関係が、読み出し電圧と参照電圧の大小関係に常に正しく反映され、正確な読み出し動作が担保される。

更に、上記第１の特徴の半導体記憶装置の読み出し回路は、前記参照メモリセルの選択別に、同じ電圧条件下における前記主負荷回路と前記参照負荷回路の各電流供給能力が同じであることを第２の特徴とする。

上記第２の特徴の読み出し回路によれば、参照メモリセルに流れる参照電流は、多値データの各データ値に対応するメモリセル電流の電流分布の間の中間電流として対応付けられるため、各選択における参照メモリセルの電流駆動能力の設定が、各データ値に対応するメモリセル電流との直接的な大小関係により実現できる。また、主負荷回路と参照負荷回路の各電流供給能力が同じであるため、製造条件、電源電圧、動作温度等のバラツキによる電流供給能力の変動が、主負荷回路と参照負荷回路に対して等しく影響するように設計することが容易となり、当該バラツキによる動作マージンの低下を抑制できる。

更に、上記何れかの特徴の半導体記憶装置の読み出し回路は、前記参照電圧生成回路が、前記参照メモリセルの変化に対応して、前記参照負荷回路の電流供給能力を、前記参照電圧を一定電圧に維持するように切り替え可能であることを第３の特徴とする。

上記第３の特徴の読み出し回路によれば、参照メモリセルに参照電流を供給する参照負荷回路の電流供給能力が、参照電流の変化による参照電圧の電圧変動を抑制して更に一定電圧（僅かな電圧変動は許容される）に維持するように切り替わるため、参照負荷回路の電流供給能力が固定である場合に比べて、参照メモリセルの選択別に変換される参照電圧の変動範囲を極めて狭い範囲に制限することが可能となる。この結果、センス回路の参照メモリセルの違いよる動作点の変動を一定範囲内により効果的に制限でき、読み出し動作マージンを更に大きく確保でき、高速読み出しが可能となる。

更に、上記何れかの特徴の半導体記憶装置の読み出し回路は、前記参照メモリセルの選択別に、前記主負荷回路が、前記参照負荷回路のカレントミラー回路となっていることを第４の特徴とする。

上記第４の特徴の読み出し回路によれば、参照メモリセルの変化に対応して、主負荷回路の電流供給能力を、参照負荷回路の電流供給能力に比例して増減するように切り替え可能な回路構成を具体的に実現できる。更に、主負荷回路が、参照負荷回路が参照メモリセルに流す参照電流に対してカレントミラー比で定まる一定倍率の電流（例えば、カレントミラー比が１の場合は参照電流）を流すように動作するため、選択メモリセルのメモリセル電流と主負荷回路から供給される電流が等しくなるように読み出し電圧が変化する。この結果、カレントミラー回路が、メモリセル電流の大小判定を直接行う電流センスアンプとして機能し、センス回路に対してプリアンプとして機能するため、読み出し動作マージンを拡大することができる。

更に、上記第１乃至第３の何れかの特徴の半導体記憶装置の読み出し回路は、前記参照メモリセルの選択別に、前記主負荷回路の電流が前記参照電圧に依存して変化し、前記参照負荷回路の電流が前記読み出し電圧に依存して変化するように、前記主負荷回路と前記参照負荷回路が相互接続していることを第５の特徴とする。

上記第５の特徴の読み出し回路によれば、上記相互接続によって、当該相互接続がない場合の読み出し電圧と参照電圧の電圧差より、大きな電圧差となる読み出し電圧と参照電圧を得られるように回路構成できる。この結果、上記相互接続した主負荷回路と参照負荷回路が、メモリセル電流の大小判定を直接行う電流センスアンプとして機能し、センス回路に対してプリアンプとして機能するため、読み出し動作マージンを拡大することができる。

更に、上記何れかの特徴の半導体記憶装置の読み出し回路は、前記主負荷回路と前記参照負荷回路は、夫々、前記参照メモリセルの選択別に、異なる電流供給能力のオンオフ制御可能な電流供給経路を備えることを第６の特徴とする。

更に、上記第１乃至第５の何れかの特徴の半導体記憶装置の読み出し回路は、前記主負荷回路と前記参照負荷回路は、夫々、複数のオンオフ制御可能な電流供給経路を備え、前記参照メモリセルの選択別に、前記複数の電流供給経路の組み合わせをオンオフ制御により変化させて異なる電流供給能力を取得可能に構成されていることを第７の特徴とする。

更に、上記第６または第７の特徴の半導体記憶装置の読み出し回路は、前記各電流供給経路は、前記オンオフ制御用のＭＯＳＦＥＴと、電流供給能力調整用のＭＯＳＦＥＴの直列回路で構成されていることを第８の特徴とする。

上記第６乃至第８の何れかの特徴の読み出し回路によれば、主負荷回路と参照負荷回路の各電流供給能力を、参照メモリセルの選択別に異なるようにして、参照電流の変化が生じるように具体的に回路構成できる。

更に、上記第６乃至第８の何れかの特徴の半導体記憶装置の読み出し回路は、前記主負荷回路と前記参照負荷回路は、夫々、前記電流供給経路またはその組み合わせ数を前記参照メモリセルの選択数以上に備えていることを第９の特徴とする。

上記第９の特徴の読み出し回路によれば、参照メモリセルの選択別に主負荷回路と参照負荷回路の各電流供給能力を調整する場合の調整自由度が広がるため、各電流供給能力の調整精度が向上し、結果として動作マージンの向上が図れる。

更に、上記何れかの特徴の半導体記憶装置の読み出し回路は、選択した前記参照メモリセルに対する前記センス回路の出力レベルに応じて、次に選択すべき前記参照メモリセルを決定することを第１０の特徴とする。

更に、上記第１０の特徴の読み出し回路によれば、参照メモリセルの選択回数を最小限に抑えて、読み出し動作全体に要する時間を短縮できる。例えば、１６値型の半導体記憶装置の場合は、参照メモリセルの選択数は１５であるが、４回の選択回数で１６値データの記憶状態を特定することができる。

以下、本発明に係る半導体記憶装置の読み出し回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。尚、以下の実施形態では、フローティングゲート構造のフラッシュメモリセルを備えた不揮発性半導体記憶装置の読み出し動作について説明するが、本発明回路は、時分割センス方式の読み出し動作を行う多値型の半導体記憶装置一般に適用可能なものであり、不揮発性半導体記憶装置に限定されるものではない。また、以下では、読み出し動作に関する部分についてのみの説明を行っており、書き込み回路、消去回路、制御回路等については、本発明の本旨と直接関係ないので、その説明を省略している。

〈第１実施形態〉
図１は、本発明回路１の構成を示す回路図である。図１に示すように、本発明回路１は、３値以上の多値データを記憶可能なメモリセルを複数配列してなるメモリセルアレイ２から、読み出し対象の選択メモリセル３に記憶されている多値データを読み出すための読み出し回路であって、読み出し電圧生成回路１０と、参照電圧生成回路２０と、参照メモリセルアレイ３０と、センス回路４０を備えて構成される。尚、本実施形態では、４値データを記憶可能なメモリセルを想定して説明する。

メモリセルアレイ２は、図２に示すように、メモリセルを行方向及び列方向にマトリクス状に複数配列して構成され、同一列のメモリセルのドレイン端子は列方向に延伸する共通のビット線ＢＬ１〜ＢＬ４に接続し、同一行のメモリセルのゲート端子は行方向に延伸する共通のワード線ＷＬ１〜ＷＬ４に接続し、ソース端子は、ブロック単位で共通のソース線ＳＲＣに接続している。尚、図２では、説明の簡単のため、４行×４列のメモリセルアレイを一例として例示しているが、メモリセルアレイの構成における行数及び列数は任意に設定可能である。各ビット線ＢＬ１〜ＢＬ４は、図１に示す列選択回路１９に接続され、列選択回路１９において、図１に示す読み出し対象の選択メモリセル３に接続するビット線４が、複数のビット線の中から選択され、読み出し電圧生成回路１０に接続される。列選択回路１９は、ＮチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳ」と略称する）で構成され、各ゲート端子には、アドレス信号をデコードして得られる列選択信号が入力される。

読み出し電圧生成回路１０は、選択メモリセル３に記憶状態に対応した電流値で流れるメモリセル電流Ｉｍを読み出し電圧Ｖｍに変換する電流／電圧変換回路で、主負荷回路１１とビット線電圧調整回路１２を備えて構成される。主負荷回路１１は、選択メモリセル３に、主センス線１３、ビット線電圧調整回路１２、第２ビット線１８、列選択回路１９、及び、ビット線４を介して、メモリセル電流Ｉｍを供給する電流供給回路で、本実施形態では、３系統の電流供給経路１１Ｌ，１１Ｍ，１１Ｈが並列に接続して構成される。ここで、記号Ｌ，Ｍ，Ｈは、後述する３種類の参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態に対応して、選択される他の素子や回路に共通に使用される。

各電流供給経路１１Ｌ，１１Ｍ，１１Ｈは、一方端が電源電圧に接続し、他方端が主センス線１３を介してビット線電圧調整回路１２の一方端に接続している。主センス線１３には、読み出し電圧Ｖｍが出力される。各電流供給経路１１Ｌ，１１Ｍ，１１Ｈは、２つのＰチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」と略称する）の直列回路で構成され、電源電圧側のＰＭＯＳ１４Ｌ，１４Ｍ，１４Ｈは、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態に対応して、各電流供給経路１１Ｌ，１１Ｍ，１１Ｈを択一的に選択するためのスイッチング素子で、各ゲート端子に、選択制御信号ＳＬｍ，ＳＭｍ，ＳＨｍが夫々入力している。主センス線１３側のＰＭＯＳ１５Ｌ，１５Ｍ，１５Ｈは、主負荷回路１１の電流供給能力を選択制御信号ＳＬｍ，ＳＭｍ，ＳＨｍによって切り替えるための電流供給能力調整用のＭＯＳＦＥＴであり、夫々トランジスタサイズ（ゲート幅等）を調整して相互に異なる電流供給能力を備えている。

ビット線電圧調整回路１２は、メモリセルアレイ２内の選択メモリセル３に接続するビット線３３の電圧を略一定の電圧に維持して、選択メモリセル３に印加されるドレイン電圧を選択メモリセル３の記憶状態に拘わらず略一定にすることで、記憶状態（閾値電圧の違い）に応じたメモリセル電流Ｉｍの差異が顕著に現れるようにするための回路で、ＮＭＯＳ１６とインバータ１７で構成されている。ＮＭＯＳ１６のドレイン端子は主センス線１３に、ソース端子は、第２ビット線１８に、ゲート端子はインバータ１７の出力に夫々接続し、インバータ１７の入力は第２ビット線１８に接続している。第２ビット線１８の電圧が、インバータ１７の反転レベル以下に低下すると、インバータ１７の出力が高レベルに遷移してＮＭＯＳ１６がオンし、主負荷回路１１からの電流が第２ビット線１８に供給され、低下した電圧が上昇する。逆に、第２ビット線１８の電圧が、インバータ１７の反転レベル以上に上昇すると、インバータ１７の出力が低レベルに遷移してＮＭＯＳ１６がオフし、主負荷回路１１からの電流が第２ビット線１８に供給されず、上昇した電圧が、選択メモリセル３を介して低下する。この結果、第２ビット線１８の電圧は、自動的にインバータ１７の反転レベル近傍の電圧に落ち着くように調整され、当該電圧がビット線４に印加される。

参照電圧生成回路２０は、順次選択された参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの１つに流れる参照電流ＩＬ，ＩＭまたはＩＨを参照電圧ＶＬ，ＶＭまたはＶＨに変換する電流／電圧変換回路で、参照負荷回路２１と参照ビット線電圧調整回路２２を備えて構成される。参照負荷回路２１は、選択された参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの１つに、参照センス線２３、参照ビット線電圧調整回路２２、第２参照ビット線２８、参照メモリセル選択回路２９、及び、選択された参照ビット線３２Ｌ，３２Ｍまたは３２Ｈを介して、参照電流ＩＬ，ＩＭまたはＩＨを供給する電流供給回路で、本実施形態では、３系統の電流供給経路２１Ｌ，２１Ｍ，２１Ｈが並列に接続して構成される。

各電流供給経路２１Ｌ，２１Ｍ，２１Ｈは、一方端が電源電圧に接続し、他方端が参照センス線２３を介して参照ビット線電圧調整回路２２の一方端に接続している。参照センス線２３には、参照電圧ＶＬ，ＶＭまたはＶＨが出力される。各電流供給経路２１Ｌ，２１Ｍ，２１Ｈは、２つのＰＭＯＳの直列回路で構成され、電源電圧側のＰＭＯＳ２４Ｌ，２４Ｍ，２４Ｈは、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態に対応して、各電流供給経路２１Ｌ，２１Ｍ，２１Ｈを択一的に選択するためのスイッチング素子で、各ゲート端子に、選択制御信号ＳＬｒ，ＳＭｒ，ＳＨｒが夫々入力している。参照センス線２３側のＰＭＯＳ２５Ｌ，２５Ｍ，２５Ｈは、参照負荷回路２１の電流供給能力を選択制御信号ＳＬｒ，ＳＭｒ，ＳＨｒによって切り替えるための電流供給能力調整用のＭＯＳＦＥＴであり、夫々トランジスタサイズ（ゲート幅等）を調整して相互に異なる電流供給能力を備えている。

読み出し電圧生成回路１０と参照電圧生成回路２０は、主負荷回路１１のＰＭＯＳ１５Ｌ，１５Ｍ，１５Ｈと参照負荷回路２１のＰＭＯＳ２５Ｌ，２５Ｍ，２５Ｈの各ゲート端子に参照センス線２３が接続し、カレントミラー回路となっている点を除いて、全く等価で対称な回路構成となっている。従って、主負荷回路１１の３系統の電流供給経路１１Ｌ，１１Ｍ，１１Ｈの夫々の電流供給能力は、対応する参照負荷回路２１の電流供給経路２１Ｌ，２１Ｍ，２１Ｈの夫々の電流供給能力と、同じ電圧印加条件において等しくなるように、夫々のＰＭＯＳ１５Ｌ，１５Ｍ，１５ＨとＰＭＯＳ２５Ｌ，２５Ｍ，２５Ｈの対応するもの同士のトランジスタサイズ（ゲート幅等）を等しくしている。尚、後述するように、参照負荷回路２１のＰＭＯＳ２５Ｌ，２５Ｍ，２５Ｈの各電流供給能力は相互に異なるため、主負荷回路１１のＰＭＯＳ１５Ｌ，１５Ｍ，１５Ｈの各電流供給能力も相互に異なる。この結果、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態に対応して、主負荷回路１１と参照負荷回路２１は、当該選択状態に応じた同じ電流供給能力の電流供給経路１１Ｌ，１１Ｍまたは１１Ｈ、及び、電流供給経路２１Ｌ，２１Ｍまたは２１Ｈを選択する。

参照ビット線電圧調整回路２２は、参照メモリセルアレイ３０内の選択された参照メモリセル３１Ｌ，３１Ｍまたは３１Ｈに接続する選択された参照ビット線３２Ｌ，３２Ｍまたは３２Ｈの電圧を略一定の電圧に維持して、選択された参照メモリセル３１Ｌ，３１Ｍまたは３１Ｈに印加されるドレイン電圧を参照メモリセルの選択状態に拘わらず略一定にすることで、当該選択状態（参照メモリセルの閾値電圧の違い）に応じた参照電流ＩＬ，ＩＭ，ＩＨの差異が顕著に現れるようにするための回路で、ＮＭＯＳ２６とインバータ２７で構成されている。ＮＭＯＳ２６のドレイン端子は参照センス線２３に、ソース端子は第２参照ビット線２８に、ゲート端子はインバータ２７の出力に夫々接続し、インバータ２７の入力は第２参照ビット線２８に接続している。第２参照ビット線２８の電圧が、インバータ２７の反転レベル以下に低下すると、インバータ２７の出力が高レベルに遷移してＮＭＯＳ２６がオンし、参照負荷回路２１からの電流が第２参照ビット線２８に供給され、低下した電圧が上昇する。逆に、第２参照ビット線２８の電圧が、インバータ２７の反転レベル以上に上昇すると、インバータ２７の出力が低レベルに遷移してＮＭＯＳ２６がオフし、参照負荷回路２１からの電流が第２参照ビット線２８に供給されず、上昇した電圧が、選択された参照メモリセル３１Ｌ，３１Ｍまたは３１Ｈを介して低下する。この結果、第２参照ビット線２８の電圧は、自動的にインバータ２７の反転レベル近傍の電圧に落ち着くように調整され、当該電圧が参照ビット線３２Ｌ，３２Ｍまたは３２Ｈに印加される。ここで、参照ビット線電圧調整回路２２のインバータ２７とビット線電圧調整回路１２のインバータ１７の反転レベルを等しく設定することで、選択メモリセル３と選択された参照メモリセル３１Ｌ，３１Ｍまたは３１Ｈの電圧印加条件を揃えることができる。

参照メモリセルアレイ３０は、同じ電圧印加条件で異なる３種類の参照電流ＩＬ，ＩＭ，ＩＨを各別に流す３つの参照メモリセル３１Ｌ，３１Ｍ，３１Ｈを備えて構成される。各参照メモリセル３１Ｌ，３１Ｍ，３１Ｈのドレイン端子は、夫々の参照ビット線３２Ｌ，３２Ｍ，３２Ｈに、ゲート端子は、夫々の参照ワード線３３Ｌ，３３Ｍ，３３Ｈに、ソース端子は共通のソース線（図中、接地記号で示す）に夫々接続している。各参照ビット線３２Ｌ，３２Ｍ，３２Ｈは、ＮＭＯＳからなる参照メモリセル選択回路２９を介して共通の第２参照ビット線２８に接続している。３つの参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの１つを選択するには、参照ワード線３３Ｌ，３３Ｍ，３３Ｈの１つだけを高レベルにするか、或いは、参照メモリセル選択回路２９の内の選択すべき参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの１つに接続する選択用ＮＭＯＳだけをオン状態に制御する。

３つの参照メモリセル３１Ｌ，３１Ｍ，３１Ｈと選択メモリセルの記憶状態の関係について説明する。本実施形態では、選択メモリセルの記憶状態は４値（“００”、“０１”、“１０”、“１１”）の内の何れか１つであるため、メモリセルのフローティングゲートへの電荷注入状態に応じて定まる閾値電圧の差異によって、図３に示すように、一定の電圧印加条件下でのメモリセル電流Ｉｍの取り得る電流値が４つの電流分布範囲の何れかに含まれる。ここで、同じ電圧印加条件下での３つの参照メモリセル３１Ｌ，３１Ｍ，３１Ｈに流れる参照電流ＩＬ，ＩＭ，ＩＨを、記憶状態“００”と“０１”の各電流分布の中間電流値、記憶状態“０１”と“１０”の各電流分布の中間電流値、記憶状態“１０”と“１１”の各電流分布の中間電流値に、順番に割り当てる。つまり、３つの参照メモリセル３１Ｌ，３１Ｍ，３１Ｈが、４値データ（“００”、“０１”、“１０”、“１１”）のメモリセル電流Ｉｍの大小に対応して隣接する２つのデータ値の中間の記憶状態に各別に対応付けられたことになる。

従って、選択メモリセルを流れるメモリセル電流Ｉｍが、参照電流ＩＭより小さい場合は、記憶状態の上位ビットが“０”であると判定でき、逆に、参照電流ＩＭより大きい場合は、記憶状態の上位ビットが“１”であると判定できる。記憶状態の上位ビットが“０”である場合に、メモリセル電流Ｉｍが、参照電流ＩＬより小さい場合は、記憶状態の下位ビットが“０”であると判定でき、逆に、参照電流ＩＬより大きい場合は、記憶状態の下位ビットが“１”であると判定できる。同様に、記憶状態の上位ビットが“１”である場合に、メモリセル電流Ｉｍが、参照電流ＩＨより小さい場合は、記憶状態の下位ビットが“０”であると判定でき、逆に、参照電流ＩＨより大きい場合は、記憶状態の下位ビットが“１”であると判定できる。

センス回路４０は、２つの入力端子に入力された信号の電圧差を増幅し、２つの入力信号の大小関係を比較して出力する一般的な差動増幅回路で構成され、２つの入力端子の一方側に読み出し電圧生成回路１０の主センス線１３が接続し、他方側に参照電圧生成回路２０の参照センス線２３が接続している。かかる構成によって、センス回路４０は、選択メモリセル３側の読み出し電圧Ｖｍと選択された参照メモリセル３１Ｌ，３１Ｍまたは３１Ｈ側の参照電圧ＶＬ，ＶＭまたはＶＨとの電圧差を増幅し、読み出し電圧Ｖｍと参照電圧ＶＬ，ＶＭまたはＶＨの大小関係を判定する。

次に、読み出し電圧Ｖｍと３種類の参照電圧ＶＬ，ＶＭ，ＶＨの相互間の関係について説明する。先ず、３種類の参照電圧ＶＬ，ＶＭ，ＶＨの相互間の関係について説明する。

参照メモリセルアレイ３０において参照メモリセル３１Ｌが選択されると、これに対応して、参照電圧生成回路２０の参照負荷回路２１の内の電流供給経路２１Ｌだけがオン状態となり、他の電流供給経路２１Ｍ，２１Ｈはオフ状態となる。この結果、電流供給経路２１Ｌから、参照センス線２３、参照ビット線電圧調整回路２２、第２参照ビット線２８、参照メモリセル選択回路２９、参照ビット線３２Ｌを順番に介して、参照メモリセル３１Ｌへ繋がる電流経路が形成される。参照メモリセル３１Ｌは、参照ビット線電圧調整回路２２によって規定される電圧印加条件で、参照電流ＩＬを流し、その参照電流ＩＬが、電流供給経路２１Ｌから、上記電流経路を介して参照メモリセル３１Ｌに供給される。電流供給経路２１ＬのＰＭＯＳ２５Ｌは、ドレイン端子とゲート端子が短絡して飽和領域で動作し、ドレイン電流がドレイン‐ソース間の電圧に依存して定まるため、参照センス線２３上の参照電圧ＶＬは、参照電流ＩＬと電流供給経路２１Ｌの電流供給能力の平衡関係によって定まる。参照電流ＩＬに対して当該電流供給能力が大きいと、参照電圧ＶＬは高レベル側に移動し、逆に当該電流供給能力が低いと、参照電圧ＶＬは低レベル側に移動する。

参照メモリセルアレイ３０において参照メモリセル３１Ｍが選択されると、これに対応して、参照電圧生成回路２０の参照負荷回路２１の内の電流供給経路２１Ｍだけがオン状態となり、他の電流供給経路２１Ｌ，２１Ｈはオフ状態となる。この結果、電流供給経路２１Ｍから、参照センス線２３、参照ビット線電圧調整回路２２、第２参照ビット線２８、参照メモリセル選択回路２９、参照ビット線３２Ｍを順番に介して、参照メモリセル３１Ｍへ繋がる電流経路が形成される。参照メモリセル３１Ｍは、参照ビット線電圧調整回路２２によって規定される電圧印加条件で、参照電流ＩＭを流し、その参照電流ＩＭが、電流供給経路２１Ｍから、上記電流経路を介して参照メモリセル３１Ｍに供給される。電流供給経路２１ＭのＰＭＯＳ２５Ｍは、ドレイン端子とゲート端子が短絡して飽和領域で動作し、ドレイン電流がドレイン‐ソース間の電圧に依存して定まるため、参照センス線２３上の参照電圧ＶＭは、参照電流ＩＭと電流供給経路２１Ｍの電流供給能力の平衡関係によって定まる。参照電流ＩＭに対して当該電流供給能力が大きいと、参照電圧ＶＭは高レベル側に移動し、逆に当該電流供給能力が低いと、参照電圧ＶＭは低レベル側に移動する。ここで、参照電流ＩＭは参照電流ＩＬより大きいので、電流供給経路２１Ｍの電流供給能力を電流供給経路２１Ｌより大きく設定することで、参照電圧ＶＭを参照電圧ＶＬと略同電圧に調整可能となる。

同様に、参照メモリセルアレイ３０において参照メモリセル３１Ｈが選択されると、これに対応して、参照電圧生成回路２０の参照負荷回路２１の内の電流供給経路２１Ｈだけがオン状態となり、他の電流供給経路２１Ｌ，２１Ｍはオフ状態となる。この結果、電流供給経路２１Ｈから、参照センス線２３、参照ビット線電圧調整回路２２、第２参照ビット線２８、参照メモリセル選択回路２９、参照ビット線３２Ｈを順番に介して、参照メモリセル３１Ｈへ繋がる電流経路が形成される。参照メモリセル３１Ｈは、参照ビット線電圧調整回路２２によって規定される電圧印加条件で、参照電流ＩＨを流し、その参照電流ＩＨが、電流供給経路２１Ｈから、上記電流経路を介して参照メモリセル３１Ｈに供給される。電流供給経路２１ＨのＰＭＯＳ２５Ｈは、ドレイン端子とゲート端子が短絡して飽和領域で動作し、ドレイン電流がドレイン‐ソース間の電圧に依存して定まるため、参照センス線２３上の参照電圧ＶＨは、参照電流ＩＨと電流供給経路２１Ｈの電流供給能力の平衡関係によって定まる。参照電流ＩＨに対して当該電流供給能力が大きいと、参照電圧ＶＨは高レベル側に移動し、逆に当該電流供給能力が低いと、参照電圧ＶＨは低レベル側に移動する。ここで、参照電流ＩＨは参照電流ＶＭより大きいので、電流供給経路２１Ｈの電流供給能力を電流供給経路２１Ｍより大きく設定することで、参照電圧ＶＨを参照電圧ＶＬ及びＶＭと略同電圧に調整可能となる。

以上の結果、参照負荷回路２１の各電流供給経路２１Ｌ，２１Ｍ，２１Ｈの電流供給能力を参照電流ＩＬ，ＩＭ，ＩＨの大きさに応じて設定することで、３種類の参照電圧ＶＬ，ＶＭ，ＶＨを同電圧或いは略同電圧に揃えることが可能となる。図４に、３つの参照メモリセル３１Ｌ，３１Ｍ，３１Ｈに夫々流れる参照電流ＩＬ，ＩＭ，ＩＨの各Ｉ‐Ｖ特性曲線ＲＬ，ＲＭ，ＲＨと、参照負荷回路２１の３つの電流供給経路２１Ｌ，２１Ｍ，２１Ｈの負荷特性曲線ＬＬ，ＬＭ，ＬＨを夫々示す。図４に示すように、参照電流ＩＬのＩ‐Ｖ特性曲線ＲＬと電流供給経路２１Ｌの負荷特性曲線ＬＬの交点ＰＬの電圧値によって参照電圧ＶＬが与えられ、参照電流ＩＭのＩ‐Ｖ特性曲線ＲＭと電流供給経路２１Ｍの負荷特性曲線ＬＭの交点ＰＭの電圧値によって参照電圧ＶＭが与えられ、参照電流ＩＨのＩ‐Ｖ特性曲線ＲＨと電流供給経路２１Ｈの負荷特性曲線ＬＨの交点ＰＨの電圧値によって参照電圧ＶＨが与えられる。また、図４に示すように、電流供給経路２１Ｌ，２１Ｍ，２１Ｈの飽和領域での電流供給能力を、参照電流ＩＬ，ＩＭ，ＩＨの大きさに応じて適正に設定することで、参照電圧ＶＬ，ＶＭ，ＶＨを同電圧或いは略同電圧にできることが分かる。

次に、読み出し電圧Ｖｍと各参照電圧ＶＬ，ＶＭ，ＶＨの間の関係について説明する。参照メモリセルアレイ３０において参照メモリセル３１Ｌが選択されると、これに対応して、参照電圧生成回路２０の参照負荷回路２１の内の電流供給経路２１Ｌだけがオン状態となり、読み出し電圧生成回路１０の主負荷回路１１の内の対応する電流供給経路１１Ｌだけがオン状態となる。他の電流供給経路１１Ｍ，１１Ｈはオフ状態となる。この結果、電流供給経路１１Ｌから、センス線１３、ビット線電圧調整回路１２、第２ビット線１８、列選択回路１９、ビット線４を順番に介して、選択メモリセル３へ繋がる電流経路が形成される。選択メモリセル３は、ビット線電圧調整回路１２によって規定される電圧印加条件で、メモリセル電流Ｉｍを流し、そのメモリセル電流Ｉｍが、電流供給経路１１Ｌから、上記電流経路を介して選択メモリセル３に供給される。電流供給経路１１ＬのＰＭＯＳ１５Ｌは、ドレイン端子がセンス線１３に接続し、ゲート端子が参照電圧生成回路２０側の参照センス線２３に接続しているため、電流供給経路１１ＬのＰＭＯＳ１５Ｌと同時に選択されている参照負荷回路２１側の電流供給経路２１ＬのＰＭＯＳ２５Ｌの対によってカレントミラー回路が形成される。この結果、メモリセル電流Ｉｍが参照電流ＩＬに等しいと、センス線１３上の読み出し電圧Ｖｍが、参照センス線２３上の参照電圧ＶＬと等しくなる。ここで、メモリセル電流Ｉｍが参照電流ＩＬより小さいと、電流供給経路１１Ｌからの電流供給量を参照電流ＩＬからメモリセル電流Ｉｍに低下させるべく、電流供給経路１１ＬのＰＭＯＳ１５Ｌのドレイン‐ソース間の印加電圧を低下させて電流供給経路１１Ｌの電流供給能力を制限するように作用するため、センス線１３上の読み出し電圧Ｖｍが、参照センス線２３上の参照電圧ＶＬより上昇する。逆に、メモリセル電流Ｉｍが参照電流ＩＬより大きい場合は、センス線１３上の読み出し電圧Ｖｍが参照電圧ＶＬに等しい状態で既に電流供給経路１１ＬのＰＭＯＳ１５Ｌが飽和状態であるため、参照電流ＩＬを超えて電流供給経路１１Ｌの電流供給量を増大させるのが困難であるので、選択メモリセル３に供給するメモリセル電流Ｉｍを参照電流ＩＬまで低下させるべく、ビット線電圧調整回路１２のＮＭＯＳ１６のドレイン電圧を低下させてビット線電圧調整回路１２の電流供給能力を制限するように作用するため、センス線１３上の読み出し電圧Ｖｍが、参照センス線２３上の参照電圧ＶＬより低下する。

また、参照メモリセルアレイ３０において参照メモリセル３１Ｍが選択された場合は、これに対応して、参照電圧生成回路２０の参照負荷回路２１の内の電流供給経路２１Ｍだけがオン状態となり、読み出し電圧生成回路１０の主負荷回路１１の内の対応する電流供給経路１１Ｍだけがオン状態となる。他の電流供給経路１１Ｌ，１１Ｈはオフ状態となる。この結果、電流供給経路１１Ｍから、センス線１３、ビット線電圧調整回路１２、第２ビット線１８、列選択回路１９、ビット線４を順番に介して、選択メモリセル３へ繋がる電流経路が形成される。選択メモリセル３は、ビット線電圧調整回路１２によって規定される電圧印加条件で、メモリセル電流Ｉｍを流し、そのメモリセル電流Ｉｍが、電流供給経路１１Ｍから、上記電流経路を介して選択メモリセル３に供給される。電流供給経路１１ＭのＰＭＯＳ１５Ｍは、ドレイン端子がセンス線１３に接続し、ゲート端子が参照電圧生成回路２０側の参照センス線２３に接続しているため、電流供給経路１１ＭのＰＭＯＳ１５Ｍと同時に選択されている参照負荷回路２１側の電流供給経路２１ＭのＰＭＯＳ２５Ｍの対によってカレントミラー回路が形成される。この結果、参照メモリセル３１Ｌが選択された場合と同様に、メモリセル電流Ｉｍが参照電流ＩＭに等しいと、センス線１３上の読み出し電圧Ｖｍが、参照センス線２３上の参照電圧ＶＭと等しくなり、メモリセル電流Ｉｍが参照電流ＩＭより小さいと、読み出し電圧Ｖｍが参照電圧ＶＭより上昇し、逆に、メモリセル電流Ｉｍが参照電流ＩＭより大きいと、読み出し電圧Ｖｍが参照電圧ＶＭより低下する。

更に、参照メモリセルアレイ３０において参照メモリセル３１Ｈが選択された場合は、これに対応して、参照電圧生成回路２０の参照負荷回路２１の内の電流供給経路２１Ｈだけがオン状態となり、読み出し電圧生成回路１０の主負荷回路１１の内の対応する電流供給経路１１Ｈだけがオン状態となる。他の電流供給経路１１Ｌ，１１Ｍはオフ状態となる。この結果、電流供給経路１１Ｈから、センス線１３、ビット線電圧調整回路１２、第２ビット線１８、列選択回路１９、ビット線４を順番に介して、選択メモリセル３へ繋がる電流経路が形成される。選択メモリセル３は、ビット線電圧調整回路１２によって規定される電圧印加条件で、メモリセル電流Ｉｍを流し、そのメモリセル電流Ｉｍが、電流供給経路１１Ｍから、上記電流経路を介して選択メモリセル３に供給される。電流供給経路１１ＨのＰＭＯＳ１５Ｈは、ドレイン端子がセンス線１３に接続し、ゲート端子が参照電圧生成回路２０側の参照センス線２３に接続しているため、電流供給経路１１ＨのＰＭＯＳ１５Ｈと同時に選択されている参照負荷回路２１側の電流供給経路２１ＨのＰＭＯＳ２５Ｈの対によってカレントミラー回路が形成される。この結果、参照メモリセル３１Ｌ，４Ｍが選択された場合と同様に、メモリセル電流Ｉｍが参照電流ＩＨに等しいと、センス線１３上の読み出し電圧Ｖｍが、参照センス線２３上の参照電圧ＶＨと等しくなり、メモリセル電流Ｉｍが参照電流ＩＨより小さいと、読み出し電圧Ｖｍが参照電圧ＶＨより上昇し、逆に、メモリセル電流Ｉｍが参照電流ＩＨより大きいと、読み出し電圧Ｖｍが参照電圧ＶＨより低下する。

以上の結果、読み出し電圧生成回路１０と参照電圧生成回路２０によって、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態に対応して、読み出し電圧生成回路１０側に形成される電流経路上で、メモリセル電流Ｉｍと参照電流ＩＬ，ＩＭまたはＩＨを直接大小比較して、その結果をセンス線１３上の読み出し電圧Ｖｍが参照電圧ＶＬ，ＶＭまたはＶＨより高いか低いかで出力する電流センス回路が実現される。

図４に、記憶状態“００”における選択メモリセル３のメモリセル電流ＩｍのＩ‐Ｖ特性曲線Ｃ００と、記憶状態“０１”におけるメモリセル電流ＩｍのＩ‐Ｖ特性曲線Ｃ０１と、記憶状態“１０”におけるメモリセル電流ＩｍのＩ‐Ｖ特性曲線Ｃ１０と、記憶状態“１１”におけるメモリセル電流ＩｍのＩ‐Ｖ特性曲線Ｃ１１を重ねて示すと、主負荷回路１１の各電流供給経路１１Ｌ，１１Ｍ，１１Ｈの負荷特性と、参照負荷回路２１の各電流供給経路２１Ｌ，２１Ｍ，２１Ｈの負荷特性は同じであるので、負荷特性曲線ＬＬとＩ‐Ｖ特性曲線Ｃ００の交点ＰＬ００の電圧値によって、参照メモリセル３１Ｌが選択されている状態での、記憶状態“００”における読み出し電圧Ｖｍ（Ｌ００）が与えられ、負荷特性曲線ＬＬとＩ‐Ｖ特性曲線Ｃ０１の交点ＰＬ０１の電圧値によって、参照メモリセル３１Ｌが選択されている状態での、記憶状態“０１”における読み出し電圧Ｖｍ（Ｌ０１）が与えられる。以下同様に、負荷特性曲線ＬＭとＩ‐Ｖ特性曲線Ｃ０１の交点ＰＭ０１の電圧値によって、参照メモリセル３１Ｍが選択されている状態での、記憶状態“０１”における読み出し電圧Ｖｍ（Ｍ０１）が与えられ、負荷特性曲線ＬＭとＩ‐Ｖ特性曲線Ｃ１０の交点ＰＭ１０の電圧値によって、参照メモリセル３１Ｍが選択されている状態での、記憶状態“１０”における読み出し電圧Ｖｍ（Ｍ１０）が与えられる。更に、負荷特性曲線ＬＨとＩ‐Ｖ特性曲線Ｃ１０の交点ＰＨ１０の電圧値によって、参照メモリセル３１Ｈが選択されている状態での、記憶状態“１０”における読み出し電圧Ｖｍ（Ｈ１０）が与えられ、負荷特性曲線ＬＨとＩ‐Ｖ特性曲線Ｃ１１の交点ＰＨ１１の電圧値によって、参照メモリセル３１Ｈが選択されている状態での、記憶状態“１１”における読み出し電圧Ｖｍ（Ｈ１１）が与えられる。

図４に示すように、選択メモリセル３の記憶状態が同じであっても、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態によって、参照電圧ＶＬ，ＶＭ，ＶＨは変化しないものの、使用する主負荷回路１１の電流供給経路１１Ｌ，１１Ｍ，１１Ｈの負荷特性と、参照負荷回路２１の電流供給経路２１Ｌ，２１Ｍ，２１Ｈの負荷特性が、同じように変化するため、読み出し電圧Ｖｍと参照電圧ＶＬ，ＶＭ，ＶＨの大小関係が変化する。従って、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態を切り替えて参照電圧ＶＬ，ＶＭ，ＶＨの大小関係を判定することで、選択メモリセル３の記憶状態を特定することが可能となる。

ここで、本実施形態においては、参照電圧ＶＬ，ＶＭ，ＶＨが同電圧或いは略同電圧に調整されているため、読み出し電圧Ｖｍと参照電圧ＶＬ，ＶＭまたはＶＨの電圧差を差動増幅するセンス回路４０は、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態に関係なく、同じ動作領域で動作することができ、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態によってセンス回路４０の動作マージンが悪化したり、動作速度が低下したりするのを回避できる。

次に、本発明回路１の具体的な動作制御手順について説明する。尚、本発明回路１は、図５に示すように、センス回路４０の後段に第１データラッチ回路４１と第２データラッチ回路４２の２つのデータ回路と、参照メモリセル選択制御回路４３を備え、第１データラッチ回路４１に一時的に保存されたセンス回路４０の１回目のセンス動作におけるセンス出力に基づいて、参照メモリセル選択制御回路４３が、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの２回目の選択を制御する構成となっている。尚、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択に同期して、主負荷回路１１の対応する電流供給経路１１Ｌ，１１Ｍまたは１１Ｈと、参照負荷回路２１の対応する電流供給経路２１Ｌ，２１Ｍまたは２１Ｈの選択が実行される。

先ず、１回目のセンス動作では、参照メモリセル３１Ｍが選択され、これに対応して、主負荷回路１１では電流供給経路１１Ｍが、参照負荷回路２１では電流供給経路２１Ｍが夫々選択される。この結果、読み出し電圧生成回路１０の主センス線１３には、記憶状態に応じた読み出し電圧Ｖｍが出力され、参照電圧生成回路２０の参照センス線２３には参照電圧ＶＭが出力される。ここで、図４に示すように、記憶状態が“００”または“０１”の場合は、メモリセル電流ＩｍのＩ‐Ｖ特性曲線は、参照電流ＩＭのＩ‐Ｖ特性曲線ＲＭより下側となるので、負荷特性曲線ＬＭとの交点は、Ｉ‐Ｖ特性曲線ＲＭとの交点ＰＭより右側となり、当該交点の電圧値で定まる読み出し電圧Ｖｍは、参照電圧ＶＭより高くなる。また、記憶状態が“１０”または“１１”の場合は、メモリセル電流ＩｍのＩ‐Ｖ特性曲線は、参照電流ＩＭのＩ‐Ｖ特性曲線ＲＭより上側となるので、負荷特性曲線ＬＭとの交点は、Ｉ‐Ｖ特性曲線ＲＭとの交点ＰＭより左側となり、当該交点の電圧値で定まる読み出し電圧Ｖｍは、参照電圧ＶＭより低くなる。従って、読み出し電圧Ｖｍが参照電圧ＶＭより高い場合は、記憶状態の上位ビットが“０”であり、逆に、読み出し電圧Ｖｍが参照電圧ＶＭより低い場合は、記憶状態の上位ビットが“１”であると判定される。当該判定結果が、センス回路４０の１回目のセンス動作におけるセンス出力として、第１データラッチ回路４１に一時的に保存される。

次に、２回目のセンス動作に移行して、参照メモリセル３１Ｍから、参照メモリセル３１Ｌまたは３１Ｈに選択状態を変更する。ここで、１回目の判定結果が、記憶状態の上位ビットが“０”である場合は、２回目のセンス動作において、記憶状態が“００”と“０１”の何れであるかの判定を行うために、参照メモリセル３１Ｌを選択し、１回目の判定結果が、記憶状態の上位ビットが“１”である場合は、２回目のセンス動作において、記憶状態が“１０”と“１１”の何れであるかの判定を行うために、参照メモリセル３１Ｈを選択する。

１回目の判定結果が、記憶状態の上位ビットが“０”である場合は、２回目のセンス動作で、参照メモリセル３１Ｌが選択され、これに対応して、主負荷回路１１では電流供給経路１１Ｌが、参照負荷回路２１では電流供給経路２１Ｌが夫々選択される。この結果、読み出し電圧生成回路１０の主センス線１３には、記憶状態に応じた読み出し電圧Ｖｍが出力され、参照電圧生成回路２０の参照センス線２３には参照電圧ＶＬが出力される。ここで、図４に示すように、記憶状態が“００”の場合は、メモリセル電流ＩｍのＩ‐Ｖ特性曲線は、参照電流ＩＬのＩ‐Ｖ特性曲線ＲＬより下側となるので、負荷特性曲線ＬＬとの交点は、Ｉ‐Ｖ特性曲線ＲＬとの交点ＰＬより右側となり、当該交点の電圧値で定まる読み出し電圧Ｖｍは、参照電圧ＶＬより高くなる。また、記憶状態が“０１”の場合は、メモリセル電流ＩｍのＩ‐Ｖ特性曲線は、参照電流ＩＬのＩ‐Ｖ特性曲線ＲＬより上側となるので、負荷特性曲線ＬＬとの交点は、Ｉ‐Ｖ特性曲線ＲＬとの交点ＰＬより左側となり、当該交点の電圧値で定まる読み出し電圧Ｖｍは、参照電圧ＶＬより低くなる。従って、読み出し電圧Ｖｍが参照電圧ＶＬより高い場合は、記憶状態の下位ビットが“０”であり、逆に、読み出し電圧Ｖｍが参照電圧ＶＬより低い場合は、記憶状態の下位ビットが“１”であると判定される。当該判定結果が、センス回路４０の２回目のセンス動作におけるセンス出力として、第２データラッチ回路４１に一時的に保存される。

また、１回目の判定結果が、記憶状態の上位ビットが“１”である場合は、２回目のセンス動作で、参照メモリセル３１Ｈが選択され、これに対応して、主負荷回路１１では電流供給経路１１Ｈが、参照負荷回路２１では電流供給経路２１Ｈが夫々選択される。この結果、読み出し電圧生成回路１０の主センス線１３には、記憶状態に応じた読み出し電圧Ｖｍが出力され、参照電圧生成回路２０の参照センス線２３には参照電圧ＶＨが出力される。ここで、図４に示すように、記憶状態が“１０”の場合は、メモリセル電流ＩｍのＩ‐Ｖ特性曲線は、参照電流ＩＨのＩ‐Ｖ特性曲線ＲＨより下側となるので、負荷特性曲線ＬＨとの交点は、Ｉ‐Ｖ特性曲線ＲＨとの交点ＰＨより右側となり、当該交点の電圧値で定まる読み出し電圧Ｖｍは、参照電圧ＶＨより高くなる。また、記憶状態が“１１”の場合は、メモリセル電流ＩｍのＩ‐Ｖ特性曲線は、参照電流ＩＨのＩ‐Ｖ特性曲線ＲＨより上側となるので、負荷特性曲線ＬＨとの交点は、Ｉ‐Ｖ特性曲線ＲＨとの交点ＰＨより左側となり、当該交点の電圧値で定まる読み出し電圧Ｖｍは、参照電圧ＶＨより低くなる。従って、読み出し電圧Ｖｍが参照電圧ＶＨより高い場合は、記憶状態の下位ビットが“０”であり、逆に、読み出し電圧Ｖｍが参照電圧ＶＨより低い場合は、記憶状態の下位ビットが“１”であると判定される。当該判定結果が、センス回路４０の２回目のセンス動作におけるセンス出力として、第２データラッチ回路４１に一時的に保存される。

以上より、参照メモリセルの選択を切り替えて２回のセンス動作を繰り返すことにより、第１データラッチ回路４１に一時的に保存された記憶状態の上位ビットと、第２データラッチ回路４１に一時的に保存された記憶状態の下位ビットが得られ、選択メモリセル２から４値データ（２ビットデータ）が読み出される。

〈第２実施形態〉
図６は、第２実施形態に係る本発明回路１の構成を示す回路図である。図６に示すように、本発明回路１は、３値以上の多値データを記憶可能なメモリセルを複数配列してなるメモリセルアレイ２から、読み出し対象の選択メモリセル３に記憶されている多値データを読み出すための読み出し回路であって、読み出し電圧生成回路１０と、参照電圧生成回路２０と、参照メモリセルアレイ３０と、センス回路４０を備えて構成される。

第１実施形態との相違点は、読み出し電圧生成回路１０の主負荷回路１１内の電流供給経路１１Ｌ，１１Ｍ，１１Ｈを構成する電流供給能力調整用のＰＭＯＳ１５Ｌ，１５Ｍ，１５Ｈの構成と、参照電圧生成回路２０の参照負荷回路２１内の電流供給経路２１Ｌ，２１Ｍ，２１Ｈを構成する電流供給能力調整用のＰＭＯＳ２５Ｌ，２５Ｍ，２５Ｈの構成である。

具体的には、読み出し電圧生成回路１０側においては、第１実施形態でのＰＭＯＳ１５Ｌ，１５Ｍ，１５Ｈが、１対のＰＭＯＳ１５Ｌ’とＰＭＯＳ１５Ｌ”、１対のＰＭＯＳ１５Ｍ’とＰＭＯＳ１５Ｍ”、１対のＰＭＯＳ１５Ｈ’とＰＭＯＳ１５Ｈ”の並列回路で夫々構成され、ＰＭＯＳ１５Ｌ’とＰＭＯＳ１５Ｍ’とＰＭＯＳ１５Ｈ’の各ゲート端子が夫々自己のドレイン端子、つまり、主センス線１３と接続し、ＰＭＯＳ１５Ｌ”とＰＭＯＳ１５Ｍ”とＰＭＯＳ１５Ｈ”の各ゲート端子が、夫々参照電圧生成回路２０側の参照センス線２３と接続している。

また、参照電圧生成回路２０側においては、第１実施形態でのＰＭＯＳ２５Ｌ，２５Ｍ，２５Ｈが、１対のＰＭＯＳ２５Ｌ’とＰＭＯＳ２５Ｌ”、１対のＰＭＯＳ２５Ｍ’とＰＭＯＳ２５Ｍ”、１対のＰＭＯＳ２５Ｈ’とＰＭＯＳ２５Ｈ”の並列回路で夫々構成され、ＰＭＯＳ２５Ｌ’とＰＭＯＳ２５Ｍ’とＰＭＯＳ２５Ｈ’の各ゲート端子が夫々自己のドレイン端子、つまり、参照センス線２３と接続し、ＰＭＯＳ２５Ｌ”とＰＭＯＳ２５Ｍ”とＰＭＯＳ２５Ｈ”の各ゲート端子が、夫々読み出し電圧生成回路１０側の主センス線１３と接続している。

１対のＰＭＯＳ１５Ｌ’とＰＭＯＳ１５Ｌ” の電流供給能力の合計、１対のＰＭＯＳ１５Ｍ’とＰＭＯＳ１５Ｍ” の電流供給能力の合計、１対のＰＭＯＳ１５Ｈ’とＰＭＯＳ１５Ｈ” の電流供給能力の合計が、夫々、第１実施形態でのＰＭＯＳ１５Ｌ，１５Ｍ，１５Ｈの各電流供給能力となるように調整されている。例えば、ＰＭＯＳ１５Ｌ’とＰＭＯＳ１５Ｌ” の各電流供給能力をＰＭＯＳ１５Ｌの電流供給能力の半分に設定し、ＰＭＯＳ１５Ｍ’とＰＭＯＳ１５Ｍ” の各電流供給能力をＰＭＯＳ１５Ｍの電流供給能力の半分に設定し、ＰＭＯＳ１５Ｈ’とＰＭＯＳ１５Ｈ” の各電流供給能力をＰＭＯＳ１５Ｈの電流供給能力の半分に設定する。参照電圧生成回路２０側のＰＭＯＳ２５Ｌ’，ＰＭＯＳ２５Ｌ”，ＰＭＯＳ２５Ｍ’，ＰＭＯＳ２５Ｍ”，ＰＭＯＳ２５Ｈ’，ＰＭＯＳ２５Ｈ”の各電流供給能力についても同様に調整されている。

主負荷回路１１と参照負荷回路２１における上記相違点以外は、第２実施形態の本発明回路１の回路構成は、第１実施形態と全く同じである。第２実施形態の本発明回路１では、上記相違点によって、図６に示すように、読み出し電圧生成回路１０と参照電圧生成回路２０の回路構成が、完全に対称となっている。

図４に示す読み出し電圧Ｖｍと参照電圧ＶＬ，ＶＭ，ＶＨの間の関係は、主負荷回路１１と参照負荷回路２１の各電流供給能力の半分において妥当し、他の半分については、読み出し電圧Ｖｍと参照電圧ＶＬ，ＶＭ，ＶＨの間の関係が反転することになる。従って、参照電圧ＶＬ，ＶＭ，ＶＨは、選択メモリセル３の記憶状態に応じて電圧値が変動することになる。しかし、読み出し電圧Ｖｍが各参照電圧ＶＬ，ＶＭ，ＶＨより低い場合には、各参照電圧ＶＬ，ＶＭ，ＶＨがより高電圧側に遷移するように作用し、また、読み出し電圧Ｖｍが各参照電圧ＶＬ，ＶＭ，ＶＨより高い場合には、各参照電圧ＶＬ，ＶＭ，ＶＨがより低電圧側に遷移するように作用するため、読み出し電圧Ｖｍと各参照電圧ＶＬ，ＶＭ，ＶＨの間の電圧差が大きくなり、後段のセンス回路４０に対して動作マージンが大きくなる方向に作用する。

次に、本発明回路の別実施形態について説明する。

〈１〉上記各実施形態において、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態数が３に対して、主負荷回路１１を３系統の電流供給経路１１Ｌ，１１Ｍ，１１Ｈを並列に接続して構成し、参照負荷回路２１を３系統の電流供給経路２１Ｌ，２１Ｍ，２１Ｈを並列に接続して構成したが、主負荷回路１１と参照負荷回路２１を構成する電流供給経路の数は、上記３系統に加えて、例えば、電流供給能力の微調整用の電流供給経路を１系統以上備えても構わない。これにより、参照電圧ＶＬ，ＶＭ，ＶＨをより適正値に設定することが容易となる。

〈２〉上記各実施形態において、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈに対して、１対１で、主負荷回路１１に３系統の電流供給経路１１Ｌ，１１Ｍ，１１Ｈを備え、参照負荷回路２１に３系統の電流供給経路２１Ｌ，２１Ｍ，２１Ｈを備え、夫々択一的に選択するように構成したが、主負荷回路１１と参照負荷回路２１の夫々の電流供給能力の切り替えに際し、電流供給経路の１または２以上の組み合わせを変更して実現するようにしても構わない。

〈３〉上記各実施形態において、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態数が３に対して、３つの参照メモリセル３１Ｌ，３１Ｍ，３１Ｈを各別に割り当て、何れか１つが択一的に選択される構成としたが、参照メモリセルの選択は、異なる参照電流を生成するのが目的であるから、必ずしも、１つの参照電流に１つの参照メモリセルを割り当てなくても構わない。例えば、異なる参照電流を生成するのに、参照メモリセルの１または２以上の組み合わせを変更して実現するようにしても構わない。

〈４〉上記第１実施形態において、主負荷回路１１の各電流供給経路１１Ｌ，１１Ｍ，１１Ｈの電流供給能力と、参照負荷回路２１の各電流供給経路２１Ｌ，２１Ｍ，２１Ｈの電流供給能力を、対応するもの同士を等しく設定したが、例えば、一定の割合で、参照負荷回路２１の各電流供給経路２１Ｌ，２１Ｍ，２１Ｈの電流供給能力を増加させても構わない。その場合、参照電圧生成回路２０側の電流経路上の各素子、及び、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの電流供給能力を同じ割合で増加させればよい。

〈５〉上記各実施形態において、センス回路４０を差動増幅回路で構成し、選択メモリセル３側の読み出し電圧Ｖｍと選択された参照メモリセル３１Ｌ，３１Ｍまたは３１Ｈ側の参照電圧ＶＬ，ＶＭまたはＶＨとの電圧差を増幅するようにしたが、センス回路４０は差動増幅回路でなくても構わない。例えば、センス回路４０を、読み出し電圧Ｖｍを入力信号とするインバータで構成しても構わない。

図４に示すように、一定または略一定電圧の参照電圧ＶＬ，ＶＭ，ＶＨを基準として読み出し電圧Ｖｍが変化するため、インバータの反転レベルを参照電圧ＶＬ，ＶＭ，ＶＨに一致させることで、参照メモリセル３１Ｌ，３１Ｍ，３１Ｈの選択状態に関係なく、読み出し電圧Ｖｍの電圧変化を同じように検知することができる。

〈６〉上記各実施形態において、主負荷回路１１の各電流供給経路１１Ｌ，１１Ｍ，１１Ｈと、参照負荷回路２１の各電流供給経路２１Ｌ，２１Ｍ，２１Ｈを、電流経路選択用のＰＭＯＳと電流供給能力調整用のＰＭＯＳの直列回路で構成したが、電流供給経路の回路構成は、当該回路構成に限定されるものではない。

〈７〉上記各実施形態において、読み出し電圧生成回路１０にビット線電圧調整回路１２を備え、参照電圧生成回路２０に参照ビット線電圧調整回路２２を備えた回路構成を例示したが、ビット線電圧調整回路１２と参照ビット線電圧調整回路２２は必ずしも備えなくてもよい。上記各実施形態では、ビット線電圧調整回路１２と参照ビット線電圧調整回路２２を備えることで、ビット線電圧及び参照ビット線電圧を略一定に維持できることから、記憶状態の違いによるメモリセル電流Ｉｍの変化、及び、参照メモリセルの違いによる参照電流ＩＬ，ＩＭ，ＩＨの差異を顕著に現出させることができた。

ところで、メモリセル及び参照メモリセル自体のＩ‐Ｖ特性にＭＯＳＦＥＴに特有の飽和領域が存在する場合は、図４に示すように、当該飽和領域の中央に動作点を設定することで、動作点の電圧値が多少変動しても、メモリセル電流Ｉｍ、参照電流ＩＬ，ＩＭ，ＩＨが大きく変動しないため、ビット線電圧調整回路１２と参照ビット線電圧調整回路２２がなくても、記憶状態の違いによるメモリセル電流Ｉｍの変化、及び、参照メモリセルの違いによる参照電流ＩＬ，ＩＭ，ＩＨの差異を顕著に現出させることが可能である。

〈８〉上記各実施形態において、４値データを記憶可能なメモリセルを想定したが、メモリセルは、４値以外の多値データを記憶可能であっても構わない。例えば、８値或いは１６値であってもよい。この場合、参照メモリセルの選択状態数は、記憶状態数に応じて増減すればよい。

本発明に係る半導体記憶装置の読み出し回路は、１つのメモリセルに３値以上の情報を格納可能な多値型の半導体記憶装置に利用できる。

本発明に係る半導体記憶装置の読み出し回路の第１実施形態における回路構成例を示す回路図 本発明に係る半導体記憶装置の読み出し回路によりデータの読み出しを行うメモリセルアレイの概略構成を示す回路図 ４値型の半導体記憶装置におけるメモリセル電流と４値データの各記憶状態の関係の一例を示す図 本発明に係る半導体記憶装置の読み出し回路における動作特性の一例を示すＩ‐Ｖ特性図 本発明に係る半導体記憶装置の読み出し回路の第１実施形態における概略の回路構成例を模式的に示すブロック図 本発明に係る半導体記憶装置の読み出し回路の第２実施形態における回路構成例を示す回路図 ２値型の半導体記憶装置におけるメモリセル電流と２値データの各記憶状態の関係の一例を示す図 従来の多値型の半導体記憶装置における時分割センス方式の読み出し回路の構成例を模式的に示す回路図 従来の多値型の半導体記憶装置の読み出し回路における動作特性の一例を示すＩ‐Ｖ特性図

符号の説明

１： 本発明に係る半導体記憶装置の読み出し回路
２： メモリセルアレイ
３： 選択メモリセル
４： ビット線
１０： 読み出し電圧生成回路
１１： 主負荷回路
１１Ｌ，１１Ｍ，１１Ｈ： 主負荷回路の電流供給経路
１２： ビット線電圧調整回路
１３： 主センス線
１４Ｌ，１４Ｍ，１４Ｈ： 電流供給経路選択用のＰチャネルＭＯＳＦＥＴ
１５Ｌ，１５Ｍ，１５Ｈ： 電流供給能力調整用のＰチャネルＭＯＳＦＥＴ
１５Ｌ’，１５Ｍ’，１５Ｈ’： 電流供給能力調整用のＰチャネルＭＯＳＦＥＴ
１５Ｌ”，１５Ｍ”，１５Ｈ”： 電流供給能力調整用のＰチャネルＭＯＳＦＥＴ
１６，２６： ＮチャネルＭＯＳＦＥＴ
１７，２７： インバータ
１８： 第２ビット線
１９： 列選択回路
２０： 参照電圧生成回路
２１： 参照負荷回路
２１Ｌ，２１Ｍ，２１Ｈ： 参照負荷回路の電流供給経路
２２： 参照ビット線電圧調整回路
２３： 参照センス線
２４Ｌ，２４Ｍ，２４Ｈ： 電流供給経路選択用のＰチャネルＭＯＳＦＥＴ
２５Ｌ，２５Ｍ，２５Ｈ： 電流供給能力調整用のＰチャネルＭＯＳＦＥＴ
２５Ｌ’，２５Ｍ’，２５Ｈ’： 電流供給能力調整用のＰチャネルＭＯＳＦＥＴ
２５Ｌ”，２５Ｍ”，２５Ｈ”： 電流供給能力調整用のＰチャネルＭＯＳＦＥＴ
２８： 第２参照ビット線
２９： 参照メモリセル選択回路
３０： 参照メモリセルアレイ
３１Ｌ，３１Ｍ，３１Ｈ： 参照メモリセル
３２Ｌ，３２Ｍ，３２Ｈ： 参照ビット線
３３Ｌ，３３Ｍ，３３Ｈ： 参照ワード線
４０： センス回路
４１： 第１データラッチ回路
４２： 第２データラッチ回路
４３： 参照メモリセル選択制御回路
ＢＬ１〜ＢＬ４： ビット線
Ｃ００： 記憶状態“００”におけるメモリセル電流のＩ‐Ｖ特性曲線
Ｃ０１： 記憶状態“０１”におけるメモリセル電流のＩ‐Ｖ特性曲線
Ｃ１０： 記憶状態“１０”におけるメモリセル電流のＩ‐Ｖ特性曲線
Ｃ１１： 記憶状態“１１”におけるメモリセル電流のＩ‐Ｖ特性曲線
Ｉｍ： メモリセル電流
ＩＬ，ＩＭ，ＩＨ： 参照電流
ＬＬ，ＬＭ，ＬＨ： 負荷特性曲線
ＲＬ，ＲＭ，ＲＨ： 参照電流のＩ‐Ｖ特性曲線
ＳＬｍ，ＳＭｍ，ＳＨｍ： 選択制御信号
ＳＬｒ，ＳＭｒ，ＳＨｒ： 選択制御信号
ＳＲＣ： ソース線
Ｖｍ： 読み出し電圧
ＶＬ，ＶＭ，ＶＨ： 参照電圧
ＷＬ１〜ＷＬ４： ワード線

Claims (10)

1. ３値以上の多値データを記憶可能なメモリセルを複数配列してなるメモリセルアレイ内から、読み出し対象の選択メモリセルに記憶されている多値データを読み出すための半導体記憶装置の読み出し回路であって、
   前記選択メモリセルに流れるメモリセル電流を読み出し電圧に変換する読み出し電圧生成回路と、
   前記多値データの前記メモリセル電流の大小に対応して隣接する２つのデータ値の中間の記憶状態に各別に対応する参照メモリセルを順次選択して、前記参照メモリセルに流れる参照電流を参照電圧に変換する参照電圧生成回路と、
   前記参照メモリセルの選択別に、前記読み出し電圧の電圧変化または前記読み出し電圧と前記参照電圧との電圧差を増幅するセンス回路と、を備えてなり、
   前記参照電圧生成回路が、前記参照メモリセルに前記参照電流を供給する参照負荷回路を備え、前記参照メモリセルの変化に対応して、前記参照負荷回路の電流供給能力を、前記参照電流の変化による前記参照電圧の電圧変動を抑制するように切り替え可能に構成され、
   前記読み出し電圧生成回路が、前記選択メモリセルに前記メモリセル電流を供給する主負荷回路を備え、前記参照メモリセルの変化に対応して、前記主負荷回路の電流供給能力を、前記参照負荷回路の電流供給能力に比例して増減するように切り替え可能に構成されていることを特徴とする半導体記憶装置の読み出し回路。
2. 前記参照メモリセルの選択別に、同じ電圧条件下における前記主負荷回路と前記参照負荷回路の各電流供給能力が同じであることを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
3. 前記参照電圧生成回路が、前記参照メモリセルの変化に対応して、前記参照負荷回路の電流供給能力を、前記参照電圧を一定電圧に維持するように切り替え可能であることを特徴とする請求項１または２に記載の半導体記憶装置の読み出し回路。
4. 前記参照メモリセルの選択別に、前記主負荷回路が、前記参照負荷回路のカレントミラー回路となっていることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置の読み出し回路。
5. 前記参照メモリセルの選択別に、前記主負荷回路の電流が前記参照電圧に依存して変化し、前記参照負荷回路の電流が前記読み出し電圧に依存して変化するように、前記主負荷回路と前記参照負荷回路が相互接続していることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置の読み出し回路。
6. 前記主負荷回路と前記参照負荷回路は、夫々、前記参照メモリセルの選択別に、異なる電流供給能力のオンオフ制御可能な電流供給経路を備えることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置の読み出し回路。
7. 前記主負荷回路と前記参照負荷回路は、夫々、複数のオンオフ制御可能な電流供給経路を備え、前記参照メモリセルの選択別に、前記複数の電流供給経路の組み合わせをオンオフ制御により変化させて異なる電流供給能力を取得可能に構成されていることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置の読み出し回路。
8. 前記各電流供給経路は、前記オンオフ制御用のＭＯＳＦＥＴと、電流供給能力調整用のＭＯＳＦＥＴの直列回路で構成されていることを特徴とする請求項６または７に記載の半導体記憶装置の読み出し回路。
9. 前記主負荷回路と前記参照負荷回路は、夫々、前記電流供給経路またはその組み合わせ数を前記参照メモリセルの選択数以上に備えていることを特徴とする請求項６〜８の何れか１項に記載の半導体記憶装置の読み出し回路。
10. 選択した前記参照メモリセルに対する前記センス回路の出力レベルに応じて、次に選択すべき前記参照メモリセルを決定することを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置の読み出し回路。