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JP4492928B2 - データ伝送装置 - Google Patents

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Description

本発明は、データ伝送装置およびデータ伝送方法に関し、特には、パラレルデータを伝送するデータ伝送装置およびデータ伝送方法に関する。
従来、送信側から受信側へパラレルデータを伝送するデータ伝送装置がある。
例えば、液晶表示装置（以下「ＬＣＤモジュール」と称する。）では、Ｒ（赤）、Ｇ（緑）およびＢ（青）の各色のデータとして、例えば６ビットあるいは８ビットのパラレルデータが用いられ、各色のパラレルデータが送信側であるコントロールＬＳＩから受信側である駆動用ＬＳＩに伝送される。
具体的には、コントロールＬＳＩは自己に内蔵しているトランスミッタ（Ｔｘ）からパラレル信号線にデータを伝送し、受信側である駆動用ＬＳＩは自己に内装しているレシーバ（Ｒｘ）でパラレル信号線からデータを受け付ける。なお、サイズの小さいＬＣＤモジュールでは、トランスミッタ（Ｔｘ）が内蔵されているコントローラＬＳＩが、ＬＣＤモジュール内部に実装されていない場合もある。
特許文献１（特開２００１−１４４６２０号公報）には、複数の信号線を介してパラレルデータの伝送を行うバスシステムおいて、伝送するパラレルデータに含まれる“０”または“１”の発生頻度を少なくすることによって、複数の信号線上におけるクロストークノイズの発生を低減させる技術が記載されている。
図６は、特許文献１に記載されたバスシステムの送信側の一部を示した回路図である。以下、図６を参照して、特許文献１に記載されたバスシステムを簡単に説明する。
特許文献１に記載されたバスシステムでは、送信側のＥＸＯＲゲート８０〜８２が、伝送用のパラレルデータＤ００〜Ｄ０２を複数の信号線に供給する。したがって、送信側と複数の信号線との間のインターフェースはＣＭＯＳ（電圧）方式のインターフェースとなる。
送信側では、ＡＮＤゲート８３〜８５とＮＯＲゲート８６とが、伝送予定のパラレルデータの中で、“０”を示すデータの数が“１”を示すデータの数より多いか否かを判定し、ＥＸＯＲゲート８０〜８２が、パラレルデータの中の“０”または“１”の発生頻度が少なくなるように、ＮＯＲゲート８６が出力する判定結果に基づいて伝送予定のパラレルデータの反転を制御する。
したがって、ＥＸＯＲゲート８０〜８２の出力は、“０”または“１”の発生頻度が少なくなり、ＥＸＯＲゲート８０〜８２の出力が変更される可能性が少なくなる。このため、複数の信号線上におけるクロストークノイズの発生が低減する。
特開２００１−１４４６２０号公報
パラレルデータの伝送を行うＬＣＤモジュールでは、液晶の多諧調化および高解像度化により、伝送するデータ量が大幅に増大してきている。このため、パラレルデータの伝送を行うＬＣＤモジュールでは、データ伝送に必要な伝送線の本数が増大し、伝送周波数が高速化し、さらに、信号線を流れる電流の総量が多くなってきている。
信号線を流れる電流の総量が多くなるという問題点は、パラレルデータを扱うＬＣＤモジュールに限る問題ではなく、パラレルデータの伝送を行う電子機器に共通する問題である。
なお、特許文献１に記載のバスシステムでは、ＥＸＯＲゲート８０〜８２の出力が変更される可能性が少なくなるので、ＥＸＯＲゲート８０〜８２の出力を変更するためのスイッチング電流の低減は期待できる。
しかしながら、特許文献１に記載のバスシステムでは、信号線を流れる電流の総量を少なくする点についての具体的な記載はない。
本発明の目的は、信号線を流れる電流の総量を少なくすることによって消費電力の低減を図ることが可能なデータ伝送装置およびデータ伝送方法を提供することである。
上記の目的を達成するために、本発明のデータ伝送装置は、送信側から供給される複数ビットのパラレルデータを複数の信号線を介して受信側へ並列に伝送するデータ伝送装置であって、前記複数のビットのそれぞれは、第１論理レベルまたは第２論理レベルのいずれかを示し、前記パラレルデータの中で、前記第１論理レベルを示すビットの数が前記第２論理レベルを示すビットの数以下の場合には該パラレルデータを出力し、該第１論理レベルを示すビットの数が該第２論理レベルを示すビットの数より多い場合には該パラレルデータの各ビットの論理レベルを反転したパラレルデータを出力し、さらに、前記送信側から供給されるパラレルデータを反転したか否かを示す反転情報を出力するパラレルデータ制御部と、前記パラレルデータ制御部が出力するパラレルデータの各ビットに対応する複数の信号線と、前記パラレルデータ制御部が出力するパラレルデータの中で前記第１論理レベルを示すビットに対応する信号線には第１の電流を流し、該パラレルデータの中で前記第２論理レベルを示すビットに対応する信号線には該第１の電流より小さな第２の電流を流すデータ送信部と、前記第１の電流が流された信号線に対応する出力として前記第１論理レベルを示すビットを出力し、前記第２の電流が流された信号線に対応する出力として前記第２の論理レベルを示すビットを出力することにより複数ビットのパラレルデータを出力するデータ受信部と、前記反転情報が前記送信側から供給されるパラレルデータを反転したことを示している場合には、前記データ受信部が出力したパラレルデータの各ビットの論理レベルを反転したパラレルデータを前記受信側に供給し、該反転情報が該送信側から供給されるパラレルデータを反転していないことを示している場合には、前記データ受信部が出力したパラレルデータを該受信側に供給するパラレルデータ供給制御部とを含み、前記データ送信部は、前記複数の信号線のそれぞれに対応する複数の送信回路を含み、前記送信回路のそれぞれは、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとからなり、自己の入力端子が自己に対応する信号線に対応したビットの情報を受け付け、自己の出力端子が自己に対応する信号線の一端と接続されるインバータ回路を含み、前記データ受信部は、前記複数の信号線のそれぞれに対応する複数の受信回路を含み、前記複数の受信回路のそれぞれは、一端が自己と対応する信号線の他端と接続され、他端が電源の一方の電位側に接続された定電流回路と、ゲートおよびドレインに自己と対応する信号線の他端の電位に応じた電位が供給され、ソースが前記電源の他方の電位側と接続され、前記送信回路が有するインバータ回路の中でソースが前記電源の他方の電位側に接続されたトランジスタと同じチャネルを有するスイッチングＭＯＳトランジスタと、自己の入力端子に自己と対応する信号線の他端の電位に応じた電位が供給される第１の反転バッファと、前記第１の反転バッファの出力を反転する第２の反転バッファとを含むことを特徴とする。
本発明によれば、データ送信部は、パラレルデータ制御部が出力するパラレルデータの中で第１論理レベルを示すビットに対応する信号線には第１の電流を流し、パラレルデータの中で第２論理レベルを示すビットに対応する信号線には第１の電流より大きさの小さい第２の電流を流す。
パラレルデータ制御部は、パラレルデータの中で、第１論理レベルを示すビットの数が第２論理レベルを示すビットの数以下の場合にはパラレルデータを出力し、第１論理レベルを示すビットの数が第２論理レベルを示すビットの数より多い場合にはパラレルデータの各ビットの論理レベルを反転したパラレルデータを出力する。このため、パラレルデータ制御部の出力は第２論理レベルを示すビットの発生頻度が第１論理レベルを示すビットの発生頻度より高くなり、信号線を流れる電流の総量を少なくすることが可能となる。
また、前記第１の電流の大きさを前記第２の電流の大きさの２倍以上とすることが望ましい。上記の発明によれば、信号線を流れる電流の総量を効果的に少なくすることが可能となる。
また、前記送信側は、前記複数ビットのパラレルデータとして、液晶表示装置駆動用データを供給することが望ましい。上記の発明によれば、液晶表示装置において、パラレルデータ伝送時の消費電力を少なくすることが可能となる。
上記の発明によれば、データ伝送装置を半導体装置とすることが可能となる。
また、前記送信回路のそれぞれは、前記インバータ回路の中でソースが電源の他方の電位側に接続されたトランジスタのドレインと前記出力端子との間に設けられた抵抗値調節機能を有する抵抗調整用ＭＯＳトランジスタとをさらに含むことが望ましい。
上記の発明によれば、抵抗調整用ＭＯＳトランジスタによって第２の電流の大きさを制限することが可能となり、更なる省電力化を図ることが可能となる。
また、前記複数の受信回路のそれぞれは、電位調整用信号を受け付け、自己に対応する信号線の他端の電位を前記該電位調整用信号に基づいて調整し、調整後の電位を、前記第１の反転バッファの入力端子および前記スイッチングＭＯＳトランジスタのゲートおよびドレインに供給する電位調整部とをさらに含むことが望ましい。
上記の発明によれば、第１の反転バッファに入力する電位を調整することが可能となる。したがって、信号線の他端の電位が第１の反転バッファの入力レベルとして適切でない場合に、信号線の他端の電位を第１の反転バッファの入力レベルとして適切なレベルに調整することが可能となり、受信回路の出力を安定させることが可能となる。
本発明によれば、データ送信部は、パラレルデータ制御部が出力するパラレルデータの中で第１論理レベルを示すビットに対応する信号線には第１の電流を流し、パラレルデータの中で第２論理レベルを示すビットに対応する信号線には第１の電流より大きさの小さい第２の電流を流す。
パラレルデータ制御部は、パラレルデータの中で、第１論理レベルを示すビットの数が第２論理レベルを示すビットの数以下の場合にはパラレルデータを出力し、第１論理レベルを示すビットの数が第２論理レベルを示すビットの数より多い場合にはパラレルデータの各ビットの論理レベルを反転したパラレルデータを出力する。このため、パラレルデータ制御部の出力は第２論理レベルを示すビットの発生頻度が第１論理レベルを示すビットの発生頻度より高くなり、信号線を流れる電流の総量を少なくすることが可能となる。
以下、本発明の一実施例を図面を参照して説明する。
図１は、本発明の一実施例のデータ伝送装置を示したブロック図である。
図１において、本データ伝送装置は、送信側としての送信側ＬＳＩ１と、パラレルデータ制御部２と、データ送信部３と、複数の信号線４と、データ受信部５と、パラレルデータ供給制御部６と、受信側としての受信側ＬＳＩ７とを含む。
送信側ＬＳＩ１は、複数ビットのパラレルデータを出力する。本実施例では、送信側ＬＳＩ１は、複数ビットのパラレルデータとして、８ビットのパラレルデータを用いる。なお、複数ビットのパラレルデータは、８ビットのパラレルデータに限らず、複数のビットのパラレルデータであれば適宜変更可能である。また、送信側ＬＳＩ１は、複数ビットのパラレルデータとして、例えば、液晶表示装置駆動用データを出力してもよい。
送信側ＬＳＩ１は、信号線１ｎ（具体的には、信号線１１〜１８）のそれぞれに１ビットのデータを同時に供給することにより、８ビットのパラレルデータを出力する。なお、複数のビットのそれぞれは、第１論理レベル（以下「“Ｌ”」と称する。）および“Ｌ”と異なる第２論理レベル（以下「“Ｈ”」と称する。）のいずれかを示す。
送信側ＬＳＩ１は、さらに、８ビットのパラレルデータを読み込むタイミングを規定するクロック信号を信号線１９に出力する。
パラレルデータ制御部２は、送信側ＬＳＩ１から供給されるパラレルデータの中で、“Ｌ”を示すビットの数が“Ｈ”を示すビットの数以下の場合には、送信側ＬＳＩ１から供給されるパラレルデータを出力する。
また、パラレルデータ制御部２は、送信側ＬＳＩ１から供給されるパラレルデータの中で、“Ｌ”を示すビットの数が“Ｈ”を示すビットの数より多い場合には、送信側ＬＳＩ１から供給されるパラレルデータの各ビットの論理レベルを反転したパラレルデータを出力する。
パラレルデータ制御部２は、さらに、送信側ＬＳＩ１から出力されるパラレルデータの各ビットの論理レベルを反転したか否かを示す反転情報を出力する。
具体的には、パラレルデータ制御部２は、比較回路２ａと、複数のＥＸ−ＯＲゲート２ｂｎ（具体的には、ＥＸ−ＯＲゲート２ｂ１〜２ｂ８）とを含む。
比較回路２ａは、送信側ＬＳＩ１から出力されるパラレルデータの中で、“Ｌ”を示すビットの数が“Ｈ”を示すビットの数以下の場合には“Ｈ”を出力し、“Ｌ”を示すビットの数が“Ｈ”を示すビットの数より多い場合には“Ｌ”を出力する。比較回路２ａの出力は、ＥＸ−ＯＲゲート２ｂ１〜２ｂ８の反転入力端子２ｂｎ１に供給される。
各ＥＸ−ＯＲゲート２ｂｎは、信号線１ｎと接続している。具体的には、ＥＸ−ＯＲゲート２ｂ１の入力端子２ｂ１２は信号線１１と接続する。また、ＥＸ−ＯＲゲート２ｂ２の入力端子２ｂ２２は信号線１２と接続し、ＥＸ−ＯＲゲート２ｂ３の入力端子２ｂ３２は信号線１３と接続し、ＥＸ−ＯＲゲート２ｂ４の入力端子２ｂ４２は信号線１４と、ＥＸ−ＯＲゲート２ｂ５の入力端子２ｂ５２は信号線１５と接続し、ＥＸ−ＯＲゲート２ｂ６の入力端子２ｂ６２は信号線１６と接続し、ＥＸ−ＯＲゲート２ｂ７の入力端子２ｂ７２は信号線１７と接続し、ＥＸ−ＯＲゲート２ｂ８の入力端子２ｂ８２は信号線１８と接続する。
したがって、ＥＸ−ＯＲゲート２ｂ１〜２ｂ８は、比較回路２ａが“Ｈ”を出力した際、送信側ＬＳＩが出力した８ビットのパラレルデータを変更せずに出力し、比較回路２ａが“Ｌ”を出力した際、送信側ＬＳＩ１が出力した８ビットのパラレルデータの各ビットの論理レベルを反転して出力する。
比較回路２ａは、送信側ＬＳＩ１が出力した８ビットのパラレルデータの中で、“Ｌ”を示すビットの数が“Ｈ”を示すビットの数より多いときに“Ｌ”を出力するので、ＥＸ−ＯＲゲート２ｂ１〜２ｂ８からの出力は、“Ｈ”の出現頻度が“Ｌ”の出現頻度より高くなる。
データ送信部３は、複数の送信回路３ｍ（具体的には、送信回路３１〜３１０）を含む。本実施例では、データ送信部３は、パラレルデータ送信用の送信回路３１〜３８と、比較回路２ａの出力である反転情報を送信するための送信回路３９と、クロック信号送信用の送信回路３１０とを含む。なお、送信回路３１０に供給されるクロック信号は、“Ｈ”と“Ｌ”との組合せによって示される。
各送信回路３ｍは、例えば、ＮｃｈＯＤ（Ｎチャネルオープンドレイン）トランジスタで構成される。
送信回路３１はＥＸ−ＯＲゲート２ｂ１の出力を受け付け、送信回路３２はＥＸ−ＯＲゲート２ｂ２の出力を受け付け、送信回路３３はＥＸ−ＯＲゲート２ｂ３の出力を受け付け、送信回路３４はＥＸ−ＯＲゲート２ｂ４の出力を受け付け、送信回路３５はＥＸ−ＯＲゲート２ｂ５の出力を受け付け、送信回路３６はＥＸ−ＯＲゲート２ｂ６の出力を受け付け、送信回路３７はＥＸ−ＯＲゲート２ｂ７の出力を受け付け、送信回路３８はＥＸ−ＯＲゲート２ｂ８の出力を受け付ける。
また、各送信回路３ｍは、信号線４ｍと接続している。具体的には、送信回路３１は信号線４１と接続し、送信回路３２は信号線４２と接続し、送信回路３３は信号線４３と接続し、送信回路３４は信号線４４と接続し、送信回路３５は信号線４５と接続し、送信回路３６は信号線４６と接続し、送信回路３７は信号線４７と接続し、送信回路３８は信号線４８と接続し、送信回路３９は信号線４９と接続し、送信回路３１０は信号線４１０と接続する。
各送信回路３ｍは、“Ｌ”を受け付けた際には、自己に接続している信号線４ｍに所定の大きさの電流（第１の電流）を流し、“Ｈ”を受け付けた際には、自己に接続している信号線４ｍに所定の大きさの電流（第１の電流）より大きさの小さい電流（第２の電流）を流す。
本実施例では、ＥＸ−ＯＲゲート２ｂ１〜２ｂ８からの出力は、“Ｈ”の出現頻度が“Ｌ”の出現頻度より高いので、複数の信号線４ｍに流す電流の総量を少なくすることができる。
データ受信部５は、第１の電流が流された信号線に対応する出力として“Ｌ”を示すビットを出力し、第２の電流が流された信号線に対応する出力として“Ｈ”を示すビットを出力することにより複数ビットのパラレルデータを出力する。
データ受信部５は、複数の信号線４ｍと同数の受信回路５ａｍ（具体的には、受信回路５ａ１〜５ａ１０）と、複数のＥＸ−ＯＲゲート２ｂｎと同数のラッチ回路５ｂｎ（具体的には、ラッチ回路５ｂ１〜５ｂ８）とを含む。
各受信回路５ａｍは、信号線４ｍと接続している。具体的には、受信回路５ａ１は信号線４１と接続し、受信回路５ａ２は信号線４２と接続し、受信回路５ａ３は信号線４３と接続し、受信回路５ａ４は信号線４４と接続し、受信回路５ａ５は信号線４５と接続し、受信回路５ａ６は信号線４６と接続し、受信回路５ａ７は信号線４７と接続し、受信回路５ａ８は信号線４８と接続し、受信回路５ａ９は信号線４９と接続し、受信回路５ａ１０は信号線４１０と接続する。
各受信回路５ａｍは、自己と接続している信号線４ｍに所定の大きさの電流（第１の電流）が流れている場合には“Ｌ”を出力し、自己と接続している信号線４ｍに所定の大きさより小さい電流（第２の電流）が流れている場合には“Ｈ”を出力する。
各ラッチ回路５ｂｍは、受信回路５ａ１〜５ａ８のいずれかと接続している。具体的には、ラッチ回路５ｂ１は受信回路５ａ１の出力を受け付ける。また、ラッチ回路５ｂ２は受信回路５ａ２の出力を受け付け、ラッチ回路５ｂ３は受信回路５ａ３の出力を受け付け、ラッチ回路５ｂ４は受信回路５ａ４の出力を受け付け、ラッチ回路５ｂ５は受信回路５ａ５の出力を受け付け、ラッチ回路５ｂ６は受信回路５ａ６の出力を受け付け、ラッチ回路５ｂ７は受信回路５ａ７の出力を受け付け、ラッチ回路５ｂ８は受信回路５ａ８の出力を受け付ける。
各ラッチ回路５ｂｎは、受信回路５ａ１０の出力、具体的には送信側ＬＳＩ１のクロック信号を利用して、自己が受け付けた送信回路５ａｍの出力をラッチする。よって、ラッチ回路５ｂ１〜５ｂ８にラッチされたデータは、ＥＸ−ＯＲゲート２ｂ１〜２ｂ８の出力であるパラレルデータを示す。
パラレルデータ供給制御部６は、受信回路５ａ９が受信した反転情報が送信側ＬＳＩ１から供給されるパラレルデータを反転したことを示している場合には、データ受信部５が出力したパラレルデータの各ビットの論理レベルを反転したパラレルデータを受信側ＬＳＩ７に供給し、反転情報が送信側ＬＳＩ１から供給されるパラレルデータを反転していないことを示している場合には、データ受信部５が出力したパラレルデータを受信側ＬＳＩ７に供給する。
パラレルデータ供給制御部６は、複数のラッチ回路５ｂｎと同数のＥＸ−ＯＲゲート５ｎ（具体的には、ＥＸ−ＯＲゲート６１〜６８）を含む。
各ＥＸ−ＯＲゲート６ｎは、ラッチ回路５ｂｎと接続する。具体的には、ＥＸ−ＯＲゲート６１の非反転入力端子６１１はラッチ回路５ｂ１の出力を受け付ける。また、ＥＸ−ＯＲゲート６２の非反転入力端子はラッチ回路５ｂ２の出力を受け付け、ＥＸ−ＯＲゲート６３の非反転入力端子はラッチ回路５ｂ３の出力を受け付け、ＥＸ−ＯＲゲート６４の非反転入力端子はラッチ回路５ｂ４の出力を受け付け、ＥＸ−ＯＲゲート６５の非反転入力端子はラッチ回路５ｂ５の出力を受け付け、ＥＸ−ＯＲゲート６６の非反転入力端子はラッチ回路５ｂ６の出力を受け付け、ＥＸ−ＯＲゲート６７の非反転入力端子はラッチ回路５ｂ７の出力を受け付け、ＥＸ−ＯＲゲート６８の非反転入力端子はラッチ回路５ｂ８の出力を受け付ける。
各ＥＸ−ＯＲゲート６ｎの反転入力端子６ｎ２には、受信回路５ａ９の出力、具体的には比較回路２ａの出力が供給される。したがって、各ＥＸ−ＯＲゲート６１〜６８から並列に出力されるデータは、送信側ＬＳＩ１が出力した８ビットのパラレルデータとなる。
受信側ＬＳＩ７は、各ＥＸ−ＯＲゲート６１〜６８から並列に出力される８ビットのパラレルデータを受け付ける。
図２は、送信回路３ｍと、信号線４ｍと、受信回路５ａｍとの一実施例を示した回路図である。
送信回路３ｍ１は信号線１９からクロック信号を受け付ける送信回路３１０であり、送信回路３ｍ２はパラレルデータ制御部２の出力を受け付ける送信回路である。なお、実際にはパラレルデータ制御部２の出力を受け付ける送信回路３ｍ２は複数あるが、図２では、説明の簡略化を図るため、パラレルデータ制御部２の出力を受け付ける送信回路３ｍ２を１つだけ示している。
図２において、送信回路３ｍ１は、ｐチャネルＭＯＳトランジスタＭ１と、ｎチャネルＭＯＳトランジスタＭ２と、ｎチャネルＭＯＳトランジスタＭ３と、反転バッファＩＮＶ３とを含む。ｐチャネルＭＯＳトランジスタＭ１とｎチャネルＭＯＳトランジスタＭ３とでインバータ回路を構成する。
反転バッファＩＮＶ３の入力は入力端子Ｔ１と接続する。
トランジスタＭ１のソースは電源電圧端子ＶＤＤと接続し、トランジスタＭ１のゲートには反転バッファＩＮＶ３の出力が供給され、トランジスタＭ１のドレインはトランジスタＭ２のソースと接続する。トランジスタＭ２のゲートは電圧振幅制限バイアス入力端子Ｔ２と接続し、トランジスタＭ２のドレインはトランジスタＭ３のドレインおよび信号線４ｍの一端４ｍ１と接続する。トランジスタＭ３のゲートには反転バッファＩＮＶ３の出力が供給され、トランジスタＭ３のソースはグランド端子ＧＮＤと接続する。容量Ｃｐ１は、送信回路３ｍ１の出力寄生容量である。
送信回路３ｍ２は、ｐチャネルＭＯＳトランジスタＭ１０１と、ｎチャネルＭＯＳトランジスタＭ１０２と、ｎチャネルＭＯＳトランジスタＭ１０３と、反転バッファＩＮＶ１０３とを含む。ｐチャネルＭＯＳトランジスタＭ１０１とｎチャネルＭＯＳトランジスタＭ１０３とでインバータ回路を構成する。
なお、送信回路３ｍ２は、送信回路３ｍ１のトランジスタＭ１をトランジスタＭ１０１とし、送信回路３ｍ１のトランジスタＭ２をトランジスタＭ１０２とし、送信回路３ｍ１のトランジスタＭ３をトランジスタＭ１０３とし、送信回路３ｍ１の反転バッファＩＮＶ３を反転バッファＩＮＶ１０３としたものである。容量Ｃｐ１０１は、送信回路３ｍ２の出力寄生容量である。
受信回路５ａｍ１は、信号線４ｍを介して送信回路３ｍ１と接続する。受信回路５ａｍ２は、信号線４ｍを介して送信回路３ｍ２と接続する。受信回路５ａｍ１と受信回路５ａｍ２は、バイアス回路５ｄと接続する。なお、バイアス回路５ｄは、データ受信部５に含まれる。
受信回路５ａｍ１は、ｐチャネルＭＯＳトランジスタＭ４と、ｎチャネルＭＯＳトランジスタＭ５と、ｎチャネルＭＯＳトランジスタＭ６と、反転バッファＩＮＶ１と、反転バッファＩＮＶ２とを含む。
トランジスタＭ４のソースは電源電圧端子ＶＤＤと接続し、トランジスタＭ４のゲートおよびドレインは反転バッファＩＮＶ１の入力端子と接続する。トランジスタＭ５のソースは反転バッファＩＮＶ１の入力端子と接続し、トランジスタＭ５のゲートはバイアス回路５ａｍ２の出力端子と接続し、トランジスタＭ５のドレインはトランジスタＭ６のドレインおよび信号線４ｍの他端４ｍ２と接続する。トランジスタＭ６のゲートは定電流源バイアス入力端子Ｔ３と接続し、トランジスタＭ６のソースはグランド端子ＧＮＤと接続する。
反転バッファＩＮＶ１の出力端子は反転バッファＩＮＶ２の入力端子と接続し、反転バッファＩＮＶ２の出力は受信回路５ａｍ１の出力となる。また、反転バッファＩＮＶ２の出力はバイアス回路５ｄに入力される。容量ＣＰ２は、受信回路５ａｍ１の入力寄生容量である。
受信回路５ａｍ２は、ｐチャネルＭＯＳトランジスタＭ１０４と、ｎチャネルＭＯＳトランジスタＭ１０５と、ｎチャネルＭＯＳトランジスタＭ１０６と、反転バッファＩＮＶ１０１と、反転バッファＩＮＶ１０２とを含む。
受信回路５ａｍ２は、受信回路５ａｍ１のトランジスタＭ４をトランジスタＭ１０４とし、受信回路５ａｍ１のトランジスタＭ５をトランジスタＭ１０５とし、受信回路５ａｍ１のトランジスタＭ６をトランジスタＭ１０６とし、受信回路５ａｍ１の反転バッファＩＮＶ１を反転バッファＩＮＶ１０１とし、受信回路５ａｍ１の反転バッファＩＮＶ２を反転バッファＩＮＶ１０２としたものである。容量ＣＰ１０２は、受信回路５ａｍ２の入力寄生容量である。なお、受信回路５ａｍ２では、反転バッファＩＮＶ１０２の出力をバイアス回路５ｄに供給しない。
送信回路３ｍ１と送信回路３ｍ２とは、同じディメンションおよび同じレイアウトにて構成されている。また、受信回路５ａｍ１と受信回路５ａｍ２とは、同じディメンションおよび同じレイアウトにて構成されている。
受信回路５ａｍ１の定電流源バイアス入力端子Ｔ３と受信回路５ａｍ２の定電流源バイアス入力端子Ｔ３には共通の電圧ＶＢ２が供給され、トランジスタＭ６とトランジスタＭ１０６とは定電流回路となる。
送信回路３ｍ１の電圧振幅制限バイアス入力端子Ｔ２と送信回路３ｍ２の電圧振幅制限バイアス入力端子Ｔ２には共通の電圧ＶＢ１が供給される。このため、送信回路３ｍ１および送信回路３ｍ２は、入力端子Ｔ１に供給されるビットが“Ｈ”を示す際に信号線４ｍの一端４ｍ１の電位を電源電圧ＶＤＤより低い電位にすることができ、また、入力端子Ｔ１に供給されるビットが“Ｈ”を示す際に信号線４ｍを流れる電流の大きさを制限することが可能となる。
なお、実際には、入力端子Ｔ１に“Ｈ”が供給された際に信号線４ｍに印加される電圧は、信号線４ｍの端部のそれぞれに接続されている送信回路３ｍおよび受信回路５ａｍとによって決定される。
受信回路５ａｍ１のトランジスタＭ５と受信回路５ａｍ２のトランジスタＭ１０５は電子スイッチとして機能する。ノードＮ２およびノードＮ１０２の電位は、トランジスタＭ５およびトランジスタＭ１０５のスイッチ動作および送信回路３ｍの入力端子Ｔ１の入力に応じて、電源電圧ＶＤＤ付近またはＧＮＤ端子レベル付近にすることができる。
受信回路５ａｍ１に含まれるトランジスタＭ４およびトランジスタＭ５と、受信回路５ａｍ２に含まれるトランジスタＭ１０４およびトランジスタＭ１０５とは、例えば、数ｋオームの抵抗、つまり、電流制限素子としても機能する。
反転バッファＩＮＶ１と反転バッファＩＮＶ１０１とは、主に波形生成を行う。
バッファ回路５ｄは、差動入力回路５ｄ１と、コンデンサＣ１１とを含む。
差動入力回路５ｄ１は、ｐチャネルＭＯＳトランジスタＭ１１と、ｐチャネルＭＯＳトランジスタＭ１２と、ｎチャネルＭＯＳトランジスタＭ１３と、ｎチャネルＭＯＳトランジスタＭ１４と、ｎチャネルＭＯＳトランジスタＭ１５と、反転バッファＩＮＶ１１とを含む。
トランジスタＭ１１のゲートは差動入力回路５ｄ１の一方の入力端子となり、反転バッファＩＮＶ１１の入力端子が差動入力回路５ｄ１の他方の入力端子となる。反転バッファＩＮＶ１１の出力端子はトランジスタＭ１２のゲートと接続する。
バイアス回路５ｄの入力端子５ｄａには、受信回路５ｍａ１の出力が入力される。
コンデンサＣ１１は、トランジスタＭ１２がオンのときに電荷が蓄積され、トランジスタＭ１１がオンのときに自己に蓄積されている電荷をトランジスタＭ１４およびトランジスタＭ１５とを介して放電する。
本実施例では、バイアス回路５ｄの出力をデューティ＝５０％とするために、トランジスタＭ１１とトランジスタＭ１２とは、同じディメンションおよび同じレイアウトにしてあり、トランジスタＭ１３とトランジスタＭ１４とは、同じディメンションおよび同じレイアウトにしてある。なお、トランジスタＭ１５は電子スイッチとして機能し、受信回路５ａｍ１が高周波で自己発振することを防いでいる。
バイアス回路５ｄの出力は、受信回路５ａｍ１のトランジスタＭ５のゲートおよび受信回路５ａｍ２のトランジスタＭ１０５のゲートに供給される。
次に、図２に示した回路の動作を説明する。
まず、送信回路３ｍ１の入力端子Ｔ１に“Ｈ”が与えられると、バイアス回路５ｄのコンデンサＣ１１は電圧が電源電圧ＶＤＤになるまで電荷が蓄積される。
続いて、送信回路３ｍ１の入力端子Ｔ１にデューティ５０％のクロック信号を与えると、コンデンサＣ１１の電圧は、受信回路５ａｍ１がデューティ５０％の信号を出力できる値に下がる。
トランジスタＭ５のゲートおよびトランジスタＭ１０５のゲートにバイアス回路５ｄの出力を供給することによって、反転バッファＩＮＶ１および反転バッファＩＮＶ１０１に入力する電位を調整することが可能となる。したがって、信号線４ｍの他端４ｍ２の電位が反転バッファＩＮＶ１の入力レベルおよび反転バッファＩＮＶ１０１の入力レベルとして適切でない場合に、信号線４ｍの他端４ｍ２の電位を反転バッファＩＮＶ１の入力レベルおよび反転バッファＩＮＶ１０１の入力レベルとして適切なレベルに調整することが可能となり、受信回路の出力を安定させることが可能となる。
次に、バイアス回路５ｄの出力が安定した状態での動作を説明する。なお、以下では、送信回路３ｍ１と受信回路５ａｍ１の動作について説明するが、送信回路３ｍ２と受信回路５ａｍ２の動作も同様の動作となる。
送信回路３ｍ１の入力端子Ｔ１に“Ｈ”が与えられると、信号線４ｍの一端４ｍ１の電位は、電源電圧ＶＤＤからトランジスタＭ２に応じた電圧だけ下がった電位となり、信号線４ｍにおいて電流が矢印Ａ方向に流れる。信号線４ｍを通った電流は、定電流源であるトランジスタＭ６を介してＧＮＤ端子に流れる。
このとき、反転バッファＩＮＶ１の入力は、“Ｈ”となり、受信回路５ａｍの出力は“Ｈ”となる。また、トランジスタＭ４がオフとなるので、信号線４ｍを流れる電流（第２の電流）の大きさは、定電流源であるトランジスタＭ６によって制限された大きさとなる。
一方、送信回路３ｍ１の入力端子Ｔ１に“Ｌ”が与えられると、信号線４ｍの一端４ｍ１の電位はＧＮＤレベルの電位となり、このため、反転バッファＩＮＶ１の入力が“Ｌ”となる。したがって、トランジスタＭ４がオンとなり、信号線４ｍにおいて矢印Ｂ方向に電流（第１の電流）が流れる。このとき、信号線４ｍを流れる電流（第１の電流）の大きさは、定電流源であるトランジスタＭ６による制限を受けない。
したがって、本実施例では、定電流源としてのトランジスタＭ６を流れる電流の大きさを小さくすればするほど、送信回路３ｍ１の入力端子Ｔ１に“Ｌ”が与えられたときに信号線４ｍに流れる電流（第１の電流）の大きさは、送信回路３ｍ１の入力端子Ｔ１に“Ｈ”が与えられたときに信号線４ｍに流れる電流（第２の電流）の大きさより大きくなっていき、例えば、送信回路３ｍ１の入力端子Ｔ１に“Ｌ”が与えられたときに信号線４ｍに流れる電流（第１の電流）の大きさを、送信回路３ｍ１の入力端子Ｔ１に“Ｈ”が与えられたときに信号線４ｍに流れる電流（第２の電流）の大きさの２倍以上にできる。
図３は、送信回路３ｍと、信号線４ｍと、受信回路５ａｍとの他の実施例を示した回路図である。なお、図３において、図２に示したものと同一構成のものには同一符号を附してある。なお、以下では、送信回路３ｍ１と受信回路５ａｍ１の動作について説明するが、送信回路３ｍ２と受信回路５ａｍ２の動作も同様の動作となる。
図３に示した回路では、入力端子Ｔ１への入力が“Ｈ”のとき、信号線４ｍの一端の電位がＶＤＤとなり、トランジスタＭ４がオンとなるので、信号線４ｍには矢印Ａ方向に所定の大きさの電流（第１の電流）が流れ、受信回路５ａｍの出力は“Ｈ”となる。
一方、入力端子Ｔ１への入力が“Ｌ”のとき、信号線４ｍの一端の電位がＧＮＤレベルよりトランジスタＭ２の抵抗分だけ高い電位となり、トランジスタＭ４がオフとなるので、信号線４ｍには矢印Ｂ方向にトランジスタＭ６によって制限された大きさの電流（第２の電流）が流れ、受信回路５ａｍの出力は“Ｌ”となる。
なお、図３に示した回路の動作は基本的に図２に示した構成と同様であるので、その詳細な説明は省略する。
図２または図３に示す構成を採用すれば、データ伝送装置を半導体装置とすることが可能となる。
図４は、図１に示したデータ伝送装置の動作を説明するための説明図である。以下、図４を参照して、データ伝送装置の動作を説明する。
図４に示すように、８ビットのパラレルデータの中で“Ｈ”を示すビットの数が４以上のときには比較回路２ａは“Ｈ”を出力する。よって、パラレルデータ制御部２は、送信側ＬＳＩ１が出力するパラレルデータの各ビットの論理レベルを変更せずに、データ送信部３に出力する。
ここで、１つの送信回路３ｍに“Ｌ”のビットが提供された際に、単一の信号線に流される電流（第１の電流）の大きさをｉとすると、８ビットのパラレルデータの中で“Ｈ”を示すビットの数が４以上のときには、信号線４１〜４９を流れるトータルの電流の最大値は４ｉとなる。なお、本実施例では、１つの送信回路３ｍに“Ｈ”のビットが提供された際に、単一の信号線に流される電流の大きさがほぼ０となるように、送信回路と受信回路とを設定したものとする。
また、８ビットのパラレルデータの中で“Ｈ”を示すビットの数が４未満のときには比較回路２ａは“Ｌ”を出力する。よって、パラレルデータ制御部２は、送信側ＬＳＩ１が出力するパラレルデータの各ビットの論理レベルを反転したパラレルデータをデータ送信部３に出力する。
したがって、８ビットのパラレルデータの中で“Ｈ”を示すビットの数が４未満のときには、信号線４１〜４９を流れるトータルの電流の最大値は４ｉとなる。
図５は、送信側ＬＳＩ１が提供するパラレルデータをそのまま送信回路３に出力した場合の、信号線４１〜４９を流れるトータルの電流値を示した説明図である。
図５に示すように、送信側ＬＳＩ１が提供するパラレルデータをそのまま送信回路３に出力した場合、信号線４１〜４９を流れるトータルの電流の最大値は８ｉとなる。
本実施例によれば、データ送信部３は、パラレルデータ制御部２が出力するパラレルデータの中で第１論理レベルを示すビットに対応する信号線には第１の電流を流し、パラレルデータの中で第２論理レベルを示すビットに対応する信号線には第１の電流より大きさの小さい第２の電流を流す。
パラレルデータ制御部２は、パラレルデータの中で、第１論理レベルを示すビットの数が第２論理レベルを示すビットの数以下の場合にはパラレルデータを出力し、第１論理レベルを示すビットの数が第２論理レベルを示すビットの数より多い場合にはパラレルデータの各ビットの論理レベルを反転したパラレルデータを出力する。このため、パラレルデータ制御部の出力は第２論理レベルを示すビットの発生頻度が第１論理レベルを示すビットの発生頻度より高くなり、信号線を流れる電流の総量を少なくすることが可能となる。
なお、第１の電流の大きさを第２の電流の大きさの２倍以上とすれば、信号線を流れる電流の総量を効果的に少なくすることが可能となる。
また、送信側は、複数ビットのパラレルデータとして、液晶表示装置駆動用データを供給すれば、液晶表示装置において、パラレルデータ伝送時の消費電力を少なくすることが可能となる。
本実施例は、伝送周波数がさほど高くなく、むしろ低消費電流の低減が重要なモバイル・アプリケーションに対して、非常に有効な信号伝送方式となる。
また、本実施例では、低消費電力化を実現することが可能となるので、データ伝送装置のみならず、本実施例のデータ伝送装置を含む電子機器の消費電力化、あるいは、本実施例のデータ伝送装置を含む電池駆動機器の長時間駆動にもメリットをもたらす。
以上説明した実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
本発明の一実施例のデータ伝送装置を示したブロック図である。 送信回路と受信回路の一例を示した回路図である。 送信回路と受信回路の他の例を示した回路図である。 図１に示したデータ伝送装置の動作を説明するための説明図である。 図１に示したデータ伝送装置の動作の比較例を説明するための説明図である。 従来のデータ伝送装置の一部を示した回路図である。
符号の説明
１ 送信側ＬＳＩ
１ｎ 信号線
２ パラレルデータ制御部
２ａ 比較回路
２ｂｎ ＥＸ−ＯＲゲート
２ｂｎ１ 反転入力端子
２ｂｎ２ 入力端子
３ データ送信部
３ｍ 送信回路
４ｍ 信号線
５ データ受信部
５ａｍ 受信回路
５ｂｍ ラッチ回路
６ パラレルデータ供給制御部
６ｎ ＥＸ−ＯＲゲート
６ｎ１ 入力端子
６ｎ２ 反転入力端子
７ 受信側ＬＳＩ
Ｍ１〜Ｍ１５ トランジスタ
Ｍ１０１〜Ｍ１０６ トランジスタ
ＩＮＶ１〜ＩＮＶ１０３ 反転バッファ

Claims (5)

  1. 送信側から供給される複数ビットのパラレルデータを複数の信号線を介して受信側へ並列に伝送するデータ伝送装置であって、
    前記複数のビットのそれぞれは、第１論理レベルまたは第２論理レベルのいずれかを示し、
    前記パラレルデータの中で、前記第１論理レベルを示すビットの数が前記第２論理レベルを示すビットの数以下の場合には該パラレルデータを出力し、該第１論理レベルを示すビットの数が該第２論理レベルを示すビットの数より多い場合には該パラレルデータの各ビットの論理レベルを反転したパラレルデータを出力し、さらに、前記送信側から供給されるパラレルデータを反転したか否かを示す反転情報を出力するパラレルデータ制御部と、
    前記パラレルデータ制御部が出力するパラレルデータの各ビットに対応する複数の信号線と、
    前記パラレルデータ制御部が出力するパラレルデータの中で前記第１論理レベルを示すビットに対応する信号線には第１の電流を流し、該パラレルデータの中で前記第２論理レベルを示すビットに対応する信号線には該第１の電流より小さな第２の電流を流すデータ送信部と、
    前記第１の電流が流された信号線に対応する出力として前記第１論理レベルを示すビットを出力し、前記第２の電流が流された信号線に対応する出力として前記第２の論理レベルを示すビットを出力することにより複数ビットのパラレルデータを出力するデータ受信部と、
    前記反転情報が前記送信側から供給されるパラレルデータを反転したことを示している場合には、前記データ受信部が出力したパラレルデータの各ビットの論理レベルを反転したパラレルデータを前記受信側に供給し、該反転情報が該送信側から供給されるパラレルデータを反転していないことを示している場合には、前記データ受信部が出力したパラレルデータを該受信側に供給するパラレルデータ供給制御部とを含み、
    前記データ送信部は、前記複数の信号線のそれぞれに対応する複数の送信回路を含み、
    前記送信回路のそれぞれは、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとからなり、自己の入力端子が自己に対応する信号線に対応したビットの情報を受け付け、自己の出力端子が自己に対応する信号線の一端と接続されるインバータ回路を含み、
    前記データ受信部は、前記複数の信号線のそれぞれに対応する複数の受信回路を含み、
    前記複数の受信回路のそれぞれは、
    一端が自己と対応する信号線の他端と接続され、他端が電源の一方の電位側に接続された定電流回路と、
    ゲートおよびドレインに自己と対応する信号線の他端の電位に応じた電位が供給され、ソースが前記電源の他方の電位側と接続され、前記送信回路が有するインバータ回路の中でソースが前記電源の他方の電位側に接続されたトランジスタと同じチャネルを有するスイッチングＭＯＳトランジスタと、
    自己の入力端子に自己と対応する信号線の他端の電位に応じた電位が供給される第１の反転バッファと、
    前記第１の反転バッファの出力を反転する第２の反転バッファとを含むことを特徴とするデータ送信装置。
  2. 請求項１に記載のデータ伝送装置において、
    前記データ送信部は、前記第１の電流の大きさを前記第２の電流の大きさの２倍以上とすることを特徴とするデータ伝送装置。
  3. 請求項１または２に記載のデータ伝送装置において、
    前記送信側は、前記複数ビットのパラレルデータとして、液晶表示装置駆動用データを供給することを特徴とするデータ伝送装置。
  4. 請求項１から３のいずれか１項に記載のデータ送信装置において、
    前記送信回路のそれぞれは、前記インバータ回路の中でソースが電源の他方の電位側に接続されたトランジスタのドレインと前記出力端子との間に設けられた抵抗値調節機能を有する抵抗調整用ＭＯＳトランジスタとをさらに含むことを特徴とするデータ伝送装置。
  5. 請求項１から４のいずれか１項に記載のデータ伝送装置において、
    前記複数の受信回路のそれぞれは、電位調整用信号を受け付け、自己に対応する信号線の他端の電位を前記該電位調整用信号に基づいて調整し、調整後の電位を、前記第１の反転バッファの入力端子および前記スイッチングＭＯＳトランジスタのゲートおよびドレインに供給する電位調整部とをさらに含むことを特徴とするデータ伝送装置。
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