JP4469584B2

JP4469584B2 - 半導体装置

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Publication number: JP4469584B2
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Inventors: 宮英彰二; 上智樹井
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Description

本発明は、ダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ、トランジスタなどの半導体装置の接合終端構造に関する。

図１１は、従来の半導体装置の素子構造を電力用の高耐圧ダイオードを例に示した平面図である。この図１１における平面図をＡ−Ａ’線で切った断面図が、図１２である。これら図１１及び図１２から分かるように、この半導体装置は、Ｎ型ベース層１と、Ｐ型ベース層２と、Ｎ型カソード層３と、アノード電極４と、カソード電極５と、Ｐ型リング層８と、Ｎ型ストッパ層６とを備えて構成されている。また、ストッパ層６の主表面上には、ストッパ電極７が形成されている。このストッパ電極７とアノード電極４との間におけるベース層１の主表面上には、絶縁膜１０が形成されている。この絶縁膜１０は、リング層８上には形成されておらずに隙間が形成されており、この隙間を埋めるようにリング電極９が形成されている。

Ｎ型ベース層１と、Ｐ型ベース層２と、Ｎ型カソード層３と、アノード電極４と、カソード電極５とにより、ダイオード部が構成されており、Ｐ型リング層８と、Ｎ型ストッパ層６とにより、電界緩和部が構成されている。なお、図１１においては、アノード電極４とリング電極９と絶縁膜１０とストッパ電極７とを省いた状態の平面図を示している。

一方、高耐圧プレーナ型ｐｎ接合ダイオードの半導体装置として、図２１に示す構造が知られている。この図２１に示すように、半導体装置は、Ｎ⁻ベース層１０１と、Ｎ^＋カソード層１０２と、Ｐアノード層１０３と、ガードリング１０４と、フィールドリミッティングリング１０５と、チャネルストッパ１０６と、カソード電極１０７と、アノード電極１０８とを備えて構成されている。また、ガードリング１０４を囲む終端領域１１０上には絶縁膜１１１が形成され、またチャネルストッパ１０６上には電極１０９が形成されている。

Ｎ⁻ベース層１０１とＰアノード層１０３とで形成されるｐｎ接合が逆バイアスされるようにアノード電極１０８とカソード電極１０７との間に電圧を印加すると、このｐｎ接合からカソード電極１０７に向かって、Ｎ⁻ベース層１０１中に空乏層が広がる。また、ガードリング１０４からも同時に空乏層が広がるが、空乏層がフィールドリミッティングリング１０５ａに到達すると、フィールドリミッティングリング１０５ａの電位はその時点の電位に固定され、フィールドリミッティングリング１０５ａから空乏層が伸び始める。このように次々とフィールドリミッティングリング１０５の電位が固定されてフィールドリミッティングリング１０５から空乏層が伸びるので、ガードリング１０４のエッジ部に集中する電界が緩和され高い耐圧が得られる。したがって、フィールドリミッティングリング１０５は耐圧が大きくなるに従って本数を増やす必要がある。

Ｎ⁻ベース層１０１とＰアノード層１０３とで形成されるｐｎ接合が逆バイアスされた場合の絶縁膜１１１の直下の電界は、図２２のようになる。図２２のハッチングされた部分の面積の和が逆バイアス電圧になる。

図１１及び図１２に示した半導体装置では、Ｐ型リング層８を最適な設計（並べ方）にして高耐圧を得ていたが、この方法では印加電圧が高くなるとＰ型リング層８の本数も増加し、最適設計が難しくなるという問題があった。通常、各Ｐ型リング層８の電位は定まっておらず、高電圧が印加された場合、Ｐ型リング層８の数や間隔など、電界を均一に分散させるための設計は、高耐圧品になるほど困難であった。例えば、ストッパ電極７とカソード電極５とに１０００Ｖが印加され、アノード電極４に０Ｖが印加される場合、ストッパ電極７とアノード電極４との間の耐圧を維持するために、Ｐ型リング層８でこの１０００Ｖの電圧を分圧するが、各Ｐ型リング層８の電圧がどの程度になるかは数値的に特定するのは難しく、耐圧設計が極めて困難であった。

また、適切に設計できた場合でも、表面の絶縁膜１０とＮ型ベース層１との界面に、重金属汚染等に起因する界面準位が生成されると、最適条件から外れてしまうという問題もあった。このため、このような半導体装置は、製造プロセスの外乱に弱いという課題も抱えていた。

そこで、本発明は上記課題を解決するためになされたものであり、高い耐圧と信頼性を持ち、設計が容易な半導体装置を提供することを目的とする。

一方、図２１に示した半導体装置においては、図２２からわかるように、フィールドリミッティングリング１０５自体は空乏化しないため電界がかからず、所定の耐圧を出すためには終端領域の長さ（終端長）が長くなるという問題点があった。すなわち、図２１の半導体装置では、高耐圧化のためにフィールドリミッティングリング１０５の本数を増やす必要があるため、高耐圧になるにしたがって終端長Ｌが長くなり、同一のチップ面積であっても実際に電流流路となるＰアノード層１０３の面積は小さくなり、通電特性が悪化するという問題点があった。

そこで本発明は上記課題を解決するためになされたものであり、終端長が短くても高い耐圧を得られる半導体装置を提供することを目的とする。

上記課題を解決するため、本発明に係る半導体装置は、
第１導電型の第１ベース層と、
前記第１ベース層の主表面に選択的に形成された、第２導電型の第２ベース層と、
前記第１ベース層の前記主表面と反対の表面側に形成され、前記第１ベース層と電気的に接続された第１の主電極と、
前記第２ベース層と電気的に接続された第２の主電極と、
前記第２ベース層から所定の距離を置いて、前記第２ベース層のまわりを囲み、前記第１ベース層の主表面に形成された、第１導電型のストッパ層と、
前記第２ベース層と前記ストッパ層との間で、前記第１ベース層の主表面に形成された第２導電型のリング層であって、前記第２ベース層のまわりに渦巻き状に配置され、且つ、前記第２ベース層と前記ストッパ層とに電気的に接続された、リング層とを備え、
前記リング層のコーナー部分には、前記リング層に電気的に接続され、前記リング層よりも抵抗の低いコーナー補助部材が形成されているとともに、
前記リング層のコーナー部分を除いた部分である直線部の長さは、内周側であると外周側であるとにかかわらず等しい、
ことを特徴とする。

本発明に係る半導体装置は、
第１導電型の第１ベース層と、
前記第１ベース層の主表面に選択的に形成された、第２導電型の第２ベース層と、
前記第１ベース層の前記主表面と反対の表面側に形成され、前記第１ベース層と電気的に接続された第１の主電極と、
前記第２ベース層と電気的に接続された第２の主電極と、
前記第２ベース層から所定の距離を置いて、前記第２ベース層のまわりを囲み、前記第１ベース層の主表面に形成された、第１導電型のストッパ層と、
前記第２ベース層と前記ストッパ層との間で、前記第１ベース層の主表面に形成された第２導電型のリング層であって、前記第２ベース層のまわりに渦巻き状に配置され、且つ、前記第２ベース層と前記ストッパ層とに電気的に接続された、リング層とを備え、
前記リング層の幅が、前記第２ベース層から前記ストッパ層に向かうに従って広くなることで、前記リング層の抵抗が、前記第２ベース層から前記ストッパ層に向かうに従って低減されている、
ことを特徴とする。

本発明によれば、半導体装置の耐圧と信頼性の向上を容易に達成することができる。また、本発明によれば、終端長が短くても高い耐圧を得られ半導体装置を提供することができる。

以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態では、第１導電型をＮ型、第２導電型をＰ型として示しているが、その逆の実施形態でも良い。また、図１１及び図１２に示した半導体装置と対応する部分は同じ記号を用いて詳細な説明は省略する。

〔第１実施形態〕
図１は、第１実施形態に係る半導体装置の平面図であり、上述した図１１に対応する図である。図２は、図１のＢ−Ｂ’線断面図であり、上述した図１２に対応する図である。これら図１及び図２に示した半導体装置が、図１１及び図１２に示した半導体装置と異なる点は、Ｐ型リング層８が、Ｐ型ベース層２及びＮ型ストッパ層６とつながった１本の渦巻き状に形成されている点である。

すなわち、図１及び図２に示すように、Ｎ型ベース層１の主表面側の外周部には、Ｎ型ストッパ層６が形成されている。一方、Ｎ型ベース層１の主表面側の中心部には、Ｐ型ベース層２が形成されている。Ｎ型ベース層１の主表面におけるＮ型ストッパ層６とＰ型ベース層２との間には、Ｐ型リング層８がＰ型ベース層の周りに渦巻き状に形成されている。このＰ型リング層８の一端は、接続部Ｃ１でＮ型ストッパ層６に電気的に接続されており、Ｐ型リング層９の他端は、接続部Ｃ２でＰ型ベース層２に電気的に接続されている。

これら図１及び図２に示した半導体装置においては、Ｎ型ストッパ層６に高電圧が印加されると、Ｐ型リング層８に拡散抵抗に応じた電流が流れる。例えば、Ｎ型ストッパ層６に１０００Ｖが印加され、Ｐ型ベース層２に０Ｖが印加されると、この１０００Ｖの電位差に基づいて、Ｐ型リング層８に電流が流れる。このため、Ｐ型ベース層２からＮ型ストッパ層６に向かうに従って、Ｐ型リング層８の電位が高くなる。つまり、一周分のＰ型リング層８の拡散抵抗を調整することで、隣接するＰ型リング層８との電位差を固定することが可能になり、電界分布を均等に分散させることができるようになる。よって、界面準位が生成されることによる外乱の影響を受けないようにすることができる。

また、Ｐ型リング層８の拡散抵抗には温度依存性がある。このため、高温になると、格子散乱による移動度が低下し、抵抗が大きくなり、Ｐ型リング層８を流れる電流であるリーク電流が低減する。したがって、従来は問題となっていたリーク電流による熱暴走破壊の問題を解決することができる。

なお、Ｐ型リング層８全体の抵抗値は、このＰ型リング層８をＮ型ストッパ層６からP型ベース層２に流れるリーク電流Ｉ_ｌｅａｋによる熱の発生と、この発生した熱による熱暴走を防止する観点とから、次のような関係を満たす必要があると考えられる。

Ｖ_ＢＤ／Ｒ_ｒｉｎｇ≦Ｉ_ｌｅａｋ＝１（ｍＡ／ｃｍ^２） …（１）
ここで、Ｖ_ＢＤは、この半導体装置の耐圧電圧（Ｖ）を示しており、Ｒ_ｒｉｎｇはＰリング層８全体の抵抗値（Ｒ）を示している。そして、このＰリング層８を流れるリーク電流Ｉ_ｌｅａｋが素子面積１ｃｍ^２当たり１ｍＡ以下になるように設計すれば、熱暴走を回避できると考えられる。

〔第２実施形態〕
図３は、第２実施形態に係る半導体装置の平面図であり、第１実施形態における図１に対応する図である。図１では、１本のＰ型リング層８を引き回す構造となっていたが、平面的に見た場合、パターン上、対称性に欠けており、不均一な配置領域で電界が集中する可能性がある。そこで、本実施形態においては、図３に示すように、２本のＰ型リング層８ａ、８ｂを並列に配置し、平面状の不均一を解決している。

すなわち、第１のＰ型リング層８ａの一端は、接続部Ｃ１でＮ型ストッパ層６に接続しており、第１のＰ型リング層８ａの他端は、接続部Ｃ２でＰ型ベース層２に接続している。第２のＰ型リング層８ｂの一端は、接続部Ｃ３でＮ型ストッパ層６に接続しており、第２のＰ型リング層８ｂの他端は、接続部Ｃ４でＰ型ベース層２に接続している。

図４は、第２実施形態の変形例を示す図である。この図４から分かるように、図４の例では、４本のＰ型リング層８ａ〜８ｄを並列に渦巻き状に形成することにより、電界の集中を防止している。このように複数本のＰ型リング層８を形成すれば、平面的な対称性を得ることができ、電界の不均衡を解消することができる。

〔第３実施形態〕
図５は、第３実施形態に係る半導体装置の断面図であり、第１実施形態における図２に対応する図である。上述した第１実施形態においては、電界を均一に分散させるために、Ｐ型リング層８の拡散抵抗を調整することを述べたが、このためには、隣り合うＰ型リング層８の電位差が等しい必要がある。ところが、Ｐ型リング層８を渦巻き状に配置すると、外周側（Ｎ型ストッパ層６側）に近づくほど配線長が長くなるため、Ｐ型リング層８の拡散抵抗が増えてしまい、電位差が大きくなってしまう。

そこで、本実施形態においては第１実施形態の半導体装置を変形して、図５に示すように、Ｐ型アノード層２からＮ型ストッパ層６に向かうに従って、Ｐ型リング層８の幅を次第に広くして、拡散抵抗を小さくするようにしている。すなわち、図５においては、幅Ｗ１＜幅Ｗ２＜幅Ｗ３＜幅Ｗ４の関係になっている。このようにすれば、隣接するＰ型リング層８同士の電位差を揃えて、内側から外側に向かって、均一な電界分布を得ることができる。

〔第４実施形態〕
図６は、第４実施形態に係る半導体装置の断面図であり、第１実施形態における図２に対応する図である。但し、本実施形態は、上述した第１実施形態乃至第３実施形態、並びに、後述する第５実施形態及び第６実施形態のいずれに対しても適用することができる。

この図６に示すように、本実施形態に係る半導体装置においては、内側にあるＰ型リング層８の一つに、センス電極１１を接続して、過電圧が印加された場合の保護機能に使用できるようにした。これは、Ｐ型リング層８の電位が固定されており、内側のＰ型リング層８が、Ｎ型ストッパ層６にかかる高電圧を分圧する働きを利用している。このようにセンス電極１１を設けることにより、Ｎ型ストッパ層６とＰ型アノード層２との間の電圧を分圧して、低電圧出力で、簡単にモニターすることができるようになる。

例えば、Ｐ型アノード層２までの長さとＮ型ストッパ層６までの長さが１：１０００にになるＰ型リング層８の位置に、このセンス電極１１を設けて、このセンス電極１１から１Ｖの電圧が検知された場合には、Ｎ型ストッパ層６には１０００Ｖが印加されていると推定することができる。

〔第５実施形態〕
図７は、第４実施形態に係る半導体装置の平面図であり、第１実施形態における図１に対応する図である。図８は、図７のＣ−Ｃ’線における部分的な断面図であり、図９は、図７のＤ−Ｄ’線における部分的な断面図である。なお、これら図７乃至図９では、本実施形態を第１実施形態に適用した例を示しているが、他の実施形態に対しても同様に適用することができる。

図７に示すように、本実施形態に係る半導体装置においては、Ｐ型リング層８の最内周部は１つの円環状に形成されて、円環部２０を構成している。すなわち、円環部２０は、Ｐ型ベース層２の周囲を囲うように形成されており、この円環部２０が、４カ所の接続部２１を介して、Ｐ型ベース層２に接続している。

より詳しくは、図８及び図９に示すように、４カ所の円環部２０の上側には電極２２が形成されている。この電極２２は接続電極２３を介して、アノード電極４に接続されており、この結果、円環部２０がＰ型ベース層２に電気的に接続される。このことから分かるように、本実施形態においては、電極２２と接続電極２３とにより、接続部２１が構成されている。また、図７に示すように、円環部２０は、その一部でＰ型リング層８と接続されている。

なお、本実施形態においては、例えば、アノード電極４と電極２２とは、同じアルミニウムにより形成されている。また、絶縁膜１０は、シリコン酸化膜により形成されており、接続電極２３は不純物をドーピングしたポリシリコンにより形成されている。

このように最内周部に円環部２０を設けることにすれば、最も電界が大きくなる最内周部の電界を緩和することができる。

〔第６実施形態〕
図１０は、第４実施形態に係る半導体装置の平面図であり、第１実施形態における図１に対応する図である。なお、この図１０では、本実施形態を第１実施形態に適用した例を示しているが、他の実施形態に対しても同様に適用することができる。

この図１０から分かるように、本実施形態の半導体装置は、上述した第１実施形態を変形して、Ｐ型リング層８の直線部分の長さを、内周側であると外周側であるとにかかわらず同じになるようにしている。この図１０の例では、Ｐ型リング層８の直線部分の長さが、Ｌ１で揃うようにしている。そして、コーナー部分では、Ｐ型リング層８の上に、Ｐ型リング層８よりも抵抗の低いコーナー補助部材として、メタル層３０を形成し、低抵抗化を図っている。

このようにすると、コーナー部分では電流は、Ｐ型リング層８よりも遙かに抵抗の少ないメタル層３０を流れるようになる。このため、Ｎ型ストッパ層６からベース層２に向かって電流が流れる場合における内周側と外周側の抵抗を同じようにすることができ、設計の容易化を図ることができる。換言すれば、内周側であると外周側であるとにかかわらず、Ｐ型リング層８の直線部分の長さが等しくなるため抵抗値が同じになり、コーナー部分では抵抗の低いメタル層３０が設けられているため抵抗を実質的に無視することができるのである。

なお、上記第１乃至第６実施形態では、すべて正方形の半導体装置を用いて本発明を説明したが、長方形や円形などの半導体装置に本発明を適用することもできる。また、Ｐ型リング層８を時計回りに４回程度巻く図を用いたが、巻く向きは逆でも良く、巻く回数に関しても１回以上何回でも良い。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

〔第７実施形態〕
図１３は、第７実施形態にかかる半導体装置の要部断面図である。この図１３に示すように、この半導体装置は、Ｎ⁻ベース層２０１と、Ｎ^＋カソード層２０２と、Ｐアノード層２０３と、ガードリング２０４と、導電性のフィールドプレート２０５と、チャネルストッパ２０６と、カソード電極２０７と、アノード電極２０８とを備えて構成されている。また、ガードリング２０４を囲む終端領域２１０上には絶縁膜２１１が形成され、またチャネルストッパ２０６上には電極２０９が形成されている。さらに、フィールドプレート２０５には、電極２１３が電気的に接続されている。この電極２１３が、本実施形態における補助電極を構成している。

Ｎ⁻ベース層２０１とＰアノード層２０３とで形成されるｐｎ接合に逆バイアスが印加されるようにアノード電極２０８とカソード電極２０７との間に電圧を印加すると、ガードリング２０４から空乏層が広がるが、空乏層がフィールドプレート２０５ａの直下に到達すると、電極２１３ａと絶縁膜２１１とＮ⁻ベース層２０１で形成される容量が充電され、電極２１３とフィールドプレート２０５ａの電位が固定される。

フィールドプレート２０５ａ自体は、絶縁膜２１１上に形成されているので、電極２１３が形成されていない部分のＮ⁻ベース層２０１中の電界は緩和される。このように次々と電極２１３とフィールドプレート２０５の電位が固定されて、フィールドプレート下の電界が緩和されるので、ガードリング２０４のエッジ部に集中する電界が緩和され高い耐圧が得られる。

また、フィールドプレート２０５は２０５ａ、２０５ｂ、２０５ｃと分割されているので、絶縁膜２１１とＮ⁻ベース層２０１界面に固定電荷が生じた場合や、半導体装置外部の電荷の影響を受けた場合でも、電界強度が最大となる場所が移動するだけで、電界強度の最大値は変化しないので、信頼性が向上する。

なお、フィールドプレート２０５と電極２１３の本数は半導体装置の耐圧によって決まり、耐圧が大きくなるにつれてフィールドプレート２０５と電極２１３の個数を増やす必要がある。また、図示はしていないが、外部環境の影響を受けにくくするために、フィールドプレート２０５は通常絶縁膜で覆われる。この絶縁膜はシリコン酸化膜、シリコン窒化膜等のガラスや種々のセラミックス、ポリイミド等の有機絶縁膜で構成される。

また、本実施形態に係る半導体装置の平面図は、図１４に示すようになる。すなわち、フィールドプレート２０５ａ、２０５ｂ、２０５ｃは、それぞれ、アノード電極２０８の周囲に、このアノード電極２０８を囲うように円環状に形成されている。

Ｎ⁻ベース層２０１とＰアノード層２０３とで形成されるｐｎ接合が逆バイアスされた場合の絶縁膜１１の直下の電界は、図１５のようになる。図２２の場合と異なり、フィールドリミッティングリング１０５のように空乏化しない部分はなく、電界が０になる部分がないため、図２１に示した半導体装置よりも最高電界は小さくなる。また、所定の耐圧を出すのに必要な終端長Ｌは短くすることが出来る。

なお、電極２１３は絶縁膜２１１中に形成されているので、電極２１３形成後に９００℃以上の高温の熱処理が行われる可能性がある。そのため、電極２１３は高温の熱処理に耐えるようなポリシリコンやＭｏ，Ｔａ，Ｗのような高融点金属で形成される。また、電極２１３の厚さｔ１を１００ｎｍ〜５００ｎｍ程度に形成することによって電極２１３の幅を小さく（１μｍ〜５μｍ）形成することができる。フィールドプレート２０５の電位固定部分２１３の幅が小さいほど電界が低い部分の長さが小さくなるので、終端効率を向上させることが出来る。

なお、フィールドプレート２０５間の距離はガードリング２０４からチャネルストッパー２０６に向かうにつれて広くなる。

また、図示しないが、アノード電極２０８に最も近いフィールドプレート２０５ａはアノード電極２０８と接続されていても良い。このように構成すると、電界が高くなりやすいガードリング２０４とＮ⁻ベース層２０１との接合部分の電界を効果的に緩和させることが出来る。

〔第８実施形態〕
図１６は、第８実施形態に係る半導体装置（ダイオード）を示す図である。図１６に示すように、この半導体装置は、Ｎ⁻ベース層２０１と、Ｎ^＋カソード層２０２と、Ｐアノード層２０３と、ガードリング２０４と、チャネルストッパ２０６と、カソード電極２０７と、アノード電極２０８とを備えて構成されている。また、ガードリング２０４を囲む終端領域２１０上には絶縁膜２１１が形成され、またチャネルストッパ２０６上には電極２０９が形成されている。さらに、ガードリング２０４とチャネルストッパ２０６との間におけるＮ⁻ベース層２０１主表面側には、Ｐ⁻リング層２１４（２１４ａ、２１４ｂ、２１４ｃ）が形成されている。これらＰ⁻リング層２１４ａ、２１４ｂ、２１４ｃは、Ｐアノード層２３０の周囲を囲むように円環状に形成されている。

Ｎ⁻ベース層２０１とＰアノード層２０３とで形成されるｐｎ接合が逆バイアスされるようにアノード電極とカソード電極との間に電圧を印加すると、ガードリング２０４から空乏層が広がる。空乏層がＰ⁻リング層２１４ａに到達すると、Ｐ⁻リング層２１４ａは空乏化をはじめる。このとき、空乏化したＰ⁻リング層２１４ａからプラス電荷がＮ⁻ベース層２０１に供給されるので、Ｐ⁻リング層２１４ａ近傍の電界が緩和される。このように次々とＰ⁻リング層２１４が全体的に空乏化してＰ⁻リング層２１４近傍の電界が緩和されるので、ガードリング２０４のエッジ部に集中する電界が緩和され高い耐圧が得られる。なお、Ｐ⁻リング層２１４の本数は半導体装置の耐圧によって決まり、耐圧が大きくなるにつれてＰ⁻リング層２１４の個数を増やす必要がある。

Ｎ⁻ベース層２０１とＰアノード層２０３とで形成されるｐｎ接合が逆バイアスされた場合の絶縁膜２１１の直下の電界は図１７のようになる。図２２の場合と異なり、フィールドリミッティングリング１０５のように空乏化しない部分はなく、電界が０になる部分がないため、図２１の半導体装置よりも最高電界は小さくなる。また、所定の耐圧を出すのに必要な終端長Ｌを短くすることができる。

また、Ｐ⁻リング層２１４は２１４ａ、２１４ｂ、２１４ｃと分割されているので、絶縁膜２１１とＮ⁻ベース層２０１との界面に固定電荷が生じた場合や、半導体装置外部の電荷の影響を受けた場合に、電界強度が最大となる場所が移動するだけで、電界強度の最大値は変化しないので、信頼性が向上する。

なお、Ｐ⁻リング層２１４間の距離はガードリング２０４からチャネルストッパー２０６に向かうにつれて広くなる。

また、図１８に示すように、アノード電極２０８に最も近いＰ⁻リング層２１４ａはアノード電極２０８と接続されていても良い。換言すれば、最内周部のＰ⁻リング層２１４ａは、アノード層２０３と電気的に接続されていてもよい。このように構成すると、電界が高くなりやすいガードリング２０４とＮ⁻ベース層２０１との接合部分の電界を効果的に緩和させることが出来る。

さらに、本実施形態におけるＰ⁻リング層２１４が全体的に空乏化するための条件について考察すると、次のようになる。

ここで、εは半導体の誘電率であり、シリコンでは１．０４×１０^−１４Ｆ／ｃｍである。Ｅｃｒｉｔは半導体の絶縁破壊電界であり、シリコンではおよそ２×１０^５Ｖ／ｃｍである。ｑは電荷素量である。Ｌは終端長であり、例えば１２００μｍである。ＷｐはＮ⁻ベース層２０１の厚さであり、例えば４５０μｍである。ＱｐはＰ⁻リング層２１４の不純物量である。さらに、Ｐ⁻リング層２１４の深さは、５μｍ以上であることがのぞましい。

〔第９実施形態〕
図１９は、第９実施形態に係る半導体装置（ダイオード）を示す図である。この図１９に示すように、この半導体装置は、Ｎ⁻ベース層２０１と、Ｎ^＋カソード層２０２と、Ｐアノード層２０３と、ガードリング２０４と、フィールドプレート２０５と、チャネルストッパ２０６と、カソード電極２０７と、アノード電極２０８とを備えて構成されている。また、ガードリング１０４を囲む終端領域２１０上には絶縁膜２１１が形成され、またチャネルストッパ２０６上には電極２０９が形成されている。フィールドプレート２０５には、電極２１３が接続されている。さらに、ガードリング２０４とチャネルストッパ２０６との間におけるＮ⁻ベース層２０１主表面側には、Ｐ⁻リング層２１４（２１４ａ、２１４ｂ、２１４ｃ）が形成されている。これらＰ⁻リング層２１４ａ、２１４ｂ、２１４ｃは、Ｐアノード層２０３の周囲を囲むように円環状に形成されている。

この構成から分かるように、本実施の形態は第７実施形態と第８実施形態を組み合わせたものである。このように構成することによって、電界の緩和をより促進し、信頼性を向上させることが出来る。

なお、図１９ではフィールドプレート２０５をＰ⁻リング層２１４の上部に形成するようにしたが、フィールドプレート２０５及びＰ⁻リング層２１４の配置はこの形態に限定されず、電界を緩和させるように種々に変更することができる。また、図２０に示すように、アノード電極２０８に最も近いＰ⁻リング層２１４ａはアノード電極２０８と接続されていても良い。換言すれば、最内周部のＰ⁻リング層２１４ａは、アノード層２０３と電気的に接続されてもよい。このように構成すると、電界が高くなりやすいガードリング２０４とＮ⁻ベース層２０１との接合部分の電界を効果的に緩和させることが出来る。

なお、上記第７乃至第９実施形態では、絶縁膜２１１を絶縁性の膜で形成したが、ＳＩＰＯＳ等の半絶縁性の膜で形成するようにしてもよい。つまり、Ｎ⁻ベース層２０１の主表面上に形成された表面保護膜は、絶縁性の膜で形成しても良いし、半絶縁性の膜で形成しても良い。

以上の実施形態では、ダイオードについて説明したが、本発明は同様のｐｎ接合構造を含むバイポーラトランジスタ、ＭＯＳトランジスタ、サイリスタ、ＩＧＢＴ等の各種プレーナ型の半導体装置に適用することができる。

その他、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。

第１実施形態に係る半導体装置の平面図である。図１の半導体装置におけるＢ−Ｂ’線断面図である。第２実施形態に係る半導体装置の平面図である。第２実施形態に係る半導体装置の変形例を示す平面図である。第３実施形態に係る半導体装置の断面図である。第４実施形態に係る半導体装置の断面図である。第５実施形態に係る半導体装置の平面図である。図７の半導体装置におけるＣ−Ｃ’線断面図である。図７の半導体装置におけるＤ−Ｄ’線断面図である。第６実施形態に係る半導体装置の平面図である。従来の半導体装置の平面図である。図１１の半導体装置におけるＡ−Ａ’線断面図である。第７実施形態に係る半導体装置の断面図である。図１３の半導体装置の平面図である。図１３の半導体装置における絶縁膜の直下の電界分布を示す図である。第８実施形態に係る半導体装置の断面図である。図１６の半導体装置における絶縁膜の直下の電界分布を示す図である。第８実施形態に係る半導体装置の変形例を示す図である。第９実施形態に係る半導体装置の断面図である。第９実施形態に係る半導体装置の変形例を示す図である。従来の半導体装置の断面図である。図２１の半導体装置における絶縁膜の直下の電界分布を示す図である。

符号の説明

１Ｎ型ベース層
２Ｐ型アノード層
３Ｎ型カソード層
４アノード電極
５カソード電極
８Ｐ型リング層
９リング電極
１０絶縁膜
２０１Ｎ⁻ベース層
２０２Ｎ^＋カソード層
２０３Ｐアノード層
２０４ガードリング
２０５フィールドプレート
２０６チャネルストッパ
２０７カソード電極
２０８アノード電極
２０９電極
２１１絶縁膜
２１３電極

Claims

第１導電型の第１ベース層と、
前記第１ベース層の主表面に選択的に形成された、第２導電型の第２ベース層と、
前記第１ベース層の前記主表面と反対の表面側に形成され、前記第１ベース層と電気的に接続された第１の主電極と、
前記第２ベース層と電気的に接続された第２の主電極と、
前記第２ベース層から所定の距離を置いて、前記第２ベース層のまわりを囲み、前記第１ベース層の主表面に形成された、第１導電型のストッパ層と、
前記第２ベース層と前記ストッパ層との間で、前記第１ベース層の主表面に形成された第２導電型のリング層であって、前記第２ベース層のまわりに渦巻き状に配置され、且つ、前記第２ベース層と前記ストッパ層とに電気的に接続された、リング層とを備え、
前記リング層のコーナー部分には、前記リング層に電気的に接続され、前記リング層よりも抵抗の低いコーナー補助部材が形成されているとともに、
前記リング層のコーナー部分を除いた部分である直線部の長さは、内周側であると外周側であるとにかかわらず等しい、
ことを特徴とする半導体装置。
第１導電型の第１ベース層と、
前記第１ベース層の主表面に選択的に形成された、第２導電型の第２ベース層と、
前記第１ベース層の前記主表面と反対の表面側に形成され、前記第１ベース層と電気的に接続された第１の主電極と、
前記第２ベース層と電気的に接続された第２の主電極と、
前記第２ベース層から所定の距離を置いて、前記第２ベース層のまわりを囲み、前記第１ベース層の主表面に形成された、第１導電型のストッパ層と、
前記第２ベース層と前記ストッパ層との間で、前記第１ベース層の主表面に形成された第２導電型のリング層であって、前記第２ベース層のまわりに渦巻き状に配置され、且つ、前記第２ベース層と前記ストッパ層とに電気的に接続された、リング層とを備え、
前記リング層の幅が、前記第２ベース層から前記ストッパ層に向かうに従って広くなることで、前記リング層の抵抗が、前記第２ベース層から前記ストッパ層に向かうに従って低減されている、
ことを特徴とする半導体装置。
前記リング層は複数本、並列に形成されており、それぞれが前記第２ベース層と前記ストッパ層とに接続される、ことを特徴とする請求項１又は請求項２に記載の半導体装置。
前記リング層の一部と電気的に接続され、前記ストッパ層に印加された電圧を分圧して検知するセンス電極を、さらに備えることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
前記第１ベース層の主表面における前記リング層の最内周部分には、前記第２ベース層の周りを円環状に囲い、前記第２ベース層に接続された円環部が形成されており、前記円環部を介して、前記リング層が前記第２ベース層に接続されている、ことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
Ｖ_ＢＤを半導体装置の耐圧電圧とし、Ｒ_ｒｉｎｇを前記リング層全体の抵抗とした場合に、リーク電流Ｉ_ｌｅａｋであるＶ_ＢＤ／Ｒ_ｒｉｎｇが１ｍＡ／ｃｍ^２以下になるように設計されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。