JP4455972B2

JP4455972B2 - 半導体装置

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Publication number: JP4455972B2
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Inventors: 伸介神戸
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Description

本発明は、半導体装置に関し、特に半導体装置保護のためスイッチング素子を強制停止する際、誘導負荷に発生する過電圧を抑制する技術に関するものである。

自動車エンジン等の内燃機関用イグニッションシステムにおいて、メンテナンス中の作業ミス等により制御信号がオンしたままになり、誘導負荷（例えばトランスフォーマーや、負荷コイル）の電流を制御するスイッチング素子が導通し続け、半導体装置自身や負荷が発熱により特性劣化や破壊に至るという問題がある。

この問題に対して、オン動作開始から所定時間（数１００ミリ秒程度）後に動作するタイマー回路を用いてスイッチング素子を強制停止させる機能が盛り込まれている。すなわち、オン動作開始から作業ミスなどにより、オン信号の出力が所定時間以上続いた場合、タイマー回路により、スイッチング素子の破壊を防止することができる。

その際、スイッチング素子の強制的な電流遮断が、誘導負荷に大きな誘導起電力を発生させ、内燃機関の点火を制御するコンピュータの意図しないタイミングで、点火プラグにアーク放電を発生することがあった。

そのため、従来のイグニッションシステムではスイッチング素子の電流遮断速度をある一定速度以下に抑えて、誘導負荷に発生する誘導起電力の大きさを抑制している（特許文献１参照）。

特開２００２−４９９１号公報

しかしながら、スイッチング素子のゲート電圧に対する出力電流の関係は、一般的に線形比例ではない。例えば、ＭＯＳゲートデバイスでは、出力電流はゲート電圧の２乗に比例する。そのため、電流遮断速度を一定速度以下に抑えるようにスイッチング素子を制御するには複雑な回路構成と調整を必要としている。

例えば、特許文献１に記載の発明は、コンデンサの充電時間により、出力電流の遮断速度を制御している。出力電流の遮断速度を低くするために、大きな容量のコンデンサを必要とするので回路面積を縮小することが困難である。また、誘導負荷の大きさに応じて発生する誘導起電力の大きさが異なるので、誘導負荷の大きさに応じてコンデンサの容量を変更する必要がある。そのため、誘導負荷の大きさによらないで所望のクランプ電圧となるように誘導起電圧を制御することが困難である。

また、スイッチング素子が導通時に、何らかの異常によって、電流入力端子の電位が上昇すると、出力電流が増加しスイッチング素子が損傷することも考えられる。

そこで本発明の目的は、スイッチング素子を強制的に遮断する際、誘導負荷に発生する誘導起電圧を簡単な回路構成で抑制する技術を提供することである。

本発明は、電流入力端子に誘導負荷が接続されるスイッチング素子と、前記スイッチング素子の制御端子に接続されたゲート駆動部と、前記スイッチング素子の制御端子・電流入力端子間に接続されたクランプ素子と、前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、を備え、前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、前記スイッチング素子をオン状態に駆動するためのオン信号が所定時間以上入力されると、前記ゲート駆動部及び前記放電抵抗部に所定の信号を出力するタイマー回路をさらに備え、前記ゲート駆動部は、前記所定の信号に応答して前記スイッチング素子の制御端子に対する出力信号を前記オン信号からオフ信号へ変化させ、前記放電抵抗部は、前記所定の信号に応答して、その抵抗値を、前記クランプ素子のリーク電流に対し前記スイッチング素子がオフ状態になる抵抗値から前記スイッチング素子をオン状態に保持できるより大きな抵抗値へ変更することを特徴とする。

本発明によれば、タイマー回路の所定の信号に応答して、スイッチング素子を強制的にオフ状態に駆動しても、放電抵抗部の抵抗値が大きくなるので、クランプ素子を流れるリーク電流によってスイッチング素子がオン状態に保たれ、コレクタ電流の急峻な遮断を防止できる。そのため、コレクタ電流を徐々に遮断するための複雑な回路構成を必要とせずに、誘導負荷に発生する誘導起電力の大きさを抑えることができる。

＜実施の形態１＞
図１は、本実施の形態に係る半導体装置の構成を示す回路図である。制御回路６の入力が入力端子１０に接続されている。制御回路６の出力がゲート駆動回路９の入力に接続されている。ゲート駆動回路９の出力は、スイッチング素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor ）１のゲート（制御端子）に接続されている。

入力端子１０から入力信号ＶＩＮが入力されると、制御回路６は、ＩＧＢＴ１の駆動状態を監視する監視回路（図示せず）からの信号に応答して入力信号ＶＩＮを制御し、ゲート駆動回路９に制御信号を出力する。ゲート駆動回路９は、制御信号に基づいてＩＧＢＴ１のゲートを駆動する。

ＩＧＢＴ１のコレクタ（電流入力端子）は、負荷コイル（誘導負荷）２を構成する一次側コイルの一端及びツェナーダイオード（クランプ素子、第１クランプ素子）３のカソードに接続され、エミッタは接地されている。一次側コイルの他端は電源１２に接続されている。ツェナーダイオード３のアノードは、ＩＧＢＴ１のゲートに接続されている。負荷コイル２の二次側コイルの一端は電源１２に接続され、他端は点火プラグ１３の一端に接続されている。点火プラグ１３の他端は接地されている。

ツェナーダイオード３は、負荷コイル２の破壊防止のために、ＩＧＢＴ１のコレクタ・エミッタ間電圧を所定の電圧（例えば５００Ｖ程度）以下にクランプするために接続されており、例えば降伏電圧７〜８Ｖ程度のツェナーダイオードを数十段程度接続して構成されている。

ＩＧＢＴ１のゲートには、抵抗４の一端がさらに接続されている。抵抗４の他端は、ＮＭＯＳトランジスタ１１のドレインに接続されている。ＮＭＯＳトランジスタ１１のソースは接地されている。ＮＭＯＳトランジスタ１１のソース・ドレイン間には抵抗５が接続されている。ここで抵抗５の抵抗値は、ツェナーダイオード３のリーク電流でＩＧＢＴ１をオン状態にできる程度の値に選ばれている。

インバータ８の出力がＮＭＯＳトランジスタ１１のゲートに接続されている。インバータ８の入力にはタイマー回路７の出力が接続されている。タイマー回路７の出力は、ゲート駆動回路９に接続されている。抵抗４，５、インバータ８及びＮＭＯＳトランジスタ１１でゲート放電抵抗部１０１（放電抵抗部）を構成している。タイマー回路７の入力は、入力端子１０に接続され、入力信号ＶＩＮから電源を得ている。

タイマー回路７は、通常Ｌレベルの信号を出力している。そして、入力端子１０からオン信号が入力されると、タイマー動作を行う。すなわち、メンテナンス作業中のミス等により、オン信号が入力され続けると、オン信号の入力開始から所定時間経過後にＨレベルの信号を出力するように動作する。またタイマー回路７は、オン信号が所定時間以上継続しない場合は、Ｌレベルの信号を出力し続ける。すなわち、タイマー回路７は、ＩＧＢＴ１を駆動するためのオン信号が所定時間以上入力されると、所定の出力信号（上記の例ではＨレベルの信号）を出力するように構成されている。

次に、図２を用いてゲート駆動回路９の構成について説明する。カレントミラー回路１４の入力が制御回路６の出力に接続されている。そして、カレントミラー回路１４の出力は、ＩＧＢＴ１のゲートに接続されている。ＮＭＯＳトランジスタ１５のドレインがカレントミラー回路１４の入力に接続され、ソースは接地されている。ＮＭＯＳトランジスタ１５のゲートはタイマー回路７の出力に接続されている。

次に以上のように構成された半導体装置の動作について説明する。図３は、本実施の形態に係る半導体装置の動作を説明するための波形図である。また、以下の説明では、半導体装置の動作のうち、タイマー回路７がＬレベルの信号を出力している期間での動作を「通常動作」、Ｈレベルの信号を出力している期間での動作を「保護動作」と称している。

まず、半導体装置の通常動作時での動作について説明する。初期状態では、ＩＧＢＴ１のコレクタ・エミッタ間電圧ＶＣＥは、電源１２の電圧Ｖ_Bで与えられる。また、点火プラグ１３の電圧Ｖ２も電圧Ｖ_Bとなっている。

入力信号ＶＩＮがＬレベル（オフ信号）からＨレベル（オン信号）に遷移すると、ゲート駆動回路９はＩＧＢＴ１のゲートをＨレベルに駆動する。そして、ＩＧＢＴ１はオフ状態からオン状態に遷移する。

また、タイマー回路７は、Ｌレベルの信号を出力している。タイマー回路７の出力は、インバータ８で反転してＨレベルの信号としてＮＭＯＳトランジスタ１１のゲートに入力される。ＮＭＯＳトランジスタ１１はオン状態となるので、ゲート放電抵抗部１０１を流れる電流は、抵抗４からＮＭＯＳトランジスタ１１を介して接地電位へ流れる。そのため、ゲート放電抵抗部１０１の抵抗値は、ほぼ抵抗４の抵抗値で与えられることになる。

ＩＧＢＴ１がオン状態に遷移するにしたがって、コレクタ・エミッタ間電圧ＶＣＥ（以下単に電圧ＶＣＥと称する場合がある。）は接地電位に低下し、電源１２から負荷コイル２及びＩＧＢＴ１を介して流れるコレクタ電流ＩＣは徐々に上昇する。その後、コレクタ電流ＩＣが所定の電流値以上になると、電流制限回路（図示せず）が動作し、電流値が制限され、電圧ＶＣＥが若干上昇する。

次に、オフ信号が入力されるとゲート駆動回路９は、ＩＧＢＴ１のゲートをＬレベルに駆動して、ＩＧＢＴ１はオン状態からオフ状態に遷移する。ＩＧＢＴ１がオフ状態に遷移することで、負荷コイル２を流れていたコレクタ電流ＩＣが実線に示すように急激に遮断される。これに伴って、負荷コイル２の両端には誘導起電力が発生し、電圧ＶＣＥは急上昇する。

上述したように、ゲート放電抵抗部１０１の抵抗値は抵抗４の抵抗値によって与えられている。そのため、ツェナーダイオード３を流れるリーク電流程度ではＩＧＢＴ１をオン状態に遷移する程のゲート電圧は発生せず、ＩＧＢＴ１がオフ状態に保たれまま電圧ＶＣＥは上昇していく。

そして、電圧ＶＣＥが５００Ｖ程度より大きくなると、ツェナーダイオード３及び抵抗４を介して逆方向電流が流れる。ＩＧＢＴ１のゲートには逆方向電流と抵抗４の積で与えられる電圧が印加され、ＩＧＢＴ１がオン状態に遷移する。そして、負荷コイル２から放出される電荷はＩＧＢＴ１のコレクタ電流として放出される。負荷コイル２から電荷が放出され、クランプ電圧程度に電圧ＶＣＥが下降すると、再びＩＧＢＴ１はオフ状態に遷移することになる。このようにして、電圧ＶＣＥは、ツェナーダイオード３によって５００Ｖ程度のクランプ電圧でクランプされる。

次に一次コイル側で発生した誘導起電力は、二次コイル側に−３０ｋＶ程度に昇圧されて伝わり、点火プラグ１３にアーク放電を発生させる。すると、負荷コイル２の一次コイル側及び二次コイル側の電圧は低下し、電圧ＶＣＥおよび点火プラグ１３の電圧Ｖ２は電圧Ｖ_Bになる。

次に、本実施の形態に係る半導体装置の保護動作時での動作について説明する。入力信号ＶＩＮがオン信号となってから所定時間経過後、タイマー回路７はＨレベルの信号を出力する。タイマー回路７から出力された信号は、インバータ８で反転されて、Ｌレベルの信号としてＮＭＯＳトランジスタ１１のゲートに入力される。Ｌレベルの信号が入力されると、ＮＭＯＳトランジスタ１１はオン状態からオフ状態となる。そのためＩＧＢＴ１のゲート放電抵抗部１０１の抵抗値は、抵抗４及び抵抗５の合成抵抗によって与えられる。

また、タイマー回路７から出力されるＨレベルの信号は、ゲート駆動回路９のＮＭＯＳトランジスタ１５（図２参照）のゲートに入力される。ＮＭＯＳトランジスタ１５はオン状態となり、カレントミラー回路１４の入力は接地される。そのため、カレントミラー回路１４の出力（ゲート駆動回路９の出力）はＬレベルとなり、ＩＧＢＴ１はオフ状態に遷移する。ＩＧＢＴ１がオフ状態に遷移することで、オン状態が所定時間以上継続することによるＩＧＢＴ１や負荷コイル２の劣化を防止することができる。

ＩＧＢＴ１がオフ状態に遷移するとともに、コレクタ電流ＩＣが徐々に遮断され、電圧ＶＣＥが上昇する。前述したように保護動作時に、ゲート放電抵抗部１０１は抵抗４及び抵抗５の合成抵抗で与えられている。そして抵抗５の抵抗値を設定することにより、ツェナーダイオード３を流れるリーク電流程度でＩＧＢＴ１がオンするように、合成抵抗の抵抗値が設定されている。電圧ＶＣＥが３０Ｖ程度に上昇すると、ツェナーダイオード３を流れるリーク電流で、ＩＧＢＴ１をオン状態に保持するのに十分なゲート電圧がＩＧＢＴ１のゲートに印加される。そのため、ゲート駆動回路９からＬレベルの信号が出力されても、ＩＧＢＴ１は完全にオフ状態に遷移することなく、コレクタ電流ＩＣは、破線で示すように徐々に減少する。コレクタ電流ＩＣが０になると、ＩＧＢＴ１は完全にオフ状態となり、また電圧ＶＣＥは電圧Ｖ_Bとなる。

以上説明したように、抵抗５の抵抗値を適当に選ぶことで保護動作時に印加されるゲート電圧値を制御すると、電圧ＶＣＥは３０Ｖ程度の上昇で抑えられる。そして、図３の破線に示すように、点火プラグ１３の電圧Ｖ２も−３０００Ｖ程度の上昇で抑えられアーク放電の発生を防止することができる。

ここで、保護動作時の電圧ＶＣＥの電圧値（ここでは、例として３０Ｖと記載している。）は、電源１２の電圧Ｖ_B（ここでは、一般の自動車向けバッテリーの公称電圧１２Ｖを想定している。）よりも大きな値であり、かつ点火プラグ１３にアーク放電が発生しない値とする。すなわち、保護動作時における電圧ＶＣＥの電圧値は、使用されるシステムの電圧Ｖ_Bの大きさ等にあわせて設定すればよい。

図４は、従来の半導体装置の一例を示す回路図である。図４に示すように、従来の半導体装置は、ゲート放電抵抗部１０１に代えて抵抗１６が接続された構成となっている。

図５は、従来の半導体装置に用いられるゲート駆動回路９の構成を示す回路図である。インバータ２２の入力が、タイマー回路７（図４参照）の出力に接続されている。インバータ２２の出力は、ＮＭＯＳトランジスタ２０のゲートに接続されている。ＮＭＯＳトランジスタ２０のソースは接地され、ドレインは電流源１８の一端及びコンデンサ２１の一端に接続されている。

電流源１８の他端は図示しない電源に接続され、コンデンサ２１の他端は接地されている。コンデンサ２１の一端は引き算回路２３のマイナス端子に接続されている。引き算回路２３のプラス端子は、制御回路６（図４参照）の出力に接続されている。引き算回路２３の出力はカレントミラー回路１４の入力に接続されている。カレントミラー回路１４の出力はＩＧＢＴ１のゲートに接続されている。ここで、引き算回路２３は、プラス端子とマイナス端子間の電位差に応答した電流を出力する回路である。

次に従来の半導体装置の動作について説明する。通常動作時は、タイマー回路７から入力されたＬレベルの信号が、インバータ２２で反転してＮＭＯＳトランジスタ２０のゲートに入力される。そのため、電流源１８から流れる電流は、ＮＭＯＳトランジスタ２０を介して接地電位に流れる。制御回路６から出力されるオン信号は、引き算回路２３で介してそのままカレントミラー回路１４に出力される。カレントミラー回路１４は、引き算回路２３から出力された出力電流を増幅して出力する。ＩＧＢＴ１のオン状態では、カレントミラー回路１４から出力される電流が抵抗１６を流れることにより、ＩＧＢＴ１をオン状態にするのに十分な電圧をＩＧＢＴ１のゲートに印加している。

入力端子１０から入力されるオン信号が所定時間以上経過すると、タイマー回路７はＨレベルの信号を出力する。そして、半導体装置は保護動作を行う。タイマー回路７から入力された信号はインバータ２２（図５参照）で反転してＮＭＯＳトランジスタ２０のゲートに入力され、ＮＭＯＳトランジスタ２０は、オフ状態に遷移する。ＮＭＯＳトランジスタ２０がオフ状態に遷移すると、電流源１８からの電流はコンデンサ２１を徐々に充電する。

コンデンサ２１の一端は引き算回路２３のマイナス端子に接続されている。引き算回路２３は、制御回路６から出力される制御信号と、コンデンサ２１の一端の電位との電位差に対応した電流を出力する。そのため引き算回路２３から出力される出力電流は徐々に低下していく。引き算回路２３からの出力電流が低下すると伴に、ＩＧＢＴ１のゲートに印加される電圧も低下し、ＩＧＢＴ１を流れるコレクタ電流ＩＣが徐々に遮断されていく。

コンデンサ２１の充電が完了すると引き算回路２３の出力電流は０となる。そのため、カレントミラー回路１４から出力される出力電流も０となり、ＩＧＢＴ１は完全にオフ状態となって、コレクタ電流ＩＣは遮断される。コレクタ電流ＩＣが徐々に遮断されるため、負荷コイル２には、大きな誘導起電圧が発生せず、点火プラグ１３でアーク放電が発生するのを防止することができる。

以上説明したように、従来の半導体装置では、引き算回路２３とコンデンサ２１を用いて、コンデンサ２１の充電速度によりゲート駆動回路９の出力電流の遮断速度を制御している。そして、コレクタ電流ＩＣの遮断速度を大きな誘導起電圧が発生しない速度に制御する構成となっている。

そのため、ゲート駆動回路９は、電流源１８、コンデンサ２１、及び引き算回路２３等から構成される複雑な構成となっている。そしてコレクタ電流ＩＣの遮断速度を十分に低下させるためにはコンデンサ２１の容量を大きくする必要があり、半導体装置の回路面積を縮小することが困難になる。

また、コレクタ電流ＩＣを遮断する速度は、コンデンサ２１の容量の大きさによって制御されるため、負荷コイル２の巻き数に応じてコンデンサ２１の容量を設定する必要がある。

さらにまた、引き算回路２３を駆動するための電源を入力信号ＶＩＮから供給する必要がある場合、グランド浮き等により引き算回路２３に供給される電源が小さくなり引き算回路２３が動作しなくなるという可能性もある。

本実施の形態では、ゲート駆動回路９から出力される出力電流の遮断速度を制御する必要はなく、タイマー回路７からＨレベルの信号が入力されると、出力電流を単純に遮断する構成となっている。コンデンサを用いる必要がないので、回路面積を縮小することができる。

また、抵抗５の抵抗値を調節して、ＩＧＢＴ１のゲートに印加される電圧を制御することで、電圧ＶＣＥをクランプするクランプ電圧の大きさを制御することができる。言い換えれば、用いる負荷コイル２の大きさによらず、所望のクランプ電圧で電圧ＶＣＥをクランプすることができる。

なお、本実施の形態では、ゲート放電抵抗部１０１をＮＭＯＳトランジスタ１１を用いて構成したが、図６に示すようにＰＭＯＳトランジスタ２４を用いて構成することもできる。

図６は、ゲート放電抵抗部１０１をＰＭＯＳトランジスタ２４を用いて構成した構成例を示している。バッファ４５の入力がタイマー回路７の出力に接続され、バッファ４５の出力がＰＭＯＳトランジスタ２４のゲートに接続されている。ＰＭＯＳトランジスタ２４のソース・ドレイン間には抵抗４が介挿され、ＰＭＯＳトランジスタ２４のソースはＩＧＢＴ１のゲートに接続され、ドレインは接地されている。本実施の形態では、抵抗４は大きな抵抗値の抵抗が用いられ、抵抗５の大きさは小さな値の抵抗が用いられるように構成されている。その他の構成は、図１に示した半導体装置と同一のため説明は省略する。また動作についても、図１の構成と同様のため省略する。

以上の構成では、スイッチング素子としてＩＧＢＴを用いた例を示したが、本発明は、パワーＭＯＳＦＥＴ等を用いた半導体装置にも適用することができる。また、負荷コイル２以外の構成要素を同一半導体基板上に形成することにより、回路面積を縮小することができる。

＜実施の形態２＞
図７は、本実施の形態に係る半導体装置の構成を示す回路図である。ツェナーダイオード２８（第２クランプ素子）のカソードがＩＧＢＴ１のコレクタに接続され、アノードがＰＭＯＳトランジスタ２７のソース及び抵抗２９の一端に接続されている。ＰＭＯＳトランジスタ２７のドレインはＩＧＢＴ１のゲートに接続されている。ツェナーダイオード２８の降伏電圧は、ツェナーダイオード３と同じ値に選ばれている。

抵抗２９の他端は、ＰＭＯＳトランジスタ２７のゲート及びＮＭＯＳトランジスタ２６のドレインに接続されている。ＮＭＯＳトランジスタ２６のソースは接地されている。ＮＭＯＳトランジスタ２６のゲートにはバッファ２５の出力が接続されている。バッファ２５の入力はタイマー回路７の出力に接続されている。

その他の構成は実施の形態１と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。

次に本実施の形態に係る半導体装置の動作について説明する。通常動作時では、タイマー回路７からＬレベルの信号がバッファ回路２５を介してＮＭＯＳトランジスタ２６のゲートに出力されている。そのため、ＮＭＯＳトランジスタ２６はオフ状態となっている。ＰＭＯＳトランジスタ２７はオンすることなく、ツェナーダイオード２８がＩＧＢＴ１のゲート・コレクタ間に接続されることはない。そのため、ＩＧＢＴ１のゲート・コレクタ間電圧はツェナーダイオード３によってクランプされる。ツェナーダイオード３のクランプ電圧程度まで電圧ＶＣＥは上昇し、点火プラグ１３で放電が行われる。

保護動作時では、タイマー回路７からＨレベルの信号が入力され、ＮＭＯＳトランジスタ２６がオン状態になる。ＰＭＯＳトランジスタ２７のゲートは、ＮＭＯＳトランジスタ２６を介して接地され、ＰＭＯＳトランジスタ２７がオン状態となる。そのため、ツェナーダイオード２８及びツェナーダイオード３がＩＧＢＴ１のゲート・コレクタ間に並列に接続されることになる。

保護動作時には、ツェナーダイオード２８、３を流れるリーク電流が抵抗４，５を流れてＩＧＢＴ１がオン状態に保持される。その結果、既に実施の形態１の半導体装置と同様に、コレクタ・エミッタ間電圧ＶＣＥが所望のクランプ電圧でクランプされ、点火プラグ１３でのアーク放電の発生を防止することができる。

本実施の形態に係る半導体装置は実施の形態１と同様の効果に加えて以下の効果を有している。

実施の形態１の構成では、ツェナーダイオード３を流れるリーク電流のみによってＩＧＢＴ１をオンするのに必要なゲート電圧を確保している。そのため、抵抗５の抵抗値を非常に大きな値にする必要があった。

本実施の形態では、ツェナーダイオード２８を流れるリーク電流がツェナーダイオード３を流れるリーク電流に加わるので、抵抗５の抵抗値を実施の形態１に比べて小さくすることができる。従って、回路面積を実施の形態１に比べて縮小することができる。

以上の構成では、スイッチング素子としてＩＧＢＴを用いた例を示したが、本発明は、パワーＭＯＳＦＥＴ等を用いた半導体装置にも適用することができる。また、負荷コイル２以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。

＜実施の形態３＞
図８は、本実施の形態に係る半導体装置の構成を示す回路図である。本実施の形態では、ゲート放電抵抗部１０１に代えて抵抗（放電抵抗部）１６がＩＧＢＴ１のゲートに接続されている。また、ツェナーダイオード２８は、電圧ＶＣＥの所望のクランプ電圧（例えば３０Ｖ程度）に等しい降伏電圧を実現するように構成されている。

その他の構成は実施の形態２と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。

次に本実施の形態に係る半導体装置の動作について説明する。通常動作時では、タイマー回路７からＬレベルの信号が出力され、バッファ２５を介してＮＭＯＳトランジスタ２６のゲートに入力されている。ＮＭＯＳトランジスタ２６は、オフ状態となり、ＰＭＯＳトランジスタ２７のゲートはＮＭＯＳトランジスタ２６を介して接地されずオフ状態となる。

そのため、コレクタ・エミッタ間電圧ＶＣＥは、ツェナーダイオード３によってクランプされる。すなわち、電圧ＶＣＥは５００Ｖ程度まで上昇することができ、点火プラグ１３はアーク放電を行う。

次に保護動作時では、タイマー回路７からＨレベルの信号が出力される。タイマー回路７からの出力信号により、ＩＧＢＴ１はオフ状態に駆動され、オン状態が継続することによるＩＧＢＴ１及び負荷コイル２の劣化が防止される。

またタイマー回路７の出力はバッファ２５を介してＮＭＯＳトランジスタ２６のゲートに入力され、ＮＭＯＳトランジスタ２６はオン状態に遷移する。ＰＭＯＳトランジスタ２７のゲートはＮＭＯＳトランジスタ２６を介して接地され、オン状態になる。ＰＭＯＳトランジスタ２７がオン状態となる結果、ツェナーダイオード２８が、ＰＭＯＳトランジスタ２７を介してＩＧＢＴ１のゲート・コレクタ間に接続されることになる。

ツェナーダイオード２８の降伏電圧は、ツェナーダイオード３の降伏電圧より小さく設定されている。そのため、ＩＧＢＴ１がオフ状態になると、コレクタ・エミッタ間電圧ＶＣＥは略ツェナーダイオード２８によって決まるクランプ電圧によってクランプされる。

実施の形態１及び２では、ツェナーダイオードのリーク電流を利用しているため、広範囲な温度条件において所望のクランプ電圧を設定するのは困難である。

本実施の形態では、ツェナーダイオード２８の降伏電圧を適当に選ぶことによって、保護動作時に広範囲な温度条件において所望のクランプ電圧を容易に実現することができる。

なお、本実施の形態では、ツェナーダイオード２８にＰＭＯＳトランジスタ２７を接続する構成としたが、図９に示すように、ＮＭＯＳトランジスタ３０を用いて構成することもできる。

図９に示す回路構成では、ツェナーダイオード２８のアノードにＮＭＯＳトランジスタ３０のドレインが接続されている。ＮＭＯＳトランジスタ３０のソースは接地されている。ＮＭＯＳトランジスタ３０のゲートには抵抗３１の一端及びバッファ３２の出力が接続されている。抵抗３１の他端はＩＧＢＴ１のゲートに接続されている。バッファ３２の入力にはタイマー回路７の出力が接続されている。その他の構成は図８に示した構成と同一であるので詳細な説明は省略する。

次に動作について説明する。通常動作時には、タイマー回路７からＬレベルの信号が出力され、バッファ３２を介してＮＭＯＳトランジスタ３０のゲートに入力される。ＮＭＯＳトランジスタ３０はオフ状態となり、通常動作時にはツェナーダイオード３によってＩＧＢＴ１のゲート−コレクタ間電圧はクランプされる。

次に所定時間以上、オン信号がＩＧＢＴ１のゲートに入力されると、タイマー回路７はＨレベルの信号を出力する。ＮＭＯＳトランジスタ３０はオン状態に遷移してＩＧＢＴ１のゲート・コレクタ間にツェナーダイオード２８が接続されることになる。

ツェナーダイオード２８の降伏電圧はツェナーダイオード３よりも低く設定されているので、保護動作時にはツェナーダイオード２８によってＩＧＢＴ１のゲート−コレクタ間電圧はクランプされる。ツェナーダイオード２８の降伏電圧を適当に選ぶことで、保護動作時のクランプ電圧を所望の値に精度よく設定することができる。

＜実施の形態４＞
図１０は、本実施の形態に係る半導体装置の構成を示す回路図である。ツェナーダイオード３のカソードにＰＮＰトランジスタ（第１トランジスタ）３７のエミッタが接続されている。ＰＮＰトランジスタ３７のコレクタ（電流入力端子）は、ＮＰＮトランジスタ（第２トランジスタ）３８のベース及びツェナーダイオード３６のカソードに接続されている。ＰＮＰトランジスタ３７のベースはＮＰＮトランジスタ３８のコレクタに接続され、ＮＰＮトランジスタ３８のエミッタ（電流出力端子）は抵抗３９の一端に接続されている。抵抗３９の他端は接地されている。

ここで、ＰＮＰトランジスタ３７とＮＰＮトランジスタ３８はサイリスタを構成しており、抵抗３９はサイリスタのラッチアップを防止するために設けられている。また、ＰＮＰトランジスタ３７は、特開２０００−１８３３４１において公開されているように、ＩＧＢＴ１の寄生ＰＮＰトランジスタを用いて構成することができる。

ツェナーダイオード３６のアノードにはツェナーダイオード３５のカソードが接続され、ツェナーダイオード３５のアノードは、ツェナーダイオード３４のカソードに接続されている。ツェナーダイオード３４のアノードは、抵抗２９の一端、ＰＭＯＳトランジスタ（第３トランジスタ、トランジスタ）２７のドレイン（電流出力端子）、及びツェナーダイオード３３（第３クランプ素子）のカソードに接続されている。ツェナーダイオード３３のアノードは接地されている。

その他の構成は実施の形態３と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。

次に本実施の形態に係る半導体装置の動作について説明する。まず通常動作時の動作について説明する。入力端子１０からオン信号が入力されると、ＩＧＢＴ１はオフ状態からオン状態に遷移する。この時、タイマー回路７からＬレベルの信号が出力され、ＮＭＯＳトランジスタ２６はオフ状態になる。

ＩＧＢＴ１がオン状態に遷移することにより、電源１２からＩＧＢＴ１を介してコレクタ電流ＩＣが徐々に流れ始める。この時、コレクタ電流ＩＣの一部はＮＰＮトランジスタ３７のエミッタ電流となり、ＮＰＮトランジスタ３７及びＰＮＰトランジスタ３８から構成されるサイリスタがオン状態に遷移する。そしてＮＰＮトランジスタ３７、ＰＮＰトランジスタ３８及び抵抗３９を介して接地電位へ電流が流れる。

次にＩＧＢＴ１がオフ状態に遷移すると、コレクタ電流ＩＣが急激に遮断され、コレクタ・エミッタ間電圧ＶＣＥが上昇する。この時コレクタ電流ＩＣが遮断されるので、ＰＮＰトランジスタ３７には電流が流れず、サイリスタはオフ状態になる。そのため、ＩＧＢＴ１のオフ状態では、ツェナーダイオード３３〜３６部分は装置から切り離される。従って、電圧ＶＣＥは、ツェナーダイオード３によってクランプされることになる。電圧ＶＣＥがツェナーダイオード３のクランプ電圧程度まで上昇すると、点火プラグ１３でアーク放電が行われる。

次に、本実施の形態に係る保護動作時での動作について説明する。所定時間以上オン信号が入力された場合、タイマー回路７はＨレベルの信号を出力する。タイマー回路７の出力は、ゲート駆動回路９及びバッファ２５を介してＮＭＯＳトランジスタ２６のゲートに入力される。

タイマー回路７からＨレベルの信号が入力されることにより、ＮＭＯＳトランジスタ２６はオン状態に遷移する。ＰＭＯＳトランジスタ２７のゲートがＮＭＯＳトランジスタ２６を介して接地され、ＰＭＯＳトランジスタ２７がオン状態に遷移する。その結果、ツェナーダイオード３４〜３６がＩＧＢＴ１のゲート・コレクタ間にＰＮＰトランジスタ３７を介して接続される。

また、ゲート駆動回路９にタイマー回路７からＨレベルの信号が入力されることにより、ゲート駆動回路９はＩＧＢＴ１をオフ状態に駆動する。そのため、コレクタ電流ＩＣは急激に遮断され、コレクタ・エミッタ間電圧ＶＣＥが上昇する。

ここで、ＩＧＢＴ１のゲート・コレクタ間にはＰＮＰトランジスタ３７を介してツェナーダイオード３４〜３６が接続されている。そして、ＰＮＰトランジスタ３７がオン状態にあることにより、ＰＮＰトランジスタ３７のコレクタ電圧（ＮＰＮトランジスタ３８のベース電圧）は、ほぼＩＧＢＴ１のコレクタ−エミッタ間電圧ＶＣＥに等しくなっている。そのため、ＩＧＢＴ１のコレクタ・エミッタ間電圧ＶＣＥはツェナーダイオード３４〜３６による降伏電圧でクランプされる。ここで使用されるツェナーダイオードの段数は、所望の電圧値にあわせて変えてもかまわない。

なお、ツェナーダイオード３４〜３６を流れる電流は、ＮＰＮトランジスタ３７及びＰＮＰトランジスタ３８によって構成されるサイリスタによって制限されるため、大電流が流れることによってツェナーダイオード３４〜３６が破壊されることはない。

本実施の形態に係る半導体装置では、ＰＮＰトランジスタ３７として、ＩＧＢＴ１の寄生ＰＮＰトランジスタを利用することで回路面積を縮小することができる。

また、実施の形態２の半導体装置では、ＩＧＢＴ１のオフ動作時にコレクタ・エミッタ間電圧ＶＣＥが上昇することで、ＰＭＯＳトランジスタ２７のソース・ドレイン間に高電圧が印加される。そのため、ＰＭＯＳトランジスタ２７として高耐圧のものを用いる必要があり、回路面積が大きくなる。

本実施の形態では、ツェナーダイオード３３によって、ＰＭＯＳトランジスタ２７に印加される電圧がツェナーダイオード３３の降伏電圧以下に抑えられるのでＰＭＯＳトランジスタ２７として低耐圧のＰＭＯＳトランジスタを用いることができる。その結果、回路面積を縮小することができる。

＜実施の形態５＞
図１１は、本実施の形態に係る半導体装置の構成を示す回路図である。過電圧検出回路４０の入力がツェナーダイオード３３のカソードに接続されている。過電圧検出回路４０の出力がゲート駆動回路９に出力されている。

その他の構成は実施の形態４と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。

図１２は、過電圧検出回路４０の構成を示す回路図である。コンパレータ４２のプラス端子に抵抗４４の一端及び、ツェナーダイオード３３のカソードが接続されている。抵抗４４の他端は接地されている。

また、コンパレータ４２のマイナス端子には参照電源４３が接続されている。参照電源４３の電圧は、ツェナーダイオード３３の降伏電圧より小さい値に設定されている。コンパレータ４２の出力はラッチ回路４１の入力に接続され、ラッチ回路４１の出力はゲート駆動回路９に出力されている。

次に、図１３を参照して本実施の形態に係る半導体装置の動作について説明する。ＩＧＢＴ１がオン動作中、ＩＧＢＴ１のコレクタ・エミッタ間電圧ＶＣＥがツェナーダイオード３３から３６によって与えられる降伏電圧（例えば約３０Ｖ）以下の場合は、コンパレータ４２のプラス端子に入力される電圧は、約０ボルトとなり、参照電位に比べて低い電圧となっている。その結果、コンパレータ４２はＬレベルの信号を出力する。ラッチ回路４１もまたＬレベルの信号を出力し続ける。

そして、何らかの異常が発生し、ＩＧＢＴ１がオン動作中にコレクタ−エミッタ間電圧ＶＣＥが、ツェナーダイオード３３から３６によって与えられる降伏電圧（例えば約３０Ｖ）以上に上昇すると、ＩＧＢＴ１のコレクタからＰＮＰトランジスタ３７及びツェナーダイオード３４〜３６を介してツェナーダイオード３３及び抵抗４４へ電流が流れる。その結果、比較器４２のプラス端子にツェナーダイオード３３の降伏電圧に相当する電圧が入力される。

コンパレータ４２のプラス端子への入力電圧が参照電圧よりも大きくなり、コンパレータ４２はＨレベルの信号を出力する。ラッチ回路４１は、コンパレータ４２の出力を受け、Ｈレベルの信号を出力する。その後、ＩＧＢＴ１のコレクタ・エミッタ間電圧ＶＣＥが低くなってもラッチ回路４１はＨレベルの信号を出力し続ける。

ゲート駆動回路９は、過電圧検出回路４０の出力（コンパレータ４２の出力）を受け、ＩＧＢＴ１をオフ状態に駆動する。その他の動作は実施の形態３と同様のため、詳細な説明は省略する。

ＩＧＢＴ１がオン状態のときに、ＩＧＢＴ１のコレクタ・エミッタ間電圧ＶＣＥが大きくなると、大電流のコレクタ電流ＩＣがＩＧＢＴ１に流れ込むことになり、ＩＧＢＴ１が熱破壊に至る可能性がある。

本実施の形態では、タイマー回路７がＨレベルの信号を出力する前に、ツェナーダイオード３３の逆導通電圧を過電圧検出回路４０により検知した場合、ゲート駆動回路９がオフ信号を出力し、ＩＧＢＴ１がオフ状態に遷移する構成となっている。その結果、ＩＧＢＴ１の燃焼による破壊を防止することができる。

なお、本実施の形態では、実施の形態４の構成（図１０参照）に対して、過電圧検出回路４０を付加した構成にしている。しかし、実施の形態４の構成に限られるものではなく、他の構成に適用することもできる。ツェナーダイオード３３のカソードに過電圧検出回路４０の一端が接続され、過電圧検出回路４０の出力によってＩＧＢＴ１がオフに駆動されればよく、その他の構成が異なっていても同様の効果を有する。

実施の形態１に係る半導体装置の構成を示す回路図である。実施の形態１に係る半導体装置に用いられるゲート駆動回路の構成を示す回路図である。実施の形態１に係る半導体装置の動作を説明するため波形図である。従来の半導体装置の構成を示す回路図である。従来の半導体装置に用いられるゲート駆動回路の構成を示す回路図である。実施の形態１に係る半導体装置の別の構成を示す回路図である。実施の形態２に係る半導体装置の構成を示す回路図である。実施の形態３に係る半導体装置の構成を示す回路図である。実施の形態３に係る半導体装置の別の構成を示す回路図である。実施の形態４に係る半導体装置の構成を示す回路図である。実施の形態５に係る半導体装置の構成を示す回路図である。実施の形態５に係る半導体装置に用いられる過電圧検出回路の構成を示す回路図である。実施の形態５に係る半導体装置の動作を説明するための波形図である。

符号の説明

１ＩＧＢＴ、２負荷コイル、３，２８，３３，３４，３５，３６ツェナーダイオード、６制御回路、７タイマー回路、９ゲート駆動回路、１３点火プラグ、４０過電圧検出回路、１０１ゲート放電抵抗部。

Claims

電流入力端子に誘導負荷が接続されるスイッチング素子と、
前記スイッチング素子の制御端子に接続されたゲート駆動部と、
前記スイッチング素子の制御端子・電流入力端子間に接続されたクランプ素子と、
前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、
を備え、
前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、
前記スイッチング素子をオン状態に駆動するためのオン信号が所定時間以上入力されると、前記ゲート駆動部及び前記放電抵抗部に所定の信号を出力するタイマー回路をさらに備え、
前記ゲート駆動部は、前記所定の信号に応答して前記スイッチング素子の制御端子に対する出力信号を前記オン信号からオフ信号へ変化させ、
前記放電抵抗部は、前記所定の信号に応答して、その抵抗値を、前記クランプ素子のリーク電流に対し前記スイッチング素子がオフ状態になる抵抗値から前記スイッチング素子をオン状態に保持できるより大きな抵抗値へ変更することを特徴とする半導体装置。
前記スイッチング素子の制御端子・電流入力端子間に、前記クランプ素子に対して並列に選択的に接続可能に配設された第２クランプ素子をさらに備え、
前記第２クランプ素子は、前記所定の信号に応答して、前記スイッチング素子の制御端子・電流入力端子間に接続されることを特徴とする請求項１に記載の半導体装置。
同一半導体基板上に形成されたことを特徴とする請求項１又は２に記載の半導体装置。