JP4323037B2 - 薄膜半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜半導体装置に関するものであり、特に、アクティブマトリクス型液晶表示装置のデータドライバ及びゲートドライバ、或いは、画素スイッチング素子等として用いる多結晶シリコン薄膜トランジスタ（ＴＦＴ）のゲート電極構造及び駆動方法に特徴のある薄膜半導体装置に関するものである。
【０００２】
【従来の技術】
従来、液晶表示装置は小型・軽量・低消費電力であるため、ＯＡ端末やプロジェクター等に使用されたり、或いは、携帯可能性を利用して小型液晶テレビ等に使用されており、特に、高品質液晶表示装置用には、画素毎にスイッチング用のアクティブ素子を設けたアクティブマトリクス型液晶表示装置が用いられている。
【０００３】
この様なアクティブマトリクス型液晶表示装置においては、表示部における個々の画素をＴＦＴ等のアクティブ素子で動作させることによって、単純マトリクス型液晶表示装置の様な非選択時のクロストークを完全に排除することができ、優れた表示特性を示すことが可能になる。
【０００４】
なかでも、ＴＦＴを用いたアクティブマトリクス型液晶表示装置は、制御素子として駆動能力が高いので、ドライバ内蔵液晶表示装置や、高解像度・高精細液晶表示装置に適用されているが、特に多結晶シリコンはアモルファスシリコンに比べて移動度が高いので、高速動作に適しており、また、周辺回路を同時に形成することが可能であるので、高級機種のアクティブマトリクス型液晶表示装置用としては多結晶シリコンを用いた薄膜ＴＦＴが用いられている。
【０００５】
ここで、図８を参照して従来のＴＦＴを説明する。
図８参照
図８は、従来のＴＦＴの概略的断面図であり、ガラス基板６１上に下地絶縁膜となるＳｉＮ膜６２及びＳｉＯ2 膜６３を介して、ＰＣＶＤ法（プラズマＣＶＤ法）を用いて、厚さが、例えば、５０ｎｍのα−Ｓｉ膜を堆積させたのち、エキシマレーザを用いてレーザアニールを施すことによって多結晶Ｓｉ膜６４に変換する。
【０００６】
次いで、ドライ・エッチングを施すことによって多結晶Ｓｉ膜を所定形状の島状領域（図示せず）にエッチングしたのち、再び、ＰＣＶＤ法によってゲート酸化膜６５を堆積させ、次いで、スパッタリング法によってＡｌ膜を堆積させたのち、ドライ・エッチングを施すことによってＡｌゲート電極６６を形成する。
【０００７】
次いで、Ａｌゲート電極６６をマスクとしてＰ（リン）等のｎ型不純物をイオン注入することによってｎ型ソース領域６７及びｎ型ドレイン領域６８を形成したのち、全面にＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜６９とし、次いで、ｎ型ソース領域６７、ｎ型ドレイン領域６８、及び、Ａｌゲート電極６６に対するコンタクトホールを形成したのち、全面に、Ｔｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極７０、ドレイン電極７１、及び、ゲート引出電極（図示せず）を形成することによってＴＦＴの基本構成が得られる。
【０００８】
しかし、この様な多結晶シリコンＴＦＴにおいては、ゲート絶縁膜の膜厚分布等に起因するしきい値Ｖthのバラツキが大きく、このようなＶthのバラツキをなくすためにはゲート絶縁膜を薄くすれば良いが、そうすると耐圧が低下してオン電流を多くすることができないという問題が発生する。
【０００９】
そこで、この様な問題を解決するために、同導電型の多結晶シリコン電極からなるバックゲート電極を設けることによりオン電流を増大させることが提案されているので（必要ならば、特開平５−２３５３５１号公報の従来例参照）、ここで、図９を参照して従来の二重ゲート電極ＴＦＴを説明する。
【００１０】
図９参照
図９は従来の二重ゲート電極ＴＦＴの概略的構成図であり、まず、シリコン基板８１上に下地酸化膜８２を介して不純物ドープ多結晶シリコンからなる下部ゲート電極８３を形成したのち、ＣＶＤ法によって下部ゲート絶縁膜８４を堆積させ、次いで、活性層となる多結晶Ｓｉ薄膜８５を形成したのち、左右にｎ型ソース領域８６及びｎ型ドレイン領域８７を形成する。
【００１１】
次いで、ＣＶＤ法によって上部ゲート絶縁膜８８、及び、不純物ドープの多結晶シリコンからなる上部ゲート電極８９を形成したのち、全面に層間絶縁膜９０を設け、次いで、ｎ型ソース領域８６及びｎ型ドレイン領域８７に対するコンタクトホールを形成したのち、配線金属膜の堆積とパターニングとを行ってソース電極９１及びドレイン電極９２を形成することによって二重ゲート電極ＴＦＴの基本構成が得られる。
【００１２】
しかし、上記のような多結晶シリコンＴＦＴに用いる多結晶シリコン膜は、単結晶シリコン膜に比べて結晶性が劣るため、単結晶シリコンＴＦＴと比較してオフ電流が高いという問題があり、この様なオフ電流の問題を解決するために、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することによって、ＴＦＴのオフ状態の時のチャネル−ドレイン領域（ソース領域）間の電界を緩和し、それによって、リーク電流を低減することが試みられている。
【００１３】
さらに、上記の提案においては、上下の多結晶シリコンゲート電極を互いに逆導電型にすることによって、ゲート電圧の高い動作領域におけるオン電流を減少させることなしに、ゲート電圧０Ｖ付近でチャネル−ドレイン領域間の電界を緩和してオフ電流を大幅に低減することが試みられている。
【００１４】
【発明が解決しようとする課題】
しかし、従来のガラス基板を用いたＴＦＴにおいては、温度の上昇に伴ってガラス基板の熱伝導特性が低下するので、動作環境温度の上昇に伴ってブレークダウンが発生したり、素子が熱破壊されるという問題がある。
【００１５】
また、上述の従来の二重ゲート電極ＴＦＴはシリコン基板を用いているので、大画面アクティブマトリクス型液晶表示装置に適用することはできないという問題があり、また、シリコン基板をガラス基板に置き換えたとしても、上下のゲート電極は多結晶シリコン膜で形成されているので、熱伝導性に劣り、熱的に弱いという問題は解消されないという問題がある。
【００１６】
したがって、本発明は、オン電流を増大させるとともにオフ電流を低減し、且つ、耐熱性を向上させることを目的とする。
【００１７】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、薄膜半導体装置において、同一の透明絶縁基板１上に、金属膜２、陽極酸化膜３、絶縁膜４、第１の多結晶シリコン膜５、第１のゲート絶縁膜６、及び、第１の金属ゲート電極７を前記透明絶縁基板１側から順次積層した積層構造を有するｐチャネル型薄膜トランジスタと、前記絶縁膜４、第２の多結晶シリコン膜、第２のゲート絶縁膜、及び、第２の金属ゲート電極を前記透明絶縁基板１側から順次積層した積層構造を有するｎチャネル型薄膜トランジスタとを有し、且つ、前記金属膜２を前記ｐチャネル型薄膜トランジスタを設ける領域のみに設けたことを特徴とする。
【００１８】
この様に、透明絶縁基板１と能動層を構成する第１の多結晶シリコン膜５との間に熱伝導性に優れる金属膜、即ち、金属膜２を設けることによって、この金属膜２がヒートシンクとして機能するので、薄膜半導体装置の動作環境温度を高めることができ、耐熱性が向上し、また、オフ電流ＩＯＦＦを低減することができる。
【００１９】
また、金属膜２上に陽極酸化膜３を設けることによって、第１の多結晶シリコン膜５を形成する際のレーザアニール工程における金属膜２を構成する元素のマイグレーションを抑制し、それによって、ヒロックが発生することを防止することができる。
なお、金属膜２としては、熱伝導性に優れ且つ陽極酸化が可能なＡｌ、Ａｌ合金、Ｔａ、Ｍｏ−Ｔａ、或いは、Ａｕが望ましい。
【００２０】
さらに、金属膜２に電圧を印加することによって、即ち、金属膜２をバックゲート電極とすることによって、薄膜半導体装置のオン電流を増大することができるとともに、キャリアの移動度を高めることができる。
【００２２】
特に、金属膜２を設けることによってキャリアの移動度を高めることができるので、ｐチャネル型薄膜トランジスタにのみ金属膜２を設けることによって正孔の移動度を高め、ｎチャネル型薄膜トランジスタの動作速度に近づけることによって、相補型薄膜半導体装置の動作速度の整合性を高めることができる。
【００２３】
（２）また、本発明は、上記（１）において、金属膜２を、第１のゲート電極７と電気的に接続した電極、或いは、第１のゲート電極７とは独立の電極のいずれかとすることを特徴とする。
【００２４】
この様に、金属膜２を第１のゲート電極７と電気的に接続した電極として同電位の電圧を印加することによってオン電流を増大することができ、また、金属膜２を第１のゲート電極７とは独立の電極とし、任意の電圧を印加することによってしきい値電圧Ｖｔｈを任意に制御することができる。
【００２５】
【発明の実施の形態】
ここで、図２を参照して本発明の前提となる参考例１のＴＦＴの製造工程を説明する。 図２（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板１１上に、スパッタリング法によって厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜１２を堆積させたのち、酒石酸エチレングリコール溶液中で陽極酸化を行うことによって、厚さが２０〜１５０ｎｍ、例えば、３０ｎｍの陽極酸化膜、即ち、Ａｌ２Ｏ３膜１３を形成する。
【００２６】
図２（ｂ）参照
以降は、従来と同様に、ＰＣＶＤ法を用いて厚さが、例えば、５０ｎｍのＳｉＮ膜１４、厚さが、例えば、１００ｎｍのＳｉＯ2 膜１５、及び、厚さが、例えば、５０ｎｍのα−Ｓｉ膜１６を順次堆積させたのち、ＸｅＣｌエキシマレーザを用いてレーザ光１７をオーバラップさせながらスキャンニングしてレーザアニールすることによってα−Ｓｉ膜１６を多結晶化する。
なお、このレーザアニール工程において、Ａｌ膜１２の表面に陽極酸化によって形成したＡｌ2 Ｏ3 膜１３がＡｌ膜１２からのＡｌのマイグレーションを抑制されてヒロックの発生が防止されることが、走査型電子顕微鏡像によって確認された。
【００２７】
図２（ｃ）参照
次いで、多結晶化させた多結晶Ｓｉ膜１８にドライ・エッチングを施すことによって島状領域にしたのち、島状領域とした多結晶Ｓｉ膜１８上に、ＰＣＶＤ法を用いて厚さが、例えば、１２０ｎｍのＳｉＯ2 膜を堆積させ、次いで、スパッタリング法によって厚さが、例えば、３００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチング工程を用いてパターニングすることによってゲート酸化膜１９及びＡｌゲート電極２０を形成する。
【００２８】
次いで、Ａｌゲート電極２０をマスクとして多結晶シリコン膜１８にＰ（リン）をイオン注入することによって、ｎ型ソース領域２１及びｎ型ドレイン領域２２を形成したのち、全面に、ＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜２３とし、次いで、ｎ型ソース領域２１、ｎ型ドレイン領域２２、及び、Ａｌゲート電極２０に対するコンタクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極２４、ドレイン電極２５、及び、ゲート引出電極（図示せず）を形成することによってｎチャネル型ＴＦＴの基本構成が得られる。
【００２９】
図３（ａ）参照
図３（ａ）は、参考のために示した図８の従来のＴＦＴのＩd −Ｖg 特性図であり、ゲート長Ｌを５μｍ、ゲート幅Ｗを３μｍとし、ドレイン電圧Ｖd を１Ｖにした状態でゲート電圧Ｖg を変化させた場合のドレイン電流Ｉd を示しており、図から明らかなように、動作環境温度が７５℃においてブレークダウンが発生し、１００℃においては、素子が熱的に破壊され、ゲート電圧Ｖg によらず、一定のドレイン電流Ｉd が流れることになる。
【００３０】
図３（ｂ）参照
図３（ｂ）は、本発明の前提となる参考例１のＴＦＴのＩｄ−Ｖｇ特性図であり、ゲート長Ｌを５μｍ、ゲート幅Ｗを３μｍとし、ドレイン電圧Ｖｄを１Ｖにした状態でゲート電圧Ｖｇを変化させた場合のドレイン電流Ｉｄを示しており、図から明らかなように、動作環境温度が１００℃になっても室温とほぼ同等の特性が得られるとともに、ゲート電圧Ｖｇが負におけるドレイン電流Ｉｄ、即ち、オフ電流ＩＯＦＦを図３（ａ）の従来のＴＦＴに比べて低減することができる。
【００３１】
これは、動作環境温度が上昇してガラス基板１１の熱伝導率が低下しても、ガラス基板１１上に設けたＡｌ膜１２がヒートシンクとして機能するので、素子の自己加熱による熱的破壊に対する耐性が向上するためと考えられる。
【００３２】
図４（ａ）参照
図４（ａ）は、上記の前提となる参考例１のＴＦＴのＡｌ膜１２に対しても引出電極を設け、引出電極を介してＡｌ膜１２に所定のバックゲート電圧Ｖｂｇを印加した場合のＶｔｈのバックゲート電圧依存性の説明図であり、この場合も、ドレイン電圧Ｖｄを１Ｖにした状態でゲート電圧Ｖｇを変化させた場合のドレイン電流Ｉｄを示している。
図から明らかなように、バックゲート電圧Ｖｂｇとして正電圧を印加した場合には、正電圧の増加とともにＶｔｈが高くなり、バックゲート電圧Ｖｂｇとして負電圧を印加した場合には、負電圧の増加とともにＶｔｈが低くなる。
【００３３】
図４（ｂ）参照
図４（ｂ）は、上記の前提となる参考例１のＴＦＴの導電型を反転してｐチャネル型ＴＦＴとした場合のＶｔｈのバックゲート電圧依存性の説明図であり、その他の条件は図４（ａ）の場合と同様である。
図から明らかなように、バックゲート電圧Ｖｂｇとして正電圧を印加した場合には、正電圧の増加とともにＶｔｈが低くなり、バックゲート電圧Ｖｂｇとして負電圧を印加した場合には、負電圧の増加とともにＶｔｈが高くなる。
【００３４】
この様に、本発明の前提となる参考例１においては、Ａｌ膜１２がヒートシンクとして機能するので、耐熱性が高くなり、１００℃の動作環境温度においても適正な動作が可能になり、且つ、オフ電流ＩＯＦＦを低減することができ、同じ動作環境温度においては、Ａｌ膜を設けない従来のＴＦＴのオフ電流ＩＯＦＦの１／１０以下にすることができる。
【００３５】
また、Ａｌ膜１２の表面を陽極酸化してＡｌ2 Ｏ3 膜１３を形成しているので、このＡｌ2 Ｏ3 膜１３がＡｌ膜１２を構成するＡｌのマイグレーションを抑制するので、レーザアニール工程においてヒロックが発生することを防止することができる。
【００３６】
また、図４に示すように、Ａｌ膜１２に電圧を印加した場合には、バックゲート電極となるので、ＶthをＡｌ膜１２に印加する電圧によって制御することができ、また、キャリアの移動度を高めることができる。
なお、この場合には、各ＴＦＴ毎にＡｌ膜１２を分割する必要がある。
【００３７】
次に、図５を参照して、本発明の前提となる参考例２のＴＦＴの製造工程を説明する。
図５（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板１１上に、スパッタリング法によって厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜を堆積させたのち、ドライ・エッチングを施すことによって所定形状にパターニングしてＡｌバックゲート電極２６を形成し、次いで、酒石酸エチレングリコール溶液中で陽極酸化を行うことによって、Ａｌバックゲート電極２６の表面に厚さが２０〜１５０ｎｍ、例えば、３０ｎｍの陽極酸化膜、即ち、Ａｌ２Ｏ３膜２７を形成する。
【００３８】
図５（ｂ）参照
以降は、上記の参考例１と同様に、ＰＣＶＤ法を用いてＡｌ２Ｏ３膜２７上の厚さが、例えば、５０ｎｍのＳｉＮ膜１４、厚さが、例えば、１００ｎｍのＳｉＯ２膜１５、及び、厚さが、例えば、５０ｎｍのα−Ｓｉ膜１６を順次堆積させたのち、ＸｅＣｌエキシマレーザを用いてレーザ光１７をオーバラップさせながらスキャンニングしてレーザアニールすることによってα−Ｓｉ膜１６を多結晶化する。
なお、このレーザアニール工程において、Ａｌバックゲート電極２６の表面に陽極酸化によって形成したＡｌ２Ｏ３膜２７がＡｌのマイグレーションを抑制するので、ヒロックの発生が防止される。
【００３９】
図５（ｃ）参照
次いで、多結晶化させた多結晶Ｓｉ膜にドライ・エッチングを施すことによって島状領域にしたのち、島状領域とした多結晶Ｓｉ膜１８上に、ＰＣＶＤ法を用いて厚さが、例えば、１２０ｎｍのＳｉＯ2 膜を堆積させ、次いで、スパッタリング法によって厚さが、例えば、３００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチング工程を用いてパターニングすることによってゲート酸化膜１９及びＡｌゲート電極２０を形成する。
【００４０】
次いで、Ａｌゲート電極２０をマスクとして多結晶シリコン膜１８にＰ（リン）をイオン注入することによって、ｎ型ソース領域２１及びｎ型ドレイン領域２２を形成したのち、全面に、ＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜２３とし、次いで、ｎ型ソース領域２１、ｎ型ドレイン領域２２、Ａｌゲート電極２０、及び、Ａｌバックゲート電極２６に対するコンタクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極２４、ドレイン電極２５、ゲート引出電極（図示せず）、及び、バックゲート引出電極（図示せず）を形成することによって二重ゲート電極ｎチャネル型ＴＦＴの基本構成が得られる。
【００４１】
この本発明の前提となる参考例２においては、ガラス基板１１上に設けたＡｌ膜がＡｌバックゲート電極２６としてパターニングされているので、Ａｌバックゲート電極２６に起因するＳ−Ｇ間容量、Ｄ−Ｇ間容量、及び、配線容量等の寄生容量を低減することができ、それによって、動作速度の遅延を抑制することができる。
【００４２】
また、この場合も、バックゲート電極は熱伝導性に優れたＡｌで形成されているので、従来の多結晶Ｓｉによってバックゲート電極を形成した二重ゲート電極ＴＦＴに比べて耐熱性を向上することができる。
【００４３】
次に、以上を前提として、図６及び図７を参照して、本発明の第１の実施の形態の相補型ＴＦＴの製造工程を説明する。
図６（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板３１上に、スパッタリング法によって厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜を堆積させたのち、ドライ・エッチングを施すことによってｐチャネル型ＴＦＴを形成する領域に対応する所定形状にパターニングしてＡｌバックゲート電極３２を形成し、次いで、酒石酸エチレングリコール溶液中で陽極酸化を行うことによって、Ａｌバックゲート電極３２の表面に厚さが２０〜１５０ｎｍ、例えば、５０ｎｍの陽極酸化膜、即ち、Ａｌ２Ｏ３膜３３を形成する。
この場合、全てのＡｌバックゲート電極３２の表面が陽極酸化されるように、各ｐチャネル型ＴＦＴに対応するＡｌバックゲート電極３２を相互に電気的に接続させておき、陽極酸化ののちに接続部を切断すれば良い。
【００４４】
図６（ｂ）参照
次いで、上記の参考例１と同様に、ＰＣＶＤ法を用いてＡｌ２Ｏ３膜３３上の厚さが、例えば、５０ｎｍのＳｉＮ膜３４、厚さが、例えば、１００ｎｍのＳｉＯ２膜３５、及び、厚さが、例えば、５０ｎｍのα−Ｓｉ膜を順次堆積させたのち、ＸｅＣｌエキシマレーザを用いてレーザ光をオーバラップさせながらスキャンニングしてレーザアニールすることによってα−Ｓｉ膜を多結晶化し、次いで、多結晶化させた多結晶Ｓｉ膜にドライ・エッチングを施すことによって多結晶Ｓｉ島状領域３６及び多結晶Ｓｉ島状領域３７を形成する。
なお、この場合にも、レーザアニール工程において、Ａｌバックゲート電極３２の表面に陽極酸化によって形成したＡｌ２Ｏ３膜３３がＡｌバックゲート電極３２を構成するＡｌのマイグレーションを抑制するので、ヒロックの発生が防止される。
【００４５】
図６（ｃ）参照
次いで、ＰＣＶＤ法を用いて全面に、厚さが、例えば、１００ｎｍのＳｉＯ2 膜を堆積させ、次いで、スパッタリング法によって厚さが、例えば、３００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチング工程を用いてパターニングすることによってｎチャネル型ＴＦＴのゲート酸化膜３８及びＡｌゲート電極３９と、ｐチャネル型ＴＦＴのゲート酸化膜４０及びＡｌゲート電極４１を形成する。
【００４６】
次いで、多結晶Ｓｉ島状領域３７をレジストマスク４２で被覆したのち、Ａｌゲート電極３９をマスクとして多結晶Ｓｉ島状領域３６にＢイオン４３をイオン注入することによって、ｐ型ソース領域４４及びｐ型ドレイン領域４５を形成する。
【００４７】
図７（ｄ）参照
次いで、レジストマスク４２を除去したのち、多結晶Ｓｉ島状領域３６を新たなレジストマスク４６で被覆し、Ａｌゲート電極４１をマスクとして多結晶Ｓｉ島状領域３７にＰイオン４７をイオン注入することによって、ｎ型ソース領域４８及びｎ型ドレイン領域４９を形成する。
【００４８】
図７（ｅ）参照
次いで、全面に、ＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜５０とし、次いで、ｐ型ソース領域４４、ｐ型ドレイン領域４５、ｎ型ソース領域４８、ｎ型ドレイン領域４９、Ａｌゲート電極３９、Ａｌゲート電極４１、及び、Ａｌバックゲート電極３２に対するコンタクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極５１、ドレイン電極５２、ソース電極５３、ドレイン電極５４、Ａｌゲート電極３９に対するゲート引出電極（図示せず）、Ａｌゲート電極４１に対するゲート引出電極（図示せず）、及び、バックゲート引出電極５５を形成することによって二重ゲート電極相補型ＴＦＴの基本構成が得られる。
【００４９】
この本発明の第１の実施の形態においては、ｐチャネル型ＴＦＴに対応する領域にのみＡｌバックゲート電極３２を設けているので、キャリア、即ち、正孔の移動度を向上することができ、それによって、ｎチャネル型ＴＦＴにおける電子の移動度とのバランスを改善することができるので、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの動作速度の整合性を取ることができ、良好な高速動作が可能になる。
【００５０】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においては、ガラス基板上にＡｌ膜を設けているが、Ａｌに限られるものではなく、Ａｌ以外に、Ａｌ合金、Ｔａ、Ｍｏ−Ｔａ、或いは、Ａｕ等の金属膜を用いても良いものであり、熱伝導性に優れ、且つ、陽極酸化が可能な金属膜であれば良い。
【００５１】
また、上記の実施の形態においては、ゲート電極としてＡｌを用いているが、バックゲート電極をＡｌ以外に変更した場合には、それに合わせてゲート電極を同じ金属膜に変更しても良いものであり、さらには、互いに別の金属膜を用いても良いものである。
【００５２】
また、上記の実施の形態においては、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用していないが、必要に応じてＬＤＤ構造を採用しても良いものであり、それによって、ＴＦＴのオフ状態の時のチャネル−ドレイン領域（ソース領域）間の電界を緩和して、オフ電流ＩＯＦＦ、即ち、リーク電流をさらに低減することができる。
【００５３】
また、上記の実施の形態においては、ガラス基板上に堆積させたＡｌ膜をパターニングしたのち陽極酸化を行っているが、Ａｌ膜を陽極酸化したのち、パターニングしても良いものである。
【００５４】
また、上記の実施の形態においては、ｎチャネル型ＴＦＴとの動作速度のバランスを取るためにｐチャネル型ＴＦＴにのみＡｌバックゲート電極を設けているが、ｎチャネル型ＴＦＴ側にもＡｌバックゲート電極を設けても良いものであり、それによって、相補型ＴＦＴの耐熱性を向上することができるとともに、オフ電流ＩＯＦＦを低減することができる。
【００５５】
また、上記の実施の形態においては、ｐチャネル型ＴＦＴ全体に対応する大きさのＡｌバックゲート電極を設けているが、上記の第２の実施の形態のように、ゲート電極に対応する大きさのバックゲート電極としても良いものであり、それによって、寄生容量を低減して動作速度を向上することができる。
【００５６】
【発明の効果】
本発明によれば、ガラス基板等の透明絶縁基板上に金属膜及び陽極酸化膜を介して多結晶Ｓｉ膜を設けているので、α−Ｓｉ膜の多結晶Ｓｉ化に伴うヒロックの発生を防止することができ、また、耐熱性を向上することができるとともに、リーク電流を少なくすることができ、薄膜半導体装置の動作特性を向上することができる。
【００５７】
また、金属膜に電圧を印加することによってしきい値電圧Ｖthを制御することができるとともに、キャリアの移動度を改善することができ、それによって、高性能で安定した動作特性の薄膜半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】 本発明の前提となる参考例１のＴＦＴの製造工程の説明図である。
【図３】 本発明の前提となる参考例１のＴＦＴのＩｄ−Ｖｇ特性図である。
【図４】 本発明の前提となる参考例１のＴＦＴのＶｔｈのバックゲート電圧依存性の説明図である。
【図５】 本発明の前提となる参考例２のＴＦＴの製造工程の説明図である。
【図６】 本発明の第１の実施の形態の相補型ＴＦＴの途中までの製造工程の説明図である。
【図７】 本発明の第１の実施の形態の相補型ＴＦＴの図６以降の製造工程の説明図である。
【図８】従来のＴＦＴの概略的断面図である。
【図９】従来の二重ゲート電極ＴＦＴの概略的断面図である。
【符号の説明】
１ 透明絶縁基板
２ 第１の金属膜
３ 陽極酸化膜
４ 第１の絶縁膜
５ 多結晶シリコン膜
６ 第２の絶縁膜
７ 第２の金属膜
１１ ガラス基板
１２ Ａｌ層
１３ Ａｌ2 Ｏ3 膜
１４ ＳｉＮ膜
１５ ＳｉＯ2 膜
１６ α−Ｓｉ膜
１７ レーザ光
１８ 多結晶Ｓｉ膜
１９ ゲート酸化膜
２０ Ａｌゲート電極
２１ ｎ型ソース領域
２２ ｎ型ドレイン領域
２３ 層間絶縁膜
２４ ソース電極
２５ ドレイン電極
２６ Ａｌバックゲート電極
２７ Ａｌ2 Ｏ3 膜
３１ ガラス基板
３２ Ａｌバックゲート電極
３３ Ａｌ2 Ｏ3 膜
３４ ＳｉＮ膜
３５ ＳｉＯ2 膜
３６ 多結晶Ｓｉ島状領域
３７ 多結晶Ｓｉ島状領域
３８ ゲート酸化膜
３９ Ａｌゲート電極
４０ ゲート酸化膜
４１ Ａｌゲート電極
４２ レジストマスク
４３ Ｂイオン
４４ ｐ型ソース領域
４５ ｐ型ドレイン領域
４６ レジストマスク
４７ Ｐイオン
４８ ｎ型ソース領域
４９ ｎ型ドレイン領域
５０ 層間絶縁膜
５１ ソース電極
５２ ドレイン電極
５３ ソース電極
５４ ドレイン電極
５５ バックゲート引出電極
６１ ガラス基板
６２ ＳｉＮ膜
６３ ＳｉＯ2 膜
６４ 多結晶Ｓｉ膜
６５ ゲート酸化膜
６６ Ａｌゲート電極
６７ ｎ型ソース領域
６８ ｎ型ドレイン領域
６９ 層間絶縁膜
７０ ソース電極
７１ ドレイン電極
８１ シリコン基板
８２ 下地酸化膜
８３ 下部ゲート電極
８４ 下部ゲート絶縁膜
８５ 多結晶Ｓｉ薄膜
８６ ｎ型ソース領域
８７ ｎ型ドレイン領域
８８ 上部ゲート絶縁膜
８９ 上部ゲート電極
９０ 層間絶縁膜
９１ ソース電極
９２ ドレイン電極
【発明の属する技術分野】
本発明は薄膜半導体装置に関するものであり、特に、アクティブマトリクス型液晶表示装置のデータドライバ及びゲートドライバ、或いは、画素スイッチング素子等として用いる多結晶シリコン薄膜トランジスタ（ＴＦＴ）のゲート電極構造及び駆動方法に特徴のある薄膜半導体装置に関するものである。
【０００２】
【従来の技術】
従来、液晶表示装置は小型・軽量・低消費電力であるため、ＯＡ端末やプロジェクター等に使用されたり、或いは、携帯可能性を利用して小型液晶テレビ等に使用されており、特に、高品質液晶表示装置用には、画素毎にスイッチング用のアクティブ素子を設けたアクティブマトリクス型液晶表示装置が用いられている。
【０００３】
この様なアクティブマトリクス型液晶表示装置においては、表示部における個々の画素をＴＦＴ等のアクティブ素子で動作させることによって、単純マトリクス型液晶表示装置の様な非選択時のクロストークを完全に排除することができ、優れた表示特性を示すことが可能になる。
【０００４】
なかでも、ＴＦＴを用いたアクティブマトリクス型液晶表示装置は、制御素子として駆動能力が高いので、ドライバ内蔵液晶表示装置や、高解像度・高精細液晶表示装置に適用されているが、特に多結晶シリコンはアモルファスシリコンに比べて移動度が高いので、高速動作に適しており、また、周辺回路を同時に形成することが可能であるので、高級機種のアクティブマトリクス型液晶表示装置用としては多結晶シリコンを用いた薄膜ＴＦＴが用いられている。
【０００５】
ここで、図８を参照して従来のＴＦＴを説明する。
図８参照
図８は、従来のＴＦＴの概略的断面図であり、ガラス基板６１上に下地絶縁膜となるＳｉＮ膜６２及びＳｉＯ2 膜６３を介して、ＰＣＶＤ法（プラズマＣＶＤ法）を用いて、厚さが、例えば、５０ｎｍのα−Ｓｉ膜を堆積させたのち、エキシマレーザを用いてレーザアニールを施すことによって多結晶Ｓｉ膜６４に変換する。
【０００６】
次いで、ドライ・エッチングを施すことによって多結晶Ｓｉ膜を所定形状の島状領域（図示せず）にエッチングしたのち、再び、ＰＣＶＤ法によってゲート酸化膜６５を堆積させ、次いで、スパッタリング法によってＡｌ膜を堆積させたのち、ドライ・エッチングを施すことによってＡｌゲート電極６６を形成する。
【０００７】
次いで、Ａｌゲート電極６６をマスクとしてＰ（リン）等のｎ型不純物をイオン注入することによってｎ型ソース領域６７及びｎ型ドレイン領域６８を形成したのち、全面にＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜６９とし、次いで、ｎ型ソース領域６７、ｎ型ドレイン領域６８、及び、Ａｌゲート電極６６に対するコンタクトホールを形成したのち、全面に、Ｔｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極７０、ドレイン電極７１、及び、ゲート引出電極（図示せず）を形成することによってＴＦＴの基本構成が得られる。
【０００８】
しかし、この様な多結晶シリコンＴＦＴにおいては、ゲート絶縁膜の膜厚分布等に起因するしきい値Ｖthのバラツキが大きく、このようなＶthのバラツキをなくすためにはゲート絶縁膜を薄くすれば良いが、そうすると耐圧が低下してオン電流を多くすることができないという問題が発生する。
【０００９】
そこで、この様な問題を解決するために、同導電型の多結晶シリコン電極からなるバックゲート電極を設けることによりオン電流を増大させることが提案されているので（必要ならば、特開平５−２３５３５１号公報の従来例参照）、ここで、図９を参照して従来の二重ゲート電極ＴＦＴを説明する。
【００１０】
図９参照
図９は従来の二重ゲート電極ＴＦＴの概略的構成図であり、まず、シリコン基板８１上に下地酸化膜８２を介して不純物ドープ多結晶シリコンからなる下部ゲート電極８３を形成したのち、ＣＶＤ法によって下部ゲート絶縁膜８４を堆積させ、次いで、活性層となる多結晶Ｓｉ薄膜８５を形成したのち、左右にｎ型ソース領域８６及びｎ型ドレイン領域８７を形成する。
【００１１】
次いで、ＣＶＤ法によって上部ゲート絶縁膜８８、及び、不純物ドープの多結晶シリコンからなる上部ゲート電極８９を形成したのち、全面に層間絶縁膜９０を設け、次いで、ｎ型ソース領域８６及びｎ型ドレイン領域８７に対するコンタクトホールを形成したのち、配線金属膜の堆積とパターニングとを行ってソース電極９１及びドレイン電極９２を形成することによって二重ゲート電極ＴＦＴの基本構成が得られる。
【００１２】
しかし、上記のような多結晶シリコンＴＦＴに用いる多結晶シリコン膜は、単結晶シリコン膜に比べて結晶性が劣るため、単結晶シリコンＴＦＴと比較してオフ電流が高いという問題があり、この様なオフ電流の問題を解決するために、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することによって、ＴＦＴのオフ状態の時のチャネル−ドレイン領域（ソース領域）間の電界を緩和し、それによって、リーク電流を低減することが試みられている。
【００１３】
さらに、上記の提案においては、上下の多結晶シリコンゲート電極を互いに逆導電型にすることによって、ゲート電圧の高い動作領域におけるオン電流を減少させることなしに、ゲート電圧０Ｖ付近でチャネル−ドレイン領域間の電界を緩和してオフ電流を大幅に低減することが試みられている。
【００１４】
【発明が解決しようとする課題】
しかし、従来のガラス基板を用いたＴＦＴにおいては、温度の上昇に伴ってガラス基板の熱伝導特性が低下するので、動作環境温度の上昇に伴ってブレークダウンが発生したり、素子が熱破壊されるという問題がある。
【００１５】
また、上述の従来の二重ゲート電極ＴＦＴはシリコン基板を用いているので、大画面アクティブマトリクス型液晶表示装置に適用することはできないという問題があり、また、シリコン基板をガラス基板に置き換えたとしても、上下のゲート電極は多結晶シリコン膜で形成されているので、熱伝導性に劣り、熱的に弱いという問題は解消されないという問題がある。
【００１６】
したがって、本発明は、オン電流を増大させるとともにオフ電流を低減し、且つ、耐熱性を向上させることを目的とする。
【００１７】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、薄膜半導体装置において、同一の透明絶縁基板１上に、金属膜２、陽極酸化膜３、絶縁膜４、第１の多結晶シリコン膜５、第１のゲート絶縁膜６、及び、第１の金属ゲート電極７を前記透明絶縁基板１側から順次積層した積層構造を有するｐチャネル型薄膜トランジスタと、前記絶縁膜４、第２の多結晶シリコン膜、第２のゲート絶縁膜、及び、第２の金属ゲート電極を前記透明絶縁基板１側から順次積層した積層構造を有するｎチャネル型薄膜トランジスタとを有し、且つ、前記金属膜２を前記ｐチャネル型薄膜トランジスタを設ける領域のみに設けたことを特徴とする。
【００１８】
この様に、透明絶縁基板１と能動層を構成する第１の多結晶シリコン膜５との間に熱伝導性に優れる金属膜、即ち、金属膜２を設けることによって、この金属膜２がヒートシンクとして機能するので、薄膜半導体装置の動作環境温度を高めることができ、耐熱性が向上し、また、オフ電流ＩＯＦＦを低減することができる。
【００１９】
また、金属膜２上に陽極酸化膜３を設けることによって、第１の多結晶シリコン膜５を形成する際のレーザアニール工程における金属膜２を構成する元素のマイグレーションを抑制し、それによって、ヒロックが発生することを防止することができる。
なお、金属膜２としては、熱伝導性に優れ且つ陽極酸化が可能なＡｌ、Ａｌ合金、Ｔａ、Ｍｏ−Ｔａ、或いは、Ａｕが望ましい。
【００２０】
さらに、金属膜２に電圧を印加することによって、即ち、金属膜２をバックゲート電極とすることによって、薄膜半導体装置のオン電流を増大することができるとともに、キャリアの移動度を高めることができる。
【００２２】
特に、金属膜２を設けることによってキャリアの移動度を高めることができるので、ｐチャネル型薄膜トランジスタにのみ金属膜２を設けることによって正孔の移動度を高め、ｎチャネル型薄膜トランジスタの動作速度に近づけることによって、相補型薄膜半導体装置の動作速度の整合性を高めることができる。
【００２３】
（２）また、本発明は、上記（１）において、金属膜２を、第１のゲート電極７と電気的に接続した電極、或いは、第１のゲート電極７とは独立の電極のいずれかとすることを特徴とする。
【００２４】
この様に、金属膜２を第１のゲート電極７と電気的に接続した電極として同電位の電圧を印加することによってオン電流を増大することができ、また、金属膜２を第１のゲート電極７とは独立の電極とし、任意の電圧を印加することによってしきい値電圧Ｖｔｈを任意に制御することができる。
【００２５】
【発明の実施の形態】
ここで、図２を参照して本発明の前提となる参考例１のＴＦＴの製造工程を説明する。 図２（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板１１上に、スパッタリング法によって厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜１２を堆積させたのち、酒石酸エチレングリコール溶液中で陽極酸化を行うことによって、厚さが２０〜１５０ｎｍ、例えば、３０ｎｍの陽極酸化膜、即ち、Ａｌ２Ｏ３膜１３を形成する。
【００２６】
図２（ｂ）参照
以降は、従来と同様に、ＰＣＶＤ法を用いて厚さが、例えば、５０ｎｍのＳｉＮ膜１４、厚さが、例えば、１００ｎｍのＳｉＯ2 膜１５、及び、厚さが、例えば、５０ｎｍのα−Ｓｉ膜１６を順次堆積させたのち、ＸｅＣｌエキシマレーザを用いてレーザ光１７をオーバラップさせながらスキャンニングしてレーザアニールすることによってα−Ｓｉ膜１６を多結晶化する。
なお、このレーザアニール工程において、Ａｌ膜１２の表面に陽極酸化によって形成したＡｌ2 Ｏ3 膜１３がＡｌ膜１２からのＡｌのマイグレーションを抑制されてヒロックの発生が防止されることが、走査型電子顕微鏡像によって確認された。
【００２７】
図２（ｃ）参照
次いで、多結晶化させた多結晶Ｓｉ膜１８にドライ・エッチングを施すことによって島状領域にしたのち、島状領域とした多結晶Ｓｉ膜１８上に、ＰＣＶＤ法を用いて厚さが、例えば、１２０ｎｍのＳｉＯ2 膜を堆積させ、次いで、スパッタリング法によって厚さが、例えば、３００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチング工程を用いてパターニングすることによってゲート酸化膜１９及びＡｌゲート電極２０を形成する。
【００２８】
次いで、Ａｌゲート電極２０をマスクとして多結晶シリコン膜１８にＰ（リン）をイオン注入することによって、ｎ型ソース領域２１及びｎ型ドレイン領域２２を形成したのち、全面に、ＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜２３とし、次いで、ｎ型ソース領域２１、ｎ型ドレイン領域２２、及び、Ａｌゲート電極２０に対するコンタクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極２４、ドレイン電極２５、及び、ゲート引出電極（図示せず）を形成することによってｎチャネル型ＴＦＴの基本構成が得られる。
【００２９】
図３（ａ）参照
図３（ａ）は、参考のために示した図８の従来のＴＦＴのＩd −Ｖg 特性図であり、ゲート長Ｌを５μｍ、ゲート幅Ｗを３μｍとし、ドレイン電圧Ｖd を１Ｖにした状態でゲート電圧Ｖg を変化させた場合のドレイン電流Ｉd を示しており、図から明らかなように、動作環境温度が７５℃においてブレークダウンが発生し、１００℃においては、素子が熱的に破壊され、ゲート電圧Ｖg によらず、一定のドレイン電流Ｉd が流れることになる。
【００３０】
図３（ｂ）参照
図３（ｂ）は、本発明の前提となる参考例１のＴＦＴのＩｄ−Ｖｇ特性図であり、ゲート長Ｌを５μｍ、ゲート幅Ｗを３μｍとし、ドレイン電圧Ｖｄを１Ｖにした状態でゲート電圧Ｖｇを変化させた場合のドレイン電流Ｉｄを示しており、図から明らかなように、動作環境温度が１００℃になっても室温とほぼ同等の特性が得られるとともに、ゲート電圧Ｖｇが負におけるドレイン電流Ｉｄ、即ち、オフ電流ＩＯＦＦを図３（ａ）の従来のＴＦＴに比べて低減することができる。
【００３１】
これは、動作環境温度が上昇してガラス基板１１の熱伝導率が低下しても、ガラス基板１１上に設けたＡｌ膜１２がヒートシンクとして機能するので、素子の自己加熱による熱的破壊に対する耐性が向上するためと考えられる。
【００３２】
図４（ａ）参照
図４（ａ）は、上記の前提となる参考例１のＴＦＴのＡｌ膜１２に対しても引出電極を設け、引出電極を介してＡｌ膜１２に所定のバックゲート電圧Ｖｂｇを印加した場合のＶｔｈのバックゲート電圧依存性の説明図であり、この場合も、ドレイン電圧Ｖｄを１Ｖにした状態でゲート電圧Ｖｇを変化させた場合のドレイン電流Ｉｄを示している。
図から明らかなように、バックゲート電圧Ｖｂｇとして正電圧を印加した場合には、正電圧の増加とともにＶｔｈが高くなり、バックゲート電圧Ｖｂｇとして負電圧を印加した場合には、負電圧の増加とともにＶｔｈが低くなる。
【００３３】
図４（ｂ）参照
図４（ｂ）は、上記の前提となる参考例１のＴＦＴの導電型を反転してｐチャネル型ＴＦＴとした場合のＶｔｈのバックゲート電圧依存性の説明図であり、その他の条件は図４（ａ）の場合と同様である。
図から明らかなように、バックゲート電圧Ｖｂｇとして正電圧を印加した場合には、正電圧の増加とともにＶｔｈが低くなり、バックゲート電圧Ｖｂｇとして負電圧を印加した場合には、負電圧の増加とともにＶｔｈが高くなる。
【００３４】
この様に、本発明の前提となる参考例１においては、Ａｌ膜１２がヒートシンクとして機能するので、耐熱性が高くなり、１００℃の動作環境温度においても適正な動作が可能になり、且つ、オフ電流ＩＯＦＦを低減することができ、同じ動作環境温度においては、Ａｌ膜を設けない従来のＴＦＴのオフ電流ＩＯＦＦの１／１０以下にすることができる。
【００３５】
また、Ａｌ膜１２の表面を陽極酸化してＡｌ2 Ｏ3 膜１３を形成しているので、このＡｌ2 Ｏ3 膜１３がＡｌ膜１２を構成するＡｌのマイグレーションを抑制するので、レーザアニール工程においてヒロックが発生することを防止することができる。
【００３６】
また、図４に示すように、Ａｌ膜１２に電圧を印加した場合には、バックゲート電極となるので、ＶthをＡｌ膜１２に印加する電圧によって制御することができ、また、キャリアの移動度を高めることができる。
なお、この場合には、各ＴＦＴ毎にＡｌ膜１２を分割する必要がある。
【００３７】
次に、図５を参照して、本発明の前提となる参考例２のＴＦＴの製造工程を説明する。
図５（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板１１上に、スパッタリング法によって厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜を堆積させたのち、ドライ・エッチングを施すことによって所定形状にパターニングしてＡｌバックゲート電極２６を形成し、次いで、酒石酸エチレングリコール溶液中で陽極酸化を行うことによって、Ａｌバックゲート電極２６の表面に厚さが２０〜１５０ｎｍ、例えば、３０ｎｍの陽極酸化膜、即ち、Ａｌ２Ｏ３膜２７を形成する。
【００３８】
図５（ｂ）参照
以降は、上記の参考例１と同様に、ＰＣＶＤ法を用いてＡｌ２Ｏ３膜２７上の厚さが、例えば、５０ｎｍのＳｉＮ膜１４、厚さが、例えば、１００ｎｍのＳｉＯ２膜１５、及び、厚さが、例えば、５０ｎｍのα−Ｓｉ膜１６を順次堆積させたのち、ＸｅＣｌエキシマレーザを用いてレーザ光１７をオーバラップさせながらスキャンニングしてレーザアニールすることによってα−Ｓｉ膜１６を多結晶化する。
なお、このレーザアニール工程において、Ａｌバックゲート電極２６の表面に陽極酸化によって形成したＡｌ２Ｏ３膜２７がＡｌのマイグレーションを抑制するので、ヒロックの発生が防止される。
【００３９】
図５（ｃ）参照
次いで、多結晶化させた多結晶Ｓｉ膜にドライ・エッチングを施すことによって島状領域にしたのち、島状領域とした多結晶Ｓｉ膜１８上に、ＰＣＶＤ法を用いて厚さが、例えば、１２０ｎｍのＳｉＯ2 膜を堆積させ、次いで、スパッタリング法によって厚さが、例えば、３００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチング工程を用いてパターニングすることによってゲート酸化膜１９及びＡｌゲート電極２０を形成する。
【００４０】
次いで、Ａｌゲート電極２０をマスクとして多結晶シリコン膜１８にＰ（リン）をイオン注入することによって、ｎ型ソース領域２１及びｎ型ドレイン領域２２を形成したのち、全面に、ＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜２３とし、次いで、ｎ型ソース領域２１、ｎ型ドレイン領域２２、Ａｌゲート電極２０、及び、Ａｌバックゲート電極２６に対するコンタクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極２４、ドレイン電極２５、ゲート引出電極（図示せず）、及び、バックゲート引出電極（図示せず）を形成することによって二重ゲート電極ｎチャネル型ＴＦＴの基本構成が得られる。
【００４１】
この本発明の前提となる参考例２においては、ガラス基板１１上に設けたＡｌ膜がＡｌバックゲート電極２６としてパターニングされているので、Ａｌバックゲート電極２６に起因するＳ−Ｇ間容量、Ｄ−Ｇ間容量、及び、配線容量等の寄生容量を低減することができ、それによって、動作速度の遅延を抑制することができる。
【００４２】
また、この場合も、バックゲート電極は熱伝導性に優れたＡｌで形成されているので、従来の多結晶Ｓｉによってバックゲート電極を形成した二重ゲート電極ＴＦＴに比べて耐熱性を向上することができる。
【００４３】
次に、以上を前提として、図６及び図７を参照して、本発明の第１の実施の形態の相補型ＴＦＴの製造工程を説明する。
図６（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板３１上に、スパッタリング法によって厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜を堆積させたのち、ドライ・エッチングを施すことによってｐチャネル型ＴＦＴを形成する領域に対応する所定形状にパターニングしてＡｌバックゲート電極３２を形成し、次いで、酒石酸エチレングリコール溶液中で陽極酸化を行うことによって、Ａｌバックゲート電極３２の表面に厚さが２０〜１５０ｎｍ、例えば、５０ｎｍの陽極酸化膜、即ち、Ａｌ２Ｏ３膜３３を形成する。
この場合、全てのＡｌバックゲート電極３２の表面が陽極酸化されるように、各ｐチャネル型ＴＦＴに対応するＡｌバックゲート電極３２を相互に電気的に接続させておき、陽極酸化ののちに接続部を切断すれば良い。
【００４４】
図６（ｂ）参照
次いで、上記の参考例１と同様に、ＰＣＶＤ法を用いてＡｌ２Ｏ３膜３３上の厚さが、例えば、５０ｎｍのＳｉＮ膜３４、厚さが、例えば、１００ｎｍのＳｉＯ２膜３５、及び、厚さが、例えば、５０ｎｍのα−Ｓｉ膜を順次堆積させたのち、ＸｅＣｌエキシマレーザを用いてレーザ光をオーバラップさせながらスキャンニングしてレーザアニールすることによってα−Ｓｉ膜を多結晶化し、次いで、多結晶化させた多結晶Ｓｉ膜にドライ・エッチングを施すことによって多結晶Ｓｉ島状領域３６及び多結晶Ｓｉ島状領域３７を形成する。
なお、この場合にも、レーザアニール工程において、Ａｌバックゲート電極３２の表面に陽極酸化によって形成したＡｌ２Ｏ３膜３３がＡｌバックゲート電極３２を構成するＡｌのマイグレーションを抑制するので、ヒロックの発生が防止される。
【００４５】
図６（ｃ）参照
次いで、ＰＣＶＤ法を用いて全面に、厚さが、例えば、１００ｎｍのＳｉＯ2 膜を堆積させ、次いで、スパッタリング法によって厚さが、例えば、３００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチング工程を用いてパターニングすることによってｎチャネル型ＴＦＴのゲート酸化膜３８及びＡｌゲート電極３９と、ｐチャネル型ＴＦＴのゲート酸化膜４０及びＡｌゲート電極４１を形成する。
【００４６】
次いで、多結晶Ｓｉ島状領域３７をレジストマスク４２で被覆したのち、Ａｌゲート電極３９をマスクとして多結晶Ｓｉ島状領域３６にＢイオン４３をイオン注入することによって、ｐ型ソース領域４４及びｐ型ドレイン領域４５を形成する。
【００４７】
図７（ｄ）参照
次いで、レジストマスク４２を除去したのち、多結晶Ｓｉ島状領域３６を新たなレジストマスク４６で被覆し、Ａｌゲート電極４１をマスクとして多結晶Ｓｉ島状領域３７にＰイオン４７をイオン注入することによって、ｎ型ソース領域４８及びｎ型ドレイン領域４９を形成する。
【００４８】
図７（ｅ）参照
次いで、全面に、ＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜５０とし、次いで、ｐ型ソース領域４４、ｐ型ドレイン領域４５、ｎ型ソース領域４８、ｎ型ドレイン領域４９、Ａｌゲート電極３９、Ａｌゲート電極４１、及び、Ａｌバックゲート電極３２に対するコンタクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電極５１、ドレイン電極５２、ソース電極５３、ドレイン電極５４、Ａｌゲート電極３９に対するゲート引出電極（図示せず）、Ａｌゲート電極４１に対するゲート引出電極（図示せず）、及び、バックゲート引出電極５５を形成することによって二重ゲート電極相補型ＴＦＴの基本構成が得られる。
【００４９】
この本発明の第１の実施の形態においては、ｐチャネル型ＴＦＴに対応する領域にのみＡｌバックゲート電極３２を設けているので、キャリア、即ち、正孔の移動度を向上することができ、それによって、ｎチャネル型ＴＦＴにおける電子の移動度とのバランスを改善することができるので、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの動作速度の整合性を取ることができ、良好な高速動作が可能になる。
【００５０】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においては、ガラス基板上にＡｌ膜を設けているが、Ａｌに限られるものではなく、Ａｌ以外に、Ａｌ合金、Ｔａ、Ｍｏ−Ｔａ、或いは、Ａｕ等の金属膜を用いても良いものであり、熱伝導性に優れ、且つ、陽極酸化が可能な金属膜であれば良い。
【００５１】
また、上記の実施の形態においては、ゲート電極としてＡｌを用いているが、バックゲート電極をＡｌ以外に変更した場合には、それに合わせてゲート電極を同じ金属膜に変更しても良いものであり、さらには、互いに別の金属膜を用いても良いものである。
【００５２】
また、上記の実施の形態においては、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用していないが、必要に応じてＬＤＤ構造を採用しても良いものであり、それによって、ＴＦＴのオフ状態の時のチャネル−ドレイン領域（ソース領域）間の電界を緩和して、オフ電流ＩＯＦＦ、即ち、リーク電流をさらに低減することができる。
【００５３】
また、上記の実施の形態においては、ガラス基板上に堆積させたＡｌ膜をパターニングしたのち陽極酸化を行っているが、Ａｌ膜を陽極酸化したのち、パターニングしても良いものである。
【００５４】
また、上記の実施の形態においては、ｎチャネル型ＴＦＴとの動作速度のバランスを取るためにｐチャネル型ＴＦＴにのみＡｌバックゲート電極を設けているが、ｎチャネル型ＴＦＴ側にもＡｌバックゲート電極を設けても良いものであり、それによって、相補型ＴＦＴの耐熱性を向上することができるとともに、オフ電流ＩＯＦＦを低減することができる。
【００５５】
また、上記の実施の形態においては、ｐチャネル型ＴＦＴ全体に対応する大きさのＡｌバックゲート電極を設けているが、上記の第２の実施の形態のように、ゲート電極に対応する大きさのバックゲート電極としても良いものであり、それによって、寄生容量を低減して動作速度を向上することができる。
【００５６】
【発明の効果】
本発明によれば、ガラス基板等の透明絶縁基板上に金属膜及び陽極酸化膜を介して多結晶Ｓｉ膜を設けているので、α−Ｓｉ膜の多結晶Ｓｉ化に伴うヒロックの発生を防止することができ、また、耐熱性を向上することができるとともに、リーク電流を少なくすることができ、薄膜半導体装置の動作特性を向上することができる。
【００５７】
また、金属膜に電圧を印加することによってしきい値電圧Ｖthを制御することができるとともに、キャリアの移動度を改善することができ、それによって、高性能で安定した動作特性の薄膜半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】 本発明の前提となる参考例１のＴＦＴの製造工程の説明図である。
【図３】 本発明の前提となる参考例１のＴＦＴのＩｄ−Ｖｇ特性図である。
【図４】 本発明の前提となる参考例１のＴＦＴのＶｔｈのバックゲート電圧依存性の説明図である。
【図５】 本発明の前提となる参考例２のＴＦＴの製造工程の説明図である。
【図６】 本発明の第１の実施の形態の相補型ＴＦＴの途中までの製造工程の説明図である。
【図７】 本発明の第１の実施の形態の相補型ＴＦＴの図６以降の製造工程の説明図である。
【図８】従来のＴＦＴの概略的断面図である。
【図９】従来の二重ゲート電極ＴＦＴの概略的断面図である。
【符号の説明】
１ 透明絶縁基板
２ 第１の金属膜
３ 陽極酸化膜
４ 第１の絶縁膜
５ 多結晶シリコン膜
６ 第２の絶縁膜
７ 第２の金属膜
１１ ガラス基板
１２ Ａｌ層
１３ Ａｌ2 Ｏ3 膜
１４ ＳｉＮ膜
１５ ＳｉＯ2 膜
１６ α−Ｓｉ膜
１７ レーザ光
１８ 多結晶Ｓｉ膜
１９ ゲート酸化膜
２０ Ａｌゲート電極
２１ ｎ型ソース領域
２２ ｎ型ドレイン領域
２３ 層間絶縁膜
２４ ソース電極
２５ ドレイン電極
２６ Ａｌバックゲート電極
２７ Ａｌ2 Ｏ3 膜
３１ ガラス基板
３２ Ａｌバックゲート電極
３３ Ａｌ2 Ｏ3 膜
３４ ＳｉＮ膜
３５ ＳｉＯ2 膜
３６ 多結晶Ｓｉ島状領域
３７ 多結晶Ｓｉ島状領域
３８ ゲート酸化膜
３９ Ａｌゲート電極
４０ ゲート酸化膜
４１ Ａｌゲート電極
４２ レジストマスク
４３ Ｂイオン
４４ ｐ型ソース領域
４５ ｐ型ドレイン領域
４６ レジストマスク
４７ Ｐイオン
４８ ｎ型ソース領域
４９ ｎ型ドレイン領域
５０ 層間絶縁膜
５１ ソース電極
５２ ドレイン電極
５３ ソース電極
５４ ドレイン電極
５５ バックゲート引出電極
６１ ガラス基板
６２ ＳｉＮ膜
６３ ＳｉＯ2 膜
６４ 多結晶Ｓｉ膜
６５ ゲート酸化膜
６６ Ａｌゲート電極
６７ ｎ型ソース領域
６８ ｎ型ドレイン領域
６９ 層間絶縁膜
７０ ソース電極
７１ ドレイン電極
８１ シリコン基板
８２ 下地酸化膜
８３ 下部ゲート電極
８４ 下部ゲート絶縁膜
８５ 多結晶Ｓｉ薄膜
８６ ｎ型ソース領域
８７ ｎ型ドレイン領域
８８ 上部ゲート絶縁膜
８９ 上部ゲート電極
９０ 層間絶縁膜
９１ ソース電極
９２ ドレイン電極
Claims (2)
- 同一の透明絶縁基板上に、金属膜、陽極酸化膜、絶縁膜、第１の多結晶シリコン膜、第１のゲート絶縁膜、及び、第１の金属ゲート電極を前記透明絶縁基板側から順次積層した積層構造を有するｐチャネル型薄膜トランジスタと、前記絶縁膜、第２の多結晶シリコン膜、第２のゲート絶縁膜、及び、第２の金属ゲート電極を前記透明絶縁基板側から順次積層した積層構造を有するｎチャネル型薄膜トランジスタとを有し、且つ、前記金属膜を前記ｐチャネル型薄膜トランジスタを設ける領域のみに設けたことを特徴とする薄膜半導体装置。
- 上記金属膜を、上記第１のゲート電極と電気的に接続した電極、或いは、前記第１のゲート電極とは独立の電極のいずれかとすることを特徴とする請求項１に記載の薄膜半導体装置。
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