JPH10326748A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH10326748A JPH10326748A JP14991197A JP14991197A JPH10326748A JP H10326748 A JPH10326748 A JP H10326748A JP 14991197 A JP14991197 A JP 14991197A JP 14991197 A JP14991197 A JP 14991197A JP H10326748 A JPH10326748 A JP H10326748A
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Abstract
(57)【要約】
【課題】 キンク電流の発生を抑えた、ポリシリコンを
半導体層とするＴＦＴを提供する。 【解決手段】 ガラス基板１１上にゲート電極１２Ａ、
ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に半
導体層としてのポリシリコン膜１５が形成されている。
このポリシリコン膜１５の上に接合するように、ソース
・ドレイン領域１７Ｓ、１７Ｄがｎ型水素化アモルファ
スシリコンで形成されている。このように、ソース領域
１７Ｓおよびドレイン領域１７Ｄを、真性のポリシリコ
ン膜１５でなるチャネル領域よりもバンドギャップの小
さなｎ型水素化アモルファスシリコンで形成したことに
より、ソース／ドレイン耐圧を向上させ、ＴＦＴ１９に
キンク電流が発生するのを抑えることができる。
半導体層とするＴＦＴを提供する。 【解決手段】 ガラス基板１１上にゲート電極１２Ａ、
ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に半
導体層としてのポリシリコン膜１５が形成されている。
このポリシリコン膜１５の上に接合するように、ソース
・ドレイン領域１７Ｓ、１７Ｄがｎ型水素化アモルファ
スシリコンで形成されている。このように、ソース領域
１７Ｓおよびドレイン領域１７Ｄを、真性のポリシリコ
ン膜１５でなるチャネル領域よりもバンドギャップの小
さなｎ型水素化アモルファスシリコンで形成したことに
より、ソース／ドレイン耐圧を向上させ、ＴＦＴ１９に
キンク電流が発生するのを抑えることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タ（以下、ＴＦＴという）およびその製造方法に関し、
さらに詳しくは、ポリシリコンを半導体層として用いた
ＴＦＴおよびその製造方法に関する。
タ（以下、ＴＦＴという）およびその製造方法に関し、
さらに詳しくは、ポリシリコンを半導体層として用いた
ＴＦＴおよびその製造方法に関する。
【０００２】
【従来の技術】従来、ポリシリコンを半導体層とするＴ
ＦＴは、例えば図６に示すように、ガラス基板２上に形
成されたものが知られている。このＴＦＴ１において
は、ガラス基板２上にゲート電極３が形成されている。
ガラス基板２およびゲート電極３の上には、ゲート絶縁
膜４が形成され、その絶縁膜４上に、ｎ型不純物が拡散
されているソース領域５Ｓおよびドレイン領域５Ｄと、
不純物拡散が施されていないチャネル領域５Ｃとが形成
されたポリシリコン層５が形成されている。そして、ポ
リシリコン層５の上に堆積された層間絶縁膜６上には、
コンタクトホールを介して、ソース領域５Ｓ、ドレイン
領域５Ｄとそれぞれ接続するソース電極７、ドレイン電
極８が形成されている。
ＦＴは、例えば図６に示すように、ガラス基板２上に形
成されたものが知られている。このＴＦＴ１において
は、ガラス基板２上にゲート電極３が形成されている。
ガラス基板２およびゲート電極３の上には、ゲート絶縁
膜４が形成され、その絶縁膜４上に、ｎ型不純物が拡散
されているソース領域５Ｓおよびドレイン領域５Ｄと、
不純物拡散が施されていないチャネル領域５Ｃとが形成
されたポリシリコン層５が形成されている。そして、ポ
リシリコン層５の上に堆積された層間絶縁膜６上には、
コンタクトホールを介して、ソース領域５Ｓ、ドレイン
領域５Ｄとそれぞれ接続するソース電極７、ドレイン電
極８が形成されている。
【０００３】
【発明が解決しようとする課題】このような従来のＴＦ
Ｔ１においては、図７に示すようなリーク電流特性を示
す。すなわち、図８の等価回路で示すようにゲート電極
３およびソース電極５Ｓを接地した状態でドレイン電極
５Ｄにドレイン電圧Ｖｄを変えて印加したときのソース
・ドレイン間に流れるリーク電流は、図７に示すような
特性を示す。
Ｔ１においては、図７に示すようなリーク電流特性を示
す。すなわち、図８の等価回路で示すようにゲート電極
３およびソース電極５Ｓを接地した状態でドレイン電極
５Ｄにドレイン電圧Ｖｄを変えて印加したときのソース
・ドレイン間に流れるリーク電流は、図７に示すような
特性を示す。
【０００４】図７から判るように、従来のポリシリコン
を半導体層とするＴＦＴ１は、ドレイン印加電圧を大き
くすると過大なリーク電流が急激に流れてしまう現象が
起こる。換言すれば、ソース／ドレイン耐圧が小さい。
このような現象に伴い急激に増加する電流は、キンク電
流と称されている。すなわち、このようなＴＦＴ１を用
いて例えば駆動回路を構成した場合では消費電力が大き
くなり、アクティブマトリクス型液晶表示装置の画素ス
イッチング素子としてＴＦＴ１を用いた場合では過大な
リーク電流に起因して画質の低下を招くという問題があ
った。
を半導体層とするＴＦＴ１は、ドレイン印加電圧を大き
くすると過大なリーク電流が急激に流れてしまう現象が
起こる。換言すれば、ソース／ドレイン耐圧が小さい。
このような現象に伴い急激に増加する電流は、キンク電
流と称されている。すなわち、このようなＴＦＴ１を用
いて例えば駆動回路を構成した場合では消費電力が大き
くなり、アクティブマトリクス型液晶表示装置の画素ス
イッチング素子としてＴＦＴ１を用いた場合では過大な
リーク電流に起因して画質の低下を招くという問題があ
った。
【０００５】因に、この過大なリーク電流が発生する原
因は、以下に説明するようなメカニズムによるものであ
る。 （１）ドレイン近傍で電子正孔対が発生する。 （２）所定の確率でソース領域とチャネル領域間のポテ
ンシャルバリアを乗り越えた電子はドレイン側からの正
の電界に引っ張られてチャネル領域に滞留することな
く、すべてドレインに流れ込むのに対し、図９のバンド
構造の説明図に示すように正孔は一部（所定の確率）を
除いてソース領域５Ｓとチャネル領域５Ｃとの境界のポ
テンシャルバリアを乗り越えられずチャネル底（ゲート
電極と反対側）に溜まり、しきい値電圧を低下させ、ソ
ース・ドレイン間の電流を増加させる。 （３）チャネル底に溜まった正孔が増加すると、チャネ
ル領域５Ｃとドレイン領域５Ｄとの間の接合が降伏し、
ソース・ドレイン間の電流が一層増加する。
因は、以下に説明するようなメカニズムによるものであ
る。 （１）ドレイン近傍で電子正孔対が発生する。 （２）所定の確率でソース領域とチャネル領域間のポテ
ンシャルバリアを乗り越えた電子はドレイン側からの正
の電界に引っ張られてチャネル領域に滞留することな
く、すべてドレインに流れ込むのに対し、図９のバンド
構造の説明図に示すように正孔は一部（所定の確率）を
除いてソース領域５Ｓとチャネル領域５Ｃとの境界のポ
テンシャルバリアを乗り越えられずチャネル底（ゲート
電極と反対側）に溜まり、しきい値電圧を低下させ、ソ
ース・ドレイン間の電流を増加させる。 （３）チャネル底に溜まった正孔が増加すると、チャネ
ル領域５Ｃとドレイン領域５Ｄとの間の接合が降伏し、
ソース・ドレイン間の電流が一層増加する。
【０００６】そこで、この発明は、ソース／ドレイン耐
圧の大きな、すなわちドレイン印加電圧を大きくしても
過大なリーク電流が流れない、ポリシリコンを半導体層
とするＴＦＴおよびその製造方法を提供することを課題
としている。
圧の大きな、すなわちドレイン印加電圧を大きくしても
過大なリーク電流が流れない、ポリシリコンを半導体層
とするＴＦＴおよびその製造方法を提供することを課題
としている。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
チャネル領域がポリシリコンで形成され、ソース・ドレ
イン領域がポリシリコンよりもバンドギャップが小さい
半導体材料で形成されていることを特徴としている。
チャネル領域がポリシリコンで形成され、ソース・ドレ
イン領域がポリシリコンよりもバンドギャップが小さい
半導体材料で形成されていることを特徴としている。
【０００８】請求項２記載の発明は、請求項１記載の薄
膜トランジスタであって、前記ポリシリコンが真性のポ
リシリコンであることを特徴としている。
膜トランジスタであって、前記ポリシリコンが真性のポ
リシリコンであることを特徴としている。
【０００９】請求項３記載の発明は、請求項２記載の薄
膜トランジスタであって、前記半導体材料がｎ型アモル
ファスシリコンであることを特徴としている。
膜トランジスタであって、前記半導体材料がｎ型アモル
ファスシリコンであることを特徴としている。
【００１０】請求項４記載の発明は、請求項１〜請求項
３のいずれかに記載の薄膜トランジスタであって、前記
ソース・ドレイン領域が、ゲート電極と反対側に位置す
る、前記チャネル領域の表面に接合していることを特徴
としている。
３のいずれかに記載の薄膜トランジスタであって、前記
ソース・ドレイン領域が、ゲート電極と反対側に位置す
る、前記チャネル領域の表面に接合していることを特徴
としている。
【００１１】請求項１〜請求項４記載の発明では、半導
体材料、例えばｎ型アモルファスシリコンでなるソース
・ドレイン領域が、チャネル領域を形成するポリシリコ
ンよりもバンドギャップが小さいため、図３に示すよう
に、ドレイン領域とチャネル領域との境界で発生した電
子・正孔対のうち正孔がチャネル底に溜まらずにソース
領域側へ流れ込むため、キンク電流の発生を抑制するこ
とができる。このため、ソース／ドレイン耐圧が大き
く、リーク電流の小さなＴＦＴを実現することができ
る。
体材料、例えばｎ型アモルファスシリコンでなるソース
・ドレイン領域が、チャネル領域を形成するポリシリコ
ンよりもバンドギャップが小さいため、図３に示すよう
に、ドレイン領域とチャネル領域との境界で発生した電
子・正孔対のうち正孔がチャネル底に溜まらずにソース
領域側へ流れ込むため、キンク電流の発生を抑制するこ
とができる。このため、ソース／ドレイン耐圧が大き
く、リーク電流の小さなＴＦＴを実現することができ
る。
【００１１】請求項５記載の発明は、薄膜トランジスタ
の製造方法であって、絶縁性基板の上にゲート電極を形
成する工程と、前記絶縁性基板および前記ゲート電極の
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にポリシリコン層を形成する工程と、前記ポリシリコ
ン層上に、互いに分離されたソース・ドレイン領域をポ
リシリコンよりもバンドギャップが小さい半導体層で形
成する工程と、前記ソース・ドレイン領域に、それぞれ
ソース・ドレイン電極を接続するように形成する工程と
を備えることを特徴としている。
の製造方法であって、絶縁性基板の上にゲート電極を形
成する工程と、前記絶縁性基板および前記ゲート電極の
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にポリシリコン層を形成する工程と、前記ポリシリコ
ン層上に、互いに分離されたソース・ドレイン領域をポ
リシリコンよりもバンドギャップが小さい半導体層で形
成する工程と、前記ソース・ドレイン領域に、それぞれ
ソース・ドレイン電極を接続するように形成する工程と
を備えることを特徴としている。
【００１２】請求項５記載の発明では、ポリシリコン層
でチャネル領域を形成し、ポリシリコンよりバンドギャ
ップが小さい半導体層でソース・ドレイン領域を形成す
ることができ、ソース／ドレイン耐圧が大きく、リーク
電流の小さなＴＦＴを実現することができる。
でチャネル領域を形成し、ポリシリコンよりバンドギャ
ップが小さい半導体層でソース・ドレイン領域を形成す
ることができ、ソース／ドレイン耐圧が大きく、リーク
電流の小さなＴＦＴを実現することができる。
【００１３】請求項６記載の発明は、請求項５記載の薄
膜トランジスタの製造方法であって、前記ポリシリコン
層が、真性のアモルファスシリコン層をアニールしてな
るポリシリコン層であることを特徴としている。
膜トランジスタの製造方法であって、前記ポリシリコン
層が、真性のアモルファスシリコン層をアニールしてな
るポリシリコン層であることを特徴としている。
【００１４】請求項７記載の発明は、請求項６記載の薄
膜トランジスタの製造方法であって、前記半導体層が、
ｎ型アモルファスシリコン層であることを特徴としてい
る。
膜トランジスタの製造方法であって、前記半導体層が、
ｎ型アモルファスシリコン層であることを特徴としてい
る。
【００１５】請求項６および請求項７記載の発明では、
ポリシリコンを半導体層とするＴＦＴと、アモルファス
シリコンを半導体層とするＴＦＴと、の製造プロセスの
共通化を図ることが容易となる。
ポリシリコンを半導体層とするＴＦＴと、アモルファス
シリコンを半導体層とするＴＦＴと、の製造プロセスの
共通化を図ることが容易となる。
【００１６】
【発明の実施の形態】以下、この発明に係るＴＦＴおよ
びその製造方法の詳細を図面に示す実施形態に基づいて
説明する。図１（ａ）〜図２（ｃ）は、この発明に係る
ＴＦＴおよびその製造方法を示している。まず、本実施
形態のＴＦＴの製造方法を説明する。絶縁性基板として
のガラス基板１１上に、スパッタリング装置を用いて金
属薄膜１２を成膜する。次に、リソグラフィー技術およ
びエッチング技術を用いて、図１（ａ）に示すように、
この金属薄膜１２をパターニングしてゲート電極１２Ａ
を形成する。
びその製造方法の詳細を図面に示す実施形態に基づいて
説明する。図１（ａ）〜図２（ｃ）は、この発明に係る
ＴＦＴおよびその製造方法を示している。まず、本実施
形態のＴＦＴの製造方法を説明する。絶縁性基板として
のガラス基板１１上に、スパッタリング装置を用いて金
属薄膜１２を成膜する。次に、リソグラフィー技術およ
びエッチング技術を用いて、図１（ａ）に示すように、
この金属薄膜１２をパターニングしてゲート電極１２Ａ
を形成する。
【００１７】次に、図１（ｂ）に示すように、ガラス基
板１１およびゲート電極１１Ａの上に、順次、窒化シリ
コンでなるゲート絶縁膜１３、真性のアモルファスシリ
コン膜１４を、プラズマＣＶＤ装置を用いて連続成膜す
る。その後、図１（ｃ）に示すように、エキシマレーザ
光を照射するレーザアニールを行ってアモルファスシリ
コン膜１４を多結晶化させて、ポリシリコン膜１５に変
化させる。
板１１およびゲート電極１１Ａの上に、順次、窒化シリ
コンでなるゲート絶縁膜１３、真性のアモルファスシリ
コン膜１４を、プラズマＣＶＤ装置を用いて連続成膜す
る。その後、図１（ｃ）に示すように、エキシマレーザ
光を照射するレーザアニールを行ってアモルファスシリ
コン膜１４を多結晶化させて、ポリシリコン膜１５に変
化させる。
【００１８】続いて、図２（ａ）に示すように、スパッ
タリング装置を用いて、ポリシリコン膜１５上に酸化シ
リコン膜１６を成膜し、この酸化シリコン膜１６がゲー
ト電極１２Ａの上方に残るようにリソグラフィー技術お
よびエッチング技術を用いてパターニングしてチャネル
保護膜１６Ａを形成する。
タリング装置を用いて、ポリシリコン膜１５上に酸化シ
リコン膜１６を成膜し、この酸化シリコン膜１６がゲー
ト電極１２Ａの上方に残るようにリソグラフィー技術お
よびエッチング技術を用いてパターニングしてチャネル
保護膜１６Ａを形成する。
【００１９】その後、プラズマＣＶＤ装置を用いて、第
２の半導体層としての、ｎ型の水素化アモルファスシリ
コン膜１７を成膜し、リソグラフィー技術およびエッチ
ング技術を用いて、図２（ｂ）に示すように、水素化ア
モルファスシリコン膜１７およびポリシリコン膜１５を
パターニングしてデバイスエリアを形成する。なお、こ
のとき、水素化アモルファスシリコン膜１７は、チャネ
ル保護膜１６Ａ上で分離されて、ソース領域１７Ｓとド
レイン領域１７Ｄとなる。また、上記したポリシリコン
膜１５は、チャネル領域を構成する。
２の半導体層としての、ｎ型の水素化アモルファスシリ
コン膜１７を成膜し、リソグラフィー技術およびエッチ
ング技術を用いて、図２（ｂ）に示すように、水素化ア
モルファスシリコン膜１７およびポリシリコン膜１５を
パターニングしてデバイスエリアを形成する。なお、こ
のとき、水素化アモルファスシリコン膜１７は、チャネ
ル保護膜１６Ａ上で分離されて、ソース領域１７Ｓとド
レイン領域１７Ｄとなる。また、上記したポリシリコン
膜１５は、チャネル領域を構成する。
【００２０】次に、スパッタリング装置を用いて金属薄
膜を形成し、この金属薄膜がソース領域１７Ｓとドレイ
ン領域１７Ｄの上に残るようにパターニングを行って、
図２（ｃ）に示すようなソース電極１８Ｓ、ドレイン電
極１８Ｄを形成する。このようにして、本実施形態のＴ
ＦＴ１９が完成する。
膜を形成し、この金属薄膜がソース領域１７Ｓとドレイ
ン領域１７Ｄの上に残るようにパターニングを行って、
図２（ｃ）に示すようなソース電極１８Ｓ、ドレイン電
極１８Ｄを形成する。このようにして、本実施形態のＴ
ＦＴ１９が完成する。
【００２１】上記した方法で作製されたＴＦＴ１９で
は、ソース領域１７Ｓおよびドレイン領域１７Ｄを、真
性のポリシリコン膜１５でなるチャネル領域よりもバン
ドギャップ（禁制帯幅）の小さなｎ型水素化アモルファ
スシリコンで形成したことにより、図３に示すようにド
レイン領域とチャネル領域との境界で発生した電子・正
孔対のうち正孔がチャネル底に溜まらずにソース側に流
れ込むため、キンク電流の発生を抑制することができ
る。また、この実施形態のＴＦＴ１９では、図４に示す
ような電流特性を示す。なお、図４は、図５の等価回路
で示すようにゲート電極１２Ａおよびソース電極１８Ｓ
を接地した状態でドレイン電極１８Ｄに可変のドレイン
電圧Ｖｄを印加したときのソース・ドレイン間に流れる
電流の実測値を示している。この実施形態のＴＦＴ１９
においては、図４に示すように、ドレイン印加電圧を大
きくしても過大なリーク電流が急激に流れることがな
く、ソース／ドレイン耐圧を高くすることができる。す
なわち、本実施形態では、リーク電流の小さなＴＦＴ１
９を得ることが可能になり、そのＴＦＴ１９を用いて駆
動回路を構成した場合は消費電力が小さくなり、アクテ
ィブマトリクス型液晶表示装置の画素スイッチング素子
としてＴＦＴ１９を用いた場合はリーク電流が小さいた
め画質を向上させることが可能となる。このため、液晶
表示装置の駆動回路と画素スイッチング素子を、ＴＦＴ
１９を用いて作製することが可能となり、駆動回路側の
ＴＦＴと画素側のＴＦＴとを共通のプロセスで作製する
ことが可能となる。また、本実施形態のような構成のポ
リシリコンを半導体層とするポリシリコンＴＦＴを液晶
表示装置の駆動回路に用い、アモルファスシリコンを半
導体層とするアモルファスシリコンＴＦＴ（逆スタガ型
のＴＦＴ）を画素スイッチング素子として用いる場合
は、両ＴＦＴの製造プロセスが、ポリシリコンＴＦＴ側
の半導体層のレーザアニール工程以外の工程を共通にで
きるという利点がある。
は、ソース領域１７Ｓおよびドレイン領域１７Ｄを、真
性のポリシリコン膜１５でなるチャネル領域よりもバン
ドギャップ（禁制帯幅）の小さなｎ型水素化アモルファ
スシリコンで形成したことにより、図３に示すようにド
レイン領域とチャネル領域との境界で発生した電子・正
孔対のうち正孔がチャネル底に溜まらずにソース側に流
れ込むため、キンク電流の発生を抑制することができ
る。また、この実施形態のＴＦＴ１９では、図４に示す
ような電流特性を示す。なお、図４は、図５の等価回路
で示すようにゲート電極１２Ａおよびソース電極１８Ｓ
を接地した状態でドレイン電極１８Ｄに可変のドレイン
電圧Ｖｄを印加したときのソース・ドレイン間に流れる
電流の実測値を示している。この実施形態のＴＦＴ１９
においては、図４に示すように、ドレイン印加電圧を大
きくしても過大なリーク電流が急激に流れることがな
く、ソース／ドレイン耐圧を高くすることができる。す
なわち、本実施形態では、リーク電流の小さなＴＦＴ１
９を得ることが可能になり、そのＴＦＴ１９を用いて駆
動回路を構成した場合は消費電力が小さくなり、アクテ
ィブマトリクス型液晶表示装置の画素スイッチング素子
としてＴＦＴ１９を用いた場合はリーク電流が小さいた
め画質を向上させることが可能となる。このため、液晶
表示装置の駆動回路と画素スイッチング素子を、ＴＦＴ
１９を用いて作製することが可能となり、駆動回路側の
ＴＦＴと画素側のＴＦＴとを共通のプロセスで作製する
ことが可能となる。また、本実施形態のような構成のポ
リシリコンを半導体層とするポリシリコンＴＦＴを液晶
表示装置の駆動回路に用い、アモルファスシリコンを半
導体層とするアモルファスシリコンＴＦＴ（逆スタガ型
のＴＦＴ）を画素スイッチング素子として用いる場合
は、両ＴＦＴの製造プロセスが、ポリシリコンＴＦＴ側
の半導体層のレーザアニール工程以外の工程を共通にで
きるという利点がある。
【００２２】以上、実施形態について説明したが、本発
明はこれに限定されるものではなく、構成の要旨に付随
する各種の変更が可能である。例えば、上記した実施形
態では、ゲート電極１２Ａをパターニングした後にゲー
ト絶縁膜１３を堆積させているが、ゲート電極１２Ａを
陽極酸化させた後にゲート絶縁膜１３を堆積させるよう
にしても勿論よい。また、上記した実施形態において
は、ポリシリコンよりバンドギャップが小さい半導体材
料としてｎ型水素化アモルファスシリコンを用いたが、
水素化されていないｎ型アモルファスシリコンや、微結
晶シリコンを用いることも可能である。
明はこれに限定されるものではなく、構成の要旨に付随
する各種の変更が可能である。例えば、上記した実施形
態では、ゲート電極１２Ａをパターニングした後にゲー
ト絶縁膜１３を堆積させているが、ゲート電極１２Ａを
陽極酸化させた後にゲート絶縁膜１３を堆積させるよう
にしても勿論よい。また、上記した実施形態において
は、ポリシリコンよりバンドギャップが小さい半導体材
料としてｎ型水素化アモルファスシリコンを用いたが、
水素化されていないｎ型アモルファスシリコンや、微結
晶シリコンを用いることも可能である。
【００２３】
【発明の効果】以上の説明から明らかなように、この発
明によれば、ソース／ドレイン耐圧が大きく、ドレイン
印加電圧の増大に伴い過大なリーク電流が生じることの
ない、ポリシリコンを半導体層とするＴＦＴを実現する
という効果がある。
明によれば、ソース／ドレイン耐圧が大きく、ドレイン
印加電圧の増大に伴い過大なリーク電流が生じることの
ない、ポリシリコンを半導体層とするＴＦＴを実現する
という効果がある。
【図１】（ａ）〜（ｃ）は本発明に係る薄膜トランジス
タの製造方法を示す実施形態の工程断面図。
タの製造方法を示す実施形態の工程断面図。
【図２】（ａ）〜（ｃ）は本発明に係る薄膜トランジス
タの製造方法を示す実施形態の工程断面図。
タの製造方法を示す実施形態の工程断面図。
【図３】本実施形態のＴＦＴにおけるバンド構造を示す
説明図。
説明図。
【図４】本実施形態のＴＦＴのドレイン電圧（Ｖｄ）−
ドレイン電流（Ｉｄ）特性を示すグラフ。
ドレイン電流（Ｉｄ）特性を示すグラフ。
【図５】本実施形態のＴＦＴの特性測定時の等価回路
図。
図。
【図６】従来のＴＦＴの構造を示す断面図。
【図７】従来のＴＦＴのドレイン電圧（Ｖｄ）−ドレイ
ン電流（Ｉｄ）特性を示すグラフ。
ン電流（Ｉｄ）特性を示すグラフ。
【図８】従来のＴＦＴの特性測定時の等価回路図。
【図９】従来のＴＦＴのバンド構造を示す説明図。
１２Ａ ゲート電極 １５ ポリシリコン膜 １７ 水素化アモルファスシリコン膜 １７Ｓ ソース領域 １７Ｄ ドレイン領域 １８Ｓ ソース電極 １８Ｄ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｇ ６２７Ｅ
Claims (7)
- 【請求項１】 少なくともチャネル領域がポリシリコン
層で形成され、ソース・ドレイン領域がポリシリコン層
よりもバンドギャップが小さい半導体層で形成された活
性層を備えたことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記ポリシリコン層は、実質的に真性で
あることを特徴とする請求項１記載の薄膜トランジス
タ。 - 【請求項３】 前記半導体層は、ｎ型アモルファスシリ
コンからなることを特徴とする請求項１記載の薄膜トラ
ンジスタ。 - 【請求項４】 前記ソース・ドレイン領域は、前記ポリ
シリコン層上に前記半導体層が接合された構造を有する
ことを特徴とする請求項１〜請求項３のいずれかに記載
の薄膜トランジスタ。 - 【請求項５】 絶縁性基板の上にゲート電極を形成する
工程と、 前記絶縁性基板および前記ゲート電極の上にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上にポリシリコ
ン層を形成する工程と、 前記ポリシリコン層上に、互いに分離されたソース・ド
レイン領域を前記ポリシリコン層よりもバンドギャップ
が小さい半導体層で形成する工程と、 前記ソース・ドレイン領域に、それぞれソース・ドレイ
ン電極を接続するように形成する工程と、 を備えることを特徴とする薄膜トランジスタの製造方
法。 - 【請求項６】 前記ポリシリコン層は、真性のアモルフ
ァスシリコン層をアニールしてなることを特徴とする請
求項５記載の薄膜トランジスタの製造方法。 - 【請求項７】 前記半導体層は、ｎ型アモルファスシリ
コン層であることを特徴とする請求項６記載の薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14991197A JPH10326748A (ja) | 1997-05-26 | 1997-05-26 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14991197A JPH10326748A (ja) | 1997-05-26 | 1997-05-26 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326748A true JPH10326748A (ja) | 1998-12-08 |
Family
ID=15485296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14991197A Abandoned JPH10326748A (ja) | 1997-05-26 | 1997-05-26 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326748A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531748B2 (en) | 2000-05-11 | 2003-03-11 | Infineon Technologies Ag | Semiconductor power component with a reduced parasitic bipolar transistor |
| US7652285B2 (en) | 2004-07-21 | 2010-01-26 | Au Optronics Corp. | Thin film transistor structure and method of fabricating the same |
| US8283671B2 (en) * | 2008-05-26 | 2012-10-09 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| US8841678B2 (en) | 2011-06-30 | 2014-09-23 | Panasonic Corporation | Thin-film transistor device and method for manufacturing thin-film transistor device |
-
1997
- 1997-05-26 JP JP14991197A patent/JPH10326748A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531748B2 (en) | 2000-05-11 | 2003-03-11 | Infineon Technologies Ag | Semiconductor power component with a reduced parasitic bipolar transistor |
| US7652285B2 (en) | 2004-07-21 | 2010-01-26 | Au Optronics Corp. | Thin film transistor structure and method of fabricating the same |
| US7960729B2 (en) | 2004-07-21 | 2011-06-14 | Au Optronics Corp. | Thin film transistor structure and method of fabricating the same |
| US8288194B2 (en) | 2004-07-21 | 2012-10-16 | Au Optronics Corp. | Method of fabricating thin film transistor structure |
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| US8841678B2 (en) | 2011-06-30 | 2014-09-23 | Panasonic Corporation | Thin-film transistor device and method for manufacturing thin-film transistor device |
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