JP4386002B2 - 半導体力学量センサの製造方法 - Google Patents

Description

本発明は、半導体力学量センサの製造方法に関するものである。

マイクロマシニング技術を用いて半導体基板に梁構造体を作り込んだ半導体力学量センサが知られている（特許文献１等）。製造の際には、図１９（ａ）に示すようにシリコン基板２００の上に埋込酸化膜２０１を介してシリコン層２０２を配したＳＯＩ基板を用いて、まず縦方向に延びる溝２１０を埋込酸化膜２０１に達するように形成した後、図１９（ｂ）に示すように、埋込酸化膜２０１を犠牲層エッチングして可動部２１１の下の埋込酸化膜２０１を完全に除去して可動部２１１を変位可能にするとともに固定部２１２の下の埋込酸化膜２０１を残す。
特開平６−３４９８０６号公報

ところが、図１９（ｂ）に示すように、可動部２１１の下の埋込酸化膜２０１をエッチングして除去する際に固定部２１２の下の埋込酸化膜２０１もエッチングされるため、固定部２１２と可動部２１１を決定する際、酸化膜２０１のエッチングレートから算出して、固定部２１２は可動部２１１に対して幅Ｗを十分に広くとり（Ｗ１＞Ｗ２）、酸化膜２０１が固定部２１２の下に残るようにパターン設計する必要がある。

本発明は、上記問題点に着目してなされたものであり、その目的は、犠牲層エッチングの際に所望の部位のみを残して他を除去することにより支持基板の上に幅狭なる固定部を作ることができる半導体力学量センサの製造方法を提供することにある。

請求項１に記載の半導体力学量センサの製造方法では、第１工程において半導体層における空洞となる部位に犠牲層をパターニングして埋め込んだ積層基板を用意し、第２工程において積層基板における半導体層の上面からトレンチエッチングを行い、縦方向に延び犠牲層に達する溝を形成し、第３工程において溝の底面から犠牲層をエッチングして横方向に延びる空洞を形成して可動部を区画形成する。そして、前記第１工程で用意する積層基板は、基板と、表面部に前記犠牲層をパターニングして埋め込んだ半導体基板とを貼り合わせることにより形成する。

よって、犠牲層エッチングの際に所望の部位のみを残して他を除去することにより支持基板の上に幅狭なる固定部を作ることができる。
そして、このような半導体力学量センサの製造方法において、第１工程で用意する積層基板は、支持基板の上にエッチングストッパとして機能する埋込絶縁膜を形成した基板と、表面部に犠牲層をパターニングして埋め込んだ半導体基板とを貼り合わせることにより形成したものとすることが有効である。そして、この場合は、第３工程で前記犠牲層のみを選択的にエッチングすることとなる。
なお、比較例として、第１工程で用意する積層基板を、支持基板の上にエッチングストッパとして機能する埋込絶縁膜を介して半導体層を形成し、かつ、当該半導体層の少なくとも表面部に犠牲層を埋め込んだ基板と、半導体基板とを貼り合わせることにより形成したものや、支持基板の上に、エッチングストッパとして機能する埋込絶縁膜と犠牲層と多結晶半導体層とを順に成膜して形成したものを挙げることができる。

請求項２に記載の半導体力学量センサの製造方法では、第１工程において半導体層における空洞となる部位に犠牲層をパターニングして埋め込んだ積層基板を用意し、第２工程において積層基板における半導体層の上面からトレンチエッチングを行い、縦方向に延び犠牲層に達する溝を形成し、第３工程において溝の底面から犠牲層をエッチングして横方向に延びる空洞を形成して可動部を区画形成するとともに、前記第１工程で用意する積層基板は、基板と、表面部に前記犠牲層をパターニングして埋め込んだ半導体基板とを貼り合わせることにより形成する半導体力学量センサの製造方法において、第１工程において埋込絶縁膜として空洞となる部位が厚くパターニングされてかつ、少なくとも固定部のうちの固定電極の下となる部位が薄い犠牲層を埋め込んだ積層基板を用意し、第２工程において積層基板における半導体層の上面からトレンチエッチングを行い、縦方向に延び犠牲層に達する溝を形成し、第３工程において溝の底面から犠牲層に対する等方性エッチングを行って前記厚くパターニングされた犠牲層を除去して横方向に延びる空洞を形成して可動部を区画形成するとともに前記薄い犠牲層を残して固定部を区画形成する。

よって、犠牲層エッチングの際に所望の部位のみを残して他を除去することにより支持基板の上に幅狭なる固定部を作ることができる。

（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１，２には、本実施形態における半導体加速度センサを示す。図１は、半導体加速度センサの平面図であり、図２は、半導体加速度センサの斜視図である。また、図３には図１のＡ−Ａ線での断面を示す。

図３において、積層基板１としてＳＯＩ基板を用いており、ＳＯＩ基板はシリコン基板２の上に埋込絶縁膜３を介してシリコン層４を配置することにより構成されている。本実施形態では埋込絶縁膜３としてシリコン窒化膜（ＳｉＮ膜）を用いている。積層基板（ＳＯＩ基板）１でのシリコン層４において下の部位には空洞１０が形成されており、この空洞１０は所定の厚さｔ１を有し、かつ、横方向（水平方向）に延びている。図１の平面図において空洞１０の形成領域を破線で示す。

また、積層基板（ＳＯＩ基板）１のシリコン層４における空洞１０の上の部位において、図１，３に示すように、溝１２ａ，１２ｂ，１２ｃ，１２ｄが形成され、この溝１２ａ〜１２ｄは縦方向に延び、かつ、空洞１０に達している。空洞１０の横に位置するシリコン層４には溝２７ａ，２７ｂ，２７ｃ，２７ｄが形成され、この溝２７ａ〜２７ｄは縦方向に延び、かつ、埋込絶縁膜３に達している。空洞１０および溝１２ａ〜１２ｄ，２７ａ〜２７ｄを用いて、四角枠部１３、梁構造体１４、固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄおよび固定電極引出部１７，１８が区画形成されている。四角枠部１３は、積層基板（ＳＯＩ基板）１の側壁にて構成されている。

積層基板１における埋込絶縁膜（シリコン窒化膜）３は、空洞１０の形成のための犠牲層エッチングの際にエッチングストッパとして機能する。
図１，２において、梁構造体１４は、アンカー部２０，２１と、梁部２２，２３と、質量部２４と、可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄを備えている。四角枠部１３と固定電極引出部１７，１８と固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄとアンカー部２０，２１とはその下に空洞１０が無く、固定部となっている。梁部２２，２３、質量部２４および可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄはその下に空洞１０が形成されている。アンカー部２０，２１には梁部２２，２３を介して質量部２４が連結支持されている。質量部２４における一方の側面からは４つの可動電極２５ａ〜２５ｄが突出している。また、質量部２４における他方の側面からは４つの可動電極２６ａ〜２６ｄが突出している。可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄは、等間隔で平行に延びる櫛歯状の形状になっている。梁部２２，２３、質量部２４および可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄにより可動部が構成され、そのうちの質量部２４および可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄが力学量である加速度により基板表面に平行な方向（詳しくは図１中、左右方向）に変位する。

図１，２において、固定電極１５ａ〜１５ｄは、可動電極２５ａ〜２５ｄの一方の側面と対向している。同様に、固定電極１６ａ〜１６ｄは、可動電極２６ａ〜２６ｄの一方の側面と対向している。

溝２７ａ，２７ｂにより四角枠部１３と梁構造体１４のアンカー部２０，２１とは、電気的に分離されている。即ち、エアーアイソレーションにて、梁構造体１４の可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄが絶縁分離されている。同様に、溝２７ｃにより四角枠部１３と固定電極引出部１７とは電気的に分離され、また、溝２７ｄにより四角枠部１３と固定電極引出部１８とは電気的に分離されている。即ち、エアーアイソレーションにて、２つの固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄがそれぞれ絶縁分離されている。

図１，２に示すように、固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄは固定電極引出部１７，１８上に設けたパッド３１，３３により、それぞれ外部と電気的に接続されている。また、可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄはアンカー部２１上に設けたパッド３２により外部と電気的に接続されている。

このように本実施形態の半導体加速度センサは、図３に示すように、支持基板としてのシリコン基板２の上に埋込絶縁膜３を介して半導体層としてのシリコン層４が形成された積層基板（ＳＯＩ基板）１を用いて構成され、シリコン層４において横方向に延びる空洞１０、および、シリコン層４において空洞１０に達する溝１２ａ〜１２ｄによりシリコン層４に可動部（梁部２２，２３、質量部２４、可動電極２５ａ〜２５ｄ，２６ａ〜２６ｄ）が形成されている。また、溝１２ａ〜１２ｄにより、固定部として四角枠部１３および固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄが区画されている。

上述した構成において、可動電極２５ａ〜２５ｄと固定電極１５ａ〜１５ｄとの間には第１のコンデンサが、また、可動電極２６ａ〜２６ｄと固定電極１６ａ〜１６ｄとの間には第２のコンデンサが形成されている。可動電極２５ａ〜２５ｄと固定電極１５ａ〜１５ｄとの間の距離と、可動電極２６ａ〜２６ｄと固定電極１６ａ〜１６ｄとの間の距離は差動的に変化して、両コンデンサの容量は差動的に変化する。この容量変化から加速度の大きさを求めることができることとなる。

次に、半導体加速度センサの製造方法を、図１のＢ−Ｂ断面での図４〜６に示す工程図に従って説明する。
図４に示すように、２枚の基板４０，４５を貼り合わせることにより積層基板を形成することとし、かつ、犠牲層となる酸化膜４７をパターニングした状態で埋め込む。詳しく説明する。図４において第１の基板４０は、シリコン基板２の上に埋込絶縁膜（シリコン窒化膜）３が形成されている。一方、図４の第２の基板４５はシリコン基板４６の表面部において酸化膜４７が所望の領域、即ち、空洞１０となる部位にのみ埋め込まれている。この第１の基板４０と第２の基板４５を貼り合わせて図５（ａ）に示す積層基板１とする。

このようにして、半導体層としてのシリコン層４（シリコン基板４６）における空洞１０となる部位に犠牲層としてのシリコン酸化膜４７を埋め込んだ積層基板１を用意する。この積層基板１は、支持基板としてのシリコン基板２の上にエッチングストッパとして機能する埋込絶縁膜３を形成した基板４０と、表面部にシリコン酸化膜（犠牲層）４７を埋め込んだ第２の基板（半導体基板）４５とを貼り合わせることにより形成したものである。犠牲層としてのシリコン酸化膜４７はシリコンに対して十分選択比のある材料である。

そして、図５（ｂ）に示すように、積層基板１の上面（シリコン層４の上面）にマスク４８を配置する（パターニングする）。さらに、図５（ｃ）に示すようにドライエッチングによりマスク４８を用いてシリコン層４をトレンチエッチングして酸化膜４７に達する溝４９を形成する。

このようにして、積層基板１における半導体層としてのシリコン層４の上面からトレンチエッチングを行い、縦方向に延び犠牲層としてのシリコン酸化膜４７に達する溝４９を形成する。また、シリコン層４に溝２７ａ〜２７ｄ（図１参照）を形成する。

そして、図６（ａ）に示すように、溝４９の底部に位置する酸化膜４７をエッチング除去して（横方向にエッチングして）空洞１０とする。このとき、シリコン窒化膜よりなる埋込絶縁膜３がエッチングストッパとして機能して、犠牲層としてのシリコン酸化膜４７のみがエッチング除去される。このような空洞１０の形成により、梁構造体の可動部が可動状態になる。このようにして、溝４９の底面から犠牲層としてのシリコン酸化膜４７のみを選択的にエッチングして横方向に延びる空洞１０を形成して可動部を区画形成する。さらに、図６（ｂ）に示すようにマスクを除去する。

ここで、図４における第２の基板４５の作り方を説明しておく。図７（ａ）に示すようにシリコン基板５０を用意し、図７（ｂ）に示すように、所定の領域に溝５１を形成する。さらに、図７（ｃ）に示すように、溝５１の内部が埋まるように基板５０上にシリコン酸化膜（絶縁膜）５２を成膜するとともに、ＣＭＰにより表面を研磨して図７（ｄ）に示すように、基板の表面部においてシリコン酸化膜（絶縁膜）５２が所望の領域にのみ埋め込まれた第２の基板を得る。

以上のごとく、本実施形態は下記の特徴を有する。
半導体加速度センサの製造方法における第１工程として、図５（ａ）に示すように半導体層としてのシリコン層４における空洞１０となる部位に犠牲層としてのシリコン酸化膜４７を埋め込んだ積層基板１を用意する。そして、第２工程として、図５（ｃ）に示すように積層基板１におけるシリコン層４の上面からトレンチエッチングを行い、縦方向に延び犠牲層としてのシリコン酸化膜４７に達する溝４９を形成する。さらに、第３工程として、図６（ａ）に示すように溝４９の底面からシリコン酸化膜（犠牲層）４７のみを選択的にエッチングして横方向に延びる空洞１０を形成して可動部を区画形成する。よって、犠牲層エッチングの際に所望の部位のみを残して他を除去することにより支持基板としてのシリコン基板２の上に幅狭なる固定部を作ることができる。つまり、可動部を表面からリリースエッチングする際に、犠牲層となる酸化膜を予めパターニングしておき、固定部と可動部を選択的に決定しリリースする加工を行うことができる。その結果、図１９で説明したように、従来、固定部と可動部を同じ幅で構成できなかったが、本実施形態においては、犠牲層とする酸化膜を予めパターニングしておくことで、固定部は可動部と同じ幅で構成することができ、そのため、エレメント（梁構造体）の小型化が可能になる。詳しくは、図２において固定部での幅Ｗ５，Ｗ６，Ｗ７，Ｗ８等を狭くすることができ、これによりセンサチップの小型化を図ることができる。つまり、幅が狭い固定部分とすることができる。換言すれば、固定部分を確実に固定することができる。また、梁構造体のパターンの自由度が増す。

また、前記実施の形態は下記のように変更してもよい。
図７に代わる図４での第２の基板の作り方として、図８（ａ）に示すように、シリコン基板５５を用意し、図８（ｂ）に示すように、シリコン基板５５上の所定の領域のみにシリコン酸化膜（絶縁膜）５６を形成する。さらに、図８（ｃ）に示すように、シリコン基板５５の上面からエピ成長してシリコン酸化膜（絶縁膜）５６の間の部位をエピ膜５７で埋める。さらに、表面研磨して図８（ｄ）に示すように、基板の表面部においてシリコン酸化膜（絶縁膜）５６が所望の領域にのみ埋め込まれた第２の基板を得る。

図７，８に代わる第２の基板の作り方として、図９（ａ）に示すように、シリコン基板６０を用意し、シリコン基板６０の上面に絶縁膜（窒化膜等）６１をパターニングし、図９（ｂ）に示すように、絶縁膜（マスク）６１の無い領域にのみ絶縁膜としての熱酸化膜６２を形成し、表面を研磨することにより基板の表面部において熱酸化膜６２が所望の領域にのみ埋め込まれた第２の基板を得る。

また、図４に示した第１の基板４０と第２の基板４５の比較例を図１０に示す。つまり、図１０において第１の基板７０は、支持基板としてのシリコン基板７１の上に埋込絶縁膜（シリコン窒化膜）７３を介して半導体層としてのシリコン層７４が形成され、かつ、シリコン層７４において犠牲層としてのシリコン酸化膜７５が所望の領域にのみ埋め込まれている。シリコン酸化膜７５はシリコン層７４の厚さ方向において表面から底面に達するように埋め込まれている。一方、図１０の第２の基板７６はバルクのシリコン基板である。この第１の基板７０と第２の基板７６を貼り合わせて図５（ａ）に示す積層基板とする。このように、第１工程で用意する積層基板は、支持基板としてのシリコン基板７１の上にエッチングストッパとして機能する埋込絶縁膜（シリコン窒化膜）７３を介して半導体層としてのシリコン層７４を形成し、かつ、シリコン層７４の少なくとも表面部に犠牲層としてのシリコン酸化膜７５を埋め込んだ基板７０と、第２の基板（半導体基板）７６とを貼り合わせることにより形成したものとなる。なお、図１０の基板７０の作り方としては、図７，８，９を用いて説明した手法を用いて、シリコン層７４に酸化膜７５を埋め込めばよい。

あるいは、他の比較例として図１１（ａ）に示すように、シリコン基板８１の上に、埋込絶縁膜（シリコン窒化膜）８３と犠牲層としてのシリコン酸化膜８４とを順に成膜し、図１１（ｂ）に示すようにシリコン酸化膜（犠牲層）８４を所望の形状にパターニングする。その後、図１１（ｃ）に示すように、シリコン酸化膜（犠牲層）８４の上にポリシリコン層８５を成長し、その表面を研磨する。このようにして、第１工程で用意する積層基板として、支持基板としてのシリコン基板８１の上に、エッチングストッパとして機能する埋込絶縁膜８３とシリコン酸化膜（犠牲層）８４と多結晶半導体層としてのポリシリコン層８５とを順に成膜して形成したものとなる。このように、図３における半導体層としてのシリコン層４は単結晶でも多結晶でもよい。

また、前記実施の形態は下記のように変更してもよい。
図５（ｃ）に代わる図１２（ａ）に示すように犠牲層としてのシリコン酸化膜４７の配置に関して、シリコン酸化膜４７の端面に一致する状態で溝４９を形成し、図１２（ｂ）に示すように、犠牲層としてのシリコン酸化膜４７をエッチング除去してもよい。つまり、図６（ｂ）においては固定電極（図中の符号１５ｄ）の下にはノッチ（切り込み）Ｎ１があったが、図１２（ｂ）に示すように、固定電極の下にノッチがなくてもよく、犠牲層となる膜（シリコン酸化膜）を固定電極の下に配置しない形状としてもよい。

また、図１３（図１のＢ−Ｂ線での断面図）に示すように、積層基板１におけるシリコン基板２とシリコン層４との間での電気的分離を必要としない部位には埋込絶縁膜（シリコン窒化膜）３はなくてもよい。つまり、製造工程において、犠牲層エッチングを行う前において図１４に示すようにチップ外周部など基板２との電位を気にしなくてもよい部位には埋込絶縁膜３を配置しない。詳しくは、チップ外周部の四角枠部１３は力学量を測定する上で電気的分離を必要としない部位（シリコン基板２と同電位になってもよい部位）であり、しかも空洞形成エッチングが行われない部位でもあり、この部位においては、埋込絶縁膜（シリコン窒化膜）３を配置しない。このようにチップでの不要な箇所には埋込絶縁膜（シリコン窒化膜）３を配置しないことにより、応力によってウエハが反るのを抑制することができる。

また、犠牲層（例えば図５の符号４７）は半導体層（例えばシリコン）に対し選択性があればその材料は問わない。シリコン酸化膜でもシリコン窒化膜でもその他の材料でもよい。エッチングストッパとして機能する埋込絶縁膜に関して、犠牲層をシリコン酸化膜とした場合において絶縁膜であるシリコン窒化膜を用いたが、他の材料でもよく、例えば、犠牲層をシリコン酸化膜とは他の材質とした場合においてはエッチングストッパとして機能する埋込絶縁膜としてシリコン酸化膜を用いてもよい。即ち、犠牲層と埋込絶縁膜との間においてエッチングレートに十分大きな差があればよい（十分大きな選択比があればよい）。

また、図１等における質量部２４には上下に貫通する透孔を設け、この透孔により空洞形成のための犠牲層エッチングの際にエッチング材が進入し易いようにしてもよい。
（第２の実施の形態）
次に、第２の実施形態を、第１の実施の形態との相違点を中心に説明する。

図１５に、本実施形態における半導体加速度センサの縦断面を示す。この図１５は、図１のＢ−Ｂ線での断面である。
図１５において、半導体加速度センサは、支持基板としてのシリコン基板１０１の上に埋込絶縁膜としてのシリコン酸化膜１０２を介して半導体層としてのシリコン層１０３が形成された積層基板１００を用いて構成されている。図１，２を用いて説明したように、横方向に延びる空洞１０、および、シリコン層１０３において空洞１０に達する溝１２ａ〜１２ｄによりシリコン層１０３に可動部（２２，２３，２４，２５ａ〜２５ｄ，２６ａ〜２６ｄ）が形成されるとともに、溝１２ａ〜１２ｄにより固定部（１３，１５ａ〜１５ｄ，１６ａ〜１６ｄ）が区画されている。

ここで、本実施形態においては、可動部（図１５中の符号２３）の下においては空洞１０が形成されているが、固定電極（図１５中の符号１５ｄ）の下には犠牲層１０２が残されている。

製造方法として、図１７に示すように、埋込絶縁膜としての犠牲層（シリコン酸化膜等）１０２を埋め込んだ積層基板１００を用意する。具体的には、図１６に示すように、上面にシリコン酸化膜１２０を形成したシリコン基板１０１と、表面の所定領域にシリコン酸化膜１１１を形成したシリコン基板１１０とを貼り合わせる。このとき、図１７において、犠牲層１０２は、空洞１０となる部位と、少なくとも固定部のうちの固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄの下となる部位とで膜厚が異なっており、空洞１０となる部位での膜厚ｔ１０よりも、少なくとも固定部のうちの固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄの下となる部位の膜厚ｔ１１が薄くなっている（ｔ１１＜ｔ１０）。このようにして、第１工程として、埋込絶縁膜として空洞１０となる部位が厚く、少なくとも固定部のうちの固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄの下となる部位が薄い犠牲層１０２を埋め込んだ積層基板１００を用意する。

そして、第２工程として、図１８に示すように、積層基板１００における半導体層としてのシリコン層１０３の上面からトレンチエッチングを行い、縦方向に延び犠牲層１０２に達する溝１０４を形成する。

引き続き、第３工程として、溝１０４の底面から犠牲層１０２に対する等方性エッチングを行って、図１５に示すように、厚い犠牲層１０２ｂを除去して横方向に延びる空洞１０を形成して可動部を区画形成するとともに薄い犠牲層１０２ａを残して固定部（１３，１５ａ〜１５ｄ，１６ａ〜１６ｄ）を区画形成する。即ち、犠牲層１０２の厚さを可動部の下は厚くすることで選択的に可動部をリリースすることができる。

このようにして、犠牲層エッチングの際に所望の部位のみを残して他を除去することにより支持基板としてのシリコン基板１０１の上に幅狭なる固定部を作ることができる。なお、固定電極１５ａ〜１５ｄ，１６ａ〜１６ｄの下に加えてアンカー部２０，２１の下も薄い犠牲層（埋込絶縁膜）を配してもよいことは言うまでもない。

これまでの説明では加速度センサに適用した場合について説明してきたが、加速度センサに代わり角速度センサや角加速度センサに適用してもよい。

第１の実施形態における半導体加速度センサの平面図。 半導体加速度センサの斜視図。 図１のＡ−Ａ線での断面図。 半導体加速度センサの製造工程を説明するための縦断面図。 （ａ）〜（ｃ）は半導体加速度センサの製造工程を説明するための縦断面図。 （ａ），（ｂ）は半導体加速度センサの製造工程を説明するための縦断面図。 （ａ）〜（ｄ）は積層基板の製造工程を説明するための縦断面図。 （ａ）〜（ｄ）は積層基板の製造工程を説明するための縦断面図。 （ａ），（ｂ）は積層基板の製造工程を説明するための縦断面図。 第１の実施形態の比較例たる積層基板の製造工程を説明するための縦断面図。 （ａ）〜（ｃ）は第１の実施形態の比較例たる積層基板の製造工程を説明するための縦断面図。 （ａ），（ｂ）は別例の半導体加速度センサを説明するための縦断面図。 他の別例の半導体加速度センサを説明するための縦断面図。 他の別例の半導体加速度センサの製造工程を説明するための縦断面図。 第２の実施形態における半導体加速度センサの縦断面図。 第２の実施形態における半導体加速度センサの製造工程を説明するための縦断面図。 第２の実施形態における半導体加速度センサの製造工程を説明するための縦断面図。 第２の実施形態における半導体加速度センサの製造工程を説明するための縦断面図。 （ａ），（ｂ）は背景技術を説明するための製造工程図。

符号の説明

１…積層基板、２…シリコン基板、３…埋込絶縁膜、４…シリコン層、１０…空洞、１２ａ〜１２ｄ…溝、１３…四角枠部、１５ａ〜１５ｄ…固定電極、１６ａ〜１６ｄ…固定電極、２０…アンカー部、２１…アンカー部、２２…梁部、２３…梁部、２４…質量部、２５ａ〜２５ｄ…可動電極、２６ａ〜２６ｄ…可動電極、４０…基板、４５…基板、４７…シリコン酸化膜、４９…溝、７０…基板、７１…シリコン基板、７３…埋込絶縁膜、７４…シリコン層、７５…シリコン酸化膜、７６…シリコン基板、８１…シリコン基板、８３…埋込絶縁膜、８４…シリコン酸化膜、８５…ポリシリコン層、１００…積層基板、１０１…シリコン基板、１０２…埋込酸化膜、１０３…シリコン層、１０４…溝。

Claims (2)

1. 支持基板（２）の上に埋込絶縁膜（３）を介して半導体層（４）が形成された積層基板（１）を用いて構成され、前記半導体層（４）において横方向に延びる空洞（１０）、および、前記半導体層（４）において前記空洞（１０）に達する溝（１２ａ〜１２ｄ）により半導体層（４）に可動部（２２，２３，２４，２５ａ〜２５ｄ，２６ａ〜２６ｄ）が形成されるとともに、前記溝（１２ａ〜１２ｄ）により固定部（１３，１５ａ〜１５ｄ，１６ａ〜１６ｄ）が区画された半導体力学量センサの製造方法であって、
   前記半導体層（４）における前記空洞（１０）となる部位に犠牲層（４７）をパターニングして埋め込んだ積層基板（１）を用意する第１工程と、
   積層基板（１）における半導体層（４）の上面からトレンチエッチングを行い、縦方向に延び前記犠牲層（４７）に達する溝（４９）を形成する第２工程と、
   前記溝（４９）の底面から前記犠牲層（４７）のみを選択的にエッチングして横方向に延びる空洞（１０）を形成して可動部を区画形成する第３工程と、
   を備え、
   前記第１工程で用意する積層基板（１）は、前記支持基板（２）の上にエッチングストッパとして機能する前記埋込絶縁膜（３）を備える基板（４０）と、表面部に前記犠牲層（４７）をパターニングして埋め込んだ半導体基板（４５）とを貼り合わせることにより形成したものであることを特徴とする半導体力学量センサの製造方法。
2. 支持基板（１０１）の上に埋込絶縁膜としての犠牲層（１０２）を介して半導体層（１０３）が形成された積層基板（１００）を用いて構成され、前記半導体層（１０３）において横方向に延びる空洞（１０）、および、前記半導体層（１０３）において前記空洞（１０）に達する溝（１２ａ〜１２ｄ）により半導体層（１０３）に可動部（２２，２３，２４，２５ａ〜２５ｄ，２６ａ〜２６ｄ）が形成されるとともに、前記溝（１２ａ〜１２ｄ）により固定部（１３，１５ａ〜１５ｄ，１６ａ〜１６ｄ）が区画された半導体力学量センサの製造方法であって、
   前記半導体層（１０３）における前記空洞（１０）となる部位に厚くパターンニングされてかつ、少なくとも前記固定部のうちの固定電極（１５ａ〜１５ｄ，１６ａ〜１６ｄ）の下となる部位が薄い前記犠牲層（１０２）を埋め込んだ積層基板（１００）を用意する第１工程と、
   積層基板（１００）における半導体層（１０３）の上面からトレンチエッチングを行い、縦方向に延び前記犠牲層（１０２）に達する溝（１０４）を形成する第２工程と、
   前記溝（１０４）の底面から前記犠牲層（１０２）に対する等方性エッチングを行って前記厚くパターニングされた犠牲層（１０２ｂ）を除去して横方向に延びる空洞（１０）を形成して可動部を区画形成するとともに前記薄い犠牲層（１０２ａ）を残して前記固定部を区画形成する第３工程と、
   を備え、
   前記第１工程で用意する積層基板（１００）は、基板と、表面部に前記犠牲層（１０２）をパターニングして埋め込んだ半導体基板（１１０）とを貼り合わせることにより形成したものであることを特徴とする半導体力学量センサの製造方法。

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