JP4139719B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パーソナルコンピュータのモニター等に用いられる液晶表示装置に関する。
【０００２】
近年、例えば、液晶表示装置を用いるパーソナルコンピュータにおいては、その普及に伴い、市場では大画面化・高精細化が強く望まれており、このため、液晶表示部を拡大すると同時に、各種駆動回路を高性能化する必要がある。
【０００３】
【従来の技術】
図１９は従来の液晶表示装置の一例の要部を示す概略的構成図である。図１９中、１はアクティブマトリクス型の液晶表示パネル、２−１、２−２、２−９、２−１０は液晶表示パネル１に形成されているデータ線にデータ信号を出力するデータドライバＩＣであり、データドライバＩＣ２−３〜２−８は図示を省略している。
【０００４】
３−１〜３−４は液晶表示パネル１に形成されているゲート線にゲート信号を出力するゲートドライバＩＣ、４はパーソナルコンピュータ本体から与えられるデータ信号、クロック信号、同期信号等を入力してデータドライバＩＣ２−１〜２−１０及びゲートドライバＩＣ３−１〜３−４に各種の信号を供給するタイミングコントローラである。
【０００５】
５はタイミングコントローラ４が実装された制御回路基板、６はデータドライバＩＣ２−１〜２−１０に対応して設けられている配線基板、７はゲートドライバＩＣ３−１〜３−４に対応して設けられている配線基板である。
【０００６】
８はタイミングコントローラ４から出力されるデータ信号をデータドライバＩＣ２−１〜２−１０に伝送するデータ信号線、９はタイミングコントローラ４から出力されるクロック信号をデータドライバＩＣ２−１〜２−１０に伝送するクロック信号線である。
【０００７】
１０はクロック信号線９の終端部に設けられた終端回路である。（ｇ）は終端回路１０の回路構成を示しており、１１は電源電圧ＶＣＣ（例えば、３.３Ｖ）を供給する電源線、１２は接地電圧ＧＮＤを供給する接地線、１３、１４は終端抵抗である。
【０００８】
データドライバＩＣ２−１〜２−１０は、クロック信号を基準信号として液晶表示パネル１のデータ線を駆動するが、大画面化・高精細化に伴って画素数が増加し、全ての画素にデータ電圧を書き込むために、クロック信号を高速化せざるを得ない状況となった。このため、クロック信号の高速化を原因とする電磁波妨害（ＥＭＩ）が問題となり、その対策が重要となっている。
【０００９】
従来、クロック信号を原因とする電磁波放射を低減させる技術として、例えば、位相が反転した２相のクロック信号を用い、それぞれのクロック信号を遅延させて時間的に立ち上がりタイミングのずれた複数のクロック信号を生成して各回路ブロックに異なるクロック信号を供給し、同時スイッチング数を減らす技術が提案されている（特許文献１参照）。
【００１０】
【特許文献１】
特開２００１−８４０５３号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の技術を図１９に示す従来の液晶表示装置に適用したとしても、構造上、立ち上がりタイミングのずれた複数のクロック信号を伝送するためのクロック信号線は長くなってしまう。このため、クロック信号線のアンテナ化によって、電磁波放射を効果的に低減することができないという問題点があった。
【００１２】
本発明は、かかる点に鑑み、クロック信号やデータ信号を原因とする電磁波放射を効果的に低減することができるようにした液晶表示装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明中、第１発明は、液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラと、前記第２のクロック信号線の負荷容量を前記第１のクロック信号線の負荷容量と同一とするための負荷手段を有するというものである。
【００１４】
第１発明によれば、第１のクロック信号を伝送する第１のクロック信号線の負荷容量と、第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【００１５】
本発明中、第２発明は、液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記複数のデータドライバＩＣに前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラを有し、前記データドライバＩＣは、選択信号により制御され、前記第１のクロック信号又は前記第２のクロック信号でデータ信号をラッチするラッチ手段を有するというものである。
【００１６】
第２発明によれば、例えば、半数のデータドライバＩＣは第１のクロック信号でデータ信号をラッチし、残りの半数のデータドライバＩＣは第２のクロック信号でデータ信号をラッチするように制御することにより、第１、第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【００１７】
【発明の実施の形態】
以下、図１〜図１８を参照して、本発明の第１実施形態〜第５実施形態について説明する。
【００１８】
（第１実施形態・・図１〜図８）
図１は本発明の第１実施形態の要部を示す概略的構成図である。本発明の第１実施形態は、図１９に示すデータドライバＩＣ２−１〜２−１０と構成の異なるデータドライバＩＣ１５−１〜１５−１０を備えている（但し、データドライバＩＣ１５−３〜１５−８は図示を省略している）。データドライバＩＣ１５−１〜１５−１０は、それぞれダミー端子１６−１〜１６−１０を備え、その他については、従来周知のように構成されている。
【００１９】
また、図１９に示すタイミングコントローラ４と回路構成の異なるタイミングコントローラ１７を備えている。タイミングコントローラ１７は、クロック信号と、このクロック信号と反転関係にあるクロック信号を出力するように構成され、その他については、従来周知のように構成されている。
【００２０】
また、クロック信号線９と平行して、タイミングコントローラ１７から出力される反転クロック信号を伝送する反転クロック信号線１８を備えると共に、反転クロック信号線１８の終端部に終端回路１９を備えている。（ｈ）は終端回路１９の回路構成を示しており、２０、２１は終端抵抗である。
【００２１】
そして、本実施形態では、クロック信号線９は、データドライバＩＣ１５−１〜１５−１０の正規のクロック入力端子に接続され、反転クロック信号線１８は、データドライバＩＣ１５−１〜１５−１０のダミー端子１６−１〜１６−１０に接続されており、その他については、図１９に示す従来の液晶表示装置と同様に構成されている。
【００２２】
図２、図３は本発明の第１実施形態の効果を検証するために本発明者が実行した第１シミュレーションを説明するための図である。図２は第１シミュレーションに使用した第１クロック信号線モデルを示す図であり、（Ａ）は概略的斜視図、（Ｂ）は概略的断面図である。
【００２３】
図２Ａ中、２２はプリント基板、２３はクロック信号源ＩＣ、２４はクロック信号源ＩＣ２３から出力されるクロック信号を伝送するクロック信号線、２５はクロック信号線２４の終端部に設けられた終端回路であり、２６、２７は終端抵抗である。
【００２４】
２８はプリント基板２２と平行に配置されたプリント基板、２９はクロック信号源ＩＣ２３が出力するクロック信号と反転関係にある反転クロック信号を出力する反転クロック信号源ＩＣである。
【００２５】
３０は反転クロック信号源ＩＣ２９から出力される反転クロック信号を伝送する反転クロック信号線、３１は反転クロック信号線３０の終端部に設けられた終端回路であり、終端回路２５と同様に構成されている。
【００２６】
プリント基板２２、２８は、寸法を２１０ｍｍ×２０ｍｍ、間隔を１０ｍｍとし、クロック信号線２４及び反転クロック信号線３０は、長さを１６０ｍｍ、幅を０.１ｍｍとし、終端抵抗２６、２７は、抵抗値を１２０Ωとしている。
【００２７】
図２Ｂ中、プリント基板２２において、３２はクロック信号層、３３はＧＮＤベタ層であり、クロック信号線２４とＧＮＤベタ層３３との間の誘電体層は図示を省略している。
【００２８】
プリント基板２８において、３４は反転クロック信号層、３５はＧＮＤベタ層であり、反転クロック信号線３０とＧＮＤベタ層３５との間の誘電体層は図示を省略している。なお、クロック信号層３２、反転クロック信号層３４及びＧＮＤベタ層３３、３５は、層厚を０.１ｍｍとしている。
【００２９】
このように構成されたクロック信号線モデルにおいては、クロック信号線２４の負荷容量と反転クロック信号線３０の負荷容量は同一となるので、第１発明の第１実施形態の効果を検証することができる。
【００３０】
図３は第１シミュレーションの結果を示す図である。第１シミュレーションでは、図２に示す第１クロック信号線モデルの電磁波放射量（ノイズレベル）とプリント基板２２が一枚のみの場合の電磁波放射量を比較した結果を示している。第１シミュレーションでは、６９０ＭＨz近傍で電磁波放射量が逆転している以外では、図２に示すクロック信号線モデルの方が全体的に電磁波放射量が減少していることが分かる。
【００３１】
図４、図５は本発明の第１実施形態の効果を検証するために本発明者が実行した第２シミュレーションを説明するための図である。図４は第２シミュレーションに使用したクロック信号線モデルを示す図であり、（Ａ）は第２クロック信号線モデルの概略的斜視図、（Ｂ）は第２クロック信号線モデルの概略的断面図、（Ｃ）は第３クロック信号線モデルの概略的斜視図、（Ｄ）は第３クロック信号線モデルの概略的断面図である。
【００３２】
図４Ａ中、３６はプリント基板、３7はクロック信号源ＩＣ、３８はクロック信号源ＩＣ３７から出力されるクロック信号を伝送するクロック信号線、３９はクロック信号線３８の終端部に設けられた終端回路である。
【００３３】
図４Ｂ中、４０はクロック信号層、４１は反転クロック信号層、４２はクロック信号源ＩＣ３７が出力するクロック信号と反転関係にある反転クロック信号を出力する反転クロック信号源（図示せず）から出力される反転クロック信号を伝送する反転クロック信号線であり、クロック信号線３８と平行、同一長に形成されている。
【００３４】
４３はＧＮＤベタ層であり、クロック信号層４０と反転クロック信号層４１との間及び反転クロック信号層４１とＧＮＤベタ層４３との間の誘電体層は、図示を省略している。反転クロック信号線４２に対応して設けられている終端回路も図示を省略している。なお、クロック信号層４０、反転クロック信号層４１及びＧＮＤベタ層４３は、層厚を０.１ｍｍとしている。
【００３５】
図４Ｃ中、４４はプリント基板、４５はクロック信号源ＩＣ、４６はクロック信号源ＩＣ４５から出力されるクロック信号を伝送するクロック信号線、４７はクロック信号線４６の終端部に設けられた終端回路である。
【００３６】
４８はクロック信号源ＩＣ４５が出力するクロック信号と反転関係にある反転クロック信号を出力する反転クロック信号源ＩＣ、４９は反転クロック信号源ＩＣ４８から出力される反転クロック信号を伝送する反転クロック信号線、５０は反転クロック信号線４９の終端部に設けられた終端回路である。
【００３７】
図４Ｄ中、５１はクロック信号層、５２はＧＮＤベタ層であり、クロック信号層５１とＧＮＤベタ層５２との間の誘電体層は、図示を省略している。なお、クロック信号層５１及びＧＮＤベタ層５２は、層厚を０.１ｍｍとし、クロック信号線４６と反転クロック信号線４９との間隔は１０ｍｍとしている。また、クロック信号及び反転クロック信号の周波数は３０ＭＨzとしている。
【００３８】
図５は第２シミュレーションの結果を示す図である。反転クロック無しの場合に比較して、図４Ａに示す第２クロック信号線モデル（隣接層走行モデル）では全周波数領域で電磁波放射量が小さく、図４Ｂに示す第３クロック信号線モデル（同一層走行モデル）でも３９０ＭＨz未満では電磁波放射量が最大で５dＢ多いものの、３９０ＭＨｚ以上では、反転クロック信号無しよりも電磁波放射量が少ない結果となった。
【００３９】
図６、図７は本発明の第１実施形態の効果を検証するために本発明者が実行した第３シミュレーションを説明するための図である。図６は第３シミュレーションに使用したクロック信号線モデルを示す概略的断面図であり、（Ａ）は従来のクロック信号線モデルの一例、（Ｂ）は従来のクロック信号線モデルの他の例、（Ｃ）は第４クロック信号線モデル、（Ｄ）は第５クロック信号線モデル、（Ｅ）は第６クロック信号線モデル、（Ｆ）は第７クロック信号線モデルである。
【００４０】
図６Ａ中、５３はＧＮＤベタ層、５４はクロック信号層である。図６Ｂ中、５５はＧＮＤベタ層、５６はクロック信号層、５７はＶＣＣベタ層である。図６Ｃ中、５８はＧＮＤベタ層、５９はクロック信号層、６０は反転クロック信号層である。
【００４１】
図６Ｄ中、６１はＧＮＤベタ層、６２はクロック信号層、６３は反転クロック信号層、６４はＶＣＣベタ層である。図６Ｅ中、６５はＧＮＤベタ層、６６はクロック信号層、６７はＧＮＤベタ層、６８は反転クロック信号層である。図６Ｆ中、６９はＧＮＤベタ層、７０はクロック信号層、７１はＧＮＤベタ層、７２は反転クロック信号層、７３はＶＣＣベタ層である。
【００４２】
図７は第３シミュレーションの結果を示す図である。図６に示した各々のモデルのシミュレーション結果である。図６Ｄに示す第５クロック信号線モデル及び図６Ｆに示す第７クロック信号線モデルがほぼ同程度で、図６Ａ、図６Ｂに示す従来のクロック信号線モデルの一例及び他の例と比べて、全周波数領域で電磁波放射量（ノイズレベル）が減少していることが分かる。
【００４３】
これは、基板構成がストリップライン化（信号層の上下層がＧＮＤまたは電源のベタ層）とされ、しかも、反転クロック信号により相殺効果が生まれたからである。もし、ストリップライン化のみの場合は、図６Ａ、図６Ｂに示す従来のクロック信号線モデルの一例及び他の例では、電磁波放射低減の格段な効果を得ることができない。
【００４４】
図８、図９は本発明の第１実施形態の効果を検証するために本発明者が実行した第４シミュレーションを説明するための図である。図８は第４シミュレーションに使用した第８クロック信号線モデルを示す図である。
【００４５】
図８中、７４〜７８は５ｐＦのキャパシタであり、第８クロック信号線モデルは、図４Ａに示す第２クロック信号線モデルにキャパシタ７４〜７８を接続したものである。なお、反転クロック信号線及び反転クロック信号線に接続したキャパシタは図示を省略している。なお、５ｐＦはデータドライバＩＣのクロック入力容量である。
【００４６】
図９は第４シミュレーションの結果を示す図である。図９では、反転クロック信号線には容量を付加せず、クロック信号線にのみ容量を追加したモデルと、第２クロック信号線モデルと、第８クロック信号線モデルのシミュレーション結果を示している。
【００４７】
第２クロック信号線モデルと比較して、クロック信号線にのみ容量を追加したモデルは放射量が増加してしまうが、第８クロック信号線モデルの場合には第２クロック信号線モデルよりも電磁波放射量が減少した。これによって、クロック信号線と反転クロック信号線の負荷条件を同一にする必要があることが分かる。
【００４８】
以上のように、本発明の第１実施形態によれば、クロック信号線９に平行して反転クロック信号線１８を設けると共に、反転クロック信号線１８をデータドライバＩＣ１５−１〜１５−１０のダミー端子１６−１〜１６−１０に接続し、クロック信号の負荷容量と反転クロック信号の負荷容量を略同一とし、タイミングコントローラ１７からクロック信号線９及び反転クロック信号線１８に対してそれぞれクロック信号及び反転クロック信号を出力するようにしたので、クロック信号と反転クロック信号との間に相殺効果を生じさせ、クロック信号を原因とする電磁波放射を低減することができる。
【００４９】
（第２実施形態・・図１０）
図１０は本発明の第２実施形態の要部を示す概略的構成図である。本発明の第２実施形態は、図１に示すタイミングコントローラ１７を備えている。また、クロック信号線９と平行して、タイミングコントローラ１７から出力される反転クロック信号を伝送する反転クロック信号線７９を設けると共に、反転クロック信号線７９の終端部に終端回路８０を設けている。
【００５０】
（ｉ）は終端回路８０の回路構成を示しており、８１、８２は終端抵抗、８３、８４は反転クロック信号線７９の負荷容量がクロック信号線の負荷容量と同一ないし略同一となるように設けられたキャパシタである。キャパシタ８３、８４の合成容量値がデータドライバＩＣ２−１〜２−１０のクロック入力容量の合計値とされている。その他については、図１９に示す従来の液晶表示装置と同様に構成されている。
【００５１】
以上のように、本発明の第２実施形態によれば、クロック信号線９に平行して反転クロック信号線７９を設けると共に、終端回路８０にキャパシタ８３、８４を設け、クロック信号の負荷容量と反転クロック信号の負荷容量を同一ないし略同一とし、タイミングコントローラ１７からクロック信号線９及び反転クロック信号線７９に対してそれぞれクロック信号及び反転クロック信号を出力するようにしたので、クロック信号と反転クロック信号との間に相殺効果を生じさせ、クロック信号を原因とする電磁波放射を低減することができる。
【００５２】
（第３実施形態・・図１１〜図１４）
図１１は本発明の第３実施形態の要部を示す概略的構成図である。図１１中、８５は奇数ドットのデータ信号を伝送する奇数ドット用データ信号線、８６は偶数ドットのデータ信号を伝送する偶数ドット用データ信号線である。
【００５３】
本発明の第３実施形態は、図１に示すタイミングコントローラ１７及びデータドライバＩＣ１５−１〜１５−１０と構成の異なるタイミングコントローラ８７及びデータドライバＩＣ８８−１〜８８−１０を設けている。但し、データドライバＩＣ８８−３〜８８−８は図示を省略している。
【００５４】
タイミングコントローラ８７は、偶数ドットのデータ信号を奇数ドットのデータ信号に対して位相を１８０°遅延させて出力するように構成され、その他については、図１に示すタイミングコントローラ１７と同様に構成されている。
【００５５】
データドライバＩＣ８８−１〜８８−１０は、クロック信号及び反転クロック信号を入力するように構成されている。その他については、図１に示す第１発明の第１実施形態と同様に構成されている。
【００５６】
図１２はデータドライバＩＣ８８−１〜８８−１０の構成を示すブロック図である。図１２中、ＣＬＫはクロック信号、／ＣＬＫは反転クロック信号、Ｒ０Ｏ〜Ｒ７Ｏは奇数ドットの赤色データ信号、Ｇ０Ｏ〜Ｇ７Ｏは奇数ドットの緑色データ信号、Ｂ０Ｏ〜Ｂ７Ｏは奇数ドットの青色データ信号、Ｒ０Ｅ〜Ｒ７Ｅは偶数ドットの赤色データ信号、Ｇ０Ｅ〜Ｇ７Ｅは偶数ドットの緑色データ信号、Ｂ０Ｅ〜Ｂ７Ｅは偶数ドットの青色データ信号、ＶＨ０〜ＶＨ２５５、ＶＬ０〜ＶＬ２５５は基準電圧である。
【００５７】
８９はクロック信号ＣＬＫの立ち上がりタイミングに同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏをラッチするデータラッチ、９０は反転クロック信号／ＣＬＫの立ち上がりタイミングに同期して偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅをラッチするデータラッチである。
【００５８】
９１はクロック信号ＣＬＫ及び反転クロック信号／ＣＬＫをシフトするシフトレジスタ、９２はシフトレジスタ９１の並列出力に同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏと偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅを交互にサンプリングして記憶するサンプリングメモリである。
【００５９】
９３は基準電圧ＶＨ０〜ＶＨ２５５、ＶＬ０〜ＶＬ２５５をγ補正した２５６×２レベルの電圧を発生する基準電圧発生回路、９４はサンプリングメモリ９２が記憶した各ドットのデータ信号をアナログ化するＤ／Ａコンバータ、９５は２５６階調×２のアナログ信号を出力する出力回路である。
【００６０】
図１３は本発明の第３実施形態の動作を示すタイミングチャートである。タイミングコントローラ８７から出力される奇数ドットのデータ信号ＯＤＤ、偶数ドットのデータ信号ＥＶＥＮ、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫを示している。
【００６１】
本発明の第３実施形態においては、データドライバＩＣ８８−１〜８８−１０は、奇数ドットのデータ信号ＯＤＤをクロック信号ＣＬＫの立ち上がりタイミングでラッチし、偶数ドットのデータ信号ＥＶＥＮを反転クロック信号／ＣＬＫの立ち上がりタイミングでラッチすることになる。
【００６２】
この結果、データ信号の同時スイッチング数を図１９に示す従来の液晶表示装置の場合の１／２とすることができる。ちなみに、図１４は図１９に示す従来の液晶表示装置の動作を示すタイミングチャートである。
【００６３】
したがって、本発明の第３実施形態によれば、クロック信号及び反転クロック信号を共にデータドライバＩＣ８８−１〜８８−１０に入力するとしたことにより、クロック信号線９の負荷容量と反転クロック信号線１８の負荷容量を同一ないし略同一とすることができるので、クロック信号と反転クロック信号との間に相殺効果を生じさせ、クロック信号を原因とする電磁波放射の低減を図ることができると共に、データ信号の同時スイッチング数を図１９に示す従来の液晶表示装置の場合の１／２とすることができるので、データ信号の同時スイッチングにより発生する電磁波放射の低減を図ることができる。
【００６４】
（第４実施形態・・図１５）
図１５は本発明の第４実施形態の要部を示す概略的構成図である。本発明の第５実施形態は、図１１に示すタイミングコントローラ８７とピン配置が異なるタイミングコントローラ１０８を備えると共に、図１１に示すデータドライバＩＣ８８−１〜８８−１０とピン配置の異なるデータドライバＩＣ１０９−１〜１０９−１０を備えている。但し、データドライバＩＣ１０９−２〜１０９−１０は図示を省略している。
【００６５】
タイミングコントローラ１０８は、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の出力ピンを配置している。即ち、赤色データ信号ＲｉＯ、ＲｉＥ用の出力ピン（但し、ｉ＝０、１、・・・、７）、緑色データ信号ＧｉＯ、ＧｉＥ用の出力ピン、青色データ信号ＢｉＯ、ＢｉＥ用の出力ピンは、それぞれ隣り合うように配置されている。
【００６６】
データドライバＩＣ１０９−１〜１０９−１０は、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の入力ピンを配置している。即ち、赤色データ信号ＲｉＯ、ＲｉＥ用の出力ピン、緑色データ信号ＧｉＯ、ＧｉＥ用の入力ピン、青色データ信号ＢｉＯ、ＢｉＥ用の入力ピンは、それぞれ隣り合うように配置されている。
【００６７】
そこで、また、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号線を配置することができる。即ち、赤色データ信号ＲｉＯ、ＲｉＥ用のデータ信号線、緑色データ信号ＧｉＯ、ＧｉＥ用のデータ信号線、青色データ信号ＢｉＯ、ＢｉＥ用のデータ信号線を、それぞれ隣り合うように配置されている。その他については、図１１に示す本発明の第３実施形態と同様に構成されている。
【００６８】
なお、図１６は図１９に示す従来の液晶表示装置の一部分の概略的構成図であり、タイミングコントローラ４のデータ信号用の出力ピンの配置、データドライバＩＣ２−１のデータ信号用の入力ピンの配置及びデータ信号線の配置を示している。
【００６９】
本発明の第４実施形態によれば、本発明の第３実施形態と同様に、クロック信号を原因とする電磁波放射の低減を図ることができると共に、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号線を配置しているので、データ信号の同時スイッチングにより発生する電磁波放射の低減を本発明の第３実施形態以上とすることができる。
【００７０】
（第５実施形態・・図１７、図１８）
図１７は本発明の第５実施形態の要部を示す概略的構成図である。本発明の第５実施形態は、図１に示すデータドライバＩＣ１５−１〜１５−１０と構成の異なるデータドライバＩＣ９６−１〜９６−１０を設けている。但し、データドライバ９６−３〜９６−８は図示を省略している。
【００７１】
データドライバＩＣ９６−１〜９６−１０は、クロック信号及び反転クロック信号を入力すると共に、選択信号によりクロック信号又は反転クロック信号を選択できるように構成されている。その他については、図１に示す本発明の第１実施形態と同様に構成されている。このような構成をとることにより、反転クロック信号線の負荷容量をクロック信号線の負荷容量と同一ないし略同一にすることができる。
【００７２】
図１８はデータドライバＩＣ９６−１〜９６−１０の構成を示すブロック図である。図１８中、ＳＬはクロック信号ＣＬＫ又は反転クロック信号／ＣＬＫを選択する選択信号であり、データドライバＩＣ９６−１〜９６−１０のそれぞれに独立に与えられるものである。
【００７３】
９７はクロック信号ＣＬＫと選択信号ＳＬとをＡＮＤ処理するＡＮＤ回路、９８はＡＮＤ回路９７の出力と選択信号ＳＬとをＥＸＯＲ（排他的論理和）処理するＥＸＯＲ回路である。
【００７４】
９９は選択信号ＳＬを反転するインバータ、１００は反転クロック信号／ＣＬＫとインバータ９９の出力とをＡＮＤ処理するＡＮＤ回路、１０１はＥＸＯＲ回路９８の出力とＡＮＤ回路１００の出力とをＮＯＲ処理して内部クロック信号Ｉ−ＣＬＫを出力するＮＯＲ回路である。
【００７５】
１０２は内部クロック信号Ｉ−ＣＬＫの立ち上がりタイミングに同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏと、偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅとを交互にラッチするデータラッチである。
【００７６】
１０３は内部クロック信号Ｉ−ＣＬＫをシフトするシフトレジスタ、１０４はシフトレジスタ１０２の並列出力に同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏと、偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅとを交互にサンプリングして記憶するサンプリングメモリである。
【００７７】
１０５は基準電圧ＶＨ０〜ＶＨ２５５、ＶＬ０〜ＶＬ２５５をγ補正した２５５６×２レベルの電圧を発生する基準電圧発生回路、１０６はサンプリングメモリ１０４が記憶した各ドットのデータ信号をアナログ化するＤ／Ａコンバータ、１０７は２５６階調×２のアナログ信号を出力する出力回路である。
【００７８】
このように構成されたデータドライバＩＣにおいては、選択信号ＳＬをＨレベルにする場合には、クロック信号ＣＬＫが選択され、選択信号ＳＬをＬレベルにする場合には、反転クロック信号／ＣＬＫが選択される。そこで、例えば、データドライバＩＣ９６−１、９６−３、９６−５、９６−７、９６−９は選択信号ＳＬをＨレベル、データドライバＩＣ９６−２、９６−４、９６−６、９６−８、９６−１０は選択信号ＳＬをＬレベルにする。
【００７９】
このようにすると、データドライバＩＣ９６−１、９６−３、９６−５、９６−７、９６−９は、クロック信号ＣＬＫの立ち上がりタイミングでデータ信号をラッチし、データドライバＩＣ９６−２、９６−４、９６−６、９６−８、９６−１０は、反転クロック信号／ＣＬＫの立ち下がりタイミングでデータ信号をラッチすることになる。
【００８０】
以上のように、本発明の第５実施形態によれば、クロック信号の負荷容量と反転クロック信号の負荷容量を同一ないし略同一とすることができるので、クロック信号を原因とする電磁波放射を低減することができると共に、反転クロック信号線もデータ信号をデータドライバＩＣ９６−１〜９６−１０に取り込むために利用できるので、無駄の無い配線を行うことができる。
【００８１】
なお、クロック信号の立ち上がりタイミングでデータ信号を取り込むように設定するデータドライバＩＣと、反転クロック信号の立ち下がりタイミングでデータ信号を取り込むように設定するデータドライバＩＣが同数個、交互に並ぶようにすることが、クロック信号を原因とする電磁波放射低減の効果が最大となる。更に、クロック信号入力ピンと反転クロック信号入力ピン間のピッチは小さいほうがより効果が大きい。
【００８２】
ここで、本発明を整理すると、本発明には、以下に述べる液晶表示装置、液晶表示装置用のデータドライバＩＣ及び液晶表示装置用のタイミングコントローラが含まれる。
【００８３】
（付記１）液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラと、前記第２のクロック信号線の負荷容量を前記第１のクロック信号線の負荷容量と同一ないし略同一とするための負荷手段を有することを特徴とする液晶表示装置。
【００８４】
（付記２）前記負荷手段は、前記データドライバＩＣにダミー端子を設け、該ダミー端子に前記第２のクロック信号線を接続することにより構成されていることを特徴とする付記１記載の液晶表示装置。
【００８５】
（付記３）前記負荷手段は、キャパシタを終端回路に含めて構成されていることを特徴とする付記１記載の液晶表示装置。
【００８６】
（付記４）前記キャパシタは、前記データドライバＩＣの第１のクロック信号の入力容量と同等の容量値を有することを特徴とする付記３記載の液晶表示装置。
【００８７】
（付記５）奇数ドットのデータ信号を伝送する奇数ドット用データ信号線と、偶数ドットのデータ信号を伝送する偶数ドット用データ信号線を有し、前記タイミングコントローラは、各水平ライン毎に、前記奇数ドットのデータ信号と前記偶数ドットのデータ信号を１８０°ずらして出力し、前記データドライバＩＣは、前記第１、第２のクロック信号を入力し、前記奇数ドットのデータ信号を前記第１のクロック信号でラッチし、前記偶数ドットのデータ信号を前記第２のクロック信号でラッチすることを特徴とする付記１記載の液晶表示装置。
【００８８】
（付記６）前記タイミングコントローラは、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の出力ピンを配置していることを特徴とする付記５記載の液晶表示装置。
【００８９】
（付記７）液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラを有し、前記データドライバＩＣは、前記第１、第２のクロック信号を入力し、前記第１又は第２のクロック信号でデータ信号をラッチすることが選択可能とされていることを特徴とする液晶表示装置。
【００９０】
（付記８）前記データドライバＩＣは、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の入力ピンを配置していることを特徴とする付記７記載の液晶表示装置。
【００９１】
（付記９）第１のクロック信号と、該第１のクロック信号と反転関係にある第２のクロック信号を入力し、奇数ドットのデータ信号を前記第１のクロック信号でラッチし、偶数ドットのデータ信号を前記第２のクロック信号でラッチすることを特徴とする液晶表示装置用のデータドライバＩＣ。
【００９２】
（付記１０）第１のクロック信号と、該第１のクロック信号と反転関係にある第２のクロック信号を入力し、前記第１又は第２のクロック信号でデータ信号をラッチすることが選択可能とされていることを特徴とする液晶表示装置用のデータドライバＩＣ。
【００９３】
（付記１１）各水平ライン毎に、奇数ドットのデータ信号と偶数ドットのデータ信号を１８０°ずらして出力することを特徴とする液晶表示装置用のタイミングコントローラ。
【００９４】
（付記１２）各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の出力ピンを配置していることを特徴とする液晶表示装置用のタイミングコントローラ。
【００９５】
【発明の効果】
以上のように、本発明中、第１発明によれば、第１のクロック信号を伝送する第１のクロック信号線の負荷容量と、第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【００９６】
また、第２発明によれば、例えば、半数のデータドライバＩＣは第１のクロック信号でデータ信号をラッチし、残りの半数のデータドライバＩＣは第２のクロック信号でデータ信号をラッチするように制御することにより、第１、第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す概略的構成図である。
【図２】本発明の第１実施形態の効果を検証するために本発明者が実行した第１シミュレーションに使用した第１クロック信号線モデルを示す図である。
【図３】本発明の第１実施形態の効果を検証するために本発明者が実行した第１シミュレーションの結果を示す図である。
【図４】本発明の第１実施形態の効果を検証するために本発明者が実行した第２シミュレーションに使用したクロック信号線モデルを示す図である。
【図５】本発明の第１実施形態の効果を検証するために本発明者が実行した第２シミュレーションの結果を示す図である。
【図６】本発明の第１実施形態の効果を検証するために本発明者が実行した第３シミュレーションに使用したクロック信号線モデルを示す概略的断面図である。
【図７】本発明の第１実施形態の効果を検証するために本発明者が実行した第３シミュレーションの結果を示す図である。
【図８】本発明の第１実施形態の効果を検証するために本発明者が実行した第４シミュレーションに使用した第８クロック信号線モデルを示す図である。
【図９】本発明の第１実施形態の効果を検証するために本発明者が実行した第４シミュレーションの結果を示す図である。
【図１０】本発明の第２実施形態の要部を示す概略的構成図である。
【図１１】本発明の第３実施形態の要部を示す概略的構成図である。
【図１２】本発明の第３実施形態が備えるデータドライバＩＣの構成を示すブロック図である。
【図１３】本発明の第３実施形態の動作を示すタイミングチャートである。
【図１４】図１９に示す従来の液晶表示装置の動作を示すタイミングチャートである。
【図１５】本発明の第４実施形態の要部を示す概略的構成図である。
【図１６】図１９に示す従来の液晶表示装置の一部分の概略的構成図である。
【図１７】本発明の第５実施形態の要部を示す概略的構成図である。
【図１８】本発明の第５実施形態が備えるデータドライバＩＣの構成を示すブロック図である。
【図１９】従来の液晶表示装置の一例の要部を示す概略的構成図である。
【符号の説明】
１・・・液晶表示パネル
２−１〜２−１０・・・データドライバＩＣ
３−１〜３−４・・・ゲートドライバＩＣ
８・・・データ信号線
９・・・クロック信号線
１０・・・終端回路
１５−１〜１５−１０・・・データドライバＩＣ
１６−１〜１６−１０・・・ダミー端子
１８、７９・・・反転クロック信号線
１９、８０・・・終端回路
８５・・・奇数ドット用データ信号線
８６・・・偶数ドット用データ信号線
８８−１〜８８〜１０・・・データドライバＩＣ
９６−１〜９６−１０・・・データドライバＩＣ
【発明の属する技術分野】
本発明は、パーソナルコンピュータのモニター等に用いられる液晶表示装置に関する。
【０００２】
近年、例えば、液晶表示装置を用いるパーソナルコンピュータにおいては、その普及に伴い、市場では大画面化・高精細化が強く望まれており、このため、液晶表示部を拡大すると同時に、各種駆動回路を高性能化する必要がある。
【０００３】
【従来の技術】
図１９は従来の液晶表示装置の一例の要部を示す概略的構成図である。図１９中、１はアクティブマトリクス型の液晶表示パネル、２−１、２−２、２−９、２−１０は液晶表示パネル１に形成されているデータ線にデータ信号を出力するデータドライバＩＣであり、データドライバＩＣ２−３〜２−８は図示を省略している。
【０００４】
３−１〜３−４は液晶表示パネル１に形成されているゲート線にゲート信号を出力するゲートドライバＩＣ、４はパーソナルコンピュータ本体から与えられるデータ信号、クロック信号、同期信号等を入力してデータドライバＩＣ２−１〜２−１０及びゲートドライバＩＣ３−１〜３−４に各種の信号を供給するタイミングコントローラである。
【０００５】
５はタイミングコントローラ４が実装された制御回路基板、６はデータドライバＩＣ２−１〜２−１０に対応して設けられている配線基板、７はゲートドライバＩＣ３−１〜３−４に対応して設けられている配線基板である。
【０００６】
８はタイミングコントローラ４から出力されるデータ信号をデータドライバＩＣ２−１〜２−１０に伝送するデータ信号線、９はタイミングコントローラ４から出力されるクロック信号をデータドライバＩＣ２−１〜２−１０に伝送するクロック信号線である。
【０００７】
１０はクロック信号線９の終端部に設けられた終端回路である。（ｇ）は終端回路１０の回路構成を示しており、１１は電源電圧ＶＣＣ（例えば、３.３Ｖ）を供給する電源線、１２は接地電圧ＧＮＤを供給する接地線、１３、１４は終端抵抗である。
【０００８】
データドライバＩＣ２−１〜２−１０は、クロック信号を基準信号として液晶表示パネル１のデータ線を駆動するが、大画面化・高精細化に伴って画素数が増加し、全ての画素にデータ電圧を書き込むために、クロック信号を高速化せざるを得ない状況となった。このため、クロック信号の高速化を原因とする電磁波妨害（ＥＭＩ）が問題となり、その対策が重要となっている。
【０００９】
従来、クロック信号を原因とする電磁波放射を低減させる技術として、例えば、位相が反転した２相のクロック信号を用い、それぞれのクロック信号を遅延させて時間的に立ち上がりタイミングのずれた複数のクロック信号を生成して各回路ブロックに異なるクロック信号を供給し、同時スイッチング数を減らす技術が提案されている（特許文献１参照）。
【００１０】
【特許文献１】
特開２００１−８４０５３号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の技術を図１９に示す従来の液晶表示装置に適用したとしても、構造上、立ち上がりタイミングのずれた複数のクロック信号を伝送するためのクロック信号線は長くなってしまう。このため、クロック信号線のアンテナ化によって、電磁波放射を効果的に低減することができないという問題点があった。
【００１２】
本発明は、かかる点に鑑み、クロック信号やデータ信号を原因とする電磁波放射を効果的に低減することができるようにした液晶表示装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明中、第１発明は、液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラと、前記第２のクロック信号線の負荷容量を前記第１のクロック信号線の負荷容量と同一とするための負荷手段を有するというものである。
【００１４】
第１発明によれば、第１のクロック信号を伝送する第１のクロック信号線の負荷容量と、第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【００１５】
本発明中、第２発明は、液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記複数のデータドライバＩＣに前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラを有し、前記データドライバＩＣは、選択信号により制御され、前記第１のクロック信号又は前記第２のクロック信号でデータ信号をラッチするラッチ手段を有するというものである。
【００１６】
第２発明によれば、例えば、半数のデータドライバＩＣは第１のクロック信号でデータ信号をラッチし、残りの半数のデータドライバＩＣは第２のクロック信号でデータ信号をラッチするように制御することにより、第１、第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【００１７】
【発明の実施の形態】
以下、図１〜図１８を参照して、本発明の第１実施形態〜第５実施形態について説明する。
【００１８】
（第１実施形態・・図１〜図８）
図１は本発明の第１実施形態の要部を示す概略的構成図である。本発明の第１実施形態は、図１９に示すデータドライバＩＣ２−１〜２−１０と構成の異なるデータドライバＩＣ１５−１〜１５−１０を備えている（但し、データドライバＩＣ１５−３〜１５−８は図示を省略している）。データドライバＩＣ１５−１〜１５−１０は、それぞれダミー端子１６−１〜１６−１０を備え、その他については、従来周知のように構成されている。
【００１９】
また、図１９に示すタイミングコントローラ４と回路構成の異なるタイミングコントローラ１７を備えている。タイミングコントローラ１７は、クロック信号と、このクロック信号と反転関係にあるクロック信号を出力するように構成され、その他については、従来周知のように構成されている。
【００２０】
また、クロック信号線９と平行して、タイミングコントローラ１７から出力される反転クロック信号を伝送する反転クロック信号線１８を備えると共に、反転クロック信号線１８の終端部に終端回路１９を備えている。（ｈ）は終端回路１９の回路構成を示しており、２０、２１は終端抵抗である。
【００２１】
そして、本実施形態では、クロック信号線９は、データドライバＩＣ１５−１〜１５−１０の正規のクロック入力端子に接続され、反転クロック信号線１８は、データドライバＩＣ１５−１〜１５−１０のダミー端子１６−１〜１６−１０に接続されており、その他については、図１９に示す従来の液晶表示装置と同様に構成されている。
【００２２】
図２、図３は本発明の第１実施形態の効果を検証するために本発明者が実行した第１シミュレーションを説明するための図である。図２は第１シミュレーションに使用した第１クロック信号線モデルを示す図であり、（Ａ）は概略的斜視図、（Ｂ）は概略的断面図である。
【００２３】
図２Ａ中、２２はプリント基板、２３はクロック信号源ＩＣ、２４はクロック信号源ＩＣ２３から出力されるクロック信号を伝送するクロック信号線、２５はクロック信号線２４の終端部に設けられた終端回路であり、２６、２７は終端抵抗である。
【００２４】
２８はプリント基板２２と平行に配置されたプリント基板、２９はクロック信号源ＩＣ２３が出力するクロック信号と反転関係にある反転クロック信号を出力する反転クロック信号源ＩＣである。
【００２５】
３０は反転クロック信号源ＩＣ２９から出力される反転クロック信号を伝送する反転クロック信号線、３１は反転クロック信号線３０の終端部に設けられた終端回路であり、終端回路２５と同様に構成されている。
【００２６】
プリント基板２２、２８は、寸法を２１０ｍｍ×２０ｍｍ、間隔を１０ｍｍとし、クロック信号線２４及び反転クロック信号線３０は、長さを１６０ｍｍ、幅を０.１ｍｍとし、終端抵抗２６、２７は、抵抗値を１２０Ωとしている。
【００２７】
図２Ｂ中、プリント基板２２において、３２はクロック信号層、３３はＧＮＤベタ層であり、クロック信号線２４とＧＮＤベタ層３３との間の誘電体層は図示を省略している。
【００２８】
プリント基板２８において、３４は反転クロック信号層、３５はＧＮＤベタ層であり、反転クロック信号線３０とＧＮＤベタ層３５との間の誘電体層は図示を省略している。なお、クロック信号層３２、反転クロック信号層３４及びＧＮＤベタ層３３、３５は、層厚を０.１ｍｍとしている。
【００２９】
このように構成されたクロック信号線モデルにおいては、クロック信号線２４の負荷容量と反転クロック信号線３０の負荷容量は同一となるので、第１発明の第１実施形態の効果を検証することができる。
【００３０】
図３は第１シミュレーションの結果を示す図である。第１シミュレーションでは、図２に示す第１クロック信号線モデルの電磁波放射量（ノイズレベル）とプリント基板２２が一枚のみの場合の電磁波放射量を比較した結果を示している。第１シミュレーションでは、６９０ＭＨz近傍で電磁波放射量が逆転している以外では、図２に示すクロック信号線モデルの方が全体的に電磁波放射量が減少していることが分かる。
【００３１】
図４、図５は本発明の第１実施形態の効果を検証するために本発明者が実行した第２シミュレーションを説明するための図である。図４は第２シミュレーションに使用したクロック信号線モデルを示す図であり、（Ａ）は第２クロック信号線モデルの概略的斜視図、（Ｂ）は第２クロック信号線モデルの概略的断面図、（Ｃ）は第３クロック信号線モデルの概略的斜視図、（Ｄ）は第３クロック信号線モデルの概略的断面図である。
【００３２】
図４Ａ中、３６はプリント基板、３7はクロック信号源ＩＣ、３８はクロック信号源ＩＣ３７から出力されるクロック信号を伝送するクロック信号線、３９はクロック信号線３８の終端部に設けられた終端回路である。
【００３３】
図４Ｂ中、４０はクロック信号層、４１は反転クロック信号層、４２はクロック信号源ＩＣ３７が出力するクロック信号と反転関係にある反転クロック信号を出力する反転クロック信号源（図示せず）から出力される反転クロック信号を伝送する反転クロック信号線であり、クロック信号線３８と平行、同一長に形成されている。
【００３４】
４３はＧＮＤベタ層であり、クロック信号層４０と反転クロック信号層４１との間及び反転クロック信号層４１とＧＮＤベタ層４３との間の誘電体層は、図示を省略している。反転クロック信号線４２に対応して設けられている終端回路も図示を省略している。なお、クロック信号層４０、反転クロック信号層４１及びＧＮＤベタ層４３は、層厚を０.１ｍｍとしている。
【００３５】
図４Ｃ中、４４はプリント基板、４５はクロック信号源ＩＣ、４６はクロック信号源ＩＣ４５から出力されるクロック信号を伝送するクロック信号線、４７はクロック信号線４６の終端部に設けられた終端回路である。
【００３６】
４８はクロック信号源ＩＣ４５が出力するクロック信号と反転関係にある反転クロック信号を出力する反転クロック信号源ＩＣ、４９は反転クロック信号源ＩＣ４８から出力される反転クロック信号を伝送する反転クロック信号線、５０は反転クロック信号線４９の終端部に設けられた終端回路である。
【００３７】
図４Ｄ中、５１はクロック信号層、５２はＧＮＤベタ層であり、クロック信号層５１とＧＮＤベタ層５２との間の誘電体層は、図示を省略している。なお、クロック信号層５１及びＧＮＤベタ層５２は、層厚を０.１ｍｍとし、クロック信号線４６と反転クロック信号線４９との間隔は１０ｍｍとしている。また、クロック信号及び反転クロック信号の周波数は３０ＭＨzとしている。
【００３８】
図５は第２シミュレーションの結果を示す図である。反転クロック無しの場合に比較して、図４Ａに示す第２クロック信号線モデル（隣接層走行モデル）では全周波数領域で電磁波放射量が小さく、図４Ｂに示す第３クロック信号線モデル（同一層走行モデル）でも３９０ＭＨz未満では電磁波放射量が最大で５dＢ多いものの、３９０ＭＨｚ以上では、反転クロック信号無しよりも電磁波放射量が少ない結果となった。
【００３９】
図６、図７は本発明の第１実施形態の効果を検証するために本発明者が実行した第３シミュレーションを説明するための図である。図６は第３シミュレーションに使用したクロック信号線モデルを示す概略的断面図であり、（Ａ）は従来のクロック信号線モデルの一例、（Ｂ）は従来のクロック信号線モデルの他の例、（Ｃ）は第４クロック信号線モデル、（Ｄ）は第５クロック信号線モデル、（Ｅ）は第６クロック信号線モデル、（Ｆ）は第７クロック信号線モデルである。
【００４０】
図６Ａ中、５３はＧＮＤベタ層、５４はクロック信号層である。図６Ｂ中、５５はＧＮＤベタ層、５６はクロック信号層、５７はＶＣＣベタ層である。図６Ｃ中、５８はＧＮＤベタ層、５９はクロック信号層、６０は反転クロック信号層である。
【００４１】
図６Ｄ中、６１はＧＮＤベタ層、６２はクロック信号層、６３は反転クロック信号層、６４はＶＣＣベタ層である。図６Ｅ中、６５はＧＮＤベタ層、６６はクロック信号層、６７はＧＮＤベタ層、６８は反転クロック信号層である。図６Ｆ中、６９はＧＮＤベタ層、７０はクロック信号層、７１はＧＮＤベタ層、７２は反転クロック信号層、７３はＶＣＣベタ層である。
【００４２】
図７は第３シミュレーションの結果を示す図である。図６に示した各々のモデルのシミュレーション結果である。図６Ｄに示す第５クロック信号線モデル及び図６Ｆに示す第７クロック信号線モデルがほぼ同程度で、図６Ａ、図６Ｂに示す従来のクロック信号線モデルの一例及び他の例と比べて、全周波数領域で電磁波放射量（ノイズレベル）が減少していることが分かる。
【００４３】
これは、基板構成がストリップライン化（信号層の上下層がＧＮＤまたは電源のベタ層）とされ、しかも、反転クロック信号により相殺効果が生まれたからである。もし、ストリップライン化のみの場合は、図６Ａ、図６Ｂに示す従来のクロック信号線モデルの一例及び他の例では、電磁波放射低減の格段な効果を得ることができない。
【００４４】
図８、図９は本発明の第１実施形態の効果を検証するために本発明者が実行した第４シミュレーションを説明するための図である。図８は第４シミュレーションに使用した第８クロック信号線モデルを示す図である。
【００４５】
図８中、７４〜７８は５ｐＦのキャパシタであり、第８クロック信号線モデルは、図４Ａに示す第２クロック信号線モデルにキャパシタ７４〜７８を接続したものである。なお、反転クロック信号線及び反転クロック信号線に接続したキャパシタは図示を省略している。なお、５ｐＦはデータドライバＩＣのクロック入力容量である。
【００４６】
図９は第４シミュレーションの結果を示す図である。図９では、反転クロック信号線には容量を付加せず、クロック信号線にのみ容量を追加したモデルと、第２クロック信号線モデルと、第８クロック信号線モデルのシミュレーション結果を示している。
【００４７】
第２クロック信号線モデルと比較して、クロック信号線にのみ容量を追加したモデルは放射量が増加してしまうが、第８クロック信号線モデルの場合には第２クロック信号線モデルよりも電磁波放射量が減少した。これによって、クロック信号線と反転クロック信号線の負荷条件を同一にする必要があることが分かる。
【００４８】
以上のように、本発明の第１実施形態によれば、クロック信号線９に平行して反転クロック信号線１８を設けると共に、反転クロック信号線１８をデータドライバＩＣ１５−１〜１５−１０のダミー端子１６−１〜１６−１０に接続し、クロック信号の負荷容量と反転クロック信号の負荷容量を略同一とし、タイミングコントローラ１７からクロック信号線９及び反転クロック信号線１８に対してそれぞれクロック信号及び反転クロック信号を出力するようにしたので、クロック信号と反転クロック信号との間に相殺効果を生じさせ、クロック信号を原因とする電磁波放射を低減することができる。
【００４９】
（第２実施形態・・図１０）
図１０は本発明の第２実施形態の要部を示す概略的構成図である。本発明の第２実施形態は、図１に示すタイミングコントローラ１７を備えている。また、クロック信号線９と平行して、タイミングコントローラ１７から出力される反転クロック信号を伝送する反転クロック信号線７９を設けると共に、反転クロック信号線７９の終端部に終端回路８０を設けている。
【００５０】
（ｉ）は終端回路８０の回路構成を示しており、８１、８２は終端抵抗、８３、８４は反転クロック信号線７９の負荷容量がクロック信号線の負荷容量と同一ないし略同一となるように設けられたキャパシタである。キャパシタ８３、８４の合成容量値がデータドライバＩＣ２−１〜２−１０のクロック入力容量の合計値とされている。その他については、図１９に示す従来の液晶表示装置と同様に構成されている。
【００５１】
以上のように、本発明の第２実施形態によれば、クロック信号線９に平行して反転クロック信号線７９を設けると共に、終端回路８０にキャパシタ８３、８４を設け、クロック信号の負荷容量と反転クロック信号の負荷容量を同一ないし略同一とし、タイミングコントローラ１７からクロック信号線９及び反転クロック信号線７９に対してそれぞれクロック信号及び反転クロック信号を出力するようにしたので、クロック信号と反転クロック信号との間に相殺効果を生じさせ、クロック信号を原因とする電磁波放射を低減することができる。
【００５２】
（第３実施形態・・図１１〜図１４）
図１１は本発明の第３実施形態の要部を示す概略的構成図である。図１１中、８５は奇数ドットのデータ信号を伝送する奇数ドット用データ信号線、８６は偶数ドットのデータ信号を伝送する偶数ドット用データ信号線である。
【００５３】
本発明の第３実施形態は、図１に示すタイミングコントローラ１７及びデータドライバＩＣ１５−１〜１５−１０と構成の異なるタイミングコントローラ８７及びデータドライバＩＣ８８−１〜８８−１０を設けている。但し、データドライバＩＣ８８−３〜８８−８は図示を省略している。
【００５４】
タイミングコントローラ８７は、偶数ドットのデータ信号を奇数ドットのデータ信号に対して位相を１８０°遅延させて出力するように構成され、その他については、図１に示すタイミングコントローラ１７と同様に構成されている。
【００５５】
データドライバＩＣ８８−１〜８８−１０は、クロック信号及び反転クロック信号を入力するように構成されている。その他については、図１に示す第１発明の第１実施形態と同様に構成されている。
【００５６】
図１２はデータドライバＩＣ８８−１〜８８−１０の構成を示すブロック図である。図１２中、ＣＬＫはクロック信号、／ＣＬＫは反転クロック信号、Ｒ０Ｏ〜Ｒ７Ｏは奇数ドットの赤色データ信号、Ｇ０Ｏ〜Ｇ７Ｏは奇数ドットの緑色データ信号、Ｂ０Ｏ〜Ｂ７Ｏは奇数ドットの青色データ信号、Ｒ０Ｅ〜Ｒ７Ｅは偶数ドットの赤色データ信号、Ｇ０Ｅ〜Ｇ７Ｅは偶数ドットの緑色データ信号、Ｂ０Ｅ〜Ｂ７Ｅは偶数ドットの青色データ信号、ＶＨ０〜ＶＨ２５５、ＶＬ０〜ＶＬ２５５は基準電圧である。
【００５７】
８９はクロック信号ＣＬＫの立ち上がりタイミングに同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏをラッチするデータラッチ、９０は反転クロック信号／ＣＬＫの立ち上がりタイミングに同期して偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅをラッチするデータラッチである。
【００５８】
９１はクロック信号ＣＬＫ及び反転クロック信号／ＣＬＫをシフトするシフトレジスタ、９２はシフトレジスタ９１の並列出力に同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏと偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅを交互にサンプリングして記憶するサンプリングメモリである。
【００５９】
９３は基準電圧ＶＨ０〜ＶＨ２５５、ＶＬ０〜ＶＬ２５５をγ補正した２５６×２レベルの電圧を発生する基準電圧発生回路、９４はサンプリングメモリ９２が記憶した各ドットのデータ信号をアナログ化するＤ／Ａコンバータ、９５は２５６階調×２のアナログ信号を出力する出力回路である。
【００６０】
図１３は本発明の第３実施形態の動作を示すタイミングチャートである。タイミングコントローラ８７から出力される奇数ドットのデータ信号ＯＤＤ、偶数ドットのデータ信号ＥＶＥＮ、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫを示している。
【００６１】
本発明の第３実施形態においては、データドライバＩＣ８８−１〜８８−１０は、奇数ドットのデータ信号ＯＤＤをクロック信号ＣＬＫの立ち上がりタイミングでラッチし、偶数ドットのデータ信号ＥＶＥＮを反転クロック信号／ＣＬＫの立ち上がりタイミングでラッチすることになる。
【００６２】
この結果、データ信号の同時スイッチング数を図１９に示す従来の液晶表示装置の場合の１／２とすることができる。ちなみに、図１４は図１９に示す従来の液晶表示装置の動作を示すタイミングチャートである。
【００６３】
したがって、本発明の第３実施形態によれば、クロック信号及び反転クロック信号を共にデータドライバＩＣ８８−１〜８８−１０に入力するとしたことにより、クロック信号線９の負荷容量と反転クロック信号線１８の負荷容量を同一ないし略同一とすることができるので、クロック信号と反転クロック信号との間に相殺効果を生じさせ、クロック信号を原因とする電磁波放射の低減を図ることができると共に、データ信号の同時スイッチング数を図１９に示す従来の液晶表示装置の場合の１／２とすることができるので、データ信号の同時スイッチングにより発生する電磁波放射の低減を図ることができる。
【００６４】
（第４実施形態・・図１５）
図１５は本発明の第４実施形態の要部を示す概略的構成図である。本発明の第５実施形態は、図１１に示すタイミングコントローラ８７とピン配置が異なるタイミングコントローラ１０８を備えると共に、図１１に示すデータドライバＩＣ８８−１〜８８−１０とピン配置の異なるデータドライバＩＣ１０９−１〜１０９−１０を備えている。但し、データドライバＩＣ１０９−２〜１０９−１０は図示を省略している。
【００６５】
タイミングコントローラ１０８は、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の出力ピンを配置している。即ち、赤色データ信号ＲｉＯ、ＲｉＥ用の出力ピン（但し、ｉ＝０、１、・・・、７）、緑色データ信号ＧｉＯ、ＧｉＥ用の出力ピン、青色データ信号ＢｉＯ、ＢｉＥ用の出力ピンは、それぞれ隣り合うように配置されている。
【００６６】
データドライバＩＣ１０９−１〜１０９−１０は、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の入力ピンを配置している。即ち、赤色データ信号ＲｉＯ、ＲｉＥ用の出力ピン、緑色データ信号ＧｉＯ、ＧｉＥ用の入力ピン、青色データ信号ＢｉＯ、ＢｉＥ用の入力ピンは、それぞれ隣り合うように配置されている。
【００６７】
そこで、また、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号線を配置することができる。即ち、赤色データ信号ＲｉＯ、ＲｉＥ用のデータ信号線、緑色データ信号ＧｉＯ、ＧｉＥ用のデータ信号線、青色データ信号ＢｉＯ、ＢｉＥ用のデータ信号線を、それぞれ隣り合うように配置されている。その他については、図１１に示す本発明の第３実施形態と同様に構成されている。
【００６８】
なお、図１６は図１９に示す従来の液晶表示装置の一部分の概略的構成図であり、タイミングコントローラ４のデータ信号用の出力ピンの配置、データドライバＩＣ２−１のデータ信号用の入力ピンの配置及びデータ信号線の配置を示している。
【００６９】
本発明の第４実施形態によれば、本発明の第３実施形態と同様に、クロック信号を原因とする電磁波放射の低減を図ることができると共に、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号線を配置しているので、データ信号の同時スイッチングにより発生する電磁波放射の低減を本発明の第３実施形態以上とすることができる。
【００７０】
（第５実施形態・・図１７、図１８）
図１７は本発明の第５実施形態の要部を示す概略的構成図である。本発明の第５実施形態は、図１に示すデータドライバＩＣ１５−１〜１５−１０と構成の異なるデータドライバＩＣ９６−１〜９６−１０を設けている。但し、データドライバ９６−３〜９６−８は図示を省略している。
【００７１】
データドライバＩＣ９６−１〜９６−１０は、クロック信号及び反転クロック信号を入力すると共に、選択信号によりクロック信号又は反転クロック信号を選択できるように構成されている。その他については、図１に示す本発明の第１実施形態と同様に構成されている。このような構成をとることにより、反転クロック信号線の負荷容量をクロック信号線の負荷容量と同一ないし略同一にすることができる。
【００７２】
図１８はデータドライバＩＣ９６−１〜９６−１０の構成を示すブロック図である。図１８中、ＳＬはクロック信号ＣＬＫ又は反転クロック信号／ＣＬＫを選択する選択信号であり、データドライバＩＣ９６−１〜９６−１０のそれぞれに独立に与えられるものである。
【００７３】
９７はクロック信号ＣＬＫと選択信号ＳＬとをＡＮＤ処理するＡＮＤ回路、９８はＡＮＤ回路９７の出力と選択信号ＳＬとをＥＸＯＲ（排他的論理和）処理するＥＸＯＲ回路である。
【００７４】
９９は選択信号ＳＬを反転するインバータ、１００は反転クロック信号／ＣＬＫとインバータ９９の出力とをＡＮＤ処理するＡＮＤ回路、１０１はＥＸＯＲ回路９８の出力とＡＮＤ回路１００の出力とをＮＯＲ処理して内部クロック信号Ｉ−ＣＬＫを出力するＮＯＲ回路である。
【００７５】
１０２は内部クロック信号Ｉ−ＣＬＫの立ち上がりタイミングに同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏと、偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅとを交互にラッチするデータラッチである。
【００７６】
１０３は内部クロック信号Ｉ−ＣＬＫをシフトするシフトレジスタ、１０４はシフトレジスタ１０２の並列出力に同期して奇数ドットのデータ信号Ｒ０Ｏ〜Ｒ７Ｏ、Ｇ０Ｏ〜Ｇ７Ｏ、Ｂ０Ｏ〜Ｂ７Ｏと、偶数ドットのデータ信号Ｒ０Ｅ〜Ｒ７Ｅ、Ｇ０Ｅ〜Ｇ７Ｅ、Ｂ０Ｅ〜Ｂ７Ｅとを交互にサンプリングして記憶するサンプリングメモリである。
【００７７】
１０５は基準電圧ＶＨ０〜ＶＨ２５５、ＶＬ０〜ＶＬ２５５をγ補正した２５５６×２レベルの電圧を発生する基準電圧発生回路、１０６はサンプリングメモリ１０４が記憶した各ドットのデータ信号をアナログ化するＤ／Ａコンバータ、１０７は２５６階調×２のアナログ信号を出力する出力回路である。
【００７８】
このように構成されたデータドライバＩＣにおいては、選択信号ＳＬをＨレベルにする場合には、クロック信号ＣＬＫが選択され、選択信号ＳＬをＬレベルにする場合には、反転クロック信号／ＣＬＫが選択される。そこで、例えば、データドライバＩＣ９６−１、９６−３、９６−５、９６−７、９６−９は選択信号ＳＬをＨレベル、データドライバＩＣ９６−２、９６−４、９６−６、９６−８、９６−１０は選択信号ＳＬをＬレベルにする。
【００７９】
このようにすると、データドライバＩＣ９６−１、９６−３、９６−５、９６−７、９６−９は、クロック信号ＣＬＫの立ち上がりタイミングでデータ信号をラッチし、データドライバＩＣ９６−２、９６−４、９６−６、９６−８、９６−１０は、反転クロック信号／ＣＬＫの立ち下がりタイミングでデータ信号をラッチすることになる。
【００８０】
以上のように、本発明の第５実施形態によれば、クロック信号の負荷容量と反転クロック信号の負荷容量を同一ないし略同一とすることができるので、クロック信号を原因とする電磁波放射を低減することができると共に、反転クロック信号線もデータ信号をデータドライバＩＣ９６−１〜９６−１０に取り込むために利用できるので、無駄の無い配線を行うことができる。
【００８１】
なお、クロック信号の立ち上がりタイミングでデータ信号を取り込むように設定するデータドライバＩＣと、反転クロック信号の立ち下がりタイミングでデータ信号を取り込むように設定するデータドライバＩＣが同数個、交互に並ぶようにすることが、クロック信号を原因とする電磁波放射低減の効果が最大となる。更に、クロック信号入力ピンと反転クロック信号入力ピン間のピッチは小さいほうがより効果が大きい。
【００８２】
ここで、本発明を整理すると、本発明には、以下に述べる液晶表示装置、液晶表示装置用のデータドライバＩＣ及び液晶表示装置用のタイミングコントローラが含まれる。
【００８３】
（付記１）液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラと、前記第２のクロック信号線の負荷容量を前記第１のクロック信号線の負荷容量と同一ないし略同一とするための負荷手段を有することを特徴とする液晶表示装置。
【００８４】
（付記２）前記負荷手段は、前記データドライバＩＣにダミー端子を設け、該ダミー端子に前記第２のクロック信号線を接続することにより構成されていることを特徴とする付記１記載の液晶表示装置。
【００８５】
（付記３）前記負荷手段は、キャパシタを終端回路に含めて構成されていることを特徴とする付記１記載の液晶表示装置。
【００８６】
（付記４）前記キャパシタは、前記データドライバＩＣの第１のクロック信号の入力容量と同等の容量値を有することを特徴とする付記３記載の液晶表示装置。
【００８７】
（付記５）奇数ドットのデータ信号を伝送する奇数ドット用データ信号線と、偶数ドットのデータ信号を伝送する偶数ドット用データ信号線を有し、前記タイミングコントローラは、各水平ライン毎に、前記奇数ドットのデータ信号と前記偶数ドットのデータ信号を１８０°ずらして出力し、前記データドライバＩＣは、前記第１、第２のクロック信号を入力し、前記奇数ドットのデータ信号を前記第１のクロック信号でラッチし、前記偶数ドットのデータ信号を前記第２のクロック信号でラッチすることを特徴とする付記１記載の液晶表示装置。
【００８８】
（付記６）前記タイミングコントローラは、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の出力ピンを配置していることを特徴とする付記５記載の液晶表示装置。
【００８９】
（付記７）液晶表示パネルと、該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、前記第１のクロック信号線と平行に設けられ、前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラを有し、前記データドライバＩＣは、前記第１、第２のクロック信号を入力し、前記第１又は第２のクロック信号でデータ信号をラッチすることが選択可能とされていることを特徴とする液晶表示装置。
【００９０】
（付記８）前記データドライバＩＣは、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の入力ピンを配置していることを特徴とする付記７記載の液晶表示装置。
【００９１】
（付記９）第１のクロック信号と、該第１のクロック信号と反転関係にある第２のクロック信号を入力し、奇数ドットのデータ信号を前記第１のクロック信号でラッチし、偶数ドットのデータ信号を前記第２のクロック信号でラッチすることを特徴とする液晶表示装置用のデータドライバＩＣ。
【００９２】
（付記１０）第１のクロック信号と、該第１のクロック信号と反転関係にある第２のクロック信号を入力し、前記第１又は第２のクロック信号でデータ信号をラッチすることが選択可能とされていることを特徴とする液晶表示装置用のデータドライバＩＣ。
【００９３】
（付記１１）各水平ライン毎に、奇数ドットのデータ信号と偶数ドットのデータ信号を１８０°ずらして出力することを特徴とする液晶表示装置用のタイミングコントローラ。
【００９４】
（付記１２）各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の出力ピンを配置していることを特徴とする液晶表示装置用のタイミングコントローラ。
【００９５】
【発明の効果】
以上のように、本発明中、第１発明によれば、第１のクロック信号を伝送する第１のクロック信号線の負荷容量と、第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【００９６】
また、第２発明によれば、例えば、半数のデータドライバＩＣは第１のクロック信号でデータ信号をラッチし、残りの半数のデータドライバＩＣは第２のクロック信号でデータ信号をラッチするように制御することにより、第１、第２のクロック信号線の負荷容量を同一とすることができるので、第１、第２のクロック信号間に相殺効果が生まれ、クロック信号を原因とする電磁波放射を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す概略的構成図である。
【図２】本発明の第１実施形態の効果を検証するために本発明者が実行した第１シミュレーションに使用した第１クロック信号線モデルを示す図である。
【図３】本発明の第１実施形態の効果を検証するために本発明者が実行した第１シミュレーションの結果を示す図である。
【図４】本発明の第１実施形態の効果を検証するために本発明者が実行した第２シミュレーションに使用したクロック信号線モデルを示す図である。
【図５】本発明の第１実施形態の効果を検証するために本発明者が実行した第２シミュレーションの結果を示す図である。
【図６】本発明の第１実施形態の効果を検証するために本発明者が実行した第３シミュレーションに使用したクロック信号線モデルを示す概略的断面図である。
【図７】本発明の第１実施形態の効果を検証するために本発明者が実行した第３シミュレーションの結果を示す図である。
【図８】本発明の第１実施形態の効果を検証するために本発明者が実行した第４シミュレーションに使用した第８クロック信号線モデルを示す図である。
【図９】本発明の第１実施形態の効果を検証するために本発明者が実行した第４シミュレーションの結果を示す図である。
【図１０】本発明の第２実施形態の要部を示す概略的構成図である。
【図１１】本発明の第３実施形態の要部を示す概略的構成図である。
【図１２】本発明の第３実施形態が備えるデータドライバＩＣの構成を示すブロック図である。
【図１３】本発明の第３実施形態の動作を示すタイミングチャートである。
【図１４】図１９に示す従来の液晶表示装置の動作を示すタイミングチャートである。
【図１５】本発明の第４実施形態の要部を示す概略的構成図である。
【図１６】図１９に示す従来の液晶表示装置の一部分の概略的構成図である。
【図１７】本発明の第５実施形態の要部を示す概略的構成図である。
【図１８】本発明の第５実施形態が備えるデータドライバＩＣの構成を示すブロック図である。
【図１９】従来の液晶表示装置の一例の要部を示す概略的構成図である。
【符号の説明】
１・・・液晶表示パネル
２−１〜２−１０・・・データドライバＩＣ
３−１〜３−４・・・ゲートドライバＩＣ
８・・・データ信号線
９・・・クロック信号線
１０・・・終端回路
１５−１〜１５−１０・・・データドライバＩＣ
１６−１〜１６−１０・・・ダミー端子
１８、７９・・・反転クロック信号線
１９、８０・・・終端回路
８５・・・奇数ドット用データ信号線
８６・・・偶数ドット用データ信号線
８８−１〜８８〜１０・・・データドライバＩＣ
９６−１〜９６−１０・・・データドライバＩＣ
Claims (5)
- 液晶表示パネルと、
該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、
該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、
前記第１のクロック信号線と平行に設けられ、前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、
前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラと、
前記第２のクロック信号線の負荷容量を前記第１のクロック信号線の負荷容量と同一とするための負荷手段を有することを特徴とする液晶表示装置。 - 前記負荷手段は、前記データドライバＩＣにダミー端子を設け、該ダミー端子に前記第２のクロック信号線を接続することにより構成されているか、又は、キャパシタを終端回路に含めて構成されていることを特徴とする請求項１記載の液晶表示装置。
- 奇数ドットのデータ信号を伝送する奇数ドット用データ信号線と、
偶数ドットのデータ信号を伝送する偶数ドット用データ信号線を有し、
前記タイミングコントローラは、各水平ライン毎に、前記奇数ドットのデータ信号と前記偶数ドットのデータ信号を１８０°ずらして出力し、
前記データドライバＩＣは、前記第１、第２のクロック信号を入力し、前記奇数ドットのデータ信号を前記第１のクロック信号でラッチし、前記偶数ドットのデータ信号を前記第２のクロック信号でラッチすることを特徴とする請求項１記載の液晶表示装置。 - 前記タイミングコントローラは、各色の各ビットの奇数ドットのデータ信号と同一ビットの偶数ドットのデータ信号が隣り合うようにデータ信号用の出力ピンを配置していることを特徴とする請求項３記載の液晶表示装置。
- 液晶表示パネルと、
該液晶表示パネルのデータ線を駆動する複数のデータドライバＩＣと、
該複数のデータドライバＩＣに第１のクロック信号を伝送する第１のクロック信号線を有する液晶表示装置であって、
前記第１のクロック信号線と平行に設けられ、前記複数のデータドライバＩＣに前記第１のクロック信号と反転関係にある第２のクロック信号を伝送する第２のクロック信号線と、
前記第１、第２のクロック信号をそれぞれ前記第１、第２のクロック信号線に出力するタイミングコントローラを有し、
前記データドライバＩＣは、選択信号により制御され、前記第１のクロック信号又は前記第２のクロック信号でデータ信号をラッチするラッチ手段を有することを特徴とする液晶表示装置。
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