JP4138521B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ヒューズ等の情報格納部に格納されている各種の制御パラメータ情報の読み出しを行う半導体装置に関するものであり、特に、電源投入時、制御パラメータ情報を情報格納部から確実に読み出し内部回路に保持することが可能な半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置においては、装置内に設けたヒューズ回路内に備えられるヒューズを適宜切断することにより、冗長アドレス情報、動作仕様情報等が格納される。これらの情報は電源投入時に内部回路に読み込まれて保持され被制御回路に供給される。例えば、本出願人の先出願である特願２００１−３５４４０２号に開示されているヒューズ回路１００（図６）は、ヒューズ部１２０、転送部１３０および保持部１４０により構成される。
【０００３】
ヒューズ部１２０においては、制御信号ＩＮＡ、ＩＮＢ、ＩＮＣにより、ヒューズ情報を読み出す。ヒューズ１１２は、ノード１０３とノード１０４との間に接続される。ＰＭＯＳトランジスタ１１０は、ノード１０３と電源電圧ＶＤＤとの間に接続される。ＮＭＯＳトランジスタ１１４は、ノード１０４と接地電圧ＶＳＳとの間に接続される。ＮＭＯＳトランジスタ１１６は、ノード１０３と接地電圧ＶＳＳとの間に接続される。ここで、制御信号ＩＮＡ、ＩＮＢ、ＩＮＣは、電源検出回路（不図示）において、電源電圧ＶＤＤの立ち上がりを検出するパワーオンリセット信号ＰＯＲ（不図示）に基づき生成される。パワーオンリセット信号ＰＯＲは、第１期間（Ｐ１）のパルス幅を有するパルス信号であり、このパルス信号に応じて制御信号ＩＮＡ、ＩＮＢ、ＩＮＣが出力される（図７、参照）。
【０００４】
図７の第１期間（Ｐ１）では、パワーオンリセット信号ＰＯＲ（不図示）の立ち上がりに伴い制御信号ＩＮＡが接地電圧レベルにある。ＰＭＯＳトランジスタ１１０は制御信号ＩＮＡにより制御され第１期間（Ｐ１）にオンし、ノード１０３を電源電圧ＶＤＤに接続する。ＮＭＯＳトランジスタ１１４は制御信号ＩＮＡと同相信号である制御信号ＩＮＣで制御され第１期間（Ｐ１）の前後でオンし、第１期間（Ｐ１）にオフする。
【０００５】
ヒューズが溶断されていない場合、ノード１０４の電圧レベルは、ＰＭＯＳトランジスタ１１０のオンにより電源電圧ＶＤＤの電圧レベルになる。第１期間（Ｐ１）の終了後、ＮＭＯＳトランジスタ１１４、および制御信号ＩＮＢにより遅れてオンするＮＭＯＳトランジスタ１１６により、ノード１０３およびノード１０４の電圧レベルは、接地電圧ＶＳＳの電圧レベルに固定される。
【０００６】
ヒューズが溶断されている場合、ノード１０３の電圧レベルは、ＰＭＯＳトランジスタ１１０がオンしてもノード１０４に伝達されない。このため、ノード１０４の電圧レベルは接地電圧ＶＳＳの電圧レベルを維持する。
【０００７】
転送部１３０は、制御信号ＩＮＤによりヒューズ情報をヒューズ部１２０より保持部１４０へ転送する。トランスファゲート１１８は、ノード１０４とノード１０５との間に接続されており、制御信号ＩＮＤ、／ＩＮＤにより第１期間（Ｐ１）の前半にオンし、第１期間（Ｐ１）の後半にオフする。トランスファゲート１１８のオン期間に、ノード１０４の電圧レベルはノード１０５に伝達される。
【０００８】
保持部１４０は、転送部１３０により転送されたヒューズ情報を保持しヒューズ信号ＦＵＳＥとして出力する。ヒューズが溶断されていない場合にはハイレベルが、溶断されている場合にはローレベルが出力される。
【０００９】
特許文献１において開示されている半導体装置を図８に示す。各入力端子からの入力信号は、ナンドゲート２０３、インバータゲート２０４、およびノアゲート２０５により判定され、クロック信号ＭＣＬＫに応じてフリップフロップ回路２０６からモードレジスタセット信号ＭＲＳとして出力される。モードレジスタセット信号ＭＲＳは、インバータゲート２０８により反転されセット信号ＳＥＴとしてヒューズ回路２００に入力される。
【００１０】
ヒューズ回路２００は、ヒューズ部２２０および保持部２２１により構成される。ヒューズ部２２０において、ヒューズ２１２は、ノード２１６とノード２１７との間に接続される。ＰＭＯＳトランジスタ２１０は、ノード２１６と電源電圧ＶＤＤとの間に接続される。ＮＭＯＳトランジスタ２１１は、ノード２１７と接地電圧ＶＳＳとの間に接続される。保持部２２１は、インバータゲート２１５とＰＭＯＳトランジスタ２１４とにより構成されノード２１６に接続される。保持部２２１においてノード２１６の電圧レベルは反転して保持され、ヒューズ２１２の電圧レベルに応じたヒューズ信号ＦＵＳＥを出力する。
【００１１】
図９にタイミングチャートを示す。クロックサイクルＥ１において、モードレジスタセットコマンド（ＭＲＳ）によりモードレジスタセット信号ＭＲＳが活性化してセット信号ＳＥＴが活性化する。次クロックサイクルＥ２において、オートリフレッシュコマンド（ＡＵＴＯＲＥＦ）によりモードレジスタセット信号ＭＲＳが非活性化してセット信号ＳＥＴが非活性化する。ヒューズ部２２０内のＰＭＯＳトランジスタ２１０はセット信号ＳＥＴにより制御され、クロックサイクルＥ１からＥ２の期間でオンする。また、ＮＭＯＳトランジスタ２１１も同様にセット信号ＳＥＴにより制御され、クロックサイクルＥ１からＥ２の期間でオフし、その前後でオンする。
【００１２】
ヒューズ２１２が溶断されていない場合、ノード２１６の電圧レベルはクロックサイクルＥ１においてＰＭＯＳトランジスタ２１０がオンしてハイレベルとなるが、クロックサイクルＥ２においてＮＭＯＳトランジスタ２１１がオンしてローレベルとなる。
【００１３】
ヒューズ２１３が溶断されている場合、クロックサイクルＥ１においてＭＯＳトランジスタ２１０がオンしてハイレベルとなる。しかしながら、クロックサイクルＥ２においては、ＮＭＯＳトランジスタ２１１はオンしてもヒューズ２１２が溶断されているためノード２１６はハイレベルを維持する。
【００１４】
保持部２２１においては、クロックサイクルＥ２後は、ヒューズ２１２の状態に応じてヒューズ情報を保持し、ヒューズ信号ＦＵＳＥを出力する。
【００１５】
尚、その他の関連技術として、特許文献２に開示されているヒューズ回路がある。ヒューズ回路を、２つのグループに分け、グループ間で動作タイミングをずらす構成である。但し、最初に動作するグループについては、上述の特願２００１−３５４４０２号、または特許文献１と同様に起動されるものである。
【００１６】
【特許文献１】
米国特許第６０８４８０３号明細書
【特許文献２】
特開２００２−１７５６９６号公報
【００１７】
【発明が解決しようとする課題】
本出願人の先出願である特願２００１−３５４４０２号では、信号ＩＮＡ、ＩＮＢ、ＩＮＣ、ＩＮＤ、／ＩＮＤは、パワーオンリセット信号ＰＯＲに基づいて生成される。一般的に、パワーオンリセット信号ＰＯＲを生成する電源検出回路は、デバイスの所定場所に１つ配置される。一方、ヒューズ回路１００は、デバイスの冗長アドレス情報、動作仕様情報等の多岐にわたる情報を扱うために、デバイス上の適宜な場所に点在して配置される場合がある。図１０にこの様子を示す。ヒューズ回路４０２Ａ、４０２Ｂ、４０２Ｃは、電源検出回路４０１に対して各々格別の位置に配置される。そのため、電源検出回路４０１からヒューズ回路４０２Ａ、４０２Ｂ、４０２Ｃまでの信号線４０４が有する寄生負荷はそれぞれ異なることとなる。同様に、電源ソース４０３から各ヒューズ回路４０２Ａ、４０２Ｂ、４０２Ｃまでの電源線４０５が有する寄生負荷もそれぞれ異なることとなる。また、一つのヒューズ回路（例えば４０２Ａ）に着目すると、電源検出回路４０１からの信号線４０４と、電源ソース４０３からの電源線４０５とは、互いに異なる寄生負荷を有する場合がある。
【００１８】
このため、信号線４０４が有する寄生負荷によっては、信号ＩＮＡ、ＩＮＢ、ＩＮＣ、ＩＮＤ、／ＩＮＤの伝播速度にずれが生じ、信号間の遷移タイミングに余裕がなくなってしまうことも考えられる。正しい回路動作を得られないおそれがあり問題である。
【００１９】
また、各々のヒューズ回路４０２Ａ、４０２Ｂ、４０２Ｃにおいて、電源線４０５を介して供給される電源電圧の立上がり時定数と、信号線４０４を介して伝播される信号ＩＮＡ、ＩＮＢ、ＩＮＣ、ＩＮＤ、／ＩＮＤの伝播時定数とが、互いに異なる場合がある。電源電圧として充分な電圧レベルが供給されない状態で、信号ＩＮＡ、ＩＮＢ、ＩＮＣ、ＩＮＤ、／ＩＮＤが伝播してしまうと、伝播された信号レベルを正しく認識できないおそれや、緩慢な回路動作により正しい出力結果を得られないおそれがあり問題である。
【００２０】
特許文献１では、電源投入後の最初のコマンドが、モードレジスタセットコマンドといったデバイスの初期化コマンドとは異なるコマンドである場合が問題である。例えば、ライトコマンドである場合、ライト動作において必要となるヒューズ情報を参照する必要がある。このため、ヒューズ情報が確定するまでの時間、内部回路の動作を遅延させることが必要となり、高速動作性能が劣化してしまうおそれがあり問題である。
【００２１】
また、電源投入後の最初のコマンドに引き続きリードコマンドが入力される場合、リード動作において必要なヒューズ情報を、リードコマンドの開始時に確定することとなる。ヒューズ情報の確定前の最初のコマンド動作に伴う電源ノイズ等によりヒューズ情報が反転してしまい、誤ったヒューズ情報を確定してしまうおそれがあり問題である。
【００２２】
本発明は、従来技術が有する問題点の少なくとも1つを解決するためになされたものである。すなわちその目的とするところは、電源投入時、制御パラメータ情報を情報格納部から確実に読み出し、内部回路に保持することが可能な半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
【００２４】
【００２５】
また、請求項１に係る半導体装置は、第１ノードと第２ノードとの間に接続され、制御パラメータ情報を格納する情報格納部と、第１初期化信号に基づき導通し第２初期化信号に基づき非導通となる、第１ノードと第１電源との間に接続されている第１スイッチ部と、第１初期化信号に基づき第１スイッチ部の導通前に導通し第１スイッチ部の導通期間に非導通となり、更に第２初期化信号に基づき第１スイッチ部の非導通後に導通する、第２ノードと第２電源との間に接続されている第２スイッチ部と、第２初期化信号に基づき第２スイッチ部が導通する前に非導通となる、第２ノードと第３ノードとの間に接続されている転送部と、第３ノードに伝播される制御パラメータ情報を保持する第３ノードに接続されている情報保持部と備えることを特徴とする。
【００２６】
請求項１の半導体装置では、第１初期化信号に基づき導通する第１スイッチ部を介して、第１ノードに接続されている情報格納部に第１電源が供給される。第１ノードへの第１電源の供給は、第２初期化信号に基づき第１スイッチ部が非導通となるまで継続する。この間、情報格納部の所定状態に応じて第１電源は第２ノードに伝播し制御パラメータ情報として転送部を介して第３ノードに伝播される。情報保持部は第３ノードに伝播される制御パラメータ情報を保持する。第２スイッチ部は、第１スイッチ部の導通期間に非導通となると共に、第１初期化信号に基づき第１スイッチ部の導通前、および第２初期化信号に基づき第１スイッチ部の非導通後に導通して、第２ノードに第２電源を供給する。
【００２７】
【００２８】
【００２９】
これにより、パワーオンリセット信号または第１初期化信号に基づくタイミングから、初期コマンド検出信号または第２初期化信号に基づくタイミングに至るまでの十分に長い時間を、制御パラメータ情報の読み出し期間として確保することができる。
【００３０】
また、十分な時間が確保された読み出し期間の後に、制御パラメータ情報を保持すればよく、制御パラメータ情報の読み出し動作と保持動作との間で、信号の遷移タイミングの調整を図る必要はない。信号間の遷移タイミングの競合に伴う、読み出し動作や保持動作の動作余裕が不足してしまうことはなく、安定した読み出し動作の後に保持動作を行うことができる。
【００３１】
また、十分な読み出し期間が確保されるため、制御パラメータ情報が半導体装置上の適宜な場所に点在して配置されている場合にも、電源電圧の供給経路上の負荷や信号伝播経路上の負荷の違いに関わらず、個々の制御パラメータ情報の読み出しを確実に行うことができる。
【００３２】
また、請求項２に係る半導体装置は、請求項１に記載の半導体装置において、第１ノードと第２電源との間に接続されている第３スイッチ部を備えることを特徴とする。第３スイッチ部は、第２初期化信号に基づき転送部の非導通後に導通して第１ノードに第２電源を供給する。これにより、制御パラメータ情報の読み出し後に第１ノードに第２電源が供給される。第２ノードに第２電源が供給されることと相俟って情報格納部の両端ノードが同電位となり、情報格納部に印加される電圧ストレスをなくすことができる。
【００３３】
また、請求項３に係る半導体装置は、請求項１または２に記載の半導体装置において、第２初期化信号に対して遅延した遅延信号を出力する遅延部を備えることを特徴とする。遅延部から出力される遅延信号に基づき第２スイッチ部または第３スイッチ部の少なくとも何れか一方が導通して、第２ノードまたは第１ノードに第２電源を供給する。
【００３４】
これにより、第２初期化信号に基づき第１スイッチ部が非導通となり第１電源の供給径路が遮断された後に、第２ノードまたは第１ノードに第２電源を供給することができる。第１および第２電源間での貫通電流の発生を防止することができる。
【００３５】
また、請求項４に係る半導体装置は、請求項１に記載の半導体装置において、第３ノードは、第１初期化信号に基づき第２電源のレベルに初期化されることを特徴とする。これにより、制御パラメータ情報の読み出し開始時に第３ノードは初期化される。
【００３６】
また、請求項５に係る半導体装置は、請求項４に記載の半導体装置において、情報保持部は、第３ノードに第１電源を供給する経路中に、第４スイッチ部を備えることを特徴とする。第４スイッチ部は、第２スイッチ部が第１初期化信号に基づき導通して転送部を介して第３ノードに第２電源を供給することに同期して、第１初期化信号に基づき非導通となり、第３ノードへの第１電源の供給径路を遮断する。これにより、制御パラメータ情報の読み出し開始時に、第３ノードを確実に第２電源に初期化することができる。
【００３７】
また、請求項６に係る半導体装置は、請求項１に記載の半導体装置において、電源投入を検出する電源検出部を備え、第１初期化信号は、電源検出部から出力されるパワーオンリセット信号であることを特徴とする。
【００３８】
これにより、電源投入時の最初の初期化信号としてパワーオンリセット信号を利用することができる。パワーオンリセット信号に基づき制御パラメータ情報の読み出しを開始し、その後の第２初期化信号まで読み出し動作を継続する。パワーオンリセット信号は、電源電圧の電圧レベルが所定値に達することにより出力される。このため、その後の電源電圧は十分な電圧レベルにあることとなる。十分な電圧レベルの電源電圧により、制御パラメータ情報の読み出し動作および保持動作は確実に行われる。
【００３９】
また、請求項７に係る半導体装置は、請求項１に記載の半導体装置において、電源電圧が定常電圧レベルに立ち上がった後の最初のコマンドを検出する初期コマンド検出部を備え、第２初期化信号は、初期コマンド検出部から出力される初期コマンド検出信号であることを特徴とする。
【００４０】
これにより、制御パラメータ情報の読み出し終了のタイミングとして、初期コマンド検出信号を利用することができる。最初のコマンド発行の時点で、制御パラメータ情報の読み出し動作および保持動作は終了することとなり、読み出し動作や保持動作のためにコマンド動作の開始タイミングを遅らせる必要はない。最初のコマンドに基づく回路動作に遅延はなく高速動作性能を維持することができる。また、制御パラメータ情報の読み出し時にはコマンドに基づく回路動作による電源ノイズ等はなく、制御パラメータ情報の誤反転は発生しない。従って、誤った情報を保持してしまうことはない。
【００４１】
【発明の実施の形態】
以下、本発明の半導体装置について具体化した実施形態を図１乃至図５に基づき図面を参照しつつ詳細に説明する。
【００４２】
本発明の原理を図１のタイミングチャートに基づき説明する。電源投入に伴い電源電圧ＶＤＤが立ち上がる。電源電圧ＶＤＤの立ち上がりを検知する電源検出回路によりパワーオンリセット信号ＰＯＲがパルス信号として生成される。パワーオンリセット信号ＰＯＲにより、ヒューズ読み出し信号が活性化してヒューズ情報の読み出しが行われる。ヒューズ情報の読み出しは、パワーオンリセット信号ＰＯＲから最初のコマンドエントリー信号まで継続して行われる。読み出された情報は最初のコマンドエントリー信号において確定され、保持部に保持される。
【００４３】
ここで、コマンドエントリー信号は、コマンドの入力を認識して生成される信号である。最初のコマンド入力がなされるタイミングは、パワーオンリセット信号ＰＯＲにより電源電圧ＶＤＤの電圧レベルが所定レベルに達した後、電源電圧ＶＤＤが立ち上がり安定した後であることが一般的である。これにより、電源電圧ＶＤＤが所定電圧レベルに立ち上がってから安定した電圧レベルに至る期間において、ヒューズ情報が読み出される。十分な電源電圧レベルと共に十分な時間において正しいヒューズ情報が読み出され保持される。誤ったヒューズ情報が保持されることはない。
【００４４】
このため、パワーオンリセット信号ＰＯＲから最初のコマンドが発行されるまでが短時間に限定される場合でも、最初のコマンドが発行される時点では、電源電圧ＶＤＤは回路動作に支障のない電圧レベルにまで上昇しており、ヒューズ情報の読み出し動作および保持動作は正しく行われる。誤ったヒューズ情報が保持されることはない。
【００４５】
図２は、実施形態１として本発明をヒューズ回路１に適用した場合の一例である。ヒューズ回路１は、ヒューズ部２、転送部３および保持部４により構成される。互いに相補の転送信号ｆｔｒｘ、ｆｔｒｚは、転送部３のトランスファゲート８のＰＭＯＳ、ＮＭＯＳトランジスタに入力される。制御信号ｆｓｅｔｐｘ、ｆｃｌｚ、ｆｓｅｔｐｄｘは、各々、ヒューズ部２のＰＭＯＳトランジスタ５、ＮＭＯＳトランジスタ６、７に入力される。制御信号ｆｒｓｔｚは、保持部４のＰＭＯＳトランジスタ９に入力される。ヒューズ１５は、ノード１６および１７の間に接続されている。ＰＭＯＳトランジスタ５は、ノード１６と電源電圧ＶＤＤとの間に接続されている。ＮＭＯＳトランジスタ７は、ノード１７と接地電圧ＶＳＳとの間に接続されている。ＮＭＯＳトランジスタ６は、ノード１６と接地電圧ＶＳＳとの間に接続されている。転送部３のトランスファゲート８は、ヒューズ部２のノード１７と、保持部４のノード１８とを接続している。保持部４は、ノード１８に伝播される電圧レベルを保持し、保持している電圧レベルに応じてヒューズ信号ＦＵＳＥを出力する。
【００４６】
図３は、転送信号ｆｔｒｘ、ｆｔｒｚ、および制御信号ｆｓｅｔｐｘ、ｆｃｌｚ、ｆｓｅｔｐｄｘ、ｆｒｓｔｚの生成回路３０の一例である。生成回路３０では、転送信号ｆｔｒｘおよびｆｔｒｚは、インバータゲートを介してコマンドエントリー信号ｏｔｄａｃｚより生成する。具体的には、コマンドエントリー信号ｏｔｄａｃｚから４段のインバータゲートを介して、同相信号である転送信号ｆｔｒｘが出力される。また、コマンドエントリー信号ｏｔｄａｃｚから５段のインバータゲートを介して、反転信号である転送信号ｆｔｒｚが出力される。
【００４７】
制御信号ｆｒｓｔｚは、６段のインバータゲートを介して、パワーオンリセット信号ＰＯＲより生成される。制御信号ｆｓｅｔｐｘは、パワーオンリセット信号ＰＯＲから４段のインバータゲートを介して得られる同相信号と、転送信号ｆｔｒｚから３段のインバータゲートを介して得られる反転信号との論理和出力に対して、更に２段のインバータゲートを介して得られる信号である。制御信号ｆｓｅｔｐｄｘは、パワーオンリセット信号ＰＯＲから４段のインバータゲートを介して得られる同相信号と、転送信号ｆｔｒｚから３段のインバータゲート、および遅延部３１を介して遅延時間τが付加された遅延信号ｓｄとの論理和出力に対して、更に２段のインバータゲートを介して得られる信号である。制御信号ｆｃｌｚは、遅延部３１からの遅延信号ｓｄに対して、４段のインバータゲートを介して得られる信号である。
【００４８】
図４は、ヒューズ回路１（図２）の動作タイミングチャートである。ヒューズ部２において、ＰＭＯＳトランジスタ５は制御信号ｆｓｅｔｐｘにより制御される。制御信号ｆｓｅｔｐｘは、パワーオンリセット信号ＰＯＲの解除によりローレベルに遷移し（図４、（１））、電源投入後の最初のコマンドによるコマンドエントリー信号ｏｔｄａｃｚのハイレベル遷移により、再びハイレベルに遷移する（図４、（２））。制御信号ｆｓｅｔｐｘがローレベルである期間でＰＭＯＳトランジスタ５はオンし、電源電圧ＶＤＤをノード１６に接続する。ＮＭＯＳトランジスタ７は、制御信号ｆｓｅｔｐｄｘにより制御される。制御信号ｆｓｅｔｐｄｘは、パワーオンリセット信号ＰＯＲの解除によりローレベルに遷移し（図４、（３））、コマンドエントリー信号ｏｔｄａｃｚのハイレベル遷移から遅延部３１により設定された遅延時間τの後に、再びハイレベルに遷移する（図４、（４））。ＮＭＯＳトランジスタ７は制御信号ｆｓｅｔｐｄｘがローレベルである期間にオフし、その前後のハイレベル期間においてオンして接地電圧ＶＳＳをノード１７に接続する。ＮＭＯＳトランジスタ６は、制御信号ｆｃｌｚにより制御される。制御信号ｆｃｌｚは、コマンドエントリー信号ｏｔｄａｃｚのハイレベル遷移から遅延部３１により設定された遅延時間τの後に、ハイレベルに遷移する（図４、（５））。ＮＭＯＳトランジスタ６は、制御信号ｆｃｌｚがローレベルである期間にオフし、その後のハイレベル期間においてオンして接地電圧ＶＳＳをノード１６に接続する。
【００４９】
ＮＭＯＳトランジスタ６、７は、コマンドエントリー信号ｏｔｄａｃｚのハイレベル遷移から遅延時間τの後にハイレベルに遷移し、ヒューズ１５の両端ノード１６、１７を接地電圧ＶＳＳとする。ヒューズ１５の端子間が同電位に固定され、グローバック現象といったヒューズの切断抵抗の経時劣化を防止することができる。
【００５０】
ヒューズが溶断されていない場合、ノード１７にはノード１６の電圧レベルがそのまま伝達される。そのため、ノード１７は、ＰＭＯＳトランジスタ５が制御信号ｆｓｅｔｐｘによりオンすることによりハイレベルに遷移する（図４、（６））。その後、ノード１６および１７は、ＮＭＯＳトランジスタ６および７が制御信号ｆｃｌｚおよびｆｓｅｔｐｄｘによりオンすることによりローレベルに遷移する（図４、（７））。
【００５１】
ヒューズが溶断されている場合、ノード１６はＰＭＯＳトランジスタ５が制御信号ｆｓｅｔｐｘによりオンすることによりハイレベルに遷移しても（図４、（８））、経路が遮断されているためノード１７には伝達されない。このため、ノード１７の電圧レベルはローレベルに維持される。ここで、ノード１７は、パワーオンリセット信号ＰＯＲに同期して信号ｆｓｅｔｐｄｘがハイレベル遷移することに応じて接地電圧ＶＳＳに放電されることによりローレベルに初期化される。その後、ノード１６はＮＭＯＳトランジスタ６が制御信号ｆｃｌｚによりオンすることによりローレベルに遷移する（図４、（９））。また、ノード１７もＮＭＯＳトランジスタ７が制御信号ｆｓｅｔｐｄｘによりオンすることによりローレベルに維持される（図４、（９））。
【００５２】
転送部３において、トランスファゲート８は、互いに相補の転送信号ｆｔｒｘ、ｆｔｒｚにより制御される。転送信号ｆｔｒｘはコマンドエントリー信号ｏｔｄａｃｚによりハイレベルに、転送信号ｆｔｒｚはコマンドエントリー信号ｏｔｄａｃｚによりローレベルに遷移する（図４、（１０））。トランスファゲート８は、転送信号ｆｔｒｘがローレベル、かつ転送信号ｆｔｒｚがハイレベルである期間にオンし、ノード１７の電圧レベルをノード１８に転送する。
【００５３】
保持部４において、ＰＭＯＳトランジスタ９は、制御信号ｆｒｓｔｚにより制御される。制御信号ｆｒｓｔｚは、パワーオンリセット信号ＰＯＲに同期してハイレベル遷移する。これに応じてＰＭＯＳトランジスタ９がオフすることにより、電源電圧ＶＤＤからＰＭＯＳトランジスタ１０を介してノード１８に至る経路は遮断される。同時にＮＭＯＳトランジスタ７がオンするので、転送部３を介してノード１８は接地電圧ＶＳＳに接続される。これにより、ノード１８がローレベルに設定されて保持部４は初期化される。
【００５４】
その後、パワーオンリセット信号ＰＯＲの解除により、制御信号ｆｒｓｔｚはローレベルに遷移する（図４、（１１））。ＰＭＯＳトランジスタ９は、制御信号ｆｒｓｔｚがローレベルになることによりオンし、ＰＭＯＳトランジスタ１０とノード１８を接続して、ラッチ回路を構成する。保持部４は、ノード１８の電圧を保持しヒューズ信号ＦＵＳＥを出力する。
【００５５】
制御信号ｆｒｓｔｚのローレベル遷移により、保持部４においてラッチ回路が構成されることと相前後して、トランスファゲート８がオンして保持部４にヒューズ情報が転送される。その後、最初のコマンドが発行されて転送信号ｆｔｒｘ／ｆｔｒｚがハイ／ローレベルに遷移するまでの十分な期間を転送期間として確保することができる。この転送期間には、保持部４にラッチ回路が構成されており、十分な時間的余裕を持って保持部４にヒューズ情報が保持される。すなわち、ヒューズが溶断されていない場合には、ノード１７のハイレベルが転送され保持される（図４、（１２））。ヒューズが溶断されている場合には、ノード１８の初期化レベルが維持されてローレベルが保持される（図４、（１３））。
【００５６】
ここで、電源投入後の最初のコマンド入力は、電源電圧ＶＤＤが十分に立ち上がり安定した後に行われる。これにより、電源電圧ＶＤＤが安定した最初のコマンドの入力時点でヒューズ情報の確定を行うことができ、十分に長い転送時間と相俟って、正しいヒューズ情報を確実に転送して保持することができる。ヒューズ回路１がデバイス内のどのような位置に配置される場合においても、寄生負荷の影響による誤動作を防ぐことができる。
【００５７】
また、コマンドエントリー信号ｏｔｄａｃｚに応じて転送部４をオフすることにより、保持部４においてヒューズ情報を確定させ保持する。これにより、コマンドによる動作が行われる前の段階でヒューズ情報は確定されており、コマンド動作により発生する電源ノイズによるヒューズ情報の誤反転は発生しない。
【００５８】
ここで、ヒューズが溶断されていない場合には、コマンドエントリー信号ｏｔｄａｃｚにより保持部４においてヒューズ情報が確定された後、ノード１８にはハイレベルが保持される。一方、ノード１７は、その後ローレベルに維持される。このため、トランスファゲート８の端子間に電源電圧ＶＤＤの電圧レベルが印加される状態となり、電圧レベルによってはトランスファゲート８にオフリーク電流が流れることとなる。ここで、バッテリー駆動システムに搭載される半導体装置においては、バッテリー駆動時間を延長するために、ＭＯＳトランジスタのオフリーク電流を抑制して待機時の消費電流を極限まで削減する必要がある。１個のヒューズ回路１において発生するオフリーク電流は数ｎＡ程度であるが、一般的な半導体装置においては数千個のヒューズ回路１を使用するため、デバイス全体では数μＡとなってしまう。そこで、トランスファゲート８におけるオフリーク電流を低減する必要がある。
【００５９】
オフリーク電流を削減することは、トランスファゲート８のサイズをできるだけ小さくすることにより可能ではある。しかしながら、同時にトランスファゲート８のオン抵抗が増加し電流駆動能力が低減してしまうことが考えられ、本出願人の先出願である特願２００１−３５４４０２号では、保持部への取り込み時間の余裕度が減少してしまうおそれがあった。
【００６０】
本発明においては、保持部４へのヒューズ情報の転送に際し十分な転送時間を確保することができる。従って、トランスファゲート８を必要最小限のトランジスタサイズに低減してオフリーク電流を最小限に抑制しながら、これによる電流駆動能力の低減に対しても保持部４へのヒューズ情報の取り込みを確実に行うことが可能である。トランスファゲートにおけるオフリーク電流の抑制とヒューズ情報の確実な取り込みとを両立させることができる。
【００６１】
また、ＰＭＯＳトランジスタ５がオフした後、遅延回路３１において設定した遅延時間τの経過後に、ＮＭＯＳトランジスタ６および７がオンする構成である。これにより、ヒューズ部２のＭＯＳトランジスタ５乃至７の導通状態の切り替わりの際の貫通電流の防止を図ることができる。
【００６２】
図５は、実施形態２として本発明をヒューズ回路５０に適用した場合の一例である。ヒューズ回路５０は、ヒューズ部５１および保持部５２により構成され、転送部を有さない。制御信号ｆｓｅｔｐｘ、ｆｔｒｚは、各々ヒューズ部５１のＰＭＯＳトランジスタ５３、ＮＭＯＳトランジスタ５４に入力される。ヒューズ５７は、ノード５８および５９の間に接続されている。ＰＭＯＳトランジスタ５３はノード５８と電源電圧ＶＤＤとの間に接続されている。ＮＭＯＳトランジスタ５４は、ノード５９と接地電圧ＶＳＳとの間に接続されている。保持部５２では、インバータゲート５５とナンドゲート５６との入出力端子が相互に接続されている。インバータゲート５５の入力端子は、ヒューズ部５１のノード５８に接続されている。ナンドゲート５６の他方の入力端子には、コマンドエントリー信号ｏｔｄａｃｚが入力される。保持部５２は、ハイレベルのコマンドエントリー信号ｏｔｄａｃｚに応じてナンドゲート５６が論理反転機能を奏することに応じて、ラッチ回路を構成する。ノード５８から入力される電圧レベルを保持し、その反転信号であるヒューズ情報をヒューズ信号ＦＵＳＥとして出力する。
【００６３】
制御信号ｆｓｅｔｐｘ、ｆｔｒｚは、生成回路３０(図３)により生成される。制御信号ｆｓｅｔｐｘ、ｆｔｒｚの動作タイミングチャートは図４に示すとおりである。実施形態２では、信号ｆｔｒｚを転送信号ではなく制御信号として使用する。ヒューズ部５１において、ＰＭＯＳトランジスタ５３は、制御信号ｆｓｅｔｐｘにより制御される。制御信号ｆｓｅｔｐｘは、パワーオンリセット信号ＰＯＲの解除によりローレベルに遷移し、電源投入後の最初のコマンドによるコマンドエントリー信号ｏｔｄａｃｚにより再びハイレベルに遷移する。制御信号ｆｓｅｔｐｘがローレベルである期間にＰＭＯＳトランジスタ５３がオンし、電源電圧ＶＤＤをノード５８に接続する。ＮＭＯＳトランジスタ５４は、制御信号ｆｔｒｚにより制御される。制御信号ｆｔｒｚは、コマンドエントリー信号ｏｔｄａｃｚによりローレベルに遷移する。ＮＭＯＳトランジスタ５４は、制御信号ｆｔｒｚがハイレベルである期間にオンして接地電圧ＶＳＳをノード５９に接続し、その後のローレベルにおいてオフする。
【００６４】
以上によりＰＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４は、パワーオンリセット信号ＰＯＲの解除からコマンドエントリー信号ｏｔｄａｃｚが生成されるまでの転送期間で同時にオンする。更に、転送期間においては、コマンドエントリー信号ｏｔｄａｃｚがローレベルであるため、ナンドゲート５６を構成するＰＭＯＳトランジスタのうちの１つもオンしている。但し、ＮＭＯＳトランジスタ５４の電流駆動能力は、ＰＭＯＳトランジスタ５３の電流駆動能力とナンドゲート５６を構成するＰＭＯＳトランジスタの電流駆動能力との和に比して大きいものとする。
【００６５】
ヒューズが溶断されていない場合、ノード５８は、制御信号ｆｓｅｔｐｘおよびｆｔｒｚにより、ＰＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４が同時にオンする。この時点では、ナンドゲート５６を構成するＰＭＯＳトランジスタもオンしており、これらのＰＭＯＳトランジスタが並列にオンしてノード５８を電源電圧ＶＤＤに接続する。しかしながら、ＰＭＯＳトランジスタの並列接続による電流駆動能力に比してＮＭＯＳトランジスタ５４が大きな電流駆動能力を有するので、ノード５８はローレベルとなる。
【００６６】
ヒューズが溶断されている場合、ノード５８は、制御信号ｆｓｅｔｐｘおよびｆｔｒｚにより、ＰＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４が同時にオンする。しかしながら、ノード５８からＮＭＯＳトランジスタ５４への径路は、ヒューズの溶断により遮断されている。このため、ノード５８はハイレベルとなる。
【００６７】
保持部５２において、ナンドゲート５６は、コマンドエントリー信号ｏｔｄａｃｚがハイレベルに遷移することにより論理反転機能を奏することとなり、インバータゲート５５との間でラッチ回路が構成される。ヒューズ情報が保持されヒューズ信号ＦＵＳＥとして出力される。ヒューズが溶断されていない場合には、ノード５８のローレベルが保持され、インバータゲート５５により反転されてハイレベルのヒューズ信号ＦＵＳＥが出力される。ヒューズが溶断されている場合には、ノード５８のハイレベルが保持され、インバータゲート５５により反転されてローレベルのヒューズ信号ＦＵＳＥが出力される。実施形態１のヒューズ信号ＦＵＳＥ（図４、参照）と同一の結果が得られる。
【００６８】
ここで、ヒューズ情報の読み出し期間が十分に長いことに加えて、電源電圧ＶＤＤが十分に立ち上がって安定した後に最初のコマンド入力が行われることにより、ヒューズ情報の確定を行うことができ、正しい情報を確実に保持することができる。
【００６９】
ヒューズ回路５０がデバイス内のどのような位置に配置される場合においても、信号配線および電源配線上の寄生負荷の影響による誤動作を防ぐことができる。
【００７０】
また、コマンドエントリー信号ｏｒｄａｃｚにより、保持部５２においてヒューズ情報を確定させ保持する。これにより、コマンドによる動作が行われる前の段階でヒューズ情報は確定されており、コマンド動作により発生する電源ノイズによるヒューズ情報の誤反転は発生しない。
【００７１】
以上詳細に説明したとおり、本実施形態に係る半導体装置では、電源投入後の最初の初期化動作指令である第１初期化信号の１例として、パワーオンリセット信号ＰＯＲがローレベルに遷移してから、第２の初期化動作指令である最初のコマンドの入力として、第２初期化信号の１例であるコマンドエントリー信号ｏｔｄａｃｚがハイレベルに遷移するまでの、十分に長い時間を、制御パラメータ情報であるヒューズ情報の読み出し期間として確保することができる．
【００７２】
また、十分な時間が確保された読み出し期間の後に、保持部４、５２においてヒューズ情報を保持すればよく、ヒューズ情報の読み出し動作と保持動作との間で、信号の遷移タイミングの調整を図る必要はない。信号間の遷移タイミングの競合に伴う、読み出し動作や保持動作の動作余裕が不足してしまうことはなく、安定した読み出し動作の後に保持動作を行うことができる。
【００７３】
また、十分な読み出し期間が確保されるため、ヒューズ情報が、半導体装置上の適宜な場所にヒューズ回路４０２Ａ、４０２Ｂ、４０２Ｃとして点在して配置されている場合にも、電源電圧ＶＤＤの供給経路４０５上の負荷や信号伝播経路４０４上の負荷の違いに関わらず、個々のヒューズ情報の読み出しを確実に行うことができる。
【００７４】
また、ヒューズ情報の読み出し終了後には、第１ノードであるノード１６に第２電源である接地電圧ＶＳＳが供給される。第２ノードであるノード１７に接地電圧ＶＳＳが供給されることと相俟って、情報格納部であるヒューズ部２におけるヒューズ１５の両端ノードが同電位となり、ヒューズ１５に印加される電圧ストレスをなくすことができる。グローバック現象等の電圧ストレスによるヒューズ１５の経時劣化を防止することができる。
【００７５】
また、遅延部３１により、コマンドエントリー信号ｏｔｄａｃｚのハイレベル遷移から遅延時間τの後に、信号ｆｃｌｚ、ｆｓｅｔｐｄｘがハイレベル遷移する。従って、第１スイッチ部であるＰＭＯＳトランジスタ５が非導通となり第１電源である電源電圧ＶＤＤの供給径路が遮断された後に、ノード１６またはノード１７に接地電圧ＶＳＳを供給することができる。電源電圧ＶＤＤと接地電圧ＶＳＳとの間での貫通電流の発生を防止することができる。
【００７６】
また、ヒューズ情報の読み出し開始時に、第３スイッチ部であるＮＭＯＳトランジスタ７が導通して、転送部３を介して第３ノードであるノード１８を接地電圧に接続すると共に、第４スイッチ部であるＰＭＯＳトランジスタ９が非導通となり、ノード１８への電源電圧ＶＤＤからの経路を遮断する。従って、ヒューズ情報の読み出し開始時に、ノード１８が接地電圧ＶＳＳに初期化され保持部４が初期化される。
【００７７】
また、パワーオンリセット信号ＰＯＲは、電源電圧ＶＤＤの電圧レベルが所定値に達することにより出力される。このため、その後の電源電圧ＶＤＤは十分な電圧レベルにあることとなる。十分な電圧レベルの電源電圧ＶＤＤにより、ヒューズ情報の読み出し動作および保持動作は確実に行われる。
【００７８】
また、ヒューズ情報の読み出し終了のタイミングとして、コマンドエントリー信号ｏｔｄａｃｚを利用することができる。最初のコマンド発行の時点で、ヒューズ情報の読み出し動作および保持動作は終了することとなり、読み出し動作や保持動作のためにコマンド動作の開始タイミングを遅らせる必要はない。最初のコマンドに基づく回路動作に遅延はなく高速動作性能を維持することができる。また、ヒューズ情報の読み出し時にはコマンドに基づく回路動作による電源ノイズ等はなく、ヒューズ情報の誤反転は発生しない。従って、誤った情報を保持してしまうことはない。
【００７９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００８０】
ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１） 制御パラメータ情報が格納されており、電源投入後の最初の初期化動作を指令する第１初期化信号に基づき前記制御パラメータ情報が読み出し開始とされ、第２の初期化動作を指令する第２初期化信号に基づき前記制御パラメータ情報が読み出し終了とされる、情報格納部と、
前記情報格納部から読み出される前記制御パラメータ情報を保持する情報保持部とを備えることを特徴とする半導体装置。
（付記２） 前記情報保持部は、保持される制御パラメータ情報が前記第２初期化信号に基づき確定されることを特徴とする付記１に記載の半導体装置。
（付記３） 制御パラメータ情報の確定は、前記情報保持部への制御パラメータ情報の入力が遮断されることにより行われることを特徴とする付記２に記載の半導体装置。
（付記４） 制御パラメータ情報の確定は、前記情報保持部において保持動作が開始されることにより行われることを特徴とする付記２に記載の半導体装置。
（付記５） 第１ノードと第２ノードとの間に接続され、制御パラメータ情報を格納する情報格納部と、
前記第１ノードと第１電源との間に接続され、電源投入後の最初の初期化動作を指令する第１初期化信号に基づき導通し、第２の初期化動作を指令する第２初期化信号に基づき非導通となる、第１スイッチ部と、
前記第２ノードと第２電源との間に接続され、前記第１初期化信号に基づき前記第１スイッチ部の導通前に導通し、前記第１スイッチ部の導通期間に非導通となり、更に前記第２初期化信号に基づき前記第１スイッチ部の非導通後に導通する、第２スイッチ部と、
前記第２ノードと前記第３ノードとの間に接続され、前記第２初期化信号に基づき前記第２スイッチ部が導通する前に非導通となる、転送部と、
前記第３ノードに接続され、前記第３ノードに伝播される前記制御パラメータ情報を保持する情報保持部と備えることを特徴とする半導体装置。
（付記６） 前記第１ノードと前記第２電源との間に接続され、前記第２初期化信号に基づき前記転送部の非導通後に導通する第３スイッチ部を備えることを特徴とする付記５に記載の半導体装置。
（付記７） 前記第２初期化信号に対して遅延した遅延信号を出力する遅延部を備え、
前記遅延信号に基づき前記第２スイッチ部または前記第３スイッチ部の少なくとも何れか一方が導通することを特徴とする付記５または６に記載の半導体装置。
（付記８） 前記第３ノードは、前記第１初期化信号に基づき前記第２電源のレベルに初期化されることを特徴とする付記５に記載の半導体装置。
（付記９） 前記情報保持部は、
前記第３ノードに前記第１電源を供給する経路中に、前記第２スイッチ部が前記第１初期化信号に基づき導通することに同期して、前記第１初期化信号に基づき非導通となる第４スイッチ部を備えることを特徴とする付記８に記載の半導体装置。
（付記１０） 電源投入を検出する電源検出部を備え、
前記第１初期化信号は、前記電源検出部から出力されるパワーオンリセット信号であることを特徴とする付記１または５に記載の半導体装置。
（付記１１） 電源投入後の最初のコマンドを検出する初期コマンド検出部を備え、
前記第２初期化信号は、前記初期コマンド検出部から出力される初期コマンド検出信号であることを特徴とする付記１または５に記載の半導体装置。
（付記１２） 格納されている制御パラメータ情報を、電源投入後の最初の初期化動作指令に基づき読み出し開始とする読み出し開始ステップと、
第２の初期化動作指令に基づき読み出し終了とする読み出し終了ステップと、
前記読み出し終了ステップまでに読み出された前記制御パラメータ情報を保持する保持ステップとを有することを特徴とする半導体装置の制御方法。
（付記１３） 電源投入後の最初の初期化動作指令とは、投入された電源が所定電圧レベルに達することに基づき行われることを特徴とする付記１２に記載の半導体装置の制御方法。
（付記１４） 第２の初期化動作指令とは、電源投入後の最初のコマンドに基づき行われることを特徴とする付記１２に記載の半導体装置の制御方法。
【００８１】
【発明の効果】
本発明によれば、電源投入時、十分な読み出し時間により且つ十分な電源電圧をもって、制御パラメータ情報を情報格納部から確実に読み出し、内部回路に保持することが可能であり、読み出し動作および保持動作により最初のコマンド動作の遅延を生ずることのない半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の原理を示すタイミングチャートである。
【図２】 実施形態１のヒューズ回路を示す回路図である。
【図３】 制御信号および転送信号の生成回路を示す回路図である。
【図４】 実施形態１のヒューズ回路のタイミングチャートである。
【図５】 実施形態２のヒューズ回路を示す回路図である。
【図６】 本出願人の先願におけるヒューズ回路を示す回路図である。
【図７】 図６のヒューズ回路のタイミングチャートである。
【図８】 特許文献１に開示されている半導体装置の回路図である。
【図９】 図８の半導体装置のタイミングチャートである。
【図１０】 電源検出回路およびヒューズ回路の配置の１例を示す模式図である。
【符号の説明】
１ ヒューズ回路
２、５１ ヒューズ部
３ 転送部
４、５２ 保持部
１５、５７ ヒューズ
３０ 制御信号および転送信号の生成回路
ｏｔｄａｃｚ コマンドエントリー信号
ＰＯＲ パワーオンリセット信号

Claims (7)

1. 第１ノードと第２ノードとの間に接続され、制御パラメータ情報を格納する情報格納部と、
   前記第１ノードと第１電源との間に接続され、電源投入後の最初の初期化動作を指令する第１初期化信号に基づき導通し、第２の初期化動作を指令する第２初期化信号に基づき非導通となる、第１スイッチ部と、
   前記第２ノードと第２電源との間に接続され、前記第１初期化信号に基づき前記第１スイッチ部の導通前に導通し、前記第１スイッチ部の導通期間に非導通となり、更に前記第２初期化信号に基づき前記第１スイッチ部の非導通後に導通する、第２スイッチ部と、
   前記第２ノードと前記第３ノードとの間に接続され、前記第２初期化信号に基づき前記第２スイッチ部が導通する前に非導通となる、転送部と、
   前記第３ノードに接続され、前記第３ノードに伝播される前記制御パラメータ情報を保持する情報保持部と備えることを特徴とする半導体装置。
2. 前記第１ノードと前記第２電源との間に接続され、前記第２初期化信号に基づき前記転送部の非導通後に導通する第３スイッチ部を備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第２初期化信号に対して遅延した遅延信号を出力する遅延部を備え、
   前記遅延信号に基づき前記第２スイッチ部または前記第３スイッチ部の少なくとも何れか一方が導通することを特徴とする請求項１または２に記載の半導体装置。
4. 前記第３ノードは、前記第１初期化信号に基づき前記第２電源のレベルに初期化されることを特徴とする請求項１に記載の半導体装置。
5. 前記情報保持部は、
   前記第３ノードに前記第１電源を供給する経路中に、前記第２スイッチ部が前記第１初期化信号に基づき導通することに同期して、前記第１初期化信号に基づき非導通となる第４スイッチ部を備えることを特徴とする請求項４に記載の半導体装置。
6. 電源投入を検出する電源検出部を備え、
   前記第１初期化信号は、前記電源検出部から出力されるパワーオンリセット信号であることを特徴とする請求項１に記載の半導体装置。
7. 電源電圧が定常電圧レベルに立ち上がった後の最初のコマンドを検出する初期コマンド検出部を備え、
   前記第２初期化信号は、前記初期コマンド検出部から出力される初期コマンド検出信号であることを特徴とする請求項１に記載の半導体装置。

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