KR101466890B1

KR101466890B1 - 시스템 온 칩에서 리셋 회로 장치 및 방법

Info

Publication number: KR101466890B1
Application number: KR1020070113528A
Authority: KR
Inventors: 윤지용; 홍종혁
Original assignee: 삼성전자주식회사
Priority date: 2007-11-08
Filing date: 2007-11-08
Publication date: 2014-12-11
Also published as: KR20090047608A

Abstract

본 발명은 시스템 온 칩에서 리셋 회로 장치 및 방법에 관한 것으로서, 외부의 리셋 핀을 통해 리셋 신호가 입력되는 동안에 슬립 트랜지스터를 온 시키기 위한 제 1 제어 신호를 생성하고, 상기 외부 리셋 핀을 통해 리셋 신호가 입력되지 않는 동안에 상기 슬립 트랜지스터를 오프 시키기 위한 제 2 제어 신호를 생성하는 슬립신호 생성부(sleep signal generator)와, 상기 슬립신호 생성부에서 상기 슬립 트랜지스터를 온 시키기 위한 상기 제 1 제어 신호가 입력되는 동안에 온 되어 리셋 버퍼 체인부(reset buffer chain)로 전원을 공급하고, 상기 슬립 신호 생성부에서 상기 슬립 트랜지스터를 오프 시키기 위한 상기 제 2 제어 신호가 입력되는 동안에 오프되어 리셋 버퍼 체인부로의 전원을 차단하는 슬립 트랜지스터(sleep transistor)와, 상기 슬립 트랜지스터에 의해 전원을 공급받는 동안에 상기 외부 리셋 핀을 통해 입력되는 리셋 신호를 리셋이 필요한 소자에 전달하는 복수의 버퍼들로 구성된 리셋 버퍼 체인부를 포함하여, 리셋 신호가 입력되지 않을 경우, 리셋 신호의 전달 경로에 연결된 수많은 버퍼에 전원이 공급되는 것을 차단함으로써, 기존의 리셋 동작을 그대로 사용하면서 상기 리셋 신호가 입력되지 않는 대부분의 시간 동안 상기 수많은 버퍼에서 발생되는 누설 전류로 인한 전력 소모를 제거할 수 있다.

리셋 회로, 전력소모, 파워 게이팅(power gating), 리셋 버퍼

Description

시스템 온 칩에서 리셋 회로 장치 및 방법{APPARATUS AND METHOD FOR RESET CIRCUIT IN SYSTEM ON CHIP}

본 발명은 시스템 온 칩(System on Chip; SoC)에서 리셋 회로 장치 및 방법에 관한 것으로서, 특히 상기 시스템 온 칩 내부의 디지털 회로 중에서 리셋 회로의 전력 소모를 감소시키기 위한 장치 및 방법에 관한 것이다.

일반적으로, 시스템 온 칩(System on Chip; 이하 'SoC'라 칭함) 내부의 디지털 회로의 전력 소모는 크게 동적 전력(dynamic power) 소모와 정적 전력(static power) 소모로 구분된다. 상기 동적 전력 소모는 스위칭에 의한 전력 소모와 쇼트 회로에 의한 전력 소모로 구성되며, 이 중 상기 스위칭에 의한 전력 소모가 큰 비중을 차지하고, 상기 정적 전력 소모는 주로 누설 전류(leakage current)에 의한 전력 소모로 인해 발생된다.

최근 들어, 상기 SoC의 제조 공정이 65nm 이하로 감소하면서 상기 동적 전력 소모 뿐만 아니라 정적 전력 소모의 비율이 높게 증가 되었다. 이에 따라 종래에는 상기 SoC에서 상기 정적 전력 소모 및 정적 전력 소모를 감소시키기 위한 수많은 저전력(low power) 기법들이 제공되고 있다. 특히, 상기 SoC에서 상기 정적 전력 소모 중 누설 전류로 인한 전력 소모를 감소시키기 위한 파워 게이팅(power gating) 기법이 제공되고 있다.

상기 파워 게이팅 기법은 회로에 공급되는 전원을 차단하는 기법을 의미하는 것으로서, SoC 내부를 여러 개의 전력 영역(power domain)으로 분리하고, 분리된 각각의 영역 중에서 동작할 필요가 없는 영역의 전원을 차단시킨다. 이때, 상기 전원을 차단시킬 영역의 전원전압원(VDD) 혹은 접지전압원(VSS 혹은 GND)과 논리(logic) 회로 사이에 임계 전압(threshold voltage)이 비교적 높은 MOS 트랜지스터(Metal Oxide Semiconductor Transistor)(혹은 MOS 스위치)를 삽입하여 전원을 차단시키는 방법을 MTCMOS(Multi Threshold CMOS) 파워 게이팅 기법이라고 한다. 상기 MTCMOS 파워 게이팅 기법은 논리 회로를 동작시킬 시에 상기 MOS 스위치를 온(ON)시킴으로써, 임계 전압이 비교적 낮은 논리 회로에 전원을 공급하여 상기 논리 회로가 빠른 속도로 동작가능하게 하고, 상기 논리 회로 동작시키지 않을 시에 상기 MOS 스위치를 오프(OFF)시킴으로써, 상기 논리 회로에 전원 공급을 차단하여 상기 논리 회로의 누설 전류에 의한 전력 소모를 감소시키는 기법이다.

도 1을 참조하여 상기 MTCMOS 파워 게이팅 기법을 적용한 SoC 구조를 살펴보면, SoC 내부의 논리 회로는 기능별로 A블럭(111), B블럭(113), C블럭(115)으로 분리되고, 각각의 블럭들(111, 113, 115)은 제 1, 제 2 및 제 3 푸터 스위치(footer switch)(103, 105, 107)를 통해 접지전압원(VSS)과 연결된다. 이때, 상기 푸터 스 위치들(103, 105, 107)은 게이트를 통해 전원 제어부(101)로부터 전원 차단을 위한 슬립 제어 신호를 각각 입력받아 온/오프(ON/OFF)됨으로써 연결된 해당 블럭들(111, 113, 115)에 전원을 공급 혹은 차단하는 역할을 수행한다. 예를 들어, 특정 시점에서 A블럭(111)은 동작을 수행해야하고, B블럭(113)과 C블럭(115)은 동작을 수행할 필요가 없는 경우, 상기 B블럭(113)과 C블럭(115)에 연결된 제 2 및 제 3 푸터 스위치(105, 107)는 상기 전원 제어부(101)로부터 슬립 신호를 인가받아 오프됨으로써, 연결된 해당 접지전원(VSS)으로부터의 전원이 상기 B블럭(113)과 C블럭(115)으로 공급되는 것을 차단한다. 이에 따라 상기 B블럭(113)과 C블럭(115)에서 낭비되는 누선 전류에 의한 전력 소모를 감소시킬 수 있다.

상기와 같은 MTCMOS 파워 게이팅 기법은 동작이 필요하지 않는 영역의 전원을 차단함으로써, 전원이 차단되어 있는 상태에서는 해당 부분에서 누설 전류가 흐르지 않는 장점을 가진다. 하지만, 종래에는 상기와 같은 파워 게이팅 기법을 데이터 혹은 제어 신호를 위한 경로에만 적용되고 있다.

일반적으로, SoC 내부에는 설계 내용에 따라 수많은 플립플롭(flip-flop) 혹은 래치(Latch)와 같은 연속적인 셀(sequential cell)들이 존재하는데, 이 셀들은 안정적인 초기화를 위해 0 혹은 1의 값으로 리셋된다.

도 2를 참조하여 상기 SoC에서 각 셀들의 리셋을 위한 구조를 살펴보면, 종래 기술에 따른 SoC는 결합(glitch)에 의해 비정상적인 리셋 신호가 발생하는 것을 방지하는 글리치 방지부(201)를 포함하며, 각각의 플립플롭(203, 205, 207)에 리셋 신호가 제공되는 타이밍을 맞추기 위한 다수의 버퍼들(209)을 포함한다. 즉, 상기 도 2에 도시된 바와 같이, 외부의 리셋 핀으로부터 입력되는 리셋 신호는 상기 글리치 방지부(201)를 거친 후, 수많은 버퍼들을 거쳐 해당 플립플롭 혹은 래치의 리셋 단자로 입력된다. 이때, 상기 리셋 신호의 신호 경로에 연결되는 플립플롭 혹은 래치의 개수, 레이아웃(Layout)시 플립플롭 혹은 래치의 배치(placement) 및 배선(routing), 부하 캐패시턴스(load capacitance) 값 및 뒤틀린 시간(timing skew) 등에 따라 상기 리셋 신호의 경로에 수많은 버퍼들이 삽입되게 된다.

상술한 바와 같이, SoC에서 리셋 신호가 전달되는 신호 경로에는 수많은 버퍼들이 삽입된다. 상기 버퍼들은 상기 리셋 신호가 입력될 경우, 입력된 리셋 신호를 해당 플립플롭 혹은 래치의 리셋 단자로 전달하고, 상기 리셋 신호가 입력되지 않는 경우에는 스위칭을 수행하지 않으며, 단순히 해당 플립플롭 혹은 레치의 리셋 단자를 리셋 신호가 입력되지 않은 상태로 유지하는 역할만을 담당한다.

즉, 상기 리셋 신호가 전달되는 신호 경로에 존재하는 수많은 버퍼들은 상기 리셋 신호가 입력되지 않는 경우 특별한 동작을 하지 않음에도 불구하고 계속해서 전원을 공급받게 됨으로써, 누설 전류에 의한 전력 소모가 계속 발생하게 되는 문제점을 갖는다.

본 발명은 상술한 바와 같은 문제점을 해결하기 위해 도출된 것으로서, 본 발명의 목적은 시스템 온 칩에서 전력 소모를 감소시키기 위한 리셋 회로 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 시스템 온 칩에서 리셋 신호가 입력되지 않을 경우, 리셋 회로 내에 전원 공급을 차단하여 누설 전류로 인한 전력 소모를 제거하기 위한 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 시스템 온 칩에서 MOS 트랜지스터(Metal Oxide Semiconductor Transistor)를 이용하여 리셋 신호의 입력 여부에 따라 리셋 신호의 전달 경로에 연결된 버퍼에 전원을 공급 혹은 차단하기 위한 장치 및 방법을 제공함에 있다.

상술한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 시스템 온 칩에서 리셋 회로 장치는, 외부의 리셋 핀을 통해 리셋 신호가 입력되는 동안에 슬립 트랜지스터를 온 시키기 위한 제 1 제어 신호를 생성하고, 상기 외부 리셋 핀을 통해 리셋 신호가 입력되지 않는 동안에 상기 슬립 트랜지스터를 오프 시키기 위한 제 2 제어 신호를 생성하는 슬립신호 생성부(sleep signal generator)와, 상기 슬립신호 생성부에서 상기 슬립 트랜지스터를 온 시키기 위한 상기 제 1 제어 신호가 입력되는 동안에 온되어 리셋 버퍼 체인부(reset buffer chain)로 전원을 공급하고, 상기 슬립 신호 생성부에서 상기 슬립 트랜지스터를 오프 시키기 위한 상기 제 2 제어 신호가 입력되는 동안에 오프되어 리셋 버퍼 체인부로의 전원을 차단하는 슬립 트랜지스터(sleep transistor)와, 상기 슬립 트랜지스터에 의해 전원을 공급받는 동안에 상기 외부 리셋 핀을 통해 입력되는 리셋 신호를 리셋이 필요한 소자에 전달하는 복수의 버퍼들로 구성된 리셋 버퍼 체인부를 포함하는 것을 특징으로 한다.

상술한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 시스템 온 칩에서 리셋 회로 동작 방법은, 외부의 리셋 핀을 통해 리셋 신호가 입력되는 동안에 슬립 트랜지스터를 온 시키기 위한 제 1 제어 신호를 생성하고, 상기 외부 리셋 핀을 통해 리셋 신호가 입력되지 않는 동안에 슬립 트랜지스터를 오프 시키기 위한 제 2 제어 신호를 생성하는 과정과, 상기 생성된 제어 신호가 상기 슬립 트랜지스터를 온 시키기 위한 제 1 제어 신호가 입력되는 동안에 상기 슬립 트랜지스터(sleep transistor)를 온 시켜 리셋 신호 전달 경로에 존재하는 복수의 버퍼들로 구성된 리셋 버퍼 체인부(reset buffer chain)로 전원을 공급하고, 상기 생성된 제어 신호가 상기 슬립 트랜지스터를 오프 시키기 위한 제 2 제어 신호가 입력되는 동안에 상기 슬립 트랜지스터를 오프 시켜 상기 리셋 신호 전달 경로에 존재하는 복수의 버퍼들로 구성된 리셋 버퍼 체인부로의 전원을 차단하는 과정을 포함하는 것을 특징으로 한다.

본 발명은 시스템 온 칩에서 리셋 신호가 입력되지 않을 경우, 리셋 신호의 전달 경로에 연결된 수많은 버퍼에 전원이 공급되는 것을 차단함으로써, 기존의 리셋 동작을 그대로 사용하면서 상기 리셋 신호가 입력되지 않는 대부분의 시간 동안 상기 수많은 버퍼에서 발생되는 누설 전류로 인한 전력 소모를 제거할 수 있는 효과가 있다.

이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생 략한다.

이하 본 발명에서는 시스템 온 칩(System on Chip; 이하 'Soc'라 칭함)에서 MOS 트랜지스터(Metal Oxide Semiconductor Transistor)를 이용하여 리셋 신호의 입력 여부에 따라 리셋 신호의 전달 경로에 연결된 버퍼에 전원을 공급 혹은 차단하기 위한 장치 및 방법에 대해 설명할 것이다.

이하 설명에서는 상기 MOS 트랜지스터 중에서 NMOS 트랜지스터를 이용하여 푸터 스위치(Footer Switch) 형태의 슬립 트랜지스터를 포함하는 리셋 회로와 PMOS 트랜지스터를 이용하여 헤더 스위치(Header Switch) 형태의 슬립 트랜지스터를 포함하는 리셋 회로에 대해 설명하기로 한다.

먼저, 하기 도 3을 참조하여 상기 푸터 스위치 형태의 슬립 트랜지스터를 포함하는 리셋 회로에 대해 살펴보기로 한다.

도 3은 본 발명의 실시 예에 따른 시스템 온 칩에서 전력 소모 감소를 위한 리셋 회로를 도시하고 있다.

상기 도 3에 도시된 바와 같이, 상기 리셋 회로는 글리치 방지부(Anti-glitch Logic)(301), 슬립신호 생성부(Sleep Signal Generator)(303), 슬립 트랜지스터(Sleep Transistor)(305), 리셋 버퍼 체인부(Reset buffer Chain)(307), 복수의 아이솔레이터(309, 311, 313) 및 복수의 플립플롭(flip-flop)(315, 317, 319) 혹은 래치(미도시)를 포함하여 구성된다.

상기 글리치 방지부(301)는 리셋 핀을 통해 외부로부터 입력되는 리셋 신호(RESENTn)를 입력받아 리셋 버퍼 체인부(307)로 제공한다. 상기 글리치 방지 부(301)는 리셋 신호가 결함(glitch)에 의해 비정상적으로 발생되는 것을 방지하는 역할을 수행하며, 상기 외부로부터 리셋 신호가 입력되지 않는 동안에는 리셋 신호가 입력되지 않는 상황임을 나타내는 신호를 출력한다. 예를 들어, 상기 리셋 신호가 액티브 로우(active low)인 경우, 상기 리셋 신호가 입력되지 않는 동안에는 하이(high) 신호를 출력한다.

상기 슬립신호 생성부(303)는 상기 글리치 방지부(301)로부터 출력되는 리셋 신호에 따라 상기 슬립 트랜지스터(305)를 제어하기 위한 신호, 즉 슬립제어신호(SLEEPn)를 생성한다. 상기 슬립신호 생성부(303)는 상기 글리치 방지부(301)로부터의 신호가 리셋 신호의 입력을 나타내는 신호일 시, 상기 슬립 트랜지스터(305)를 오프시키기 위한 신호를 생성하고, 상기 글리치 방지부(301)로부터의 신호가 상기 리셋 신호가 입력되지 않는 상황임을 나타내는 신호일 시, 상기 슬립 트랜지스터(305)를 온시키기 위한 신호를 생성한다. 여기서, 상기 슬립신호 생성부(303)로는 인버터를 사용한다. 즉, 상기 슬립신호 생성부(303)는 인버터로 구현됨으로써, 상기 리셋 신호인 로우신호가 입력될 시 상기 슬립제어신호로 하이 신호를 생성하고, 상기 리셋 신호가 입력되지 않는 상황임을 나타내는 하이 신호가 입력될 시 상기 슬립제어신호로 로우 신호를 생성한다.

상기 슬립 트랜지스터(305)는 상기 슬립신호 생성부(303)에서 생성된 슬립제어신호에 따라 온/오프(ON/OFF)되어 상기 리셋 버퍼 체인부(307)로 전원을 공급 혹은 차단하는 역할을 수행한다. 상기 슬립 트랜지스터(305)는 접지전압원(VSS)(321)과 리셋 버퍼 체인부(307) 사이에 연결되며, 상기 접지전압원(VSS)(321)과 가상접 지전압원(Virtual Ground 혹은 Virtual VSS)(323)을 연결하는 NMOS 트랜지스터를 이용하는 푸터 스위치 형태를 가진다.

상기 슬립 트랜지스터(305)는 외부로부터 리셋 신호가 입력될 경우, 상기 슬립신호 생성부(303)에서 생성된 슬립제어 신호에 따라 온됨으로써, 상기 접지전압원(321)으로부터의 전원을 상기 리셋 버퍼 체인부(307)로 제공하고, 상기 리셋 신호가 입력되지 않을 경우, 상기 슬립신호 생성부(303)에서 생성된 슬립제어 신호에 따라 오프됨으로써, 상기 접지전압원(321)으로부터의 전원이 상기 리셋 버퍼 체인부(307)로 제공되는 것을 차단한다. 예를 들어, 상기 슬립 트랜지스터(305)는 상기 슬립제어신호가 하이 신호일 경우 온되어 상기 리셋 버퍼 체인부(307)에 전원을 공급하고, 상기 슬립제어신호가 로우 신호일 경우 오프되어 상기 리셋 버퍼 체인부(307)에 전원 공급을 차단한다.

여기서, 상기 슬립 트랜지스터(305)는 높은 임계 전압(high Vth; high threshold voltage)을 갖는 트랜지스터로 구현된다. 이는, 상기 높은 임계 전압을 갖는 트랜지스터는 느리게 동작하지만 누설되는 전류가 적고 반대로 낮은 임계 전압(low Vth; low threshold voltage)을 갖는 트랜지스터는 빠르게 동작하지만 누설되는 전류가 많기 때문이다. 즉, 상기 슬립 트랜지스터(305)는 계속해서 동작을 수행하기 때문에 빠르게 동작하는 대신 누설 전류가 많은 것보다 느리게 동작하더라도 누설 전류가 적은 것이 효율적이기 때문이다.

상기 리셋 버퍼 체인부(307)는 상기 글리치 방지부(307)와 리셋 신호를 입력받을 최종 단의 플립플롭 혹은 래치 사이에 존재하는 버퍼들을 모두 포함한다. 즉, 상기 리셋 버퍼 체인부(307)는 상기 리셋 신호가 전달되는 경로에 존재하는 모든 버퍼를 의미하는 것으로서, 리셋 신호의 천이 타이밍(transition timing) 및 변화 크기(drive strenth)를 보장하는 역할을 수행한다. 상기 리셋 버퍼 체인부(307)는 상기 슬립 트랜지스터(305)의 스위칭 동작에 의해 전원을 공급받아 상기 글리치 방지부(301)에서 출력되는 리셋 신호를 최종 단의 플립플롭(315, 317, 319) 혹은 래치로 전달한다.

이때, 상기 리셋 버퍼 체인부(307)를 구성하는 각 버퍼들은 빠른 동작을 위해서 상기 낮은 임계 전압(low Vth)을 갖는 트랜지스터들로 구현된다. 즉, 상기 리셋 버퍼 체인부(307)는 리셋 신호가 입력될 경우에만 동작하고 리셋 신호가 입력되지 않는 대부분의 시간 동안은 동작하지 않으므로, 누설 전류가 많더라도 속도가 빠른 낮은 임계 전압의 트랜지스터로 구현한다.

상기 복수의 아이솔레이터(309, 311, 313)는 상기 글리치 방지부(301)로부터 리셋 신호가 입력되지 않는 상황임을 나타내는 신호가 입력될 시, 상기 리셋 버퍼 체인부(307)로부터의 신호가 상기 최종 단에 존재하는 플립플롭(315, 317, 319) 혹은 래치의 리셋단자에 입력되는 것을 차단한다. 즉, 상기 복수의 아이솔레이터(309, 311, 313)는 상기 슬립 트랜지스터(321)가 오프되어 리셋 버퍼 체인부(307)에 전원 공급이 차단되었을 경우, 상기 플립플롭(315, 317, 319) 혹은 래치의 리셋단자에 비정상적인 리셋 신호가 인가되지 않도록 상기 리셋단자로 상기 리셋 신호가 입력되지 않는 상황임을 나타내는 신호를 제공한다. 또한, 상기 복수의 아이솔레이터(309, 311, 313)는 상기 리셋 버퍼 체인부(307)에 전원 공급이 차단되 었을 경우, 상기 플립플롭(315, 317, 319) 혹은 래치의 리셋단자에 입력 플로팅(input floating)이 발생하여 원하지 않는 대기 전류(stand-by current)가 흐르지 않도록 방지하는 역할을 수행한다. 예를 들어, 상기 리셋 신호가 로우(low)임을 가정한 상황에서 상기 리셋핀을 통해 리셋 신호가 입력되지 않는 경우, 상기 아이솔레이터(309, 311, 313)의 출력은 하이 신호로 고정된다.

그러면, 상술한 도 3의 구성을 참조하여 상기 리셋 신호의 입력 여부에 따른 상기 리셋 회로의 동작 타이밍을 살펴보기로 한다.

도 5는 본 발명의 실시 예에 따른 시스템 온 칩에서 리셋 회로의 동작 타이밍을 도시하고 있다. 여기서는, 리셋 신호가 로우(low)인 것을 가정하여 설명한다.

상기 도 5에 도시된 바와 같이, 먼저 상기 리셋 신호가 입력되지 않는 구간 동안(501)에는 글리치 방지부(301)에서 리셋 신호(RESETn)를 하이(high)로 출력하여 상기 슬립신호 생성부(303)로 제공한다. 그러면, 상기 슬립신호 생성부(303)는 인버터로 구성됨으로써, 로우(low) 형태의 슬립제어신호(SLEEPn)를 생성하여 상기 슬립 트랜지스터(305)를 오프(OFF)시킨다. 상기 슬립 트랜지스터(305)는 오프됨으로써, 상기 리셋 버퍼 체인부(307)로의 전원 공급을 차단하고, 상기 아이솔레이터(309, 311, 313)는 상기 리셋 신호가 입력되지 않는 상황임을 나타내는 하이(high) 신호를 출력하여 최종 단의 플립플롭(315, 317, 319) 혹은 래치로 전달한다.

반면, 상기 리셋 신호가 입력되는 구간 동안(503)에는 글리치 방지부(301)에서 리셋 신호(RESETn)를 로우(low)로 출력하여 상기 슬립신호 생성부(303)로 제공 한다. 그러면, 상기 슬립신호 생성부(303)는 인버터로 구성됨으로써, 하이(high) 형태의 슬립제어신호(SLEEPn)를 생성하여 상기 슬립 트랜지스터(305)를 온(ON)시킨다. 상기 슬립 트랜지스터(305)는 온됨으로써, 상기 리셋 버퍼 체인부(307)로 전원을 공급하고, 상기 아이솔레이터(309, 311, 313)는 상기 리셋 버퍼 체인부(307)를 통과하는 로우(low) 형태의 리셋 신호를 상기 최종 단의 플립플롭(315, 317, 319) 혹은 래치로 전달한다.

다음으로, 하기 도 4를 참조하여 상기 헤더 스위치 형태의 슬립 트랜지스터를 포함하는 리셋 회로에 대해 살펴보기로 한다.

도 4는 본 발명의 다른 실시 예에 따른 시스템 온 칩에서 전력 소모 감소를 위한 리셋 회로를 도시하고 있다.

상기 도 4에 도시된 바와 같이, 상기 리셋 회로는 글리치 방지부(Anti-glitch Logic)(401), 슬립신호 생성부(Sleep Signal Generator)(403), 슬립 트랜지스터(Sleep Transistor)(405), 리셋 버퍼 체인부(Reset buffer Chain)(407), 복수의 아이솔레이터(409, 411, 413) 및 복수의 플립플롭(flip-flop)(415, 417, 419) 혹은 래치(미도시)를 포함하여 구성된다.

상기 글리치 방지부(401)는 리셋 핀을 통해 외부로부터 입력되는 리셋 신호를 입력받아 리셋 버퍼 체인부(407)로 제공한다. 상기 글리치 방지부(401)는 리셋 신호가 결함(glitch)에 의해 비정상적으로 발생되는 것을 방지하는 역할을 수행하며, 상기 외부로부터 리셋 신호가 입력되지 않는 동안에는 리셋 신호가 입력되지 않는 상황임을 나타내는 신호를 출력한다. 예를 들어, 상기 리셋 신호가 액티브 로우(active low)인 경우, 상기 리셋 신호가 입력되지 않는 동안에는 하이(high) 신호를 출력한다.

상기 슬립신호 생성부(403)는 상기 글리치 방지부(401)로부터 출력되는 리셋 신호에 따라 상기 슬립 트랜지스터(405)를 제어하기 위한 신호, 즉 슬립제어신호를 생성한다. 상기 슬립신호 생성부(403)는 상기 글리치 방지부(401)로부터의 신호가 리셋 신호의 입력을 나타내는 신호일 시, 상기 슬립 트랜지스터(405)를 오프시키기 위한 신호를 생성하고, 상기 글리치 방지부(401)로부터의 신호가 상기 리셋 신호가 입력되지 않는 상황임을 나타내는 신호일 시, 상기 슬립 트랜지스터(405)를 온시키기 위한 신호를 생성한다. 여기서, 상기 슬립신호 생성부(403)로는 버퍼를 사용한다. 즉, 상기 슬립신호 생성부(303)는 버퍼 구현됨으로써, 상기 리셋 신호를 그대로 상기 슬립 트랜지스터(405)로 제공한다.

상기 슬립 트랜지스터(405)는 상기 슬립신호 생성부(403)로부터의 슬립제어신호에 따라 온/오프(ON/OFF)되어 상기 리셋 버퍼 체인부(407)로 전원을 공급 혹은 차단하는 역할을 수행한다. 상기 슬립 트랜지스터(405)는 전원전압원(VDD)(421)과 리셋 버퍼 체인부(407) 사이에 연결되며, 상기 전원전압원(VDD)(421)과 가상전원전압원(Virtual VDD)(423)을 연결하는 PMOS 트랜지스터를 이용하는 헤더 스위치 형태를 가진다.

상기 슬립 트랜지스터(405)는 외부로부터 리셋 신호가 입력될 경우, 상기 슬립신호 생성부(403)에서 생성된 슬립제어 신호에 따라 온됨으로써, 상기 접지전압 원(421)으로부터의 전원을 상기 리셋 버퍼 체인부(407)로 제공하고, 상기 리셋 신호가 입력되지 않을 경우, 상기 슬립신호 생성부(403)에서 생성된 슬립제어 신호에 따라 오프됨으로써, 상기 접지전압원(421)으로부터의 전원이 상기 리셋 버퍼 체인부(407)로 제공되는 것을 차단한다.

여기서, 상기 슬립 트랜지스터(405)는 높은 임계 전압(high Vth; high threshold voltage)을 갖는 트랜지스터로 구현된다. 이는, 상기 높은 임계 전압을 갖는 트랜지스터는 느리게 동작하지만 누설되는 전류가 적고 반대로 낮은 임계 전압(low Vth; low threshold voltage)을 갖는 트랜지스터는 빠르게 동작하지만 누설되는 전류가 많기 때문이다. 즉, 상기 슬립 트랜지스터(405)는 계속해서 동작을 수행하기 때문에 빠르게 동작하는 대신 누설 전류가 많은 것보다 느리게 동작하더라도 누설 전류가 적은 것이 효율적이기 때문이다.

상기 리셋 버퍼 체인부(407)는 상기 글리치 방지부(407)와 리셋 신호를 입력받을 최종 단의 플립플롭 혹은 래치 사이에 존재하는 버퍼들을 모두 포함한다. 즉, 상기 리셋 버퍼 체인부(407)는 상기 리셋 신호가 전달되는 경로에 존재하는 모든 버퍼를 의미하는 것으로서, 리셋 신호의 천이 타이밍(transition timing) 및 변화 크기(drive strenth)를 보장하는 역할을 수행한다. 상기 리셋 버퍼 체인부(407)는 상기 슬립 트랜지스터(405)의 스위칭 동작에 의해 전원을 공급받아 상기 글리치 방지부(401)에서 출력되는 리셋 신호를 최종 단의 플립플롭(415, 417, 419) 혹은 래치로 전달한다.

이때, 상기 리셋 버퍼 체인부(407)를 구성하는 각 버퍼들은 빠른 동작을 위 해서 상기 낮은 임계 전압(low Vth)을 갖는 트랜지스터들로 구현된다. 즉, 상기 리셋 버퍼 체인부(407)는 리셋 신호가 입력될 경우에만 동작하고 리셋 신호가 입력되지 않는 대부분의 시간 동안은 동작하지 않으므로, 누설 전류가 많더라도 속도가 빠른 낮은 임계 전압의 트랜지스터로 구현한다.

상기 복수의 아이솔레이터(409, 411, 413)는 상기 글리치 방지부(401)로부터 리셋 신호가 입력되지 않는 상황임을 나타내는 신호가 입력될 시, 상기 리셋 버퍼 체인부(407)로부터의 신호가 상기 최종 단에 존재하는 플립플롭(415, 417, 419) 혹은 래치의 리셋단자에 입력되는 것을 차단한다. 즉, 상기 복수의 아이솔레이터(409, 411, 413)는 상기 슬립 트랜지스터(421)가 오프되어 리셋 버퍼 체인부(407)에 전원 공급이 차단되었을 경우, 상기 플립플롭(415, 417, 419) 혹은 래치의 리셋단자에 비정상적인 리셋 신호가 인가되지 않도록 상기 리셋단자로 상기 리셋 신호가 입력되지 않는 상황임을 나타내는 신호를 제공한다. 또한, 상기 복수의 아이솔레이터(409, 411, 413)는 상기 리셋 버퍼 체인부(407)에 전원 공급이 차단되었을 경우, 상기 플립플롭(415, 417, 419) 혹은 래치의 리셋단자에 입력 플로팅(input floating)이 발생하여 원하지 않는 대기 전류(stand-by current)가 흐르지 않도록 방지하는 역할을 수행한다. 예를 들어, 상기 리셋 신호가 로우(low)임을 가정한 상황에서 상기 리셋 핀을 통해 리셋 신호가 입력되지 않는 경우, 상기 아이솔레이터(409, 411, 413)의 출력은 하이 신호로 고정된다.

도 6은 본 발명의 실시 예에 따른 시스템 온 칩에서 리셋 회로의 동작 절차 를 도시하고 있다.

상기 도 6을 참조하면, 먼저, 상기 리셋 회로는 601단계에서 외부의 리셋 핀으로부터 리셋 신호가 입력되는지 여부를 검사한다.

상기 리셋 신호가 입력될 경우, 상기 리셋 회로는 603단계에서 리셋 모드를 진입하고 605단계에서 슬립 트랜지스터(305, 405)를 제어하기 위한 슬립 신호를 생성한다. 이후, 상기 리셋 회로는 607단계에서 상기 생성된 슬립 신호를 이용하여 슬립 트랜지스터를 온시킴으로써, 리셋 버퍼 체인부(307, 407)에 전원을 공급한다. 이때, 상기 리셋 회로는 상기 입력된 리셋 신호를 최종 단의 플립플롭(315, 317, 319, 415, 417, 419) 혹은 래치로 전달한다. 이후, 상기 리셋 회로는 상기 601단계로 되돌아가 이하 단계를 재수행한다.

반면, 상기 리셋 신호가 입력되지 않을 경우, 상기 리셋 회로는 609단계에서 노멀 모드를 진입하고 611단계에서 슬립 트랜지스터(305, 405)를 제어하기 위한 슬립 신호를 생성한다. 이후, 상기 리셋 회로는 613단계에서 상기 생성된 슬립 신호를 이용하여 슬립 트랜지스터를 오프시킴으로써, 리셋 버퍼 체인부(307, 407)로의 전원 공급을 차단한다. 이때, 상기 리셋 회로는 아이솔레이터(309, 311, 313, 409, 411, 413)를 통해 상기 리셋 신호가 입력되지 않는 상황임을 나타내는 신호를 최종 단의 플립플롭(315, 317, 319, 415, 417, 419) 혹은 래치로 전달한다. 이후, 상기 리셋 회로는 상기 601단계로 되돌아가 이하 단계를 재수행한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 종래 기술에 따른 시스템 온 칩에서 MTCMOS 파워 게이팅을 수행하기 위한 구성을 도시하는 도면,

도 2는 종래 기술에 따른 시스템 온 칩에서 리셋을 위한 회로를 도시하는 도면,

도 3은 본 발명의 실시 예에 따른 시스템 온 칩에서 전력 소모 감소를 위한 리셋 회로를 도시하는 도면,

도 4는 본 발명의 다른 실시 예에 따른 시스템 온 칩에서 전력 소모 감소를 위한 리셋 회로를 도시하는 도면,

도 5는 본 발명의 실시 예에 따른 시스템 온 칩에서 리셋 회로의 동작 타이밍을 도시하는 도면, 및

도 6은 본 발명의 실시 예에 따른 시스템 온 칩에서 리셋 회로의 동작 절차를 도시하는 도면.

Claims

시스템 온 칩에서 리셋 회로 장치에 있어서,

외부의 리셋 핀을 통해 리셋 신호가 입력되는 동안에 슬립 트랜지스터를 온 시키기 위한 제어 신호를 생성하고, 상기 외부 리셋 핀을 통해 리셋 신호가 입력되지 않는 동안에 슬립 트랜지스터를 오프 시키기 위한 제어 신호를 생성하는 슬립신호 생성부(sleep signal generator)와,

상기 슬립신호 생성부에서 생성된 제어 신호가 상기 슬립 트랜지스터를 온 시키기 위한 제어 신호인 경우, 온되어 리셋 버퍼 체인부(reset buffer chain)로 전원을 공급하고, 상기 슬립 신호 생성부에서 생성된 제어 신호가 상기 슬립 트랜지스터를 오프 시키기 위한 제어 신호인 경우, 오프되어 리셋 버퍼 체인부로의 전원을 차단하는 슬립 트랜지스터(sleep transistor)와,

상기 슬립 트랜지스터에 의해 전원이 공급되는 동안에 상기 외부 리셋 핀을 통해 입력되는 리셋 신호를 리셋이 필요한 소자에 전달하는 복수의 버퍼들로 구성된 리셋 버퍼 체인부와,

상기 리셋 버퍼체인부와 상기 소자 사이에 연결되어 상기 외부의 리셋 핀을 통해 리셋 신호가 입력되지 않을 시, 상기 소자의 리셋 단자에 잘못된 리셋 값이 인가되지 않도록 상기 리셋 신호가 입력되지 않은 상황임을 나타내는 신호를 전달하는 아이솔레이터를 포함하는 것을 특징으로 하는 리셋 회로 장치.
제 1항에 있어서,

상기 슬립신호 생성부는,

인버터, 버퍼 중 어느 하나로 구성되는 것을 특징으로 하는 리셋 회로 장치.
제 1항에 있어서,

상기 슬립 트랜지스터는, 접지전압원(VSS)과 상기 리셋 버퍼 체인부 사이에 연결되고, 상기 접지전압원과 가상접지전압원(Virtual VSS)을 연결하는 NMOS 트랜지스터를 이용하는 푸터 스위치(footer switch) 형태인 것을 특징으로 하는 리셋 회로 장치
제 1항에 있어서,

상기 슬립 트랜지스터는, 전원전압원(VDD)과 상기 리셋 버퍼 체인부 사이에 연결되고, 상기 전원전압원과 가상전원전압원(Virtual VDD)을 연결하는 PMOS 트랜지스터를 이용하는 헤더 스위치(header switch) 형태인 것을 특징으로 하는 리셋 회로 장치
삭제
제 1항에 있어서,

상기 외부 리셋 핀으로부터 리셋 신호가 입력되는지 여부를 나타내는 신호를 출력하고, 결함에 의해 비정상적인 리셋 신호가 발생되는 것을 방지하는 글리치 방지부를 더 포함하는 것을 특징으로 하는 리셋 회로 장치.
삭제
시스템 온 칩에서 리셋 회로 동작 방법에 있어서,

외부의 리셋 핀을 통해 리셋 신호가 입력되는 동안에 슬립 트랜지스터를 온 시키기 위한 제어 신호를 생성하고, 상기 외부 리셋 핀을 통해 리셋 신호가 입력되지 않는 동안에 슬립 트랜지스터를 오프 시키기 위한 제어 신호를 생성하는 과정과,

상기 생성된 제어 신호가 상기 슬립 트랜지스터를 온 시키기 위한 제어 신호인 경우, 슬립 트랜지스터(sleep transistor)를 온 시켜 리셋 신호 전달 경로에 존재하는 복수의 버퍼들로 구성된 리셋 버퍼 체인부(reset buffer chain)로 전원을 공급하고, 상기 생성된 제어 신호가 상기 슬립 트랜지스터를 오프 시키기 위한 제어 신호인 경우, 슬립 트랜지스터를 오프 시켜 상기 리셋 신호 전달 경로에 존재하는 복수의 버퍼들로 구성된 리셋 버퍼 체인부로의 전원을 차단하는 과정과,

상기 외부의 리셋 핀을 통해 리셋 신호가 입력되지 않을 시, 상기 리셋 신호 전달 경로의 최종 단에 존재하는 소자의 리셋 단자에 잘못된 리셋 값이 인가되지 않도록 상기 리셋 신호가 입력되지 않은 상황임을 나타내는 신호를 전달하는 과정을 포함하는 것을 특징으로 하는 리셋 회로의 동작 방법.
삭제
제 8항에 있어서,

상기 전원을 공급 혹은 차단하는 과정은,

상기 생성된 제어 신호에 따라 접지전압원(VSS)과 상기 리셋 버퍼 체인부 사이에 연결된 슬립 트랜지스터를 온 혹은 오프시켜 상기 접지전압원으로부터의 전원을 상기 리셋 버퍼 체인부에 공급 혹은 차단하는 과정을 포함하는 것을 특징으로 하는 리셋 회로의 동작 방법.
제 8항에 있어서,

상기 전원을 공급 혹은 차단하는 과정은,

상기 생성된 제어 신호에 따라 전원전압원(VDD)과 상기 리셋 버퍼 체인부 사이에 연결된 슬립 트랜지스터를 온 혹은 오프시켜 상기 전원전압원으로부터의 전원을 상기 리셋 버퍼 체인부에 공급 혹은 차단하는 과정을 포함하는 것을 특징으로 하는 리셋 회로의 동작 방법.
제 8항에 있어서,

상기 리셋 신호가 입력되지 않을 시, 상기 리셋 신호가 결함에 의해 비정상적으로 발생되는 것을 방지하는 과정을 더 포함하는 것을 특징으로 하는 리셋 회로의 동작 방법.
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