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JP4135680B2 - 半導体記憶装置および信号処理システム - Google Patents

半導体記憶装置および信号処理システム Download PDF

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JP4135680B2 JP2004161810A JP2004161810A JP4135680B2 JP 4135680 B2 JP4135680 B2 JP 4135680B2 JP 2004161810 A JP2004161810 A JP 2004161810A JP 2004161810 A JP2004161810 A JP 2004161810A JP 4135680 B2 JP4135680 B2 JP 4135680B2
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Description

本発明は、たとえばメモリストリングが選択用スイッチを介してビット線およびソース線に接続されるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置およびその半導体記憶装置を備えた信号処理システムに係り、特に、半導体記憶装置のエラー訂正処理技術に関するものである。
ＮＡＮＤ型フラッシュメモリでは、複数個のメモリトランジスタを直列に接続してメモリストリングを構成し、２個のメモリストリングで１個のビットコンタクトおよびソース線を共有することにより、高集積化が実現されている。
一般的なＮＡＮＤ型フラッシュメモリにおいて、消去動作は、たとえば選択されたメモリストリングが接続された全ワード線に０Ｖ、非選択のメモリストリングが接続された全ワード線をフローティングとして、メモリアレイの基板に高電圧（２０Ｖ）を印加する。 その結果、選択メモリストリングのメモリトランジスタのみフローティングゲートから基板に電子が引き抜かれる。その結果、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖになる。
また、データの書き込み動作は、選択するワード線に接続されたメモリトランジスタ一括に、数百〜数千バイトのいわゆるページ単位で行われる。
具体的には、たとえば選択するワード線に高電圧（たとえば１８Ｖ）を、書き込むべき（０データ）メモリトランジスタが接続されたビット線に０Ｖ、書き込みを禁止すべき（１データ）メモリトランジスタが接続されたビット線にハイレベル（たとえば３．３Ｖ）を印加する。
その結果、書き込むべき選択メモリトランジスタのみ、フローティングゲート中に電子が注入されて、選択メモリトランジスタのしきい値電圧は正方向にシフトして、たとえば２Ｖ程度になる。
このようなＮＡＮＤ型フラッシュメモリにおいては、データの書き込みおよび消去ともＦＮ(Fowler Nordheim) トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的容易であり、単一電源で動作させやすいという利点がある。
さらに、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータの書き込みが行われるため、ＮＯＲ型フラッシュメモリに比較して書き込み速度の点で優位である。
ところで、上述したＮＡＮＤ型フラッシュメモリ等のようなワード線セクタを単位としたページ書き込みを行う不揮発性半導体記憶装置においては、データの書き込みは選択ワード線に接続されたすべてのメモリセル一括にデータ書き込みを行う。
しかし、選択ワード線に接続された各メモリセルは、製造プロセスに起因するサイズ等のバラツキのため、それぞれ書き込み速度に差が生じる。
具体的には、ＮＡＮＤ型フラッシュメモリ等のようなワード線セクタを単位としたページ書き込みを行う不揮発性半導体記憶装置においては、メモリセル間で書き込み必要時間に分布が生じる。
このような書き込み速度のバラツキを考慮して、一般的なＮＡＮＤ型フラッシュメモリ等においては、書き込み時のしきい値電圧Ｖｔｈの分布を狭く抑える観点から、書き込み動作がベリファイ動作を介して行われ、かつこの書き込み／ベリファイ動作を書き込み終了メモリセルから順次書き込み禁止にしてすべてのメモリセルの書き込みが終了するまで繰り返し行う、いわゆるビット毎ベリファイ動作が行われる。
ところが、一般的なメモリセルの場合、プログラム必要時間はｔ０であるが、プロセス等のバラツキ要因から非常に長いプログラム必要時間たとえばｔ１（＞ｔ０）以上を要するメモリセルがごくまれに存在する場合がある。
このような場合、ごくまれに存在する書き込みの遅いメモリセルのために、上述した書き込み／ベリファイ動作の回数も、たとえば１００回以上と多くの回数を設定している。
また、ＮＡＮＤ型フラッシュメモリにおけるデータの読み出しは、ランダムアクセスされたページ単位で、メモリセルに格納されたデータをセンスアンプを通して確定させてデータレジスタに格納し、その後、ページデータを１あるいは２バイト単位ずつ、シリアルに外部転送することにより行われる。
具体的には、たとえば選択されたワード線に０Ｖを、非選択の全ワード線に４Ｖ程度の電圧を印加する。
ＮＡＮＤ型フラッシュメモリの場合、複数のメモリセルが直列に接続されていることから、ＮＯＲ型フラッシュメモリに比較して、メモリセルの読み出し電流が少ないため、メモリセルに格納されたデータをセンスアンプを通して確定させる、いわゆるランダムアクセス時間が長い。
また、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のエラー訂正においては、冗長のメモリエリアを持ち、製品の出荷前に不良個所を見つけ、この冗長メモリと物理的に置換している。
また、エラー訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）として、ハミングコードやＢＣＨコードを使ったビット単位のエラー訂正が主流である。
ところが、一般的なＮＡＮＤ型フラッシュメモリ等のようなワード線セクタを単位としたページ書き込みを行う不揮発性半導体記憶装置においては、ＥＣＣでは訂正能力が弱いため、上述したように、ごくまれに存在する書き込みの遅いメモリセルのために、上述した書き込み／ベリファイ動作の回数も、たとえば１００回以上と多くの回数を設定して、完全に書き込みが終了するまで繰り返す必要があり、結果的に書き込み時間が長くなってしまう場合がある。
また、ＥＣＣでは訂正能力が弱いため、正規のメモリアレイの他に、冗長メモリアレイを形成することが必須である。すなわち、ＬＳＩ製造時の歩留まりを改善するために冗長のメモリを付加し、測定を行い、不良のメモリを冗長のメモリと置換するといった煩雑な処理が必要である。また、冗長メモリの分だけメモリ自体のサイズが大型化し、また、冗長メモリを形成する分、プロセス工程数が多くなり、ひいてはコスト高を招くという不利益がある。
従来のエラー訂正回路では、データの重要性に対してＥＣＣのストラテジーを変えることができない。
本発明は、かかる事情に鑑みてなされたものであり、その目的は、エラー訂正能力を強化でき、書き込み時間または／および読み出し時間を短縮化でき、また、冗長メモリを不要にあるいは削減することができ、ひいては、小型化を図れ、コスト低減を図ることが可能な半導体記憶装置および信号処理システムを提供することにある。
上記目的を達成するため、本発明の第１の観点の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータを受けて複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませるコントロール回路と、を有し、上記データ入力部は、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、上記検査符号生成回路は、検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力する。
本発明の第２の観点の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、検査符号が付加された複数の主符号語を含むページデータが複数のメモリセル単位で記録されるセルアレイと、少なくとも上記セルアレイから読み出された、上記セルアレイに記録された検査符号が付加された複数の主符号語を含むページデータをラッチするラッチ回路と、上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、上記データ出力部は、上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、上記エラー訂正回路は、得られるエラーベクトルとエラーロケーションから、上記第２のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する。
本発明の第３の観点に係る半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、少なくとも上記複数の主符号語を含むページデータをラッチするラッチ回路と、書き込むべきページデータを受けて複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませ、上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、上記データ入力部は、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、上記検査符号生成回路は、検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力し、上記データ出力部は、上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第３のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第４のスイッチ回路と、上記第４のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、上記第４のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、上記エラー訂正回路は、得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する。
好適には、上記データ出力部は、シンドロームデータを生成してエラー訂正を行い、少なくもエラーデータが存在するにもかかわらずエラー訂正ができなかった場合には、当該シンドロームデータを出力する。
好適には、上記データ出力部は、エラー訂正の状況を示す情報を出力する
好適には、上記コントロール回路は、上記ラッチ回路のラッチデータのうち検査符号が付加された符号語毎に上記第１のスイッチ回路に転送させる。
本発明の第４の観点の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、を含む複数のバンクと、書き込むべきページデータを複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、上記ラッチ回路に検査符号が付加された主符号語データを、上記複数のバンクのうちのいずれかのバンクのラッチ回路に選択的にラッチさせ、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませるコントロール回路と、を有し、上記データ入力部は、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、上記検査符号生成回路は、検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力する。
本発明の第５の観点の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、検査符号が付加された複数の主符号語を含むページデータが複数のメモリセル単位で記録されるセルアレイと、少なくとも上記セルアレイから読み出された、上記セルアレイに記録された検査符号が付加された複数の主符号語を含むページデータをラッチするラッチ回路と、を含む複数のバンクと、上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、上記複数のバンクのうちのいずれかのバンクの上記セルアレイから検査符号が付加された複数の符号語を含むページデータを選択的に読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、上記データ出力部は、上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、上記エラー訂正回路は、得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する。
本発明の第６の観点の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、少なくとも上記複数の主符号語を含むページデータをラッチするラッチ回路と、を含む複数のバンクと、書き込むべきページデータを複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、上記ラッチ回路に検査符号が付加された主符号語データを、上記複数のバンクのうちのいずれかのバンクのラッチ回路に選択的にラッチさせ、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませ、上記複数のバンクのうちのいずれかのバンクの上記セルアレイから検査符号が付加された複数の符号語を含むページデータを選択的に読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、上記データ入力部は、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、上記検査符号生成回路は、検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力し、上記データ出力部は、上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、上記エラー訂正回路は、得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する。
本発明の第７の観点の信号処理システムは、第１の半導体記憶装置と、上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、を有し、上記第１の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータを複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませるコントロール回路と、を含み、上記データ入力部は、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、上記検査符号生成回路は、検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力する。
本発明の第８の観点の信号処理システムは、第１の半導体記憶装置と、上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、を有し、上記第１の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、検査符号が付加された複数の主符号語を含むページデータが複数のメモリセル単位で記録されるセルアレイと、少なくとも上記セルアレイから読み出された、上記セルアレイに記録された検査符号が付加された複数の主符号語を含むページデータをラッチするラッチ回路と、上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を含み、上記データ出力部は、上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、上記エラー訂正回路は、得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する。
本発明の第９の観点の信号処理システムは、第１の半導体記憶装置と、上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、を有し、上記第１の半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、少なくとも上記複数の主符号語を含むページデータをラッチするラッチ回路と、書き込むべきページデータを受けて複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませ、上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、上記データ入力部は、少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、上記検査符号生成回路は、検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力し、上記データ出力部は、上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第３のスイッチ回路と、上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第４のスイッチ回路と、上記第４のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、上記第４のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、上記エラー訂正回路は、得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する。
本発明によれば、たとえば、外部の上位装置から複数の符号語に分割可能な書き込むべきページデータがデータ入力部に入力される。
データ入力部においては、入力されたページデータを構成する、各符号語毎に検査が行われて検査符号が生成される。そして、生成された検査符号が対応する符号語に検査符号が付加されて主符号語が形成される。
形成された主符号語がラッチ回路に順次に転送される。
ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、コントロール回路により、セルアレイに対してページデータが一括的に書き込まれる。
また、本発明によれば、たとえばコントロール回路の制御の下、セルアレイから検査符号が付加された複数の符号語を含むページデータがラッチ回路に読み出されてラッチされる。ラッチ回路のラッチデータが、データ出力部に転送される。
データ出力部においては、ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータが訂正される。そして、検査符号を除く符号語毎に対応するエラー情報が付加され順次に外部に出力される。
本発明によれば、１ページを構成するデータを複数の符号語で構成することで、訂正能力を強力にできる。また、複数の符号語で構成したことで訂正不能に陥った符号語が有っても残りのデータは使うことが可能となる。
そして、一般的な不揮発性半導体記憶のＥＣＣに比べ、リードソロモン符号を使うことで訂正能力が強力になる。
また、読み出し時に訂正状態を表す情報とシンドロームデータを外部に出力することで、外部で多次元的なエラー訂正に拡張でき、さらにエラー訂正能力を強化することができる。
また、シフトレジスタ等を複数持つことで、エラー訂正および検査符号に掛かる時間をデータの入出力の時間に影響させること無く連続に行うことができ、読み出し、書き込みの高速化が可能となる。
また、エラー訂正を強化したことで、ライト−ベリファイの回数を従来に比べ減らすことができ、書き込みに必要な時間を減らすことができる。
さらに、エラー訂正を強化したことで、冗長メモリを不要もしくは小さくでき、置換する作業も不要もしくは減らすことができる。これにより、メモリ自体のサイズを小型化でき、さらにプロセス工程数を減らしコストを低減できる。
以下、本発明の実施形態を、図面に関連付けて説明する。
図１は、本発明に係る半導体記憶装置を採用した信号処理システムの全体構成を示すブロック図である。
本実施形態においては、半導体記憶装置として、複数のメモリセルを直列に接続したメモリストリングが選択用スイッチを介してビット線およびソース線に接続されるＮＡＮＤ型フラッシュメモリを採用している。
本信号処理システム１は、図１に示すように、第１の半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ２、ホスト装置としてのＣＰＵ３、ブリッジ回路４、および第２の半導体記憶装置としてのたとえばＤＲＡＭ５を有している。
本信号処理システム１においては、ホスト側であるＣＰＵ３とＮＡＮＤ型フラッシュメモリ２は、ブリッジ回路４を介して接続されている。
ＣＰＵ３からのフラッシュメモリ２に対する読み出し（以降、リード）および書き込み（以降、ライト）のアクセス要求は、フラッシュメモリ２に内蔵するコントロール回路が受け付ける。
コントロール回路は、アドレス変換処理（ＣＰＵ３の指定する論理アドレスをフラッシュメモリ上の物理アドレスに変換するマッピング処理。論理・物理アドレス変換処理）等を行う。
また、フラッシュメモリ２は、セルアレイからのリードデータに対するエラー検出・訂正処理、およびセルアレイへのライトデータに対するエラー訂正符号の付加等を行う機能を有する。
この信号処理システム１は、たとえばＮＡＮＤ型フラッシュメモリ２の特性を活かして、ＮＡＮＤ型フラッシュメモリ２は、システムのＯＳプログラムやアプリケーションプログラムの格納、または画像や音声データのストレージとして適用する。
そして、信号処理システム１においては、電源オン時、強制的なリセット時、あるいはシステムリセット時等に、ＮＡＮＤ型フラッシュメモリ２に記憶されているデータを高速、たとえば１ＧＢ／ｓ程度の高速で読み出し、ブリッジ回路４を通してＤＲＡＭ５に高速に転送する。
以後、ＣＰＵ３は、ＤＲＡＭ５をアクセスすることによりシステムを高速に起動させることができ、さらに、画像処理、音声処理、あるいはこれらに伴う表示処理や音声出力処理等の、アプリケーションに応じた各種信号処理を行うことができる。
また、フラッシュメモリ２のセルアレイからのリードデータに対するエラー検出・訂正処理、およびセルアレイへのライトデータに対するエラー訂正符号の付加等を行う機能は、基本的に、リードソロモン（ＲＳ）符号を使った不揮発性用エラー訂正法を採用している。
本実施形態においては、ＮＡＮＤ型フラッシュメモリ２のセルアレイに対してワード線セクタ単位のページデータが一括的に書き込まれる。
本実施形態においては、１ページの書き込みデータを複数の符号語（code word ）に分割し、ＥＣＣ用レジスタを複数持ち、交互にエラー訂正処理することでエラー訂正処理が無かった場合のメモリの書き込み、読み出し速度に影響を与えない高速なエラー訂正を行えるエラー訂正法を採用している。
本実施形態に係るフラッシュメモリ２は、基本的に複数バンクを有し、複数のバンクを並列にアクセスすることで高速データ転送を可能にしている。
そして、複数のバンクを独立して同時にアクセスできるようにしたことで高速書き込み、読み出し可能なであり、データ書き込み時に各符号語に検査符号（パリティ：Parity）を付加し、セルアレイに正規のデータと同時並列的に主符号語として記録しておき、データを読み出す時にパリティも正規のデータとともに読み出し、メモリ内部で失われたデータを復元するためのエラー訂正処理を行う機能を有している。
ここでは、説明をしやすくするためにバンクの個数を２個に仮定して説明する。さらに以下の仮定の下に説明する。
５１２バイト＋１６バイトを１ページとする。
１ページは、図２および図３に示すように、１３２バイト（１２８バイトの符号語ＣＷと４バイトのパリティデータ（検査符号ＰＤ））からなる４個の主符号語ＭＣＷで構成する。
そして、符号語はＧＦ（２**８）のリードソロモン符号（Reed Solomon Code）とし、最小距離５を仮定する。ＧＦはガロア体（Galois Field）を示し、２**８は２の８乗を意味する。この主符号語により、１セクタが構成され、この１セクタは正規データ（１２８バイト）とパリティデータ（４バイト）から構成される。
この場合、パリティの冗長は約３％となる。
ここでは述べないが、最小符号距離は本発明において５を限定するものでは無い。また符合語の長さ１３２バイトも限定するものでは無い。
以下に、本実施形態に係るＮＡＮＤ型フラッシュメモリ２のより具体的な構成および機能を中心に説明する。
図４は、図１のＮＡＮＤ型フラッシュメモリの構成例を示すブロック図である。
また、図５は、図４におけるバンクの具体的な構成例を示すブロック図である。
図４のフラッシュメモリ２は、セルアレイを含む２つのバンク２０１（Ａ），２０２（Ｂ）、マルチプレクサ（ＭＰＸ）／デマルチプレクサ（ＤｅＭＰＸ）２０３、データ入力部２０４、データ出力部２０５、Ｉ／Ｏバッファ２０６、コントロール回路２０７、および昇圧回路２０８を、主構成要素として有している。
また、図５に示すように、バンク（Ａ，Ｂ）２２０（２０１，２０２）は、メモリセルがマトリクス状に配列されたセルアレイ２２１、ロー（行、ページ）デコーダ２２２、ブロックアドレスデコーダ２２３、ワード線デコーダ２２４、セルアレイ２２１のデータ入出力側に配置されたセンスアンプ（Ｓ／Ａ）およびデータレジスタを含むデータラッチ回路（ＤＴ１）２２５、カラムセレクタ（Ｙセレクタ）２２６、およびカラム（列）デコーダ２２７を有している。また、図５においては、アドレスレジスタ２０９を有する。
セルアレイ２２１は、図６に示すように、直列に接続された複数、たとえば１６個のメモリトランジスタＭ０〜Ｍ１５およびその両端に直列に接続された２個の選択トランジスタＳＴ０，ＳＴ１により構成されたメモリストリングＳＴＲＧ００，ＳＴＲＧ０１，ＳＴＲＧ０４２２３がマトリクス状に配置されている。
なお、図６では、図面の簡単化にため、１行４２２４列の４２２４個のメモリストリングＳＴＲＧ００〜ＳＴＲＧ０４２２３が配列された１行のブロックＢＬＫ０のみについて示しているが、実際には、各バンク２２０にブロックＢＬＫ０と同様の構成を有する複数（ｍ個）のブロックＢＬＫ１〜ＢＬＫｍがさらに配列される。
また、図６の例では、ビット線本数は、通常５１２バイトに予備の１６バイトを加えた５２８バイト、つまり４２２４本としている。
これは、本実施形態の１ページのデータに相当する。
メモリストリングＳＴＲＧ００のメモリトランジスタＭ０のドレインに接続された選択トランジスタＳＴ０がビット線ＢＬ０に接続され、メモリストリングＳＴＲＧ０１のメモリトランジスタＭ０のドレインがビット線ＢＬ１に接続され、同様にして、メモリストリングＳＴＲＧ０４２２３のメモリトランジスタＭ０のドレインがビット線ＢＬ４２２３に接続されている。
また、各メモリストリングＳＴＲＧ００〜０４２２３のメモリトランジスタＭ１５のソースが接続された選択トランジスタＳＴ１が共通のソース線ＳＲＬに接続されている。
また、同一行に配置されたメモリストリングＳＴＲＧ００，ＳＴＲＧ０１〜ＳＴＲＧ０４２２３のメモリトランジスタのゲート電極が共通のワード線ＷＬ０〜ＷＬ１５に接続され、選択トランジスタＳＴ０のゲート電極が共通の選択ゲート線ＤＳＧに接続され、選択トランジスタＳＴ１のゲート電極が共通の選択ゲート線ＳＳＧに接続されている。
ローデコーダ２２２は、ブロックアドレスデコーダ２２３により導通状態が制御される転送ゲート群２２２１、ワード線デコーダ２２４から供給されるワード線および選択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＤＳＧ，ＶＳＳＧを有している。
なお、図６では、図面の簡単化にため、ブロックＢＬＫ０に対応するブロックアドレスデコーダ部分並びに転送ゲート群を示しているが、実際には、複数配列される図示しないブロックに対応してブロックアドレスデコーダ部分並びに転送ゲート群が設けられる。
転送ゲート群２２２１は、転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０により構成されている。
転送ゲート群２２２１は、ブロックアドレスデコーダ２２３でデコードされたブロックアドレスに応答して生成され、対応するブロックの選択ゲート線およびワード線を駆動するための信号ＢＳＥＬによって導通状態に保持させる。
具体的には、ブロックＢＬＫ０がアドレス指定されていた場合、各転送ゲートＴＷ０〜ＴＷ１５は、それぞれブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０に応じてワード線ＷＬ０〜ＷＬ１５と駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５とを作動的に接続し、転送ゲートＴＤ０，ＴＳ０は同じくブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０に応じて選択ゲート線ＤＳＧ，ＳＳＧと駆動電圧供給線ＶＤＳＧ，ＶＳＳＧとを作動的に接続する。
ブロックアドレスデコーダ２２３は、アドレスレジスタ２０９に保持されたアドレスからブロックアドレスをデコードし、デコードしたブロックアドレスに応答して、ローデコーダ２２２の対応するブロックの選択ゲート線およびワード線を駆動するための転送ゲート群２２２１を信号ＢＳＥＬによって導通状態に保持させる。
ワード線デコーダ２２４は、バンクコントロール回路２１１，２１２のリード、ライト、あるいは消去の動作を示すコントロール信号に応じて、アドレスレジスタ２０４，２０６に保持されたアドレスから動作に応じて昇圧回路２０８により昇圧された駆動電圧を駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＤＳＧ，ＶＳＳＧに発生して、ローデコーダ２２２に供給する。
このような構成を有するバンク２２０において、たとえば１行目のブロックＢＬＫ０のメモリストリングＳＴＲＧ００（〜ＴＲＧ０４２２３）のメモリトランジスタＭ１４のデータの読み出し、およびメモリトランジスタＭ１４へのデータの書き込みは以下のように行われる。
読み出し時には、図７に示すように、ワード線デコーダ２２４により駆動電圧供給線ＶＣＧ１４に接地電圧ＧＮＤ（０Ｖ）が供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ１３，ＶＣＧ１５および駆動電圧供給線ＶＤＳＧ，ＶＳＳＧにたとえば４．５Ｖが供給され、ソース線ＳＲＬに接地電圧０Ｖが供給される。
そして、ブロックアドレスデコーダ２２３において、ブロックＢＬＫ０に対応する部分にのみアクティブのアドレス信号が入力されて、ブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０が４．５Ｖ＋αのレベルで出力され、他のブロックＢＬＫ１〜ＢＬＫｍに対応するブロックアドレスデコーダの出力信号ＢＳＥＬ１〜ＢＳＥＬｍは接地電圧ＧＮＤレベルに保持される。
これにより、ブロックＢＬＫ０に対応する転送ゲート群２２２１の転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０が導通状態となり、他のブロックＢＬＫ１〜ＢＬＫｍに対応する転送ゲート群の転送ゲートが非導通状態に保持される。
その結果、メモリストリングＳＴＲＧ００の選択トランジスタＳＴ０，ＳＴ１が導通状態になり、ビット線ＢＬ０にデータが読み出される。
書き込み時には、図８に示すように、ワード線デコーダ２２４により選択された駆動電圧供給線ＶＣＧ１４に高電圧、たとえば２０Ｖが供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ１３，ＶＣＧ１５に中間電圧（たとえば１０Ｖ）、駆動電圧供給線ＶＤＳＧの電源電圧ＶCC（たとえば３．３Ｖ）、駆動電圧供給線ＶＳＳＧに接地電圧ＧＮＤ（０Ｖ）が供給される。
また、書き込みを行うべきメモリトランジスタＭ１４を有するメモリストリングＳＴＲＧ００が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書き込みを禁止すべきメモリトランジスタＭ１４を有するメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３が接続されたビット線ＢＬ１ＢＬ０４２２３に電源電圧ＶCCが印加される。
そして、ローデコーダ２２２のブロックＢＬＫ０に対応する部分にのみ、ブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０が２０Ｖ＋αのレベルで出力され、他のブロックＢＬＫ１〜ＢＬＫｍに対応するブロックアドレスデコーダの出力信号ＢＳＥＬ１〜ＢＳＥＬｍは接地電圧ＧＮＤレベルで出力される。
これにより、ブロックＢＬＫ０に対応する転送ゲート群２２２１の転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０が導通状態となり、他のブロックＢＬＫ１〜ＢＬＫｍに対応する転送ゲート群の転送ゲートが非導通状態に保持される。
その結果、選択ワード線ＷＬ１４に書き込み電圧２０Ｖが、非選択のワード線ＷＬ０〜ＷＬ１３，ＷＬ１５にパス電圧（中間電圧）Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。
これにより、メモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３の選択トランジスタＳＴ０がカットオフ状態となり、書き込みを禁止すべきメモリトランジスタが接続されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３のチャネル部はフローティング状態となる。その結果、これらのチャネル部の電位は、主として非選択ワード線に印加されるパス電圧Ｖｐａｓｓとのキャパシタカップリングによりブーストされ、書き込み禁止電圧まで上昇し、メモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３のメモリトランジスタＭ１４へのデータ書き込みが禁止される。
一方、書き込みをすべきメモリトランジスタが接続されたメモリストリングＳＴＲＧ００のチャネル部は接地電圧ＧＮＤ（０Ｖ）に設定され、選択ワード線ＷＬ１４に印加された書き込み電圧２０Ｖとの電位差により、メモリトランジスタＭ１４へのデータの書き込みがなされ、しきい値電圧が正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
以上の動作にように、本実施形態のＮＡＮＤ型フラッシュメモリ２は、アドレスレジスタ２０９に保持されたアドレスに応じて、対応するバンク２０１，２０２のセルアレイ２２１から行（ページ）単位でデータがリードされ、セルアレイ２２１に対して行（ページ）単位でデータがライトされる。
マルチプレクサ／デマルチプレクサ２０３は、ライト時には、データ入力部２０４による４個の主符号語を含む書き込むべきページデータを、コントロール回路２０７のコントロールの下、所定のタイミングで切り替えて選択的にバンク（Ａ）２０１のデータラッチ回路２２５にカラムセレクタ２２６を通して転送させ、あるいはバンク（Ｂ）２０２のデータラッチ回路２２５にカラムセレクタ２２６を通して転送させる。
マルチプレクサ／デマルチプレクサ２０３は、リード時には、バンク（Ａ）２０１のデータラッチ回路２２５からカラムセレクタ２２６を通して転送された４個の主符号語ＭＣＷを含むリードデータと、バンク（Ｂ）２０２のデータラッチ回路２２５からカラムセレクタ２２６を通して転送された４個の主符号語ＭＣＷを含むリードデータとを、コントロール回路２０７のコントロールの下、所定のタイミングで切り替えて選択的にデータ出力部２０５に入力させる。
データ入力部２０４は、コントロール回路２０７のコントロールの下、Ｉ／Ｏバッファ２０６を通してＣＰＵ３から転送されてきた１ページ分（５１２バイト分）のデータを４個の符号語ＣＷに分割し、各符号語（１２８バイト）毎に４バイトのパリティデータを生成して付加し、１３２バイトの４個の主符号語ＭＣＷを順次に形成してマルチプレクサ／デマルチプレクサ２０３を通して、バンク（Ａ）２０１またはバンク（Ｂ）２０２に転送する。
図９は、本実施形態に係るデータ入力部２０４の具体的な構成例を示す回路図である。
図９のデータ入力部２０４は、書き込むべきページデータに含まれる符号語ＣＷ（１２８バイト）を順次シフトインして保持可能な複数（本実施形態では第１、第２の２個）のシフトレジスタと２０４１，２０４２と、コントロール回路２０７のコントロールの下、複数（本実施形態では４個）に分割可能な符号語ＣＷを含む書き込むべきページデータを受けて、連続する符号語を異なる第１のシフトレジスタ２０４１と第２のシフトレジスタ２０４２とに交互に入力させる第１のスイッチ回路（ＳＷ１）２０４３と、コントロール回路２０７のコントロールの下、第１および第２のシフトレジスタ２０４１，２０４２のうち、符号語ＣＷが全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路２０４４と、第２のスイッチ回路２０４４により今出力されるように選択された符号語を検査して４バイトのパリティデータＰＤ（検査符号）を生成する検査符号生成回路２０４５と、第２のスイッチ回路２０４４により選択出力された１２８バイトの符号語ＣＷに対してパリティデータＰＤ（検査符号）を付加（合成）して１３２バイトの主符号語ＭＣＷとしてマルチプレクサ／デマルチプレクサ２０３を通して、バンク（Ａ）２０１またはバンク（Ｂ）２０２に転送する付加回路２０４６と、を有している。
検査符号生成回路２０４５は、シンドローム生成（Syndrome Gen）回路２０４５１と、Ｇマトリクス演算回路２０４５２と、出力タイミング生成回路２０４５３と、２入力ＡＮＤゲート２０４５４とを有する。
このような構成を有する検査符号生成回路２０４５においては、シンドローム生成回路２０４５１で生成された４変数ＸｉがＧマトリクス演算回路２０４５２に送られ、マトリクス演算されて４バイトのパリティが生成される。シンドローム生成回路２０４５１は４変数ＸｉがＧマトリクス演算回路２０４５２に送られた時点でリセットされる。
そして、対応する符号語が第１のシフトレジスタ２０４１または第２のシフトレジスタ２０４２が１２８バイトフルになるまでにＧマトリクス演算回路２０４５２でパリティ計算を行って、たとえば第２のスイッチ回路２０４４でフルになった対応する符号語がシフトインされている第１のシフトレジスタ２０４１または第２のシフトレジスタ２０４２の符号語データが選択されるタイミングで、出力タイミング生成回路２０４５３から出力パルスＰＬＳによりＡＮＤゲート２０４５４からパリティデータＰＤを出力させる。
また、リセットされたシンドローム回路２０４５１には、次の１２８バイトの符号語が入力され、また、この符号語は第１のスイッチ回路２０４３を介して前回と異なる第２のシフトレジスタ２０４２または第１のシフトレジスタ２０４１にシフトインされる。
データ出力部２０５は、コントロール回路２０７のコントロールの下、マルチプレクサ／デマルチプレクサ２０３を通してデータラッチ回路２２５から転送されてきた４個の主符号語ＭＣＷを含む１ページ分（５１２バイト＋１６バイト）のデータを受けて、各主符号語（１３２バイト）毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、パリティデータＰＤを除くリードされた符号語ＣＷ毎にエラー情報を付加してＩ／Ｏバッファ２０６を介して外部のＣＰＵ３に転送する。
図１０は、本実施形態に係るデータ出力部２０５の具体的な構成例を示す回路図である。
図１０のデータ出力部２０５は、マルチプレクサ／デマルチプレクサ２０３を通してデータラッチ回路２２５から転送されてきたリードページデータに含まれる４バイトのパリティデータを除く符号語ＣＷを順次シフトインして保持可能な複数（本実施形態では第１第２の２個）のシフトレジスタ２０５１，２０５２と、コントロール回路２０７のコントロールの下、複数（本実施形態では４個）の符号語ＣＷを含むリードページデータを受けて、連続する符号語を異なる第１のシフトレジスタ２０５１と第２のシフトレジスタ２０５２とに交互に入力させる第１のスイッチ回路（ＳＷ１）２０５３と、コントロール回路２０７のコントロールの下、第１および第２のシフトレジスタ２０５１，２０５２のうち、符号語ＣＷが全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路２０５４と、第２のスイッチ回路２０５４により今出力されるように選択された符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合にこのエラーデータを訂正するエラー訂正回路２０５５と、第２のスイッチ回路２０５４により選択出力された１２８バイトの符号語ＣＷに対してエラー訂正回路２０５５によるエラー情報を付加（合成）して、１３２バイトの主符号語ＭＣＷとして第２のスイッチ回路２０５４により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加してＩ／Ｏバッファ２０６を介して外部のＣＰＵ３に転送する付加回路２０５６とを有する。
エラー訂正回路２０５５は、シンドローム生成回路２０５５１、４バイトのシンドロームレジスタ（４ＢＳｒｅｇ）２０５５２、ＥＣＣプロセッサ２０５５３、エラーベクトルレジスタ（ｅＶ−ｒｅｇ）２０５５４、エラーロケーションレジスタ（ｅＬ−ｒｅｇ）２０５５５、および２入力ＡＮＤゲート２０５５６を有している。
このような構成を有するエラー訂正回路２０５５においては、シンドローム生成回路２０５５１でＨマトリクス上のシンドロームが計算される。
そして、エラー訂正処理で得られたエラーベクトルとエラーロケーションから、第２のスイッチ回路２０５４で選択出力される第１のシフトレジスタ２０５１または第２のシフトレジスタ２０５２のデータがシフトアウトされるタイミングでエラーベクターをエラーデータに加算する付加回路２０５６に出力する。
データ出力部２０５において、前に生成したシンドロームをデータと共にＩ／Ｏバッファ２０６を通して外部のＣＰＵ３に出力する。
さらに、エラー訂正の状況を示す情報をエラー訂正ポインタとして出力する。この情報は以下の内容を含む。
エラーが無かった場合、Ｎバイト訂正した場合のＮとエラーロケーション、訂正できなかった場合の各状態を示す情報である。
Ｉ／Ｏバッファ２０６は、ＣＰＵ３側、すなわちホスト（ブリッジ）側に対応した高速Ｉ／Ｆを含み、ブリッジ回路４とのデータの入出力を行うための複数のデータ入出力ピンＰＤ２０６、コマンド／アドレスを入力するための入力ピンＰＣＡ２０６、コントロール信号を入出力するための入出力ピンＰＬ２０６が接続されている。
Ｉ／Ｏバッファ２０６を通してＣＰＵ３とコントロール回路２０７との間では、コマンド／アドレス、およびコントロール信号の授受が行われる。
コントロール回路２０７は、Ｉ／Ｏバッファ２０６を通して入力したリードコマンドＲＤ、ライトコマンドＷＲ等のコマンドとリードあるいはライトするアドレスを入力して、コマンドをコマンドレジスタ２０９およびコントロール回路２１０に出力し、アドレスをアドレスレジスタ２０９に供給する。
コントロール回路２０７は、Ｉ／Ｏバッファ２０６を通してチップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＤ、あるいはライトイネーブル信号／ＷＥ等のコントロール系信号を入力し、各バンク２０１，２０２のページデータのリード、ライト動作のコントロールを行う。
また、コントロール回路２０７は、コントロール系信号およびコマンドに応じてデータ入力部２０４、またはデータ出力部２０５のデータ入出力のコントロール、特に、各スイッチ回路の切り替え制御を行い、また、これと並行して、カラムデコーダ２２７を通してのカラムセレクタ２２６を制御してデータラッチ回路２２５のデータの入出力制御を行い、さらに、マルチプレクサ／デマルチプレクサ２０３の切り替え制御を行う。
すなわち、コントロール回路２０７は、コントロール信号およびコマンドを解読して、フラッシュメモリ２の全体をイネーブルにする等の処理を行い、コマンドによる指示されたアクセス（リードまたはライト）が、バンク（Ａ）２０１とバンク（Ｂ）２０２のいずれへのアクセスであるかを判定して、所定のアクセス制御を行う。
また、コントロール回路２０７は、コマンドに応じて、具体的には、上述したように、リードやライト時に駆動線に供給する電圧が異なることから、コマンドに応じた電圧となるように昇圧すべき電圧を昇圧回路２０８に指示する。
コントロール回路２０７は、インタリーブ制御・コマンド制御・アドレス指定（バンク・ブロック・ページ）を行い、コントロール信号、コマンドおよびアドレスをバンク２０１，２０２に出力し、データ入出力を制御を行い、アドレス変換処理（ホストの指定する論理アドレスをフラッシュメモリ上の物理アドレスに変換するマッピング処理。論理・物理アドレス変換処理）を行うためのアドレス変換テーブルを有する。
昇圧回路２０８は、コントロール回路２０７の指示に従って、たとえばリード等のコマンドに応じて電圧を電源電圧ＶCCを昇圧して生成し、バンク２０１または２０２のローデコーダ２２２やワード線デコーダ２２４等に供給する。
たとえばリード時には、前述したように、４．５Ｖの電圧が必要なことから３．３Ｖから４．５Ｖへの昇圧を行う。
また、ライト時には、前述したように、２０Ｖと中間電圧１０Ｖが必要なことから、２０Ｖ，１０Ｖへの昇圧を行う。
ここで、本実施形態に係るフラッシュメモリ２のライトおよびリード動作シーケスンについて、図面に関連付けて説明する。
図１１（Ａ）〜（Ｉ）は、本実施形態に係るフラッシュメモリ２のライト動作シーケスンについて説明するためのタイミングチャートである。
図１２（Ａ）〜（Ｉ）は、本実施形態に係るフラッシュメモリ２のリード動作シーケスンについて説明するためのタイミングチャートである。
まず、図９および図１１（Ａ）〜（Ｉ）に関連付けてフラッシュメモリ２のライト動作シーケスンについて説明する。
＜データライト＞
図１１（Ａ）に示すように、ＣＰＵ３から転送された４個の符号語に分割可能な１ページ分の連続したライトデータがＩ／Ｏバッファ２０６を通してデータ入力部２０４に入力される。
コントロール回路２０７のコントロールの下、第１のスイッチ回路２０４３が第１のシフトレジスタ２０４１の入力側に切り替えられ、入力データは、図１１（Ａ），（Ｂ）に示すように、第１のシフトレジスタ（１２８Ｂshift Ａ）２０４１とシンドローム生成回路２０４５１に入力される。
図１１（Ｂ）〜（Ｅ）に示すように、符号語として１２８バイトのデータが入力され第１のシフトレジスタ２０４１が、１２８バイトのデータでフル（Full）になったとき、それまでシンドローム生成回路２０４５１で生成された入力信号と係数でマトリクス演算された結果の４変数はＧマトリクス演算回路２０４５２に送られ、これと並行してシンドローム生成回路２０４５１はリセットされる。
次に、コントロール回路２０７のコントロールの下、第１のスイッチ回路２０４３が第２のシフトレジスタ（１２８Ｂshift Ｂ）２０４２の入力側に切り替えられ、次の１２８バイトのデータを第２のシフトレジスタ２０４２とシンドローム生成回路２０４５１に切り替え入力させる。
この第２のシフトレジスタ２０４２が、１２８バイトのデータでフルになるまでに第１のシフトレジスタ２０４１側の４バイトのパリティを計算する。
そして、第１のシフトレジスタ２０４２の１２８バイトのデータ第２のスイッチ回路２０４４から出力され、この１２８バイトのデータ（一つの符号語ＣＷ））に４バイトのパリティデータＰＤが付加回路２０４６で付加（合成）されて一つの主符号語ＭＣＷが完成される。
そして、１３２バイトの主符号語ＭＣＷを形成してマルチプレクサ／デマルチプレクサ２０３を通して、バンク（Ａ）２０１またはバンク（Ｂ）２０２に転送する。
第２のシフトレジスタ２０４２が１２８バイトのデータでフル時点で同様の動作を行う。これを４回繰り返し４個の主符号語を順次転送した時点で、バンク（Ａ）２０１またはバンク（Ｂ）２０２のデータラッチ回路２２５が５１２バイト＋１６バイトのデータでフルになる。
このとき、コントロール回路２０７のコントロールにより、マルチプレクサ／デマルチプレクサ２０３を一方のバンク（Ｂ）２０２またはバンク（Ａ）２０１のデータラッチ回路に転送可能なように切り替える。
なお、本実施形態では述べないが、この１ページデータはライト−ベリファイ動作に入り、ライトデータが正しく書き込まれたことを確認しライト動作を終了する。
しかし、この時点で符号語のエラー訂正能力内であれば書き込みが弱かったり、回路上の欠陥等で完全なデータが書き込まれなくともリード時に復元できることから、ベリファイ動作を終了できる。
以上の動作を繰り返すことで複数のバンクにデータとパリティデータを高速に書き込むことができる。
次に、図１０および図１２（Ａ）〜（Ｉ）に関連付けてフラッシュメモリ２のリード動作シーケスンについて説明する。
＜データリード＞
バンク（Ａ）２０１またはバンク（Ｂ）２０２のセルアレイ２２１からリードされ、パリティデータが付加された１３２バイトの主符号語ＭＣＷを４個含む５１２バイト＋１６バイトのページデータはデータラッチ回路２２５にラッチされる。
その後、図１２（Ａ）〜（Ｇ）に示すように、コントロール回路２０７のコントロールの下、たとえばデータラッチ回路２２５のラッチデータのうち一つの主符号語ＭＣＷがマルチプレクサ／デマルチプレクサ２０３を通してデータ出力部２０５に転送される。
データ出力部２０５は、たとえば第１のスイッチ回路２０５３を介して第１のシフトレジスタ２０５１にシフトインされ、これと並行して、エラー訂正回路２０５５のシンドローム生成回路２０５５１に入力される。
そして、１主符号語が転送された第１のシフトレジスタ２０５１にシフトインされた時点で、シンドローム生成回路２０５５１によるシンドローム生成が完了し、シンドロームレジスタ（4Bsreg）２０５５２に保管する。
データ出力部２０５においては、さらに次の主符号語ＭＣＷが転送されてくるが、このときコントロール回路２０７のコントロールの下、第１のスイッチ回路２０５３を第２のシフトレジスタ２０５２の入力側に切り替え、転送されてきた次の主符号部ＭＣＷを第２のシフトレジスタ２０５２にシフトインさせる。
このとき、シンドローム生成回路２０５５１およびシンドロームレジスタ２０５５２は、クリアされ新たな符号語のシンドローム生成をスタートする。
このようにして、前の符号語のエラー訂正を次の符号語が転送完了するまでに終了させることでこの訂正処理は読み出し速度に影響させないで続けることができる。この処理を１ページに含まれる４主符号語に対し実行する。
そして、図１１（Ａ）〜（Ｉ）に示すように、エラー訂正処理で得られたエラーべクトルとエラーロケーションから、この読み出しデータがシフトアウトされる時に目的のエラーデータにエラーべクターを加えることでエラー訂正処理が完了する。
もしエラー訂正できなかった場合、例えば最小距離から決る訂正可能数以上のエラーが合った場合は、前に生成したシンドロームをデータと共に外部に出力する。
さらに、エラー訂正の状況を示す情報をエラー訂正ポインタとして出力する。
＜その他データリードモード＞
その他のリードモードについて説明する。
このモードはエラー訂正処理を行い、ライト−ベリファイの繰り返し動作を続けるか止めるかを判断するものであり、理由は問わないがエラーが残っていても訂正範囲であればこの動作を停止する判断を行うものである。
たとえば、訂正能力が２重訂正が可能と仮定して１重訂正でエラーを復元できるのであればベリファイ動作を停止する。
この場合は、その後データをリードするまでに１個のエラーが増加しても訂正できることになる。
換言すれば、ベリファイ動作で何個のエラーが残っているか、ＥＣＣによって判断するものである。
もしこの方法を取らない場合は、ベリファイすべき正しいデータをレジスタに格納しておき、読み出したデータのレジスタと全データが同じか、違っているなら何バイト違っているか判断するためデータコンパレータが必要になる。
以上説明したように、本実施形態によれば、コントロール回路２０７のコントロールの下、Ｉ／Ｏバッファ２０６を通してＣＰＵ３から転送されてきた１ページ分（５１２バイト分）のデータを４個の符号語ＣＷに分割し、各符号語（１２８バイト）毎に４バイトのパリティデータを生成して付加し、１３２バイトの４個の主符号語ＭＣＷを順次に形成してマルチプレクサ／デマルチプレクサ２０３を通して、バンク（Ａ）２０１またはバンク（Ｂ）２０２に転送するデータ入力部２０４と、コントロール回路２０７のコントロールの下、マルチプレクサ／デマルチプレクサ２０３を通してデータラッチ回路２２５から転送されてきた４個の主符号語ＭＣＷを含む１ページ分（５１２バイト＋１６バイト）のデータを受けて、各主符号語（１３２バイト）毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、パリティデータＰＤを除くリードされた符号語ＣＷ毎にエラー情報を付加してＩ／Ｏバッファ２０６を介して外部のＣＰＵ３に転送するデータ出力部２０５とを有することから、以下の効果を得ることができる。
すなわち、１ページを構成するデータを複数の符号語で構成することで、訂正能力を強力にできる。また、複数の符号語で構成したことで訂正不能に陥った符号語が有っても残りのデータは使うことが可能となる。
そして、一般的な不揮発性半導体記憶のＥＣＣに比べ、リードソロモン符号を使うことで訂正能力が強力になる。
また、読み出し時に訂正状態を表す情報とシンドロームデータを外部に出力することで、外部で多次元的なエラー訂正に拡張でき、さらにエラー訂正能力を強化することができる。
また、シフトレジスタ等を複数持つことで、エラー訂正および検査符号に掛かる時間をデータの入出力の時間に影響させること無く連続に行うことができ、読み出し、書き込みの高速化が可能となる。
また、エラー訂正を強化したことで、ライト−ベリファイの回数を従来に比べ減らすことができ、書き込みに必要な時間を減らすことができる。
さらに、エラー訂正を強化したことで、冗長メモリを不要もしくは小さくでき、置換する作業も不要もしくは減らすことができる。これにより、メモリ自体のサイズを小型化でき、さらにプロセス工程数を減らしコストを低減できる。
また、複数のバンクを持つことにより、読み出しのランダムアクセス時間を見かけ上見えなくすることによって高速読み出しが可能となる。

また、フラッシュメモリ２はエラー検出、訂正処理回路有することから、フラッシュメモリからのリードデータのエラー検出、訂正処理を行うことによりホスト側の処理を軽減することが可能となる。
なお、本実施形態においては、バンクが２つの場合を例に説明したが、さらに多くのバンク、たとえば４個、や８個等のバンクを備える半導体記憶装置に本発明を適用できることはいうまでもない。
本発明に係る半導体記憶装置を採用した信号処理システムの全体構成を示すブロック図である。 本実施形態に係る１ページデータの構成例を説明するための図である。 本実施形態に係る主符号語における構成およびパリティデータ（検査符号）の配置位置を説明するための図である。 図１のＮＡＮＤ型フラッシュメモリの構成例を示すブロック図である。 図４におけるバンクの具体的な構成例を示すブロック図である。 図５のバンクおよびローデコーダの具体的な構成例を説明するための図である。 図４のバンクにおけるデータリード時における各駆動線のバイアス条件を示す図である。 図４のバンクにおけるデータライト時における各駆動線のバイアス条件を示す図である。 本実施形態に係るデータ入力部の具体的な構成例を示す回路図である。 本実施形態に係るデータ出力部の具体的な構成例を示す回路図である。 本実施形態に係るフラッシュメモリ２のライト動作シーケスンについて説明するためのタイミングチャートである。 本実施形態に係るフラッシュメモリ２のリード動作シーケスンについて説明するためのタイミングチャートである。
符号の説明
１…信号処理システム、２…ＮＡＮＤ型フラッシュメモリ、２０１（Ａ），２０２（Ｂ）…バンク、２０３…マルチプレクサ／デマルチプレクサ（ＭＰＸ／ＤＱＥＭＰＸ）、
２０４…データ入力部、２０５…データ出力部、２０６…Ｉ／Ｏバッファ、２０７…コントロール回路、２０８……昇圧回路、２０９…アドレスレジスタ、２２０…バンク（Ａ，Ｂ）（２０１，２０２）、２２１…セルアレイ、２２２…ロー（行、ページ）デコーダ、２２３…ブロックアドレスデコーダ、２２４…ワード線デコーダ、２２５…データラッチ回路（ＤＴ）、２２６…カラムセレクタ（Ｙセレクタ）、２２７…カラム（列）デコーダ、３…ＣＰＵ（ホスト装置）、４…ブリッジ回路、５…ＤＲＡＭ。

Claims (19)

  1. 複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータを受けて複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、
    上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませるコントロール回路と、を有し、
    上記データ入力部は、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、
    上記検査符号生成回路は、
    検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力する
    半導体記憶装置。
  2. 上記メモリセルがマトリクス配置されたセルアレイは、複数のメモリセルが直列接続されたＮＡＮＤ型メモリストリングを含む
    請求項１記載の半導体記憶装置。
  3. ページ単位はワード線単位である
    請求項１記載の半導体記憶装置。
  4. 複数のメモリセルがマトリクス状に配置され、検査符号が付加された複数の主符号語を含むページデータが複数のメモリセル単位で記録されるセルアレイと、
    少なくとも上記セルアレイから読み出された、上記セルアレイに記録された検査符号が付加された複数の主符号語を含むページデータをラッチするラッチ回路と、
    上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、
    上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、
    上記データ出力部は、
    上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、
    上記エラー訂正回路は、
    得られるエラーベクトルとエラーロケーションから、上記第２のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する
    半導体記憶装置。
  5. 上記データ出力部は、シンドロームデータを生成してエラー訂正を行い、エラーデータが存在するにもかかわらずエラー訂正ができなかった場合には、当該シンドロームデータを出力する
    請求項４記載の半導体記憶装置。
  6. 上記データ出力部は、エラー訂正の状況を示す情報を出力する
    請求項５記載の半導体記憶装置。
  7. 上記データ出力部のエラー訂正回路は、シンドロームデータを生成してエラー訂正を行い、少なくともエラーデータが存在するにもかかわらずエラー訂正ができなかった場合には、当該シンドロームデータを外部に出力する
    請求項４記載の半導体記憶装置。
  8. 上記データ出力部のエラー訂正回路は、エラー訂正の状況を示す情報を出力する
    請求項７記載の半導体記憶装置。
  9. 上記コントロール回路は、上記ラッチ回路のラッチデータのうち検査符号が付加された符号語毎に上記第１のスイッチ回路に転送させる
    請求項４記載の半導体記憶装置。
  10. 上記コントロール回路は、上記ラッチ回路のラッチデータのうち検査符号が付加された符号語毎に上記第１のスイッチ回路に転送させる
    請求項４記載の半導体記憶装置。
  11. 上記メモリセルがマトリクス配置されたセルアレイは、複数のメモリセルが直列接続されたＮＡＮＤ型メモリストリングを含む
    請求項４記載の半導体記憶装置。
  12. ページ単位はワード線単位である
    請求項４記載の半導体記憶装置。
  13. 複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、
    少なくとも上記複数の主符号語を含むページデータをラッチするラッチ回路と、
    書き込むべきページデータを受けて複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、
    上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、
    上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませ、上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、
    上記データ入力部は、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、
    上記検査符号生成回路は、
    検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力し、
    上記データ出力部は、
    上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第３のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第４のスイッチ回路と、
    上記第４のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、
    上記第４のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、
    上記エラー訂正回路は、
    得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する
    半導体記憶装置。
  14. 複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    を含む複数のバンクと、
    書き込むべきページデータを複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、
    上記ラッチ回路に検査符号が付加された主符号語データを、上記複数のバンクのうちのいずれかのバンクのラッチ回路に選択的にラッチさせ、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませるコントロール回路と、を有し、
    上記データ入力部は、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、
    上記検査符号生成回路は、
    検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力する
    半導体記憶装置。
  15. 複数のメモリセルがマトリクス状に配置され、検査符号が付加された複数の主符号語を含むページデータが複数のメモリセル単位で記録されるセルアレイと、
    少なくとも上記セルアレイから読み出された、上記セルアレイに記録された検査符号が付加された複数の主符号語を含むページデータをラッチするラッチ回路と、
    を含む複数のバンクと、
    上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、
    上記複数のバンクのうちのいずれかのバンクの上記セルアレイから検査符号が付加された複数の符号語を含むページデータを選択的に読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、
    上記データ出力部は、
    上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、
    上記エラー訂正回路は、
    得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する
    半導体記憶装置。
  16. 複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、
    少なくとも上記複数の主符号語を含むページデータをラッチするラッチ回路と、
    を含む複数のバンクと、
    書き込むべきページデータを複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、
    上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、
    上記ラッチ回路に検査符号が付加された主符号語データを、上記複数のバンクのうちのいずれかのバンクのラッチ回路に選択的にラッチさせ、上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませ、上記複数のバンクのうちのいずれかのバンクの上記セルアレイから検査符号が付加された複数の符号語を含むページデータを選択的に読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、
    上記データ入力部は、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、
    上記検査符号生成回路は、
    検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力し、
    上記データ出力部は、
    上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、
    上記エラー訂正回路は、
    得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する
    半導体記憶装置。
  17. 第１の半導体記憶装置と、
    上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、
    上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、を有し、
    上記第１の半導体記憶装置は、
    複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータを複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、
    上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませるコントロール回路と、を含み、
    上記データ入力部は、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、
    上記検査符号生成回路は、
    検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力する
    信号処理システム。
  18. 第１の半導体記憶装置と、
    上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、
    上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、を有し、
    上記第１の半導体記憶装置は、
    複数のメモリセルがマトリクス状に配置され、検査符号が付加された複数の主符号語を含むページデータが複数のメモリセル単位で記録されるセルアレイと、
    少なくとも上記セルアレイから読み出された、上記セルアレイに記録された検査符号が付加された複数の主符号語を含むページデータをラッチするラッチ回路と、
    上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、
    上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を含み、
    上記データ出力部は、
    上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、
    上記エラー訂正回路は、
    得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する
    信号処理システム。
  19. 第１の半導体記憶装置と、
    上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、
    上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、を有し、
    上記第１の半導体記憶装置は、
    複数のメモリセルがマトリクス状に配置され、複数の主符号語を含むページデータの書き込みが複数のメモリセル単位で行われるセルアレイと、
    少なくとも上記複数の主符号語を含むページデータをラッチするラッチ回路と、
    書き込むべきページデータを受けて複数の符号語に分割し、各符号語毎に検査して検査符号を生成し、対応する符号語に当該検査符号を付加して主符号語を形成し、形成した上記主符号語を上記ラッチ回路に順次に転送するデータ入力部と、
    上記ラッチ回路から転送された検査符号が付加された複数の主符号語を含むページデータを受けて、各主符号語毎に、所定個数以内のエラーデータが存在する場合にはエラーデータを訂正し、検査符号を除く符号語毎に対応するエラー情報を付加して順次に出力するデータ出力部と、
    上記ラッチ回路に検査符号が付加された複数の主符号語を含むページデータがラッチされると、上記セルアレイに対して当該ページデータを一括的に書き込ませ、上記セルアレイから検査符号が付加された複数の符号語を含むページデータを読み出して上記ラッチ回路にラッチさせ、ラッチデータを上記データ出力部に転送させるコントロール回路と、を有し、
    上記データ入力部は、
    少なくとも上記複数の主符号語を含む書き込むべきページデータをラッチするラッチ回路と、
    書き込むべきページデータに含まれる符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割可能な符号語を含む書き込むべきページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第１のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第２のスイッチ回路と、
    上記第２のスイッチ回路により出力されるように選択された符号語を検査して検査符号を生成する検査符号生成回路と、
    上記第２のスイッチ回路により選択出力された符号語に対して上記検査符号を付加して上記主符号語として上記ラッチ回路に出力する付加回路と、を含み、
    上記検査符号生成回路は、
    検査対象の符号語がシフトインされる上記シフトレジスタがフルになるまで検査符号の生成を行い、当該フルになったシフトレジスタのデータが上記第２のスイッチ回路から出力されるタイミングで生成した検査符号を上記付加回路に出力し、
    上記データ出力部は、
    上記ラッチ回路から転送された読み出しページデータに含まれる検査符号を除く符号語を順次シフトインして保持可能な複数のシフトレジスタと、
    複数に分割された符号語を含む読み出しページデータを受けて、少なくとも連続する符号語を異なる上記シフトレジスタに入力させる第３のスイッチ回路と、
    上記各シフトレジスタのうち、符号語が全てシフトインされた符号語データを選択的に出力する第４のスイッチ回路と、
    上記第４のスイッチ回路により出力される符号語に対応した主符号語に所定個数以内のエラーデータが存在する場合に当該エラーデータを訂正するエラー訂正回路と、
    上記第４のスイッチ回路により選択出力された符号語に対して上記エラー訂正回路によるエラー情報を付加して出力する付加回路と、を含み、
    上記エラー訂正回路は、
    得られるエラーベクトルとエラーロケーションから、上記第４のスイッチ回路で選択出力される上記シフトレジスタのデータがシフトアウトされるタイミングでエラーベクトルをエラーデータに加算する
    信号処理システム。
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