[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4131648B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP4131648B2
JP4131648B2 JP2002201441A JP2002201441A JP4131648B2 JP 4131648 B2 JP4131648 B2 JP 4131648B2 JP 2002201441 A JP2002201441 A JP 2002201441A JP 2002201441 A JP2002201441 A JP 2002201441A JP 4131648 B2 JP4131648 B2 JP 4131648B2
Authority
JP
Japan
Prior art keywords
wiring
contact region
conductor
contact
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002201441A
Other languages
English (en)
Other versions
JP2004047626A (ja
Inventor
嶋 睦 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002201441A priority Critical patent/JP4131648B2/ja
Priority to US10/237,690 priority patent/US6759333B2/en
Priority to TW091125036A priority patent/TW586156B/zh
Priority to KR1020030046396A priority patent/KR100554992B1/ko
Priority to CNB031466753A priority patent/CN1266767C/zh
Publication of JP2004047626A publication Critical patent/JP2004047626A/ja
Application granted granted Critical
Publication of JP4131648B2 publication Critical patent/JP4131648B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来からＤＲＡＭやＮＡＮＤ型の半導体記憶装置（例えば、ＮＡＮＤ型Ｆｌａｓｈメモリ）にコンタクトホールおよび配線を形成する方法としてデュアルダマシン法が用いられている。
【０００３】
図７（Ａ）および図７（Ｂ）は、それぞれ従来のデュアルダマシン法を用いて形成されたＤＲＡＭ製品およびＮＡＮＤ製品のビットライン配線の一部を拡大した平面図である。図７（Ａ）および図７（Ｂ）に示されている破線楕円Ｃは、セル部のコンタクトホールが形成されているコンタクト領域Ｃを示す。
【０００４】
一般に、図７（Ａ）に示すようにＤＲＡＭのコンタクト領域Ｃは、互いに隣り合うことなく、他の配線に隣り合っている。一方で、図７（Ｂ）に示すようにＮＡＮＤ製品のメモリセル部のコンタクト領域Ｃは互いに隣り合っている。
【０００５】
図７（Ａ）および図７（Ｂ）に示すとおり、コンタクト領域Ｃは、隣り合う配線または隣り合う他のコンタクト領域Ｃの方向へ大きく突出している。それによって、コンタクト領域Ｃにおける配線間距離が小さくなるので、配線同士が短絡する危険性が高い。ＮＡＮＤ製品においてはコンタクト領域Ｃ同士が互いに隣り合っているので、特に、コンタクト領域Ｃにおいて配線同士が短絡する危険性が高い。
【０００６】
図８は、図７（Ａ）に示す半導体装置のＸ−Ｘ線に沿った断面図である。シリコン基板１０の表面領域に素子分離部２０およびドープトシリコン領域３０が設けられている。シリコン基板１０の表面上には、シリコン窒化膜４０およびシリコン酸化膜５０が形成されている。シリコン窒化膜４０およびシリコン酸化膜５０にはコンタクトホール６０が設けられ、コンタクトホール６０にはドープトポリシリコン７０が充填されている。さらに、ドープトポリシリコン７０の上およびシリコン酸化膜５０には、２種類の金属層８０、９０から成る配線２が形成されている。
【０００７】
図８に示すように、従来の半導体装置によれば、コンタクト領域Ｃ内の配線２の幅Ｌ１は、コンタクトホール６０の径Ｒよりも大きい。その結果、コンタクト領域Ｃにおける配線間距離Ｓが小さくなってしまう。このように幅Ｌ１が径Ｒよりも大きくなってしまう原因は、従来の半導体装置の製造方法にある。そこで、次に、従来の半導体装置の製造方法について述べる。
【０００８】
図９（Ａ）から図１０（Ｅ）は、従来の半導体装置の製造方法をプロセス順に示したフロー図である。
【０００９】
図９（Ａ）において、シリコン基板１０上には、トレンチキャパシタ、不純物拡散層、ゲート配線層(いずれも図示せず)および素子分離部２０が既に形成されている。シリコン基板１０の表面上に層間絶縁膜としてシリコン窒化膜４０およびシリコン酸化膜５０が堆積され、さらに平坦化されている。
【００１０】
図９（Ｂ）において、次に、フォトリソグラフィ技術およびドライエッチング法によりシリコン酸化膜５０およびシリコン窒化膜４０をエッチングする。これにより、ＤＲＡＭのセル部におけるビットラインのコンタクトホール６０を形成する。
【００１１】
図９（Ｃ）において、次に、コンタクトホール６０の底部の自然酸化膜を除去するためにフッ酸処理を施す。このときのフッ酸処理を第１のフッ酸処理とする。
【００１２】
図９（Ｄ）において、次に、ＬＰ‐ＣＶＤ法によりＮ型の不純物をドープしたドープトポリシリコン７０を堆積し、ドライエッチング法によりシリコン酸化膜５０上のポリシリコン７０およびコンタクトホール６０内にあるポリシリコン７０の一部を除去する。
【００１３】
図９（Ｅ）において、次に、フォトリソグラフィ法およびドライエッチング法により周辺回路部のコンタクトホール６１を形成する。
【００１４】
図１０（Ａ）において、フォトリソグラフィ工程における反射防止用の塗布膜９１が塗布され、図１０（Ｂ）において、フォトリソグラフィ法およびドライエッチング法により塗布膜９１およびシリコン酸化膜５０をエッチングする。これにより、ビットラインの配線溝９２を形成する。図１０（Ｃ）においてレジスト９３および塗布膜９１が除去される。
【００１５】
図１０（Ｄ）において、次に、シリコン基板１０の露出部分およびドープトポリシリコン７０の表面にある自然酸化膜を除去するためにフッ酸処理を施す。このときのフッ酸処理を第２のフッ酸処理とする。
【００１６】
図１０（Ｅ）において、次に、チタン９４をスパッタ法により堆積し、Ｎ２雰囲気中で熱処理を施す。これによって、周辺回路部のコンタクトホール６１の穴底およびセル部のドープトポリシリコン７０の表面にチタンシリサイドを形成する。コンタクトホール６１の穴底およびドープトポリシリコン７０の表面以外の残りのチタン９４は窒化される。その後、タングステンを堆積し、ＣＭＰ法によりシリコン酸化膜５０の表面上の窒化チタンおよびタングステンを除去することにより、図８に示した構造を有する半導体装置が形成される。
【００１７】
【発明が解決しようとする課題】
このような従来の製造方法によって、図９（Ｃ）に示すように、コンタクトホール６０の径は第１のフッ酸処理によって拡大されている。また、図１０（Ｄ）に示すように、ドープトポリシリコン７０の上方にあるコンタクトホール６０の径は第２のフッ酸処理によって拡大されている。
【００１８】
この第２のフッ酸処理によって、配線２の幅Ｌ１は、コンタクトホール６０の径Ｒよりも大きくなってしまう。その結果、図７（Ａ）に示したとおり、メモリセル部のビットラインの配線間距離Ｓが小さくなる。
【００１９】
この問題を解決する方策として、当初から予めコンタクトホール６０の径（図９（Ｂ）参照）やビットライン配線の幅（図１０（Ｂ）参照）を小さくしておくことが考えられる。しかし、ＤＲＡＭ製品においてセル部のビットライン配線のピッチは、メモリセル部の面積を小さくするために、フォトリソグラフィ法で形成可能な最小のデザインルールで設計されている。従って、レジストスペース寸法をさらに小さくすることは困難である。また、コンタクトホール６０を形成する際のレジストの開口パターンの径を小さくすることも、フォトリソグラフィ法の能力上限界がある。さらに、コンタクトホール６０を形成する際のレジストの開口パターンの径を小さくすることが可能であったとしても、結果としてコンタクト抵抗を上昇させるという問題に繋がる。
【００２０】
これらの問題点は、ＤＲＡＭ製品と類似構造を持った他の製品（例えば、図７（Ｂ）に示すＮＡＮＤ製品）についても同様に存在する。
【００２１】
そこで、本発明の目的は、コンタクト領域における隣り合う配線間距離が従来よりも広く、配線同士の好ましくない短絡を回避することができる半導体装置およびその製造方法を提供することである。
【００２２】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、半導体基板の内部または半導体基板の表面上に設けられた第１の導電体と、前記半導体基板の表面上または第１の導電体の表面上に設けられた絶縁層と、前記絶縁層を貫通して前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの内部に充填され、前記第１の導電体と電気的に接続された第２の導電体と、前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過するように延在し、前記コンタクト領域内では前記第２の導電体に埋め込まれ、前記コンタクト領域外では前記絶縁層に埋め込まれた複数の配線であって、前記コンタクト領域内の配線幅が当該半導体装置の製造におけるフォトリソグラフィの最小デザインルールに形成され、尚且つ、前記コンタクト領域内の配線幅は、前記コンタクト領域外における配線幅に比較して狭い複数の配線とを備え、
前記配線の幅は、前記コンタクト領域内外の境界において変化し、
前記絶縁層の表面領域において、前記複数の配線は平行に延在し、隣接する前記配線間の間隔と前記配線の幅との和が一定であり、
前記コンタクトホールの径は前記コンタクト領域内の配線幅よりも広いことを特徴とする。
【００２９】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の内部または半導体基板の表面上に第１の導電体を形成するステップと、前記半導体基板の表面上または第１の導電体の表面上に絶縁層を形成するステップと、前記絶縁層をエッチングすることによって前記第１の導電体に達するコンタクトホールを形成するステップと、前記コンタクトホール内に第２の導電体を堆積するステップと、前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過し、当該半導体装置の製造におけるフォトリソグラフィの最小デザインルールに形成された配線溝を形成するステップと、前記配線溝の内壁のうち、前記コンタクト領域の内部の前記第２の導電体から成る側壁と前記コンタクト領域の外部の前記絶縁層から成る側壁とをエッチングし、前記第２の導電体と前記絶縁層との選択比を利用して、前記コンタクト領域内の配線幅よりも前記コンタクト領域外における配線幅を太くするステップと、前記配線溝に配線である第３の導電体を充填するステップとを具備する。
【００３２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。
【００３３】
図１（Ａ）および図１（Ｂ）は、本発明に係る実施の形態に従った半導体装置を部分的に拡大した平面図である。図１（Ａ）はＤＲＡＭ型製品のメモリセル部および周辺回路部を示し、図１（Ｂ）はＮＡＮＤ製品のメモリセル部のみを示している。
【００３４】
図１（Ａ）および図１（Ｂ）に示す破線楕円Ｃは、メモリセル部のコンタクト領域を示す。コンタクト領域Ｃには互いにほぼ平行に延在する複数のビットライン配線２００（以下、配線２００という）が通過している。配線２００は２層の金属化合物層、例えば、窒化チタン層１８０およびタングステン層１９０から成る。コンタクト領域Ｃおよび配線２００は絶縁層として設けられているシリコン酸化膜１５０の表面に埋め込まれているので、配線２００間にはシリコン酸化膜１５０が存在し配線２００間は電気的に絶縁されている。
【００３５】
コンタクト領域Ｃの内部において、配線２００の両側辺には導電体として設けられているドープトポリシリコン１７０が接している。それによりドープトポリシリコン１７０は配線２００と電気的に接続されている。即ち、コンタクト領域Ｃの内部では、配線２００はドープトポリシリコン１７０に埋め込まれており、配線２００の両側辺はドープトポリシリコン１７０の内側に存在している。一方で、コンタクト領域Ｃの外部においては、配線２００の両側辺はシリコン酸化膜１５０と接している。また、コンタクト領域Ｃの内部における配線２００の幅Ｌ２は、コンタクト領域Ｃの外部における配線２００の幅Ｌ３に比較して狭く形成されている。
【００３６】
尚、一般に、図１（Ａ）に示すようにＤＲＡＭ製品のメモリセル部のコンタクト領域Ｃは、それら同士が互いに隣り合うことなく、配線２００と隣り合う。即ち、シリコン酸化膜１５０の表面領域において、コンタクト領域Ｃは、配線２００が延在する方向に対してほぼ直交する方向（矢印Ｄの方向）に、該コンタクト領域Ｃを通過する配線以外の配線２００と隣り合っている。
【００３７】
一方で、図１（Ｂ）に示すようにＮＡＮＤ製品のメモリセル部のコンタクト領域Ｃは互いに隣り合っている。即ち、シリコン酸化膜１５０の表面領域において、コンタクト領域Ｃは、配線２００が延在する方向に対してほぼ直交する方向（矢印Ｄの方向）に、他のコンタクト領域Ｃと隣り合っている。
【００３８】
図２は、図１（Ａ）に示す半導体装置１００のＹ−Ｙ線に沿った断面図である。シリコン基板１１０の表面領域には素子分離部１２０およびドープトシリコン領域１３０が形成されており、シリコン基板１１０の表面上にはシリコン窒化膜１４０およびシリコン酸化膜１５０が形成されている。シリコン窒化膜１４０およびシリコン酸化膜１５０にはコンタクトホール１６０が設けられている。コンタクトホール１６０はシリコン窒化膜１４０およびシリコン酸化膜１５０を貫通してドープトシリコン領域１３０に達する。コンタクトホール１６０にはドープトポリシリコン１７０が充填されており、それにより、ドープトポリシリコン１７０はドープトシリコン領域１３０と電気的に接続されている。
【００３９】
コンタクト領域Ｃにおいては、ドープトポリシリコン１７０の内側に配線２００が埋め込まれている。これによって、配線２００の両側面および底面はドープトポリシリコン１７０に接しており、配線２００はドープトポリシリコン１７０と電気的に接続される。
【００４０】
一方、コンタクト領域Ｃの外部においては、シリコン酸化膜１５０に配線２００が埋め込まれている。これにより、互いに隣り合った配線２００同士の短絡を防止している。
【００４１】
本実施の形態によれば、コンタクト領域Ｃ内の配線２００の幅Ｌ２は、コンタクトホール１６０の径Ｒよりも小さい。その結果、コンタクト領域Ｃ内におけるシリコン酸化膜１５０の表面レベルには配線２００の両側辺にドープトポリシリコン１７０が現れる。
【００４２】
また、配線２００の幅Ｌ２がコンタクトホール１６０の径Ｒよりも小さいので、互いに隣り合った配線２００間の距離Ｓ´は従来の配線間距離Ｓ（図８参照）よりも大きい。このこと（Ｓ＜Ｓ´）は、通常、メモリセル部のビットライン配線のライン幅とビットライン配線間のスペース幅との和が一定（Ｌ１＋Ｓ＝Ｒ＋Ｓ´）であり、かつ、従来における配線幅Ｌ１がコンタクトホール１６０の径Ｒよりも大きい（Ｌ１＜Ｒ）がことから導出される。
【００４３】
このように、本実施の形態によれば、配線２００間の距離Ｓ´が従来と比較して大きくなるので、メモリセル部のビットライン配線間の短絡を未然に防止することができる。
【００４４】
尚、配線２００のうちシリコン酸化膜１５０内に埋め込まれている部分のライン幅は、従来と同様に幅Ｌ３である。また、周辺回路部のコンタクトおよび配線は、ドープトポリシリコン１７０を用いることなく、窒化チタン１８０およびタングステン層１９０から成る２層の金属化合物層のみを用いて形成されている。このようにメモリセル部と周辺回路部とで異なる２種類のコンタクトを用いている理由は次の通りである。メモリセル部のコンタクトはその一部が素子分離領域１２０に接触する、いわゆる、ボーダーレスコンタクトを採用している。よって、コンタクトの接合リーク電流を抑制するためにコンタクトに金属材料を用いることができない。それに対し、周辺回路部は素子分離領域１２０に接触しない、いわゆる、ボーダードコンタクトを採用している。よって、コンタクトに金属材料が使用可能だからである。
【００４５】
次に、半導体装置１００の製造方法を説明する。図３（Ａ）から図６（Ｃ）は、半導体装置１００の製造方法をプロセス順に示したフロー図である。図３（Ａ）から図６（Ｃ）に示すプロセスによってビットライン配線およびビットラインコンタクトがデュアルダマシン法により形成される。
【００４６】
図３（Ａ）において、シリコン基板１１０上には、トレンチキャパシタ、不純物拡散層、ゲート配線層(いずれも図示せず)および素子分離部１２０が既に形成されている。シリコン基板１１０の表面上に層間絶縁膜としてシリコン窒化膜１４０およびシリコン酸化膜１５０をそれぞれ約２０ｎｍおよび約６００ｎｍの膜厚で堆積し、その後、ＣＭＰ法により平坦化する。
【００４７】
図３（Ｂ）において、メモリセル部のビットラインのコンタクト１６０を形成するために、フォトリソグラフィ法によりレジストパターン１０２がシリコン酸化膜１５０上に形成される。
【００４８】
図３（Ｃ）において、次に、ドライエッチング法によりシリコン窒化膜１４０をストッパとしてシリコン酸化膜１５０をエッチングし、さらに、ドライエッチング法によりシリコン窒化膜１４０をエッチングする。これにより、コンタクトホール１６０が形成される。その後、アッシング法によりレジストパターン１０２を除去する。
【００４９】
図４（Ａ）において、次に、コンタクトホール１６０の穴底の自然酸化膜を除去するためにフッ酸処理が施される。このときのフッ酸処理を第１のフッ酸処理とする。第１のフッ酸処理は、シリコン熱酸化膜を約５ｎｍエッチングする程度のものである。この第１のフッ酸処理によって、素子分離部１２０およびコンタクトホール１６０の側壁が幾分エッチングされる。
【００５０】
図４（Ｂ）において、次に、ＬＰ‐ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法により不純物をドープしたドープトポリシリコン１７０を約３００ｎｍの膜厚に堆積する。さらに、ＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜１５０の表面より上のドープトポリシリコン１７０を除去する。この工程により、ドープトポリシリコン１７０がコンタクトホール１６０内に充填される。
【００５１】
図４（Ｃ）において、次に、周辺回路部のビットラインのコンタクトを形成するために、レジストパターン１０４がフォトリソグラフィ法により形成される。
【００５２】
図５（Ａ）において、次に、ドライエッチング法によりシリコン基板１１０をストッパとしてシリコン酸化膜１５０およびシリコン窒化膜１４０をエッチングする。これにより、周辺回路部にビットラインのコンタクトホール１６１を形成する。さらに、アッシング法によりレジストパターン１０４を除去する。
【００５３】
図５（Ｂ）において、次に、ビットラインの配線２００を形成するために、反射防止用の塗布膜１０６を約１００ｎｍの膜厚に塗布した後、レジストパターン１０８をフォトリソグラフィ法により形成する。
【００５４】
図５（Ｃ）において、次に、ドライエッチング法により塗布膜１０６およびシリコン酸化膜１５０、ドープトポリシリコン１７０を、シリコン酸化膜１５０の表面から約２００ｎｍの深さにエッチングする。これにより、配線２００に用いられる配線溝１９２が形成される。
【００５５】
図６（Ａ）において、次に、アッシング法によりレジストパターン１０８および塗布膜１０６を除去する。
【００５６】
図６（Ｂ）において、次に、コンタクトホール１６１の底部において露出したシリコン基板１１０にある自然酸化膜および配線溝１９２の表面（ドープトポリシリコン７０の表面）にある自然酸化膜を除去するためにフッ酸処理を施す。このときのフッ酸処理を第２のフッ酸処理とする。第２のフッ酸処理は、シリコン熱酸化膜を約５ｎｍエッチングする程度のものである。
【００５７】
第２のフッ酸処理によって、シリコン酸化膜１５０がエッチングされるので、メモリセル部におけるシリコン酸化膜１５０内に形成される配線溝１９３の側壁がエッチングされる。それにより、配線溝１９３のライン幅が拡がる。また、周辺回路部におけるコンタクトホール１６１の径も同様に第２のフッ酸処理によって拡がる。
【００５８】
一方で、メモリセル部におけるコンタクト領域の配線溝１９２はドープトポリシリコン１７０の内側に形成され、配線溝１９２の側面はドープトポリシリコン１７０から成る。ポリシリコンはシリコン酸化膜よりもフッ酸によるエッチング速度が遅いので、配線溝１９２のライン幅は配線溝１９３に比較して拡がらない。もし、配線溝１９２のライン幅が拡がった場合であっても、配線溝１９２の幅がドープトポリシリコン１７０の幅以下である限りは、コンタクト領域Ｃ（図１参照）の幅が拡がらないので問題はない。
【００５９】
図６（Ｃ）において、次に、スパッタ法によりチタン層１７９を約３０ｎｍの膜厚に堆積する。さらに、窒素ガス雰囲気中で熱処理を施すことによって、コンタクト領域Ｃ内における配線溝１９２の側面および底面にあるチタン層１７９の一部、並びに、コンタクトホール１６１の底面にあるチタン層１７９をチタンシリサイドにし、その他のチタン層１７９を窒化チタン層１８０にする。この熱処理により形成された窒化チタン層１８０は配線の一部として用いられ、チタンシリサイドはコンタクトのために用いられる。尚、コンタクト領域Ｃ内においてチタン層１７９のいずれの部分がチタンシリサイドになるかは明確でないので、チタンシリサイドは図示していない。
【００６０】
その後、タングステン層１９０を約４００ｎｍの膜厚に堆積し、ＣＭＰ法によりシリコン酸化膜１５０の表面レベルまで窒化チタン層１８０およびタングステン層１９０を除去する。この工程により、図２に示すビットラインのコンタクトおよびビットラインの配線が形成される。
【００６１】
本実施の形態による半導体装置の製造方法では、第２のフッ酸処理において、配線溝１９２の側壁にはドープトポリシリコン１７０が存在する。よって、第２のフッ酸処理により配線溝１９２が横方向に拡大することが防止される。それにより、図１（Ａ）に示すとおり、コンタクト領域Ｃの幅が従来よりも小さくなり、配線２００同士が短絡することを防止できる。
【００６２】
以上では図１（Ａ）に示したＤＲＡＭ製品に関して記述してきたが、本実施の形態はこれに限らず類似の構造を有する他の製品についても適用可能である。例えば、図１（Ｂ）に示すようにＮＡＮＤ製品にも適用可能である。
【００６３】
図１（Ｂ）に示すＮＡＮＤ製品の場合、メモリセル部のコンタクト領域Ｃ間の間隔は、図７（Ｂ）に示す従来のＮＡＮＤ製品のコンタクト領域Ｃ間の間隔よりも広くなる。よって、ＮＡＮＤ製品においても、配線２００同士が短絡することを防止できる。
【００６４】
尚、図１に示すように、本実施の形態によれば、配線２００はシリコン酸化膜１５０の表面において部分的に異なる材料に接している。即ち、コンタクト領域Ｃ内にある配線２００の両側辺はドープトポリシリコン１７０に接し、コンタクト領域Ｃの外部にある配線２００の両側辺はシリコン酸化膜１５０に接している。
【００６５】
コンタクト領域Ｃの外部にもドープトポリシリコン１７０が存在する場合には、コンタクト領域Ｃの外部においても配線２００がドープトポリシリコン等の配線２００よりも高抵抗の導電体に接することになり、配線２００のライン幅は、配線２００の幅に該導電体の幅を加算しなければならない。従って、配線の抵抗を本実施の形態と同程度に低く維持しようとするとライン幅が広くなってしまい、その結果、配線同士が短絡する危険性が高くなる。一方で、配線のライン幅を本実施の形態と同程度に狭く維持しようとすると配線抵抗が高くなってしまい、その結果、半導体装置の動作速度の低下を招く。
【００６６】
従って、コンタクト領域Ｃ内のみにドープトポリシリコン１７０が存在することによって、幅が狭くかつ低抵抗である配線を形成することが可能になる。
【００６７】
本実施の形態に含まれる各構成要素の材料は特に限定しない。例えば、シリコン基板１１０はガリウムを含む半導体であってもよい。ドープトシリコン１３０に代えて配線２００よりも下層にある金属配線を採用してもよい。ドープトシリコン１３０に代えて金属配線を採用した場合、半導体装置は多層配線構造になる。シリコン酸化膜１５０は炭素を含む絶縁材料であってもよい。さらに、配線２００にはタングステン層１９０が使用されているが、タングステン層１９０に代えて他の低抵抗の金属、例えば、銅やアルミニウムなどを使用してもよい。
【００６８】
【発明の効果】
本発明に従った半導体装置によれば、コンタクト領域における隣り合う配線間距離が従来よりも広く、配線同士の好ましくない短絡を回避することができる。
【００６９】
また、本発明に従った半導体装置の製造方法によれば、コンタクト領域における隣り合う配線間距離が従来よりも広く、配線同士の好ましくない短絡を回避した半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従った半導体装置を部分的に拡大した平面図。
【図２】図１（Ａ）に示す半導体装置１００のＹ−Ｙ線に沿った断面図。
【図３】半導体装置１００の製造方法をプロセス順に示したフロー図。
【図４】図３に続く半導体装置１００の製造方法をプロセス順に示したフロー図。
【図５】図４に続く半導体装置１００の製造方法をプロセス順に示したフロー図。
【図６】図５に続く半導体装置１００の製造方法をプロセス順に示したフロー図。
【図７】従来のデュアルダマシン法を用いて形成されたＤＲＡＭ製品およびＮＡＮＤ製品のビットライン配線の一部を拡大した平面図。
【図８】図７（Ａ）に示す半導体装置のＸ−Ｘ線に沿った断面図。
【図９】従来の半導体装置の製造方法をプロセス順に示したフロー図。
【図１０】図９に続く従来の半導体装置の製造方法をプロセス順に示したフロー図。
【符号の説明】
１００ 半導体装置
１１０ シリコン基板
１２０ 素子分離部
１３０ ドープトシリコン領域
１４０ シリコン窒化膜
１５０ シリコン酸化膜
１６０、１６１ コンタクトホール
１７０ ドープトポリシリコン
１８０ 窒化チタン（またはシリサイド）
１９０ タングステン層
１９２、１９３ 配線溝
２００ ビットライン配線
Ｃ コンタクト領域

Claims (2)

  1. 半導体基板の内部または半導体基板の表面上に設けられた第１の導電体と、
    前記半導体基板の表面上または第１の導電体の表面上に設けられた絶縁層と、
    前記絶縁層を貫通して前記第１の導電体に達するコンタクトホールと、
    前記コンタクトホールの内部に充填され、前記第１の導電体と電気的に接続された第２の導電体と、
    前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過するように延在し、前記コンタクト領域内では前記第２の導電体に埋め込まれ、前記コンタクト領域外では前記絶縁層に埋め込まれた複数の配線であって、前記コンタクト領域内の配線幅が当該半導体装置の製造におけるフォトリソグラフィの最小デザインルールに形成され、尚且つ、前記コンタクト領域内の配線幅は、前記コンタクト領域外における配線幅に比較して狭い複数の配線とを備え、
    前記配線の幅は、前記コンタクト領域内外の境界において変化し、
    前記絶縁層の表面領域において、前記複数の配線は平行に延在し、隣接する前記配線間の間隔と前記配線の幅との和が一定であり、
    前記コンタクトホールの径は前記コンタクト領域内の配線幅よりも広いことを特徴とする半導体装置。
  2. 半導体基板の内部または半導体基板の表面上に第１の導電体を形成するステップと、
    前記半導体基板の表面上または第１の導電体の表面上に絶縁層を形成するステップと、
    前記絶縁層をエッチングすることによって前記第１の導電体に達するコンタクトホールを形成するステップと、
    前記コンタクトホール内に第２の導電体を堆積するステップと、
    前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過し、当該半導体装置の製造におけるフォトリソグラフィの最小デザインルールに形成された配線溝を形成するステップと、
    前記配線溝の内壁のうち、前記コンタクト領域の内部の前記第２の導電体から成る側壁と前記コンタクト領域の外部の前記絶縁層から成る側壁とをエッチングし、前記第２の導電体と前記絶縁層との選択比を利用して、前記コンタクト領域内の配線幅よりも前記コンタクト領域外における配線幅を太くするステップと、
    前記配線溝に配線である第３の導電体を充填するステップとを具備する半導体装置の製造方法。
JP2002201441A 2002-07-10 2002-07-10 半導体装置および半導体装置の製造方法 Expired - Fee Related JP4131648B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002201441A JP4131648B2 (ja) 2002-07-10 2002-07-10 半導体装置および半導体装置の製造方法
US10/237,690 US6759333B2 (en) 2002-07-10 2002-09-10 Semiconductor device and method of manufacturing the same
TW091125036A TW586156B (en) 2002-07-10 2002-10-25 Semiconductor device and the manufacturing method of the same
KR1020030046396A KR100554992B1 (ko) 2002-07-10 2003-07-09 반도체 장치 및 반도체 장치의 제조 방법
CNB031466753A CN1266767C (zh) 2002-07-10 2003-07-10 半导体器件和半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002201441A JP4131648B2 (ja) 2002-07-10 2002-07-10 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004047626A JP2004047626A (ja) 2004-02-12
JP4131648B2 true JP4131648B2 (ja) 2008-08-13

Family

ID=30112563

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002201441A Expired - Fee Related JP4131648B2 (ja) 2002-07-10 2002-07-10 半導体装置および半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6759333B2 (ja)
JP (1) JP4131648B2 (ja)
KR (1) KR100554992B1 (ja)
CN (1) CN1266767C (ja)
TW (1) TW586156B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434511B1 (ko) * 2002-08-12 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법
US20060223332A1 (en) * 2005-03-30 2006-10-05 Hynix Semiconductor Inc. Method of manufacturing semiconductor device
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US7948094B2 (en) 2007-10-22 2011-05-24 Rohm Co., Ltd. Semiconductor device
JP5804664B2 (ja) * 2007-10-22 2015-11-04 ローム株式会社 半導体装置
JP2010056227A (ja) 2008-08-27 2010-03-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP5419547B2 (ja) * 2009-05-28 2014-02-19 新光電気工業株式会社 半導体装置及びその製造方法
JP5419525B2 (ja) * 2009-04-06 2014-02-19 新光電気工業株式会社 半導体装置及びその製造方法
US9484296B2 (en) * 2015-02-12 2016-11-01 Sandisk Technologies Llc Self-aligned integrated line and via structure for a three-dimensional semiconductor device
US10224104B2 (en) 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10355015B2 (en) 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
JP2021034591A (ja) * 2019-08-26 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3623400B2 (ja) * 1998-07-13 2005-02-23 株式会社東芝 半導体装置及びその製造方法
US6444530B1 (en) * 1999-05-25 2002-09-03 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
JP2001135721A (ja) 1999-11-04 2001-05-18 Sony Corp 半導体装置およびその製造方法
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
JP2002110679A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
CN1266767C (zh) 2006-07-26
KR100554992B1 (ko) 2006-02-24
CN1471162A (zh) 2004-01-28
KR20040005685A (ko) 2004-01-16
US20040009661A1 (en) 2004-01-15
TW586156B (en) 2004-05-01
US6759333B2 (en) 2004-07-06
JP2004047626A (ja) 2004-02-12

Similar Documents

Publication Publication Date Title
JP5291357B2 (ja) 半導体素子の微細金属配線パターンの形成方法
KR101129919B1 (ko) 반도체 소자 및 그의 형성 방법
JP4131648B2 (ja) 半導体装置および半導体装置の製造方法
JP2002246467A (ja) 半導体装置及びその形成方法
JP2001156170A (ja) 多層配線の製造方法
US5834369A (en) Method of preventing diffusion between interconnect and plug
JP4658486B2 (ja) 半導体装置とその製造方法
TWI618195B (zh) 記憶體結構及其製造方法
US7521357B2 (en) Methods of forming metal wiring in semiconductor devices using etch stop layers
KR102677788B1 (ko) 에어 갭을 포함하는 반도체 소자
WO2014115790A1 (ja) 半導体装置及びその製造方法
US20070020844A1 (en) Method for fabricating bit line of memory device
CN115332168A (zh) 一种半导体结构及其制造方法
JP4232215B2 (ja) 半導体装置の製造方法
KR100321141B1 (ko) 반도체장치의제조방법
JP2011077539A (ja) 半導体装置とその製造方法
JP4492009B2 (ja) 半導体装置およびその製造方法
JP2003152104A (ja) 半導体装置及びその製造方法
JP2001156169A (ja) 半導体集積回路装置の製造方法
US20070010089A1 (en) Method of forming bit line of semiconductor device
KR100881749B1 (ko) 반도체 소자의 제조 방법
TWI605560B (zh) 金屬內連線結構及其製造方法
KR100373351B1 (ko) 반도체 소자 제조방법
JP2015133382A (ja) 半導体装置の製造方法
KR100370157B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050905

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20051024

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080418

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080527

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120606

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120606

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130606

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees