JP4114483B2 - 半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器に関するものである。
【0002】
【従来の技術】
半導体チップをテープ基板(可撓性配線基板)に実装する技術として、COF(Chip On Film)実装技術がある(例えば、特許文献1参照。)。
このCOF実装技術を用いて、半導体チップをテープ基板に実装する際には、半導体チップの端子と、対応する配線基板の端子とを位置決めして、この状態で、加熱・加圧を行うことにより、対応する端子同士を、例えば溶融して合金化して接合している。
【0003】
ところが、従来の方法では、端子同士を合金化して接合することから、この接合の際に行われる加熱・加圧を、高温かつ高荷重で行う必要がある。この際、半導体チップとテープ基板とは、それぞれ高温での加熱により膨張するが、それらの熱膨張係数の違いにより、対応する端子同士にズレが生じ、確実な接合を行うことができないという問題があった。
【0004】
また、近年、電子機器の高性能化、小型化に伴って、半導体チップに設けられる端子同士の間隔(ピッチ)は、ますます狭くなっている(狭ピッチ化している)。このような状況下、前述のような高温かつ高荷重による加熱・加圧を用いた場合、隣接する端子同士のリークの発生率が高くなる可能性が危惧される。
また、特許文献1に記載の半導体チップの端子は、電解メッキ法により形成されたものであるが、このような電解メッキ法で端子を形成する場合、その製造工程を考慮すると、端子同士の間隔をさらに狭いピッチとすることが困難であると考えられる。
【0005】
【特許文献1】
特開2002−299363号公報
【0006】
【発明が解決しようとする課題】
本発明の目的は、低温での接合が可能な半導体チップの実装方法、半導体実装基板、信頼性の高い電子デバイス、および、かかる電子デバイスを備える電子機器を提供することにある。
【0007】
【課題を解決するための手段】
このような目的は、下記の本発明により達成される。
本発明の半導体チップの実装方法は、無電解メッキ法により形成された端子を有する半導体チップを、前記半導体チップの熱膨張係数と異なる熱膨張係数の配線基板に実装する半導体チップの実装方法であって、
前記配線基板の端子を形成する工程と、
前記無電解メッキ法により、前記配線基板の端子よりも幅広の前記半導体チップの端子を形成する工程と、
前記半導体チップの端子に、該端子とほぼ等しい幅となるように、前記半導体チップの端子の構成材料より融点の低い材料で構成された低融点金属層を形成する工程と、
前記半導体チップの端子と、これに対応する前記配線基板の端子とを、前記低融点金属層を介して接触するよう位置決めする工程と、
加熱により、前記低融点金属層を溶融して、該低融点金属層で前記配線基板の端子の側面を覆うようにして、対応する前記半導体チップの端子と前記配線基板の端子とを接合する工程と、
少なくとも前記半導体チップと前記配線基板との間に形成される間隙を、封止材により封止する工程とを有することを特徴とする。
これにより、低温での半導体チップと配線基板との接合が可能となる。
【0008】
本発明の半導体チップの実装方法では、前記封止材は、未硬化または半硬化の熱硬化性樹脂を主としてなるものであることが好ましい。
未硬化または半硬化の熱硬化性樹脂(熱硬化性樹脂の前駆体)を主としてなる封止材は、封止材の種々の使用目的に適している。
【0009】
本発明の半導体チップの実装方法は、無電解メッキ法により形成された端子を有する半導体チップを、前記半導体チップの熱膨張係数と異なる熱膨張係数の配線基板に実装する半導体チップの実装方法であって、
前記配線基板の端子を形成する工程と、
前記無電解メッキ法により、前記配線基板の端子よりも幅広の前記半導体チップの端子を形成する工程と、
前記半導体チップの端子に、該端子とほぼ等しい幅となるように、前記半導体チップの端子の構成材料より融点の低い材料で構成された低融点金属層を形成する工程と、
前記半導体チップと前記配線基板との間に、粘着性または接着性を有する充填物を介在させて、これらを積層するとともに、前記半導体チップの端子と、これに対応する前記配線基板の端子とを、前記低融点金属層を介して接触するよう位置決めする工程と、
加熱により、前記低融点金属層を溶融して、該低融点金属層で前記配線基板の端子の側面を覆うようにして、対応する前記半導体チップの端子と前記配線基板の端子とを接合するとともに、前記充填物を硬化させる工程とを有することを特徴とする。
これにより、低温での半導体チップと配線基板との接合が可能となる。
【0010】
本発明の半導体チップの実装方法では、前記充填物は、ペースト状またはシート状をなすものであることが好ましい。
充填物は、各種の形態のものが使用可能である。
【0011】
本発明の半導体チップの実装方法では、前記充填物は、未硬化または半硬化の熱硬化性樹脂を主としてなるものであることが好ましい。
未硬化または半硬化の熱硬化性樹脂(熱硬化性樹脂の前駆体)を主材料とする充填物を用いることにより、実装工程の簡略化を図ることができる。
【0012】
本発明の半導体チップの実装方法では、前記充填物は、導電性粒子を含むものであることが好ましい。
導電性粒子を含む充填物を用いることにより、各端子と対応する端子とを確実に接触させることができる。
【0013】
本発明の半導体チップの実装方法では、加熱により、前記低融点金属層を溶融する工程において、前記低融点金属層の溶融は、高周波または超音波を付与しつつ行われることが好ましい。
本発明の半導体チップの実装方法では、前記低融点金属層は、主としてろう材で構成されていることが好ましい。
ろう材は、比較的低温で溶融するとともに、導電性に優れ、入手も容易である。
【0014】
本発明の半導体チップの実装方法では、前記ろう材は、半田であることが好ましい。
半田は、その融点が特に低いので、低融点金属層を半田を主材料として構成することにより、前述したような効果がより向上する。
【0015】
本発明の半導体チップの実装方法では、前記低融点金属層は、前記半導体チップの端子に設けられていることが好ましい。
これにより、低融点金属層の取り扱いや形成が容易となる。
【0016】
本発明の半導体チップの実装方法では、前記低融点金属層は、ディッピング法または印刷法により形成されることが好ましい。
かかる方法によれば、低融点金属層を容易かつ確実に形成することができる。
【0017】
本発明の半導体チップの実装方法では、前記半導体チップの端子は、Ni、Au、Cu、Snまたはこれらを含む合金で構成されていることが好ましい。
これらのものは、導電性に優れ、また、半導体チップの配線パターンの構成材料との密着性も高い。
【0018】
本発明の半導体チップの実装方法では、前記配線基板は、樹脂製の基材に配線パターンが設けられた可撓性配線基板であることが好ましい。
本発明は、半導体チップを可撓性配線基板へ実装する際に、特に有効である。
【0019】
本発明の半導体チップの実装方法は、無電解メッキ法により形成された端子を有する半導体チップを、前記半導体チップの熱膨張係数と異なる熱膨張係数の配線基板に実装する半導体チップの実装方法であって、
前記配線基板の端子を形成する工程と、
前記無電解メッキ法により、前記配線基板の端子よりも幅広の前記半導体チップの端子を形成する工程と、
前記半導体チップの端子に、該端子とほぼ等しい幅となるように、前記半導体チップの端子の構成材料より融点の低い材料で構成された低融点金属層を形成する工程と、
前記半導体チップの端子と、これに対応する前記配線基板の端子とを、前記低融点金属層を介して接触するよう位置決めする工程と、
加熱により、前記低融点金属層を溶融して、該低融点金属層で前記配線基板の端子の側面を覆うようにして、対応する前記半導体チップの端子と前記配線基板の端子とを接合する工程とを有することを特徴とする。
本発明の半導体実装基板は、本発明の半導体チップの実装方法により、配線基板に半導体チップが実装されてなることを特徴とする。
これにより、信頼性の高い半導体実装基板が得られる。
【0020】
本発明の電子デバイスは、本発明の半導体実装基板を備えることを特徴とする。
これにより、信頼性の高い電子デバイスが得られる。
【0021】
本発明の電子機器は、本発明の電子デバイスを備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
【0022】
本発明の電子機器では、表示部を備えることが好ましい。
本発明の電子機器は、特に、各種の表示機能を有する電子機器へ適用するのが好ましい。
【0023】
【発明の実施の形態】
本発明における半導体チップには、ベアチップ(個別のチップおよびウェハの双方)および半導体パッケージのいずれのものをも含む。
以下、本発明の半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器の好適な実施形態について説明する。
【0024】
まず、本発明で用いられる半導体チップおよび配線基板の一例について、図1に基づいて説明する。
図1は、本発明で用いられる半導体チップおよび配線基板の一例を示す断面図である。なお、以下の説明では、図1中の上側を「上」、下側を「下」と言う。
図1に示す半導体チップ1は、基板2と、基板2の一方の面(下面)21に設けられた複数の端子3とを有している。
【0025】
基板2は、例えば、Si等の半導体材料で構成されている。基板2の厚さ(平均)は、特に限定されないが、通常、0.05〜1mm程度とされる。
また、基板2は、単層で構成されたもののみならず、複数の層の積層体で構成されたものでもよい。
この基板2の一方の面21には、集積回路(図示せず)が形成され、この集積回路の配線パターン211の一部に接触するように端子3が配設されている。
【0026】
配線パターン211は、例えば、Al、Cu、W、Mo、Tiまたはこれらを含む合金等で構成されている。
また、この配線パターン211上には、例えば電解メッキ法等により、Niメッキ、Auメッキ等が施されている。
なお、集積回路は、基板2の他方の面22に形成されていてもよく、面21および面22の双方に形成されていてもよい。また、基板2が複数の層の積層体で構成される場合には、集積回路は、基板2の内部に形成されていてもよい。
【0027】
端子3は、無電解メッキ法により形成されたものである。無電解メッキ法を用いて端子3を形成することにより、端子3同士の間隔(ピッチ)をより小さく(例えば、5〜30μm程度)なるように設定(設計)することができる。これにより、電子機器の高性能化、小型化に伴って要求される、狭ピッチ化(端子の配設密度の高密度化)に対応することができる。
端子3の構成材料としては、例えば、Ni、Au、Cu、Sn、Agまたはこれらを含む合金等が挙げられるが、これらの中でも、特に、Ni、Au、Cu、Snまたはこれらを含む合金であるのが好ましい。これらのものは、導電性に優れ、また、前述したような配線パターン211の構成材料との密着性も高い。
【0028】
端子3は、それぞれ、ほぼ等しい厚さ(高さ)に設定されており、その厚さ(平均)は、特に限定されないが、例えば、5〜30μm程度とされる。また、端子3の横断面積も、特に限定されず、例えば、5×10−3〜5×10−2mm2程度とされる。
このような端子3は、例えば、基板2の面21上に、フォトリソグラフィー法により、所望のレジストパターンを形成し、このレジストパターンをマスクとして無電解メッキ法を行うことにより形成することができる。
【0029】
一方、図1に示す配線基板4は、基板5と、基板5の一方の面(上面)51に設けられた複数の端子6とを有している。
基板5は、例えば、各種ガラス、各種セラミックス、Si等の半導体材料、各種樹脂材料、またはこれらを任意に組み合わせたもの等で構成されている。基板5の厚さ(平均)は、特に限定されないが、通常、0.1〜3mm程度とされる。
【0030】
また、基板5は、単層で構成されたもののみならず、複数の層の積層体で構成されたものでもよい。
この基板5の一方の面51には、例えば、Au、Sn、Cu、Agまたはこれらを含む合金等で構成される配線パターン60が形成されている。そして、この配線パターン(リード)60の端部が各端子6を構成している。
なお、配線パターン60は、基板5が複数の層の積層体で構成される場合には、基板5の内部に形成されていてもよい。
【0031】
次に、本発明の半導体チップの実装方法について説明する。
本発明の半導体チップの実装方法は、半導体チップ1を各種の配線基板4に実装するのに用いることができるが、半導体チップ1の熱膨張係数と異なる熱膨張係数の配線基板4に実装する場合に適用するのが好ましい。
<第1実施形態>
まず、本発明の半導体チップの実装方法の第1実施形態について説明する。
【0032】
図2および図3は、それぞれ、本発明の半導体チップの実装方法の第1実施形態を示す工程図(断面図)である。なお、以下の説明では、図2および図3中の上側を「上」、下側を「下」と言う。
第1実施形態の半導体チップの実装方法は、対応する端子同士の位置決め工程と、対応する端子同士の接合工程と、封止材による封止工程とを有している。以下、各工程について、順次説明する。
【0033】
[A1] 対応する端子同士の位置決め工程
本実施形態では、まず、半導体チップ1の端子3の端部(基板2と反対側の端部)に、低融点金属層7を形成(被覆)する(図2(a)参照)。
この低融点金属層7は、半導体チップ1の端子3の構成材料より融点の低い材料で構成されており、次工程[A2]において半導体チップ1および/または配線基板4が加熱された場合、比較的低温で溶融する。
【0034】
低融点金属層7の形成方法としては、特に限定されないが、例えば、ディッピング法、印刷法、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、熱CVD、プラズマCVD、レーザーCVD等の化学蒸着法(CVD)、真空蒸着、スパッタリング、イオンプレーティング等の乾式メッキ法、溶射、金属箔の接合等が挙げられるが、これらの中でも、特に、ディッピング法または印刷法が好ましい。かかる方法によれば、低融点金属層7を容易かつ確実に形成することができる。なお、図2(a)には、印刷法を用いる場合について示した。
【0035】
ディッピング法を用いる場合、低融点金属層7は、例えば、溶融状態の低融点金属層7の構成材料中に、端子3の端部を浸漬させることにより形成することができる。
また、印刷法を用いる場合、低融点金属層7は、例えば、図2(a)に示すように、端子3の横断面形状に対応した貫通孔を有するマスクMを用いて、スキージSで溶融状態の低融点金属層7の構成材料を掃くことにより、貫通孔を介して端子3の端面(図2(a)中、上面)に供給して形成することができる。
なお、このマスクMには、端子3を無電解メッキ法により形成する際のレジストパターンを用いることもできる。
【0036】
次に、配線基板4に半導体チップ1を積層して、半導体チップ1の端子3と、これに対応する配線基板4の端子6とを、低融点金属層7を介して接触するよう位置決めする(図2(b)参照)。
なお、本実施形態では、半導体チップ1の端子3の端部に低融点金属層7を設ける場合を代表して説明したが、低融点金属層7は、例えば、配線基板4の端子6上(図2中、上面)に設けるようにしてもよく、また、半導体チップ1を配線基板4に積層した際に、シート状(薄片状)の低融点金属層7を端子3と端子6とで挟持するような構成としてもよい。
【0037】
なお、低融点金属層7の取り扱いや形成が容易であるという点で、低融点金属層7は、半導体チップ1の端子3の端部に設けるのが好ましい。この場合、低融点金属層7は、予め半導体チップ1に設けられて、すなわち、端子3に接合されていてもよい。
また、半導体チップ1の端子3に、予め低融点金属層7を接合しておく場合、端子3と低融点金属層7との間には、任意の目的(例えば、端子3と低融点金属層7との密着性の向上等)の層を、1層または2層以上を設けるようにしてもよい。
【0038】
[A2] 対応する端子同士の接合工程
次に、前記工程[A1]で得られた半導体チップ1と配線基板4との一方または双方を加熱して低融点金属層7を溶融し、固化(硬化)する。これにより、半導体チップ1の端子3と対応する配線基板4の端子6とを接合する(図2(c)参照)。
前述したように、低融点金属層7は、比較的低温で溶融するため、本工程[A2]における加熱の温度(加熱温度)を低く設定することができる。
【0039】
ここで、仮に、低融点金属層7を設けない(用いない)場合、端子3と端子6との接合に際し、加熱温度には、端子3および端子6の一方または双方が溶融(または軟化)する程度(例えば、300〜500℃程度)の温度が必要とされる。このような高温に曝されると、半導体チップ1と配線基板4とは、それらの熱膨張係数の違いにより、互いに、面方向および厚さ方向へ膨張する程度が大きく異なってくる。これにより、端子3と対応する端子6との間に位置ズレが生じる。その結果、端子3と端子6とを確実に接合することができず、半導体チップ1と配線基板4との接合信頼性(接続信頼性)が低下する。
【0040】
これに対し、本発明では、低融点金属層7を設ける(用いる)ことにより、端子3と端子6との接合に際し、加熱温度を低くすることができるので、半導体チップ1および配線基板4の面方向および厚さ方向への膨張を、それぞれ、小さくすることができ、その結果、端子3と対応する端子6との位置ズレを防止することができる。これにより、端子3と端子6とを確実に接合することができ、半導体チップ1と配線基板4との優れた接合信頼性(接続信頼性)が得られる。
このようなことから、低融点金属層7の構成材料は、できるだけ低温で溶融するものが好ましく、具体的には、ろう材を主材料とするものが好ましい。ろう材は、比較的低温で溶融するとともに、導電性に優れ、また、入手も容易である。
【0041】
また、ろう材としては、例えば、半田、銀ろう、銅ろう、燐銅ろう、黄銅ろう、アルミろう、ニッケルろう等が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。これらの中でも、ろう材としては、特に、半田が好適である。半田は、その融点が特に低いので、低融点金属層7を半田を主材料として構成することにより、前述したような効果がより向上する。
【0042】
本工程[A2]は、例えば、ボンディングツールによる加熱・加圧、リフロー(熱風、赤外線等)による加熱等により行うことができる。
なお、リフローを用いる場合は、もちろんのこと、ボンディングツールを用いる場合においても、本発明では、比較的低温で溶融する低融点金属層7を溶融して、端子3と端子6とを接合するため、加圧の圧力を極めて小さくするか、加圧を省略することもできる。このため、溶融状態の低融点金属層7の構成材料が面方向へはみ出すのが防止され、隣接する端子同士のリークをより確実に防止することができるという利点もある。
加熱の条件は、特に限定されないが、例えば、加熱の温度が150〜300℃程度、好ましくは200〜260℃程度とされ、加熱の時間が、例えば、1〜30分程度、好ましくは3〜10分程度とされる。
【0043】
また、本工程[A2]は、必要に応じて、例えば、高周波、超音波等を付与しつつ行うようにしてもよい。
本工程[A2]により、半導体チップ1の各端子3と、対応する配線基板4の端子6とが接合される。なお、この状態では、半導体チップ1と配線基板4との間には、間隙10が形成されている。
【0044】
ここで、配線基板4の基板5が各種樹脂材料で構成されたもの、すなわち、樹脂製の基板(基材)5に配線パターン60が設けられた可撓性配線基板(プレキシブル配線基板)である場合には、特に、配線基板4の熱膨張係数は、半導体チップ1のそれと大きく異なるため、端子3と端子6との接合に際し、加熱温度が高温になるのを避けたいが、本発明を用いることにより、高温での加熱を回避することができ、端子3と端子6との位置ズレを防止して、これらのより確実な接合が可能となる。
このようなことから、本発明は、半導体チップ1を可撓性配線基板へ実装する際に、特に有効である。
【0045】
[A3] 封止材による封止工程
次に、半導体チップ1と配線基板4との間に形成された間隙10に、その縁部からノズルNを用いて封止材8を供給(充填)する(図3(d)参照)。供給された封止材8は、毛細管現象により間隙10のほぼ全域に展開され、間隙10が封止される。
この封止材8は、例えば、間隙10への水分(湿気)の侵入防止、半導体チップ1と配線基板4との密着性の向上、半導体チップ1および配線基板4の保護等を目的として供給されるものである。
【0046】
封止材8としては、例えば、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、ケトン樹脂等の熱硬化性樹脂の前駆体(未硬化または半硬化の熱硬化性樹脂)を主材料とするものが好適に使用される。熱硬化性樹脂の前駆体を主としてなる封止材8は、前述したような目的への使用に適している。
また、封止材8中には、カップリング剤、着色剤、難燃剤、低応力成分、離型剤、酸化防止剤、無機フィラー等の各種添加剤を配合(混合)するようにしてもよい。
【0047】
次に、必要に応じて、間隙10に充填された封止材8を硬化させる。熱硬化性樹脂の前駆体を主としてなる封止材8を用いる場合は、加熱するようにすればよい。この場合、加熱の温度は、熱硬化性樹脂の種類により設定され、特に限定されないが、例えば、100〜200℃程度とされる。
なお、封止材8は、間隙10に充填(供給)するのみでなく、半導体チップ1全体を覆うように供給して、その全体を封止してもよい。
以上のような工程を経て、本発明の半導体実装基板100が得られる(図3(e)参照)。
【0048】
<第2実施形態>
次に、本発明の半導体チップの実装方法の第2実施形態について説明する。
図4は、本発明の半導体チップの実装方法の第2実施形態を示す工程図(断面図)である。なお、以下の説明では、図4中の上側を「上」、下側を「下」と言う。
【0049】
以下、第2実施形態の半導体チップの実装方法について説明するが、前記第1実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第2実施形態の半導体チップの実装方法は、前記工程[A1]において充填物9を介在させて半導体チップ1と配線基板4とを積層する点、および、前記工程[A3]が省略される点以外は、前記第1実施形態と同様である。
【0050】
[B1] 対応する端子同士の位置決め工程
本実施形態では、配線基板4に半導体チップ1を積層する前に、まず、配線基板4の上面(基板5の一方の面51)に、粘着性または接着性を有する充填物9を供給する(図示せず)。
次に、配線基板4に半導体チップ1を、充填物9を介在させるように積層するとともに、半導体チップ1の端子3と、これに対応する配線基板4の端子6とを、低融点金属層7を介して接触するよう位置決めする(図4(b)参照)。
【0051】
粘着性または接着性を有する充填物9の存在により、端子3と端子6との位置決めをより容易かつ確実に行うことができるとともに、位置決めした後においては、半導体チップ1と配線基板4とのズレを防止して、端子3と端子6とがズレるのを確実に防止することができる。
この充填物9は、ペースト状をなすもの、シート状をなすもの等のいかなるものを用いてもよい。ペースト状の充填物9を用いる場合、充填物9は、例えば、テーブル(基台)上に均一に塗布された充填物9に、配線基板4の上面を接触させる方法や、ディスペンサーにより配線基板4の上面に塗布する方法等により供給することができる。また、これらの方法は、併用することもできる。
なお、充填物9は、半導体チップ1の下面(基板2の一方の面21)に供給するようにしてもよく、配線基板4の上面および半導体チップ1の下面の双方に供給するようにしてもよい。
【0052】
充填物9としては、比較的高い粘度を有するものであれば、種々のものが使用可能であるが、例えば、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、ケトン樹脂等の熱硬化性樹脂の前駆体(未硬化または半硬化の熱硬化瀬樹脂)を主材料とするものが好適に使用される。
熱硬化性樹脂の前駆体を主材料とする充填物9を用いることにより、次工程[B2]の端子3と端子6とを接合する際の加熱により、充填物9が熱硬化して、半導体チップ1と配線基板4との間に形成される間隙10が封止される。このため、本実施形態では、前述したような工程[A3]を省略することができる。
【0053】
[B2] 対応する端子同士の接合工程
次に、前記工程[A2]と同様の工程を行う。これにより、対応する端子同士を接合するとともに、充填物9を硬化させる。
以上のような工程を経て、本発明の半導体実装基板100’が得られる(図4(c)参照)。
このような第2実施形態の半導体チップの実装方法によっても、前記第1実施形態と同様の作用・効果が得られる。
【0054】
<第3実施形態>
次に、本発明の半導体チップの実装方法の第3実施形態について説明する。
図5は、本発明の半導体チップの実装方法の第3実施形態を示す工程図(断面図)である。なお、以下の説明では、図5中の上側を「上」、下側を「下」と言う。
【0055】
以下、第3実施形態の半導体チップの実装方法について説明するが、前記第1および第2実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第3実施形態の半導体チップの実装方法は、前記工程[B1]で用いる充填物9の構成と異なる構成の充填物9’を用いる点以外は、前記第2実施形態と同様である。
【0056】
[C1] 対応する端子同士の位置決め工程
本実施形態では、充填物として導電性粒子91を含む充填物9’(異方性導電性ペースト、異方性導電性膜)を用いる。
これにより、半導体チップ1の端子3と、これに対応する配線基板4の端子6とを位置決めすると、低融点金属層7と配線基板4の端子6との間に、導電性粒子91が介在するようになる(図5(b)参照)。
【0057】
このような導電性粒子91を含む充填物9’を用いることにより、例えば、半導体チップ1の端子3や配線基板4の端子6に、高さのバラツキがある場合等でも、半導体チップ1を配線基板4に積層した際に、このバラツキに起因して生じる端子3と対応する端子6との隙間(ギャップ)を導電性粒子91により補うことができ、その結果、各端子3と対応する端子6とを確実に接触させることができるという利点がある。
この導電性粒子91としては、例えば、Ni、Sn、Ag、Auまたはこれらを含む合金等の各種金属材料で構成される粒子、各種樹脂材料で構成された粒子の表面を前記の金属材料で被覆したもの等が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。
【0058】
[C2] 対応する端子同士の接合工程
次に、前記工程[B2]と同様の工程を行う。
以上のような工程を経て、本発明の半導体実装基板100’’が得られる(図5(c)参照)。
このような第3実施形態の半導体チップの実装方法によっても、前記第1および第2実施形態と同様の作用・効果が得られる。
【0059】
次に、上述のような半導体実装基板100(または100’、100’’)を備える電子デバイス、すなわち、本発明の電子デバイスについて説明する。
以下では、本発明の電子デバイスを表示装置に適用した場合を一例に説明する。
【0060】
図6は、本発明の電子デバイスを表示装置に適用した場合の実施形態を示す断面図である。なお、以下の説明では、図6中の上側を「上」、下側を「下」と言う。
図6に示す表示装置(電気光学装置)300は、透過型の液晶表示装置であり、表示パネル(表示部)200と、本発明の半導体実装基板100(または100’、100’’)と、図示しないバックライトとを有している。
【0061】
表示パネル200は、枠状のシール材230を介して貼りあわされた第1パネル基板220と、第1パネル基板220に対向する第2パネル基板240と、これらで囲まれる空間に封入された液晶を含む液晶層270とを有している。
第1パネル基板220および第2パネル基板240は、それぞれ、例えば、ガラス基板で構成されている。これらのパネル基板220、240の液晶層270側の面には、それぞれ、例えばITO等で構成される透明電極210、250が設けられている。これらの透明電極210、250を介して、液晶層270に電圧が印加される。
【0062】
また、第1パネル基板220の下面および第2パネル基板240の上面(いずれも液晶層270と反対側の面)には、それぞれ、偏光板260、280が設けられている。
また、第1パネル基板220は、第2パネル基板240から張り出した部分(張出領域201)を有している。この張出領域201にまで、各透明電極210、250が延在して設けられている。
【0063】
半導体実装基板(可撓性回路基板)100は、配線基板4と、この配線基板4に実装された半導体チップ1とを有している。
配線基板4は、可撓性を有する基板5の一方の面(図6中、上面)51に配線パターン(リード)60が形成され、その一端部(図6中、左側)において、配線パターン60が下方を向くように長手方向の途中で折り曲げられている。
そして、この一端部において、配線パターン60と張出領域201に延在する各透明電極210、250の端部とが、導電性粒子410を含む異方性導電性材料(異方性導電性ペースト、異方性導電性膜)400を介して接続されている。
【0064】
また、配線パターン60の面方向の中央部には、配線パターン60の端部により端子6が形成されており、この端子6に半導体チップ1の端子3が接合(接続)されている。
これにより、各透明電極210、250と半導体チップ1との電気的導通が得られている。
半導体チップ1は、表示パネル200の駆動用ICとして設けられており、各透明電極210、250への電圧の印加量、印加パターン等を制御する。この半導体チップ1の駆動制御により、表示パネル200では、所望の情報(静止画および動画の双方を含む画像)が表示される。
【0065】
なお、本発明の電子デバイスは、図示の表示装置300への適用に限定されず、例えば、有機または無機EL表示装置、電気泳動表示装置等の他の表示装置、インクジェット記録ヘッド等の液滴吐出用ヘッド等に適用することもできる。
そして、このような電子デバイスを備える本発明の電子機器は、各種の電子機器に適用することができる。
【0066】
以下、本発明の電子機器について、図7〜図9に示す実施形態に基づき、詳細に説明する。
図7は、本発明の電子機器を適用したモバイル型(またはノート型)のパーソナルコンピュータの構成を示す斜視図である。
この図において、パーソナルコンピュータ1100は、キーボード1102を備えた本体部1104と、表示ユニット1106とにより構成され、表示ユニット1106は、本体部1104に対しヒンジ構造部を介して回動可能に支持されている。
このパーソナルコンピュータ1100は、表示ユニット1106が前述の表示装置300を備えており、表示パネル(表示部)200の表示面が表示ユニット1106の前面に向くよう配置されている。
【0067】
図8は、本発明の電子機器を適用した携帯電話機(PHSも含む)の構成を示す斜視図である。
この図において、携帯電話機1200は、複数の操作ボタン1202、受話口1204および送話口1206とともに、前述の表示装置300を備えている。
表示装置300の表示パネル(表示部)200は、操作ボタン1202と受話口1204との間において、その表示面が携帯電話機1200の前面に向くよう配置されている。
【0068】
図9は、本発明の電子機器を適用したディジタルスチルカメラの構成を示す斜視図である。なお、この図には、外部機器との接続についても簡易的に示されている。
ここで、通常のカメラは、被写体の光像により銀塩写真フィルムを感光するのに対し、ディジタルスチルカメラ1300は、被写体の光像をCCD(Charge Coupled Device)などの撮像素子により光電変換して撮像信号(画像信号)を生成する。
【0069】
ディジタルスチルカメラ1300におけるケース(ボディー)1302の背面には、前述の表示装置300の表示パネル(表示部)200が設けられ、CCDによる撮像信号に基づいて表示を行う構成になっており、表示パネル200は、被写体を電子画像として表示するファインダとして機能する。
また、ケース1302の正面側(図9においては裏面側)には、光学レンズ(撮像光学系)やCCDなどを含む受光ユニット1304が設けられている。
撮影者が表示パネル200に表示された被写体像を確認し、シャッタボタン1306を押下すると、その時点におけるCCDの撮像信号が、メモリ1308に転送・格納される。
【0070】
また、このディジタルスチルカメラ1300においては、ケース1302の側面に、ビデオ信号出力端子1312と、データ通信用の入出力端子1314とが設けられている。そして、図9に示されるように、ビデオ信号出力端子1312にはテレビモニタ1430が、デ−タ通信用の入出力端子1314にはパーソナルコンピュータ1440が、それぞれ必要に応じて接続される。さらに、所定の操作により、メモリ1308に格納された撮像信号が、テレビモニタ1430や、パーソナルコンピュータ1440に出力される構成になっている。
【0071】
なお、本発明の電子機器は、図7のパーソナルコンピュータ(モバイル型パーソナルコンピュータ)、図8の携帯電話、図9のディジタルスチルカメラの他にも、例えば、インクジェット式吐出装置(例えばインクジェットプリンタ)、ラップトップ型パーソナルコンピュータ、テレビ、ビデオカメラ、ビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳(通信機能付も含む)、電子辞書、電卓、電子ゲーム機器、ワードプロセッサ、ワークステーション、テレビ電話、防犯用テレビモニタ、電子双眼鏡、POS端末、医療機器(例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡)、魚群探知機、各種測定機器、計器類(例えば、車両、航空機、船舶の計器類)、フライトシュミレータ等に適用することができる。
【0072】
以上、本発明の半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器について、図示の実施形態に基づいて説明したが、本発明は、これらに限定されるものではない。
例えば、本発明の半導体チップの実装方法では、必要に応じて、任意の目的の工程を追加することもできる。
また、本発明の半導体チップの実装方法は、複数の半導体チップを積層するのに用いてもよい。
また、本発明において実装される半導体チップは、予め複数の半導体チップを積層した積層体であってもよい。
【図面の簡単な説明】
【図1】 本発明で用いられる半導体チップおよび配線基板の一例を示す断面図である。
【図2】 本発明の半導体チップの実装方法の第1実施形態を示す工程図(断面図)である。
【図3】 本発明の半導体チップの実装方法の第1実施形態を示す工程図(断面図)である。
【図4】 本発明の半導体チップの実装方法の第2実施形態を示す工程図(断面図)である。
【図5】 本発明の半導体チップの実装方法の第3実施形態を示す工程図(断面図)である。
【図6】 本発明の電子デバイスを表示装置に適用した場合の実施形態を示す断面図である。
【図7】 本発明の電子デバイスを備える電子機器(ノート型パーソナルコンピュータ)である。
【図8】 本発明の電子デバイスを備える電子機器(携帯電話)である。
【図9】 本発明の電子デバイスを備える電子機器(ディジタルスチルカメラ)である。
【符号の説明】
1‥‥半導体チップ 2‥‥基板 21、22‥‥面 211‥‥配線パターン 3‥‥端子 4‥‥配線基板 5‥‥基板 51‥‥面 6‥‥端子 60‥‥配線パターン 7‥‥低融点金属層 8‥‥封止材 9、9’‥‥充填物 91‥‥導電性粒子 10‥‥間隙 100、100’、100’’‥‥半導体実装基板 200‥‥表示パネル 201‥‥張出領域 210‥‥透明電極 220‥‥第1パネル基板 230‥‥シール材 240‥‥第2パネル基板 250‥‥透明電極 260、280‥‥偏光板 270‥‥液晶層 300‥‥表示装置 400‥‥異方性導電性材料 410‥‥導電性粒子 1100‥‥パーソナルコンピュータ 1102‥‥キーボード 1104‥‥本体部 1106‥‥表示ユニット 1200‥‥携帯電話機 1202‥‥操作ボタン 1204‥‥受話口 1206‥‥送話口 1300‥‥ディジタルスチルカメラ 1302‥‥ケース(ボディー) 1304‥‥受光ユニット 1306‥‥シャッタボタン 1308‥‥メモリ 1312‥‥ビデオ信号出力端子 1314‥‥データ通信用の入出力端子 1430‥‥テレビモニタ 1440‥‥パーソナルコンピュータ M‥‥マスク S‥‥スキージ N‥‥ノズル
Claims (16)
- 無電解メッキ法により形成された端子を有する半導体チップを、前記半導体チップの熱膨張係数と異なる熱膨張係数の配線基板に実装する半導体チップの実装方法であって、
前記配線基板の端子を形成する工程と、
前記無電解メッキ法により、前記配線基板の端子よりも幅広の前記半導体チップの端子を形成する工程と、
前記半導体チップの端子に、該端子とほぼ等しい幅となるように、前記半導体チップの端子の構成材料より融点の低い材料で構成された低融点金属層を形成する工程と、
前記半導体チップの端子と、これに対応する前記配線基板の端子とを、前記低融点金属層を介して接触するよう位置決めする工程と、
加熱により、前記低融点金属層を溶融して、該低融点金属層で前記配線基板の端子の側面を覆うようにして、対応する前記半導体チップの端子と前記配線基板の端子とを接合する工程と、
少なくとも前記半導体チップと前記配線基板との間に形成される間隙を、封止材により封止する工程とを有することを特徴とする半導体チップの実装方法。 - 前記封止材は、未硬化または半硬化の熱硬化性樹脂を主としてなるものである請求項1に記載の半導体チップの実装方法。
- 無電解メッキ法により形成された端子を有する半導体チップを、前記半導体チップの熱膨張係数と異なる熱膨張係数の配線基板に実装する半導体チップの実装方法であって、
前記配線基板の端子を形成する工程と、
前記無電解メッキ法により、前記配線基板の端子よりも幅広の前記半導体チップの端子を形成する工程と、
前記半導体チップの端子に、該端子とほぼ等しい幅となるように、前記半導体チップの端子の構成材料より融点の低い材料で構成された低融点金属層を形成する工程と、
前記半導体チップと前記配線基板との間に、粘着性または接着性を有する充填物を介在させて、これらを積層するとともに、前記半導体チップの端子と、これに対応する前記配線基板の端子とを、前記低融点金属層を介して接触するよう位置決めする工程と、
加熱により、前記低融点金属層を溶融して、該低融点金属層で前記配線基板の端子の側面を覆うようにして、対応する前記半導体チップの端子と前記配線基板の端子とを接合するとともに、前記充填物を硬化させる工程とを有することを特徴とする半導体チップの実装方法。 - 前記充填物は、ペースト状またはシート状をなすものである請求項3に記載の半導体チップの実装方法。
- 前記充填物は、未硬化または半硬化の熱硬化性樹脂を主としてなるものである請求項3または4に記載の半導体チップの実装方法。
- 前記充填物は、導電性粒子を含むものである請求項3ないし5のいずれかに記載の半導体チップの実装方法。
- 加熱により、前記低融点金属層を溶融する工程において、前記低融点金属層の溶融は、高周波または超音波を付与しつつ行われる請求項1ないし6のいずれかに記載の半導体チップの実装方法。
- 前記低融点金属層は、前記半導体チップの端子に設けられている請求項1ないし7のいずれかに記載の半導体チップの実装方法。
- 前記低融点金属層は、ディッピング法または印刷法により形成される請求項8に記載の半導体チップの実装方法。
- 前記半導体チップの端子は、Ni、Au、Cu、Snまたはこれらを含む合金で構成されている請求項1ないし9のいずれかに記載の半導体チップの実装方法。
- 前記配線基板は、樹脂製の基材に配線パターンが設けられた可撓性配線基板である請求項1ないし10のいずれかに記載の半導体チップの実装方法。
- 無電解メッキ法により形成された端子を有する半導体チップを、前記半導体チップの熱膨張係数と異なる熱膨張係数の配線基板に実装する半導体チップの実装方法であって、
前記配線基板の端子を形成する工程と、
前記無電解メッキ法により、前記配線基板の端子よりも幅広の前記半導体チップの端子を形成する工程と、
前記半導体チップの端子に、該端子とほぼ等しい幅となるように、前記半導体チップの端子の構成材料より融点の低い材料で構成された低融点金属層を形成する工程と、
前記半導体チップの端子と、これに対応する前記配線基板の端子とを、前記低融点金属層を介して接触するよう位置決めする工程と、
加熱により、前記低融点金属層を溶融して、該低融点金属層で前記配線基板の端子の側面を覆うようにして、対応する前記半導体チップの端子と前記配線基板の端子とを接合する工程とを有することを特徴とする半導体チップの実装方法。 - 請求項1ないし12のいずれかに記載の半導体チップの実装方法により、配線基板に半導体チップが実装されてなることを特徴とする半導体実装基板。
- 請求項13に記載の半導体実装基板を備えることを特徴とする電子デバイス。
- 請求項14に記載の電子デバイスを備えることを特徴とする電子機器。
- 表示部を備える請求項15に記載の電子機器。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (31)
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US10388626B2 (en) | 2000-03-10 | 2019-08-20 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming flipchip interconnect structure |
US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
WO2005048307A2 (en) | 2003-11-08 | 2005-05-26 | Chippac, Inc. | Flip chip interconnection pad layout |
USRE44500E1 (en) | 2003-11-10 | 2013-09-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
US8026128B2 (en) | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8350384B2 (en) | 2009-11-24 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
US9029196B2 (en) | 2003-11-10 | 2015-05-12 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
USRE47600E1 (en) | 2003-11-10 | 2019-09-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
KR101286379B1 (ko) | 2003-11-10 | 2013-07-15 | 스태츠 칩팩, 엘티디. | 범프-온-리드 플립 칩 인터커넥션 |
US8216930B2 (en) | 2006-12-14 | 2012-07-10 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US7659633B2 (en) | 2004-11-10 | 2010-02-09 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US8574959B2 (en) | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
US20070105277A1 (en) | 2004-11-10 | 2007-05-10 | Stats Chippac Ltd. | Solder joint flip chip interconnection |
US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
US8841779B2 (en) * | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
WO2006105015A2 (en) | 2005-03-25 | 2006-10-05 | Stats Chippac Ltd. | Flip chip interconnection having narrow interconnection sites on the substrate |
US9258904B2 (en) | 2005-05-16 | 2016-02-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings |
US20060255473A1 (en) | 2005-05-16 | 2006-11-16 | Stats Chippac Ltd. | Flip chip interconnect solder mask |
US9847309B2 (en) | 2006-09-22 | 2017-12-19 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate |
US7713782B2 (en) | 2006-09-22 | 2010-05-11 | Stats Chippac, Inc. | Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps |
US8349721B2 (en) | 2008-03-19 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding |
US7759137B2 (en) | 2008-03-25 | 2010-07-20 | Stats Chippac, Ltd. | Flip chip interconnection structure with bump on partial pad and method thereof |
US9345148B2 (en) | 2008-03-25 | 2016-05-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad |
US7897502B2 (en) | 2008-09-10 | 2011-03-01 | Stats Chippac, Ltd. | Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers |
US8659172B2 (en) | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
US8198186B2 (en) | 2008-12-31 | 2012-06-12 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material during reflow with solder mask patch |
US8039384B2 (en) | 2010-03-09 | 2011-10-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces |
US8409978B2 (en) | 2010-06-24 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe |
US8492197B2 (en) | 2010-08-17 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate |
US8435834B2 (en) | 2010-09-13 | 2013-05-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP |
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2003
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN110085560A (zh) * | 2012-07-09 | 2019-08-02 | 台湾积体电路制造股份有限公司 | 迹线上凸块封装结构及其形成方法 |
Also Published As
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