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JP4175155B2 - Semiconductor device - Google Patents

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JP4175155B2 JP2003080934A JP2003080934A JP4175155B2 JP 4175155 B2 JP4175155 B2 JP 4175155B2 JP 2003080934 A JP2003080934 A JP 2003080934A JP 2003080934 A JP2003080934 A JP 2003080934A JP 4175155 B2 JP4175155 B2 JP 4175155B2
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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置及びこれに用いられるI/Oセルの配置方法に関し、例えばアレイ状に配列した基本セル同士を配線により接続することで所望の機能を実現するゲートアレイに好適な半導体装置及びI/Oセル配置方法に関する。
【0002】
【背景技術及び発明が解決しようとする課題】
集積回路が形成されたシリコン等の半導体チップを含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル(以下、I/Oセルという。)がチップの外縁部に配置される場合がある。この場合、これらI/Oセルよりさらに外周となる部分に、外部回路と電気的に接続するための電極としてのパッドが配置されることがある。各パッドは、対応するI/Oセルと電気的に接続される。I/Oセルは、半導体チップ内に形成された集積回路と外部回路とを接続するための回路を含む。
【0003】
例えば、半導体装置をゲートアレイにより設計する場合、予めアレイ状に配列した基本セル同士を、ユーザが設計した回路に対応した配線により接続することで、所望の機能を有する集積回路を実現する。その際、半導体チップ外縁部には、同様に予め配列されたI/Oセルと、上述した基本セルとを配線により接続し、当該接続したI/Oセルは、対応するパッドを介して外部回路とのインタフェース動作を行う。
【0004】
図11に、このような従来の半導体装置のチップのレイアウトの一例を示す。
【0005】
この半導体装置はシリコン等の半導体チップ10を含み、半導体チップ10は、コアトランジスタ領域12、I/Oセル配置領域14、パッド配置領域16を含む。
【0006】
コアトランジスタ領域12は、例えばゲートアレイの場合、基本セルがアレイ状に配列される領域である。各基本セルは、個々の機能を有しており、配線により互いに接続することで所与の機能を有する動作回路が構成される。
【0007】
I/Oセル配置領域14は、コアトランジスタ領域12の外周に沿って設けられおり、半導体チップ10の外部の回路とコアトランジスタ領域12の動作回路とのインタフェース機能を備える入出力回路を含む複数のI/Oセル20が配列される。
【0008】
パッド配置領域16は、I/Oセル配置領域14の外周に沿って設けられており、半導体チップ10の外部の回路とI/Oセル配置領域14の入出力回路とを電気的に接続するための電極としての複数のパッド22が配列される。
【0009】
図12に、図11に示した半導体チップ10における破線部分30の拡大図を示す。
【0010】
I/Oセル配置領域14に配列されたI/Oセル20は、それぞれパッド接続端子を備え、引き出し配線33により、対応するパッド22と電気的に接続される。
【0011】
また、I/Oセル20は、ドライバ回路部34と、インタフェース回路部36とを含む。
【0012】
ドライバ回路部34は、入力ドライバ、或いは出力ドライバなどを有し、N型トランジスタ領域38と、P型トランジスタ領域40とを含む。
【0013】
インタフェース回路部36は、ドライバ回路部34とコアトランジスタ領域12に形成された基本セルとの間のインタフェース回路として、互いに異なる信号レベルの変換を行うレベルシフタ回路を含む。すなわち、外部回路が5ボルト系の信号レベルで、コアトランジスタ領域12が3ボルト系の信号レベルの場合、インタフェース回路部36は外部回路からの5ボルト系の信号を3ボルト系の信号レベルに変換したり、コアトランジスタ領域12からの3ボルト系の信号を5ボルト系の信号レベルに変換する。
【0014】
ドライバ回路部34及びインタフェース回路部36には、電源レベル供給線と接地レベル供給線とが電気的に接続されており、電源レベル供給線により供給される電位と接地レベル供給線により供給される電位との差に応じて、N型トランジスタ領域38とP型トランジスタ領域40における各トランジスタが動作するようになっている。
【0015】
ドライバ回路34に接地レベルの電位を供給する接地レベル供給線42、ドライバ回路34に電源レベルの電位を供給する電源レベル供給線44、インタフェース回路36に電源レベル及び接地レベルの電位を供給する電源・接地レベル供給線46は、それぞれI/Oセル配置領域14に配線されている。これら供給線42、44、46を、1層及び2層の配線層により配線して、半導体チップ10上に環状に配線する。
【0016】
ところで、このような従来の半導体装置では、半導体チップ10の最外周部に配置されるパッド22をできるだけ多く配列するために、I/Oセル20は長方形の形状で構成され、その長手方向(高さ方向)がパッドの配列方向と垂直となるように配置される。したがって、I/Oセルの高さ方向の長さに対応する分だけ半導体チップ10の面積が大きくなってしまうという問題があった。
【0017】
特に、図12に示すように半導体チップ10の角部においては、ボンディングを行う場合、隣接パッドに接続されたボンディングワイヤ同士の接触を避けるため、パッド22がチップ角に配置されるほど隣接パッドとの距離をおいて配置する必要が生ずる。このため、パッドとI/Oセルとを電気的に接続するための引き出し配線33を折り曲げて配置しなければならくなり、引き出した配線33の幅dだけさらに半導体チップ面積が大きくなってしまう。
【0018】
また、I/Oセルの幅(短い方向の長さ)が最小パッドピッチとして規定されてしまうため、それ以上パッドピッチを狭くすることができなかった。このため、将来の機能の多様化に伴う多ピン化には対応できないという問題があった。
【0019】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、内部のコアトランジスタ領域を変更することなく、チップ面積の縮小化を図るI/Oセル配置方法及び半導体装置を提供することにある。
【0020】
また本発明の他の目的は、内部のコアトランジスタ領域を変更することなく、将来の多機能化に対応した多ピン化を実現するI/Oセル配置方法及び半導体装置を提供することにある。
【0021】
【課題を解決するための手段】
上記課題を解決するために本発明は、所与の外部装置と電気的に接続される半導体装置に含まれ、前記外部装置との間の電気的なインタフェース機能を有するI/Oセルを配置するI/Oセル配置方法であって、少なくとも2段以上のI/Oセルを、チップの外縁部からチップコア部に向けて、その長手方向がそれぞれ前記外縁部と平行になるように配列することを特徴とする。
【0022】
ここで、所与の外部装置とは、例えば本発明に係る半導体装置の外部の動作回路をいう。
【0023】
また、長手方向とあるのは、I/Oセルの長手方向であって、通常長方形の形状で構成されるI/Oセルの長辺の向きであって、いわゆるI/Oセルの高さ方向をいう。
【0024】
チップ外縁部は、本発明に係る半導体装置に含まれる半導体チップの外縁を構成する部分をいい、チップコア部はその中心部分の領域に形成される動作回路領域をいう。
【0025】
したがって、チップの外縁部からチップコア部にむけて、このI/Oセルの高さ方向がチップの外縁部と平行になるように複数段のI/Oセルを配列させることによって、通常パッドの形状のみならずI/Oセルの幅によっても制限されるパッドの配置位置の自由度を向上させることができ、チップコア部の設計変更を行うことなく種々のパッケージに対応することができるようになる。
【0026】
また本発明は、前記チップの外縁部に沿って複数のパッドを配列し、前記パッドと、それぞれに対応する前記I/Oセルとを電気的に接続することを特徴とする。
【0027】
これまで、チップの面積が、配置されるI/Oセルの高さ方向の長さに対応した分だけ大きくならざるを得なかったが、I/Oセルの高さ方向の長さより短くなるように、複数段のI/Oセルをその長手方向がそれぞれパッドの配列方向と平行になるように配列することによって、チップコア部の設計変更を行うことなく同じ機能を有するチップの面積の削減することができるようになる。
【0028】
また本発明は、前記I/Oセルよりチップコア部側に複数のパッドを配置し、前記パッドと、それぞれに対応する前記I/Oセルとを電気的に接続することを特徴とする。
【0029】
ここで、チップコア部側にパッドを配列するとは、例えば能動面バンプのように、いわゆるコアトランジスタ領域にパッドを配列することをいう。この場合であっても、特に複数段のI/Oセルを、パッドの配列方向に対してその長手方向がそれぞれ平行になるように配列することによって、同様にチップコア部の設計変更を行うことなく同じ機能を有するチップの面積の削減することができるようになる。
【0030】
また本発明は、前記I/Oセルの領域の長手方向の長さをA、他方の長さをBとしたとき、その長手方向がそれぞれ平行になるように[A/B]段以下のI/Oセルを配列することを特徴とする。
【0031】
ここで、I/Oセルの領域の長手方向(例えば高さ方向)の長さをA、他方(例えば短辺である幅方向)の長さをBとしたときに、[A/B]を、“A/B”を越えない最大の整数として表すものとする。
【0032】
本発明によれば、[A/B]段以下であれば、従来よりもパッドピッチを広げることができると共に、I/Oセルの高さ方向の長さに伴うチップ面積の増大を回避して、むしろチップ面積の削減を行うことができ、チップコア部の設計変更が不要な点を考慮すると、低コスト化を効果的に図ることができるようになる。
【0033】
また本発明は、前記I/Oセルの領域の長手方向の長さをA、他方の長さをBとしたとき、その長手方向がそれぞれ平行になるように[A/B]より大きい段数のI/Oセルを配列することを特徴とする。
【0034】
本発明によれば、[A/B]より大きい段数だけI/Oセルを、上述したようにその長手方向がそれぞれ平行になるように配列させることによって、従来のようにI/Oセルが多数になると制限される配置可能なパッド数の制限がなくなり、将来の多機能化に対応した多ピン化を実現することができるという新たな効果を奏するようになる。
【0035】
また本発明は、前記I/Oセルが第1及び第2の電源が供給される第1及び第2の領域を含む複数の領域を有し、前記I/Oセルが前記長手方向に互いに隣接して配置される場合、前記第2の電源が供給されている第2の領域を互いに対向して配列することを特徴とする。
【0036】
このように同一電源が配線される領域を互いに対向して配列させることで上述した効果に加えて、電源配線若しくは接地配線を共用化することができるようになり、配線の自由度を向上させ、配線幅を広げることにより効果的にEMI対策をとることができるようになる。
【0037】
また本発明は、前記第2の電源レベルは前記チップコア部に供給される電源レベルであって、前記第2の電源レベルが供給される第2の領域は、前記第1及び第2の電源レベル間の信号レベル変換を行うレベルシフタ回路が配置されていることを特徴とする。
【0038】
本発明によれば、多電源系のシステムに適用される半導体装置にも適用することができ、低電圧系で動作させることによって低消費電力化を図ることができる。
【0039】
また本発明は、前記I/Oセルは、少なくとも配線層以外の層が共通化され、第1の状態で配置される場合と、これを回転させた第2の状態で配置される場合とで共用されることを特徴とする。
【0040】
本発明によれば、パッド数、パッケージやチップコア部のサイズに応じて、自由にI/Oセルを配置することができるようになり、その都度最適なチップサイズの半導体装置を設計することができるようになる。特に、このように共用可能なI/Oセルを設けることにより、チップコア部の設計変更を行う必要がなくなり、多種多様な最適なチップサイズを有する半導体装置の開発を低コストで行うことができるようになる。
【0041】
また本発明は、前記I/Oセルは、前記第1の状態では第1の配線層により電源レベルを供給し、前記第2の状態では前記第1の配線層に接続された第2の配線層により前記電源レベルを供給することを特徴とする。
【0042】
本発明によれば、共通化できるI/Oセルを、多電源系の半導体装置であっても適用することができ、例えばI/Oセルに電源レベル及び接地レベルを供給できる環状の電源配線を容易に行うことができるようになる。
【0043】
また本発明は、所与の外部装置と電気的に接続される半導体装置であって、チップの外縁部からチップコア部に向けてその長手方向がそれぞれ前記外縁部と平行になるように少なくとも2段以上配列され、前記外部装置との間の電気的なインタフェース機能を有するI/Oセルを含むことを特徴とする。
【0044】
また本発明は、前記チップの外縁部に沿って配列され、それぞれが対応する前記I/Oセルと電気的に接続される複数のパッドを含むことを特徴とする。
【0045】
また本発明は、前記I/Oセルよりチップコア部側に配列され、それぞれが対応する前記I/Oセルと電気的に接続されるパッドを含むことを特徴とする。
【0046】
また本発明は、前記I/Oセルの領域の長手方向の長さをA、他方の長さをBとしたとき、その長手方向がそれぞれ平行になるように[A/B]段以下のI/Oセルが配列されていることを特徴とする。
【0047】
また本発明は、前記I/Oセルの領域の長手方向の長さをA、他方の長さをBとしたとき、その長手方向がそれぞれ平行になるように[A/B]より大きい段数のI/Oセルが配列されていることを特徴とする。
【0048】
また本発明は、前記I/Oセルが第1及び第2の電源が供給される第1及び第2の領域を含む複数の領域を有し、2つの前記I/Oセルが前記長手方向に互いに隣接して配置される場合、前記第2の電源が供給されている第2の領域が互いに対向して配列されていることを特徴とする。
【0049】
また本発明は、前記第2の電源レベルは前記チップコア部に供給される電源レベルであって、前記第2の電源レベルが供給される第2の領域は前記第1及び第2電源レベルの間の信号レベル変換を行うレベルシフタ回路が配置される領域であることを特徴とする。
【0050】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【0051】
1. 本実施形態における半導体装置
図1に、本実施形態における半導体装置のチップのレイアウトの一例を示す。
【0052】
ここでは、I/Oセルに対し電源レベル及び接地レベルの電位をそれぞれ供給する電源レベル供給線及び接地レベル供給線の図示を省略している。
【0053】
本実施形態における半導体装置100は、シリコン等の半導体チップ110を含み、図示しない接続端子と半導体チップ110のパッドとが電気的に接続されるようになっている。
【0054】
半導体チップ110は、コアトランジスタ領域112と、I/Oセル配置領域114と、パッド配置領域116とを有している。
【0055】
コアトランジスタ領域112は、例えばゲートアレイの場合、基本セルがアレイ状に配列されており、これら基本セル同士を配線層により接続することによって、ユーザによって設計された所与の機能を有する動作回路が構成される。
【0056】
I/Oセル配置領域114は、コアトランジスタ領域112の外周に沿って設けられおり、半導体チップ110の外部の回路とコアトランジスタ領域112の動作回路とのインタフェース機能を備える入力回路、出力回路、或いは入出力回路を含む複数のI/Oセル120が配列される。このI/Oセル配置領域114には、配列されたI/Oセル120に対して電源レベル及び接地レベルの電位をそれぞれ供給する電源レベル供給線及び接地レベル供給線が環状に配線される。
【0057】
パッド配置領域116は、I/Oセル配置領域114の外周に沿って設けられており、半導体チップ110の外部の回路とI/Oセル配置領域114の入出力回路とを電気的に接続するための電極としての複数のパッド122が配列される。
【0058】
本実施形態における半導体装置100では、半導体チップ110のI/Oセル配置領域114に配置されるI/Oセル120は、長方形の形状で構成され、対応するパッドの配列方向(チップの外縁部と平行な方向)に対してI/Oセルの長手方向(高さ方向)がそれぞれ平行になるように、かつパッドの配列方向と垂直な方向に少なくとも2段以上配列されていることを第1の特徴とする。
【0059】
図2に、本実施形態における半導体装置の半導体チップに配置されたI/Oセルの第1の例を模式的に示す。
【0060】
ここでは、半導体チップ110の一辺の一部分を拡大して示している。
【0061】
半導体チップ110の端部に沿って配置されたパッド1221〜1223の配列方向に対して垂直な方向に、チップの中心部の方向に向けてその長手方向がそれぞれ平行になるようにI/Oセル1201〜1203が3段配列されている。同様に、半導体チップ110の端部に沿って配置されたパッド1224〜1226の配列方向に対して垂直な方向に、チップの中心部の方向に向けてその長手方向がそれぞれ平行になるようにI/Oセル1206〜1204が3段配列されている。ここで配列されるI/Oセルは、入力セル、出力セル、或いは入出力セルを含み、それぞれ同一形状で形成されている。
【0062】
I/Oセル1201〜1206は、それぞれパッド接続端子1241〜1246を備え、その上層に配置される引き出し配線1261〜1266により、対応するパッド1221〜1226と電気的に接続される。これまで、I/Oセルの上層に引き出し配線を配置することによって、寄生素子が発生し、I/Oセル内の入力回路、出力回路、或いは入出力回路の電気的特性が問題となっていたが、近年の信号レベルの低振幅化等により電気的特性の劣化を避けられるようになっている。
【0063】
また、I/Oセル1201〜1206は、それぞれドライバ回路部1301〜1306と、インタフェース回路部1321〜1326とを含む。
【0064】
ドライバ回路部1301〜1306は、対応するI/Oセル1201〜1206が入力セルの場合は入力ドライバ、出力セルの場合は出力ドライバ、入出力セルの場合は入力ドライバ及び出力ドライバを含む。このようなドライバ回路1301〜1306を含むI/Oセル1201〜1206は、入力セル、出力セル、或いは入出力セルに関わらず、ほぼ同等の形状をなしており、それぞれN型トランジスタ領域1341〜1346と、P型トランジスタ領域1361〜1366とを含む。
【0065】
インタフェース回路部1321〜1326は、それぞれドライバ回路部1301〜1306とコアトランジスタ領域112に形成された基本セルとの間のインタフェース回路として、信号レベルの変換を行うレベルシフタ回路を含む。
【0066】
レベルシフタ回路は、外部回路が5ボルト系の信号レベルで、コアトランジスタ領域112が3ボルト系の信号レベルの場合、外部回路からの5ボルト系の信号を3ボルト系の信号レベルに変換し、コアトランジスタ領域112からの3ボルト系の信号を5ボルト系の信号レベルに変換する。
【0067】
実際には、これらI/Oセル1201〜1206の上層には、これら各セルに電源レベル及び接地レベルの電位を供給するための配線が配置されるが、図2ではその図示を省略している。
【0068】
さらに、本実施形態の半導体装置に形成されるI/Oセル1201〜1206は、1層若しくは2層の配線層のみで内部のトランジスタ回路部1301〜1306及びインタフェース回路部1321〜1326を構成する各トランジスタの信号配線、電源線及び接地線を配線するようになっており、従来のようにその長手方向がパッドの配列方向に対して垂直に配置することもできるようになっていることを第2の特徴とする。この場合、いずれかの配置を行う際に、新たに1層若しくは2層の配線層を追加する。
【0069】
図3に、本実施形態における半導体装置の半導体チップに配置されたI/Oセルの第2の例を模式的に示す。
【0070】
ここでは、半導体チップ110の一辺の一部分を拡大して示している。
【0071】
ただし、図2に示したレイアウト図と対応する部分には同一符号を付し、適宜説明を省略する。
【0072】
この場合、図2に示したレイアウトと異なるのは、各I/Oセル1201〜1205に備えられたパッド接続端子1241〜1245が、対応するパッド1221〜1225の近傍に位置することになるため、引き出し配線1261〜1265をI/Oセルの上層に配置する必要がない点である。
【0073】
また実際には、これらI/Oセル1201〜1205の上層には、これら各セルに電源レベル及び接地レベルの電位を供給するための配線が配置されるが、図3ではその図示を省略している。
【0074】
このようにパッドの配列方向に対して柔軟に配置できるようにしたI/Oセルは、半導体装置のパッド数とI/Oセルの形状に応じて、図2又は図3のいずれかのように配置するようにすることができるようになる。
【0075】
ここで、I/Oセル120が長方形の形状をなし、その長辺(高さ方向)の長さをA、短辺(幅方向)の長さをBとし、[A/B]を、“A/B”を越えない最大の整数としてあらわすものとする。
【0076】
一般的にパッドの一辺の大きさが、短辺の長さBよりも小さいため、図2に示すようにパッドの配列方向に対して垂直の方向にI/Oセル120を[A/B]段以下だけ配列させると共に、長手方向のAの間に[A/B]個のパッドを配置した場合、I/Oセル120の高さに相当する長さAよりも、幅方向を[A/B]段だけ配置させたときの高さ方向をより小さくすることができる。したがって、パッドの高さに伴う半導体チップの面積を縮小化することができる。これは、コアトランジスタ領域を変更することなく行うことができる点で、コストメリットは設計工数の削減の点でも効果的である。
【0077】
これに対して、図2に示すようにパッドの配列方向に対して垂直の方向にI/Oセル120を[A/B]段より大きい段数だけ配列させる場合には、コストメリットを優先させる場合、むしろ図3に示すようにパッドの配列方向に対してI/Oセル120を配列することが望ましい。
【0078】
ところが、多ピン化を考慮した場合、図2に示すようにパッドの配列方向に対して垂直の方向にI/Oセル120を[A/B]段より大きい段数だけ配列させることによって、今度はパッドピッチを狭くすることができるようになる。
【0079】
このように本実施形態における半導体装置に適用されるI/Oセルは、パッドの配置の柔軟性を高めることができ、その結果として図2に示すようにパッドの配列方向に対して垂直の方向にI/Oセル120を[A/B]段以下だけ配列させるとコスト的な効果を得ることができる一方、その逆に[A/B]段より大きい段数を配列させることによりパッドピッチをより狭くでき、多ピン化に対応することができるという効果を得ることができる。
【0080】
また、図2に示したようにその長手方向がパッドの配列方向と平行に配列すると共に、パッド配列方向に隣接して配置される各I/Oセル(例えば、I/Oセル1201、1206)のインタフェース回路部を対向して配置することで、例えばインタフェース回路部に供給される電源ライン、接地ラインのうち少なくとも一方を共用化して配線することができる。
【0081】
以下、このような本実施形態の半導体装置に適用されるI/Oセルの具体例について説明する。
【0082】
2. 本実施形態の半導体装置に適用されるI/Oセルの具体例
2.1 I/Oセルの回路構成
図4は、本実施形態の半導体装置に適用されるI/Oセルとして、出力セルの回路構成の一例を示す。
【0083】
このI/Oセルは、プリバッファ回路200、レベルシフタ回路210、出力バッファ回路220を含む。レベルシフタ回路210は、出力バッファ回路220のP型トランジスタ制御用の第1のレベルシフタ回路212と、出力バッファ回路220のN型トランジスタ制御用の第2のレベルシフタ回路214とを含む。
【0084】
ここで、コアトランジスタ領域112が内部の電源レベルと接地レベルとの電位差がVDDで動作し、外部回路の電源レベルと接地レベルとの電位差がVDD2で動作し、VDD2がVDDよりも大きいものとする。
【0085】
プリバッファ回路200には、電源レベル供給線と接地レベル供給線とにより電位差VDDが供給される。第1及び第2のレベルシフタ回路212、214には、それぞれ複数対の電源レベル供給線と接地レベル供給線とにより電位差VDD、VDD2が供給される。出力バッファ回路220には、電源レベル供給線と接地レベル供給線とにより電位差VDD2が供給される。
【0086】
プリバッファ回路200には、コアトランジスタ領域112から信号レベルがVDDの信号Aとイネーブル信号Eとが入力される。第1及び第2のレベルシフタ回路212、214は、プリバッファ回路200によって生成された信号レベルがVDDの信号Aに対応するP型トランジスタ制御用の信号PとN型トランジスタ制御用信号Nとを、信号レベルがVDD2のOP、ONにレベル変換する。出力バッファ回路220は、この第1及び第2のレベルシフタ回路212、214でレベル変換されたOP、ONにより、信号レベルがVDD2の出力信号をパッド接続端子Xに出力する。パッド接続端子Xは、対応するパッドと電気的に接続されている。
【0087】
なお、この出力セルは、イネーブル信号Eにより、出力バッファ回路220の出力信号をハイインピーダンス状態とすることができるようになっている。
【0088】
図5に、図4に示したプリバッファ回路200の構成の一例を模式的に示す。
【0089】
このプリバッファ回路200では、端子Aが、ソース領域が電源レベルVDDに電気的に接続されドレイン領域が端子Pに電気的に接続されたP型トランジスタ230のゲート電極と、ソース領域が接地レベルVSSに電気的に接続されたN型トランジスタ232のゲート電極とに電気的に接続される。端子Eは、インバータ回路234の入力端子と、ソース領域が接地レベルVSSに電気的に接続されドレイン領域が端子Nに電気的に接続されたN型トランジスタ236のゲート電極と、ドレイン領域が端子N、ソース領域が端子Pに電気的に接続されたP型トランジスタ238のゲート電極とに電気的に接続される。インバータ回路234の出力端子は、ソース領域及びドレイン領域が端子N及び端子Pに電気的に接続されたN型トランジスタ240のゲート電極と、ソース領域が電源レベルVDDに電気的に接続されドレイン領域が端子Pに電気的に接続されたP型トランジスタ242のゲート電極とに電気的に接続される。
【0090】
端子Eから論理レベル「H」の信号が入力されると、N型トランジスタ236が導通して端子Nが接地レベルVSSに接続されると共に、N型トランジスタ238が遮断し、インバータ回路234の出力端子が論理レベル「L」となって、P型トランジスタ242が導通して端子Pが電源レベルVDDに接続される。すなわち、端子Eから論理レベル「H」の信号が入力されると、端子Aの信号に関わらず、端子Pは論理レベル「H」、端子Nは論理レベル「L」を出力する。
【0091】
一方、端子Eから論理レベル「L」の信号が入力されると、N型トランジスタ236は遮断し、P型トランジスタ238及びN型トランジスタ240は導通する。したがって、端子Aからの論理レベルを反転したレベルが、端子Pと端子Nとから出力される。
【0092】
図6に、図4に示した第1のレベルシフタ回路212の構成の一例を模式的に示す。
【0093】
端子Pは、インバータ回路250の入力端子と、P型トランジスタ252のゲート電極と、ソース領域が接地レベルVSSに電気的に接続されるN型トランジスタ254のゲート電極とに電気的に接続される。インバータ回路250は、電源レベルVDDと接地レベルVSSとが供給され、その論理レベル「H」に対応する出力はこれらの電位差が出力される。P型トランジスタ252のドレイン領域とN型トランジスタ254のドレイン領域とは互いに電気的に接続され、インバータ回路256の入力端子と、ソース領域が電源レベルVDD2に電気的に接続されたP型トランジスタ258のゲート電極に電気的に接続される。インバータ回路256は、電源レベルVDD2と接地レベルVSSとの電位差が供給され、その論理レベル「H」に対応する出力はこれらの電位差が出力される。
【0094】
インバータ回路250の出力端子は、ソース領域が接地レベルVSSに電気的に接続されたN型トランジスタ260のゲート電極と、ソース領域がN型トランジスタ260のドレイン領域に電気的に接続されドレイン領域がP型トランジスタ258のドレイン領域に電気的に接続されたN型トランジスタ262のゲート電極とに電気的に接続される。N型トランジスタ260のドレイン領域は、ソース領域が電源レベルVDD2に電気的に接続されドレイン領域がP型トランジスタ252のソース領域に電気的に接続されたP型トランジスタ264のゲート電極に電気的に接続される。
【0095】
インバータ回路256の出力端子は、端子OPに電気的に接続される。
【0096】
端子Pから信号レベルが電源レベルVDDである論理レベル「H」が入力されると、N型トランジスタ254が導通し、インバータ回路256の入力端子は接地レベルVSSと接続される。インバータ回路256は、論理レベル「H」として端子OPから電源レベルVDD2と接地レベルVSSとの電位差を出力する。
【0097】
端子Pから論理レベル「L」が入力されると、インバータ回路250の出力端子が信号レベルが電源レベルVDDの論理レベル「H」となって、N型トランジスタ260を導通させる。P型トランジスタ264が導通となり、端子Pからの論理レベル「L」で導通しているP型トランジスタ252により、インバータ回路256の入力端子は電源レベルVDD2と接続される。したがって、インバータ回路256は、論理レベル「L」を端子OPから出力する。
【0098】
図7に、図4に示した第2のレベルシフタ回路214の構成の一例を模式的に示す。
【0099】
端子Nは、インバータ回路270の入力端子と、ソース領域が接地レベルに電気的に接続されドレイン領域がインバータ回路272の入力端子に電気的に接続されたN型トランジスタ274のゲート電極とに電気的に接続される。インバータ回路270は、電源レベルVDDと接地レベルVSSとが供給され、その論理レベル「H」に対応する出力はこれらの電位差が出力される。N型トランジスタ274のドレイン領域は、ソース領域が電源レベルVDD2に電気的に接続されたP型トランジスタ276、278のドレイン領域に電気的に接続される。P型トランジスタ276のゲート電極と、P型トランジスタ278のドレイン領域と、N型トランジスタ280のドレイン領域は互いに電気的に接続される。インバータ回路270の出力端子は、ソース領域が接地レベルVSSに電気的に接続されたN型トランジスタ280のゲート電極に電気的に接続される。インバータ回路272の出力端子は、端子ONに電気的に接続される。
【0100】
端子Nから信号レベルが電源レベルVDDである論理レベル「H」が入力されると、N型トランジスタ274が導通し、インバータ回路272の入力端子は接地レベルVSSと接続される。インバータ回路272は、論理レベル「H」として端子ONから電源レベルVDD2と接地レベルVSSとの電位差を出力する。
【0101】
端子Pから論理レベル「L」が入力されると、インバータ回路270の出力端子が信号レベルが電源レベルVDDの論理レベル「H」となって、N型トランジスタ280を導通させる。P型トランジスタ276が導通となり、インバータ回路270の入力端子は電源レベルVDD2と接続される。したがって、インバータ回路272は、論理レベル「L」を端子ONから出力する。
【0102】
図8に、図4に示した出力バッファ回路220の構成の一例を模式的に示す。
【0103】
端子OPは、ソース領域が電源レベルVDD2に接続されたP型トランジスタ290のゲート電極に電気的に接続される。端子ONは、ソース領域が接地レベルVSSに電気的に接続されたN型トランジスタ292のゲート電極と電気的に接続される。P型トランジスタ290のドレイン領域とN型トランジスタ292のドレイン領域とは互いに電気的に接続され、さらに端子Xと、ゲート電極及びソース領域が電源レベルVDD2に電気的に接続されるP型トランジスタ294のドレイン領域と、ゲート電極及びソース領域が接地レベルVSSに電気的に接続されるN型トランジスタ296のドレイン領域と電気的に接続される。
【0104】
すなわち、端子OPと端子ONからの信号に応じて端子Xから電源レベルVDD2と接地レベルVSSとの間の電位差で動作する出力信号が出力される。したがって、図4に示す端子Eから論理レベル「L」が入力されたとき、上述したように端子OP、端子ONからはそれぞれ論理レベル「H」が入力されるため、P型トランジスタ290及びN型トランジスタ292は非導通状態となって、端子Xはハイインピーダンス状態となる。
【0105】
2.2 I/Oセルの横配置
以下では、従来のように、パッドの配列方向に対してその長手方向が垂直となるように配置されるI/Oセルの配置を横配置とする。
【0106】
図9に、本実施形態の半導体装置におけるI/Oセルが横配置されたときのレイアウトの一例を示す。
【0107】
ここでは、本実施形態の半導体装置の半導体チップ300の外縁部に沿って配列されたパッド3101〜3104に対応して、図4乃至8に示した出力セルであるI/Oセル3201〜3204がパッドの配列方向に対してその長手方向が垂直になるように配列されている。
【0108】
図9では、I/Oセル3201〜3204は、同様の構造をなしているが、I/Oセル3201については第1及び第2層配線による内部の信号配線を示し、I/Oセル3202については図4乃至8で説明したように回路構成されるトランジスタ領域を示す。
【0109】
すなわち、各I/Oセルは、I/Oセル3202に示すようにそれぞれドライバ回路部322と、インタフェース回路部324とを有している。ドライバ回路部322には、図8で示した出力バッファ回路が構成される。インタフェース回路部324には、図6で示したプリバッファ回路部と図7で示した第1及び第2のレベルシフタ回路が構成され、コアトランジスタ領域330との間の信号のインタフェース機能を果たす。
【0110】
各I/Oセルのドライバ回路部322は、N型トランジスタ領域326と、P型トランジスタ領域328とを有し、それぞれN型トランジスタと、P型トランジスタとにより回路構成される。
【0111】
ドライバ回路部322及びインタフェース回路部324では、それぞれ第1層配線340、342により、内部の電源レベル及び接地レベルの配線と、各トランジスタの信号配線とが行われる。
【0112】
ドライバ回路部322のN型トランジスタ領域326の上層には、このN型トランジスタ領域326のN型トランジスタ等に接地レベルVSSを供給するための接地レベル供給線350、352が第2層配線により配線される。すなわち、I/Oセルのドライバ回路部の内部配線を第1層配線により行うことで、半導体チップの外縁部に沿って横配置されるI/Oセルの上層を第2層配線で環状に配線させることが可能となる。
【0113】
同様に、ドライバ回路部322のP型トランジスタ領域328の上層には、このP型トランジスタ領域328のP型トランジスタ等に電源レベルVDD2、VDDをそれぞれ供給するための電源レベル供給線360、362、或いは接地レベルVSSを供給するための接地レベル供給線364が第2層配線により配線される。これら電源レベル供給線360、362、接地レベル供給線364も半導体チップの外縁部に沿って横配置されるI/Oセルの上層を第2層配線で環状に配線させる。
【0114】
インタフェース回路部324の上層には、図5乃至図7に示したプリバッファ回路及び第1及び第2のレベルシフタ回路を構成するP型トランジスタ及びN型トランジスタに、それぞれ電源レベルVDD2、VDDを供給する電源レベル供給線370、372と、接地レベルVSSを供給する接地レベル供給線380、382が、第2層配線により配線される。これら電源レベル供給線370、372、接地レベル供給線380、382も半導体チップの外縁部に沿って横配置されるI/Oセルの上層を第2層配線で環状に配線させる。
【0115】
この場合、各I/Oセルの長辺の長さをA、短辺の長さをBとすると、パッド3101〜3104のパッドピッチ390は、ほぼBとして配置することが可能となる。
【0116】
2.3 I/Oセルの縦積み配置
ところで、上述したように[A/B]段以下を、図2に示したように、パッドの配列方向に対してその長手方向が平行になるようにし、かつ半導体チップの外縁部からチップ中心部の方向に上述したI/Oセルを複数段配置することによって、パッドピッチの自由度を向上させることができる。ここで、このようなI/Oセルの配置を、縦積み配置とする。
【0117】
図10に、本実施形態の半導体装置におけるI/Oセルが縦積み配置されたときのレイアウトの一例を示す。
【0118】
なお、[A/B]が“3”であるものとし、3段縦積み配置の一例を示す。したがって、“A”が“3B”よりも大きいとき、パッドピッチの間隔を広げることができ、なおかつ内部のコアトランジスタ領域を変更することなくチップ面積を縮小化することができる。
【0119】
ここでは、本実施形態の半導体装置の半導体チップ400の外縁部に沿って配列されたパッド4101〜4106に対応して、図4乃至8に示した出力セルであるI/Oセル3201〜3206が3段縦積み配置されている。すなわち、図9で示したように横配置されたI/Oセルは、内部の第1及び第2層配線をそのままに、縦積み配置され、各I/Oセルに配線される第1或いは第2層配線と接続するため、第3及び第4層配線が追加配線されている。3段縦積み配置されたI/Oセルのインタフェース回路部は、それぞれ隣接する縦積み配置されたI/Oセル群の各I/Oセルのインタフェース回路部と対向するように配置される。
【0120】
パッド4101、4102、4103、4104、4105、4106は、それぞれI/Oセル3203、3201、3202、3206、3204、3205に対応させて、第3層配線420により電気的に接続される。
【0121】
なお、I/Oセル3201〜3203については、内部の第1及び第2層配線と、各パッドとの接続関係を図示し、第4層配線については破線で示している。一方、I/Oセル3204〜3206については、第3及び第4層配線の接続関係を示し、第1及び第2層配線の図示を省略している。
【0122】
これらI/Oセルの上層には、第4層配線により、接地レベル及び電源レベルが供給される接地レベル供給線430、電源レベル供給線432が配線されている。このように、各I/Oセル内を第1及び第2層配線で行い、パッドとの間を第3層配線で配線することで、半導体チップの外縁部に沿って3段縦積み配置されるI/Oセルの上層を第4層配線で環状に配線させることが可能となる。
【0123】
さらにこの場合のパッドピッチ450は、I/Oセルの幅Bに限定されることなく、さらに自由に配置できると共に、I/Oセル配置領域の高さ方向の長さ460が“3B”となるため、I/Oセルの高さ“A”の場合よりチップ面積を縮小化することができる。
【0124】
また、隣接するI/Oセル群の各I/Oセルにおいて、インタフェース回路部を対向配置することで、例えばレベルシフタ回路に必要とされる多電源の電源レベル供給線を共用することもかのうとなり、I/Oセル配置領域における配線自由度を大幅に向上させたり、EMI対策に供給線の幅を広げることも可能となる。
【0125】
本発明は本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0126】
本実施形態では、パッドが半導体チップの外縁部に沿って配置されるものとして説明したが、これに限定されるものではない。例えば半導体チップの外縁部に千鳥配置するようにしても良いし、能動面バンプのようにトランジスタの能動領域にパッドを配置するようにしても良い。
【0127】
また本実施形態では、I/Oセルを第1及び第2の電源レベルが供給される2電源系であって、ドライバ回路部とインタフェース回路部とからなるものとして説明したがこれに限定されるものではない。3種類以上の電源レベルが供給され、これら各電源レベルに対応した複数の回路部からなるものであっても同様である。
【図面の簡単な説明】
【図1】 本実施形態における半導体装置のチップのレイアウトの一例を示す説明図である。
【図2】 本実施形態における半導体装置の半導体チップに配置されたI/Oセルの第1の例を示す模式図である。
【図3】 本実施形態における半導体装置の半導体チップに配置されたI/Oセルの第2の例を示す模式図である。
【図4】 本実施形態の半導体装置に適用されるI/Oセルとして、出力セルの回路構成の一例を示す構成図である。
【図5】 プリバッファ回路の構成の一例を模式的に示す回路構成図である。
【図6】 第1のレベルシフタ回路の構成の一例を模式的に示す回路構成図である。
【図7】 第2のレベルシフタ回路の構成の一例を模式的に示す回路構成図である。
【図8】 出力バッファ回路の構成の一例を模式的に示す回路構成図である。
【図9】 本実施形態の半導体装置におけるI/Oセルが横配置されたときのレイアウトの一例を示す説明図である。
【図10】 本実施形態の半導体装置におけるI/Oセルが縦積み配置されたときのレイアウトの一例を示す説明図である。
【図11】 従来の半導体チップのレイアウトの一例を示す説明図である。
【図12】 従来の半導体チップのレイアウトの一例の部分拡大図である。
【符号の説明】
10、110、300 半導体チップ 12、112、330 コアトランジスタ領域、 14、114 I/Oセル配置領域、 16、116 パッド配置領域、 20、120、1201〜1206、3201〜3206 I/Oセル、 22、122、1221〜1226、3101〜3104、4101〜4106 パッド、 32、1241〜1246 パッド接続端子、 33、1261〜1266 引き出し配線、 34、1301〜1306、322 ドライバ回路部、 36、1321〜1326、324 インタフェース回路部、 38、1341〜1346、326 N型トランジスタ領域、 40、1361〜1366、328 P型トランジスタ領域 42 接地レベル供給線、 44 電源レベル供給線、 46 電源・接地レベル供給線、 100 半導体装置、 200 プリバッファ回路、 210 レベルシフタ回路、 212 第1のレベルシフタ回路、 214第2のレベルシフタ回路、 220 出力バッファ回路、 230、238、242、252、258、264、276、278、290、294 P型トランジスタ、 232、236、240、254、260、262、274、280、292、296 N型トランジスタ、 234、250、256、270、272 インバータ回路、 340、342 第1層配線、 350、352、364、380、382、430 接地レベル供給線、 360、362、370、372、432 電源レベル供給線、 390、450 パッドピッチ、 460 I/Oセル配置領域の高さ方向の長さ
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for arranging an I / O cell used in the semiconductor device. For example, a semiconductor device suitable for a gate array that realizes a desired function by connecting basic cells arranged in an array by wiring, and The present invention relates to an I / O cell placement method.
[0002]
[Background Art and Problems to be Solved by the Invention]
In a semiconductor device including a semiconductor chip such as silicon on which an integrated circuit is formed, an input / output cell (hereinafter referred to as an I / O cell) having an interface function with an external circuit may be disposed at an outer edge portion of the chip. . In this case, a pad as an electrode for electrically connecting to an external circuit may be disposed in a portion further on the outer periphery than these I / O cells. Each pad is electrically connected to a corresponding I / O cell. The I / O cell includes a circuit for connecting an integrated circuit formed in the semiconductor chip and an external circuit.
[0003]
For example, when designing a semiconductor device with a gate array, an integrated circuit having a desired function is realized by connecting basic cells arranged in advance in an array by wiring corresponding to a circuit designed by a user. At that time, the I / O cells arranged in advance and the basic cells described above are similarly connected to the outer edge of the semiconductor chip by wiring, and the connected I / O cells are connected to the external circuit via corresponding pads. Interface operation with.
[0004]
FIG. 11 shows an example of the chip layout of such a conventional semiconductor device.
[0005]
The semiconductor device includes a semiconductor chip 10 made of silicon or the like. The semiconductor chip 10 includes a core transistor region 12, an I / O cell arrangement region 14, and a pad arrangement region 16.
[0006]
For example, in the case of a gate array, the core transistor region 12 is a region where basic cells are arranged in an array. Each basic cell has an individual function, and an operation circuit having a given function is configured by being connected to each other by wiring.
[0007]
The I / O cell arrangement region 14 is provided along the outer periphery of the core transistor region 12, and includes a plurality of input / output circuits including an interface function between an external circuit of the semiconductor chip 10 and an operation circuit of the core transistor region 12. I / O cells 20 are arranged.
[0008]
The pad arrangement area 16 is provided along the outer periphery of the I / O cell arrangement area 14 to electrically connect an external circuit of the semiconductor chip 10 and an input / output circuit of the I / O cell arrangement area 14. A plurality of pads 22 are arranged as electrodes.
[0009]
FIG. 12 shows an enlarged view of the broken line portion 30 in the semiconductor chip 10 shown in FIG.
[0010]
The I / O cells 20 arranged in the I / O cell arrangement region 14 are each provided with a pad connection terminal, and are electrically connected to the corresponding pad 22 by the lead wiring 33.
[0011]
The I / O cell 20 includes a driver circuit unit 34 and an interface circuit unit 36.
[0012]
The driver circuit unit 34 includes an input driver or an output driver, and includes an N-type transistor region 38 and a P-type transistor region 40.
[0013]
The interface circuit unit 36 includes a level shifter circuit that converts different signal levels as an interface circuit between the driver circuit unit 34 and the basic cell formed in the core transistor region 12. That is, when the external circuit has a 5 volt signal level and the core transistor region 12 has a 3 volt signal level, the interface circuit unit 36 converts the 5 volt signal from the external circuit into a 3 volt signal level. Alternatively, a 3 volt signal from the core transistor region 12 is converted to a 5 volt signal level.
[0014]
A power supply level supply line and a ground level supply line are electrically connected to the driver circuit unit 34 and the interface circuit unit 36, and a potential supplied by the power supply level supply line and a potential supplied by the ground level supply line. Each transistor in the N-type transistor region 38 and the P-type transistor region 40 operates according to the difference between the two.
[0015]
A ground level supply line 42 that supplies a ground level potential to the driver circuit 34, a power level supply line 44 that supplies a power level potential to the driver circuit 34, and a power source that supplies a power level and ground level potential to the interface circuit 36. The ground level supply lines 46 are wired to the I / O cell arrangement region 14 respectively. These supply lines 42, 44, 46 are wired in a single layer and a two-layer wiring layer, and are arranged in a ring shape on the semiconductor chip 10.
[0016]
By the way, in such a conventional semiconductor device, in order to arrange as many pads 22 arranged in the outermost peripheral portion of the semiconductor chip 10 as possible, the I / O cell 20 is formed in a rectangular shape and its longitudinal direction (high The vertical direction is arranged to be perpendicular to the arrangement direction of the pads. Therefore, there is a problem that the area of the semiconductor chip 10 is increased by an amount corresponding to the length of the I / O cell in the height direction.
[0017]
In particular, as shown in FIG. 12, in the corner portion of the semiconductor chip 10, when bonding is performed, in order to avoid contact between bonding wires connected to adjacent pads, the pad 22 is disposed at the chip corner so as to avoid contact with the adjacent pads. It is necessary to arrange them at a distance of. For this reason, the lead-out wiring 33 for electrically connecting the pad and the I / O cell must be bent and disposed, and the semiconductor chip area is further increased by the width d of the lead-out wiring 33.
[0018]
Further, since the width (length in the short direction) of the I / O cell is defined as the minimum pad pitch, the pad pitch cannot be further reduced. For this reason, there is a problem that it cannot cope with the increase in the number of pins accompanying the diversification of functions in the future.
[0019]
The present invention has been made in view of the above technical problems, and an object of the present invention is to provide an I / O cell arrangement method for reducing the chip area without changing the internal core transistor region. And providing a semiconductor device.
[0020]
Another object of the present invention is to provide an I / O cell placement method and a semiconductor device that can realize a multi-pin configuration corresponding to future multi-function without changing the internal core transistor region.
[0021]
[Means for Solving the Problems]
In order to solve the above problems, the present invention includes an I / O cell that is included in a semiconductor device that is electrically connected to a given external device and that has an electrical interface function with the external device. In the I / O cell arrangement method, at least two or more I / O cells are arranged from the outer edge portion of the chip toward the chip core portion so that the longitudinal direction thereof is parallel to the outer edge portion. Features.
[0022]
Here, the given external device refers to, for example, an operation circuit outside the semiconductor device according to the present invention.
[0023]
In addition, the longitudinal direction is the longitudinal direction of the I / O cell, which is the direction of the long side of the I / O cell that is usually formed in a rectangular shape, and is the so-called height direction of the I / O cell. Say.
[0024]
The chip outer edge portion refers to a portion constituting the outer edge of the semiconductor chip included in the semiconductor device according to the present invention, and the chip core portion refers to an operation circuit region formed in the central portion region.
[0025]
Therefore, by arranging the multi-stage I / O cells from the outer edge portion of the chip to the chip core portion so that the height direction of the I / O cell is parallel to the outer edge portion of the chip, the normal pad shape is obtained. In addition, the degree of freedom of the arrangement position of the pads, which is limited not only by the width of the I / O cell, can be improved, and various packages can be handled without changing the design of the chip core portion.
[0026]
The present invention is characterized in that a plurality of pads are arranged along the outer edge of the chip, and the pads are electrically connected to the corresponding I / O cells.
[0027]
Up to now, the area of the chip has to be increased by an amount corresponding to the length in the height direction of the I / O cell to be arranged, but it is shorter than the length in the height direction of the I / O cell. In addition, by arranging a plurality of I / O cells so that their longitudinal directions are parallel to the arrangement direction of the pads, the area of a chip having the same function can be reduced without changing the design of the chip core portion. Will be able to.
[0028]
The present invention is characterized in that a plurality of pads are arranged closer to the chip core part than the I / O cells, and the pads and the corresponding I / O cells are electrically connected.
[0029]
Here, arranging the pads on the chip core portion side means arranging the pads in a so-called core transistor region, for example, like an active surface bump. Even in this case, the I / O cells in a plurality of stages, in particular, are arranged so that their longitudinal directions are parallel to the arrangement direction of the pads, so that the design of the chip core portion is not similarly changed. The area of a chip having the same function can be reduced.
[0030]
Further, in the present invention, when the length of the I / O cell region in the longitudinal direction is A and the other length is B, the I / O cell region is parallel to the [A / B] stage or less so that the longitudinal directions are parallel to each other. / O cells are arranged.
[0031]
Here, when the length of the I / O cell region in the longitudinal direction (for example, the height direction) is A and the length of the other (for example, the width direction of the short side) is B, [A / B] is , And expressed as the largest integer not exceeding “A / B”.
[0032]
According to the present invention, if it is [A / B] or less, the pad pitch can be increased as compared with the prior art, and an increase in the chip area due to the length in the height direction of the I / O cell is avoided. Rather, the chip area can be reduced, and considering the point that the design change of the chip core part is unnecessary, cost reduction can be effectively achieved.
[0033]
Further, in the present invention, when the length in the longitudinal direction of the I / O cell region is A and the other length is B, the number of steps is larger than [A / B] so that the longitudinal directions are parallel to each other. I / O cells are arranged.
[0034]
According to the present invention, the number of I / O cells is larger than [A / B] and the I / O cells are arranged so that their longitudinal directions are parallel to each other as described above. Then, there is no limitation on the number of pads that can be arranged, and a new effect is achieved in that a multi-pin configuration corresponding to future multi-functions can be realized.
[0035]
According to the present invention, the I / O cell has a plurality of regions including a first region and a second region to which the first and second powers are supplied, and the I / O cell is adjacent to each other in the longitudinal direction. When arranged in such a manner, the second regions to which the second power is supplied are arranged to face each other.
[0036]
Thus, in addition to the above-described effect, by arranging the regions where the same power source is wired to face each other, it becomes possible to share the power source wiring or the ground wiring, improving the degree of freedom of wiring, EMI countermeasures can be effectively taken by widening the wiring width.
[0037]
According to the present invention, the second power supply level is a power supply level supplied to the chip core unit, and the second region to which the second power supply level is supplied is the first and second power supply levels. A level shifter circuit for performing signal level conversion between them is arranged.
[0038]
According to the present invention, the present invention can be applied to a semiconductor device applied to a multi-power supply system, and low power consumption can be achieved by operating in a low voltage system.
[0039]
According to the present invention, the I / O cell includes a case where at least a layer other than the wiring layer is shared and arranged in a first state, and a case where the I / O cell is arranged in a second state where the I / O cell is rotated. It is shared.
[0040]
According to the present invention, I / O cells can be freely arranged according to the number of pads, the size of a package, and a chip core, and a semiconductor device having an optimum chip size can be designed each time. It becomes like this. In particular, by providing such a sharable I / O cell, it is not necessary to change the design of the chip core part, and development of semiconductor devices having a wide variety of optimum chip sizes can be performed at low cost. become.
[0041]
According to the present invention, the I / O cell supplies a power level by the first wiring layer in the first state, and the second wiring connected to the first wiring layer in the second state. The power supply level is supplied by a layer.
[0042]
According to the present invention, an I / O cell that can be shared can be applied even to a multi-power supply semiconductor device. For example, an annular power supply wiring that can supply a power supply level and a ground level to an I / O cell is provided. It can be done easily.
[0043]
Further, the present invention is a semiconductor device electrically connected to a given external device, and has at least two stages so that the longitudinal direction thereof is parallel to the outer edge portion from the outer edge portion of the chip toward the chip core portion. It is arranged as described above, and includes an I / O cell having an electrical interface function with the external device.
[0044]
The present invention is characterized in that it includes a plurality of pads arranged along the outer edge portion of the chip and electrically connected to the corresponding I / O cell.
[0045]
Further, the present invention is characterized in that it includes pads arranged on the chip core portion side from the I / O cells and electrically connected to the corresponding I / O cells.
[0046]
Further, in the present invention, when the length of the I / O cell region in the longitudinal direction is A and the other length is B, the I / O cell region is parallel to the [A / B] stage or less so that the longitudinal directions are parallel to each other. / O cells are arranged.
[0047]
Further, in the present invention, when the length in the longitudinal direction of the I / O cell region is A and the other length is B, the number of steps is larger than [A / B] so that the longitudinal directions are parallel to each other. I / O cells are arranged.
[0048]
According to the present invention, the I / O cell has a plurality of regions including a first region and a second region to which the first and second power sources are supplied, and the two I / O cells are arranged in the longitudinal direction. When arranged adjacent to each other, the second regions to which the second power is supplied are arranged to face each other.
[0049]
According to the present invention, the second power supply level is a power supply level supplied to the chip core unit, and the second region to which the second power supply level is supplied is between the first and second power supply levels. This is a region in which a level shifter circuit for performing signal level conversion is arranged.
[0050]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0051]
1. Semiconductor device in this embodiment
FIG. 1 shows an example of a chip layout of a semiconductor device according to this embodiment.
[0052]
Here, the illustration of the power supply level supply line and the ground level supply line for supplying the power supply level and ground level potentials to the I / O cell is omitted.
[0053]
The semiconductor device 100 in this embodiment includes a semiconductor chip 110 such as silicon, and a connection terminal (not shown) and a pad of the semiconductor chip 110 are electrically connected.
[0054]
The semiconductor chip 110 has a core transistor region 112, an I / O cell placement region 114, and a pad placement region 116.
[0055]
In the core transistor region 112, for example, in the case of a gate array, basic cells are arranged in an array. By connecting these basic cells with a wiring layer, an operation circuit having a given function designed by a user is provided. Composed.
[0056]
The I / O cell arrangement region 114 is provided along the outer periphery of the core transistor region 112, and has an input circuit, an output circuit, or an interface circuit having an interface function between an external circuit of the semiconductor chip 110 and an operation circuit of the core transistor region 112. A plurality of I / O cells 120 including input / output circuits are arranged. In this I / O cell arrangement region 114, a power supply level supply line and a ground level supply line for supplying power supply level and ground level potentials to the arranged I / O cells 120 are arranged in a ring shape.
[0057]
The pad arrangement region 116 is provided along the outer periphery of the I / O cell arrangement region 114, and electrically connects an external circuit of the semiconductor chip 110 and an input / output circuit of the I / O cell arrangement region 114. A plurality of pads 122 serving as the electrodes are arranged.
[0058]
In the semiconductor device 100 according to the present embodiment, the I / O cell 120 arranged in the I / O cell arrangement region 114 of the semiconductor chip 110 is configured in a rectangular shape, and the corresponding pad arrangement direction (with the outer edge portion of the chip) The first direction is that at least two or more stages are arranged in the direction perpendicular to the arrangement direction of the pads so that the longitudinal direction (height direction) of the I / O cell is parallel to each other. Features.
[0059]
FIG. 2 schematically shows a first example of the I / O cell arranged on the semiconductor chip of the semiconductor device according to the present embodiment.
[0060]
Here, a part of one side of the semiconductor chip 110 is enlarged.
[0061]
Pads 122 arranged along the edge of the semiconductor chip 110 1 ~ 122 Three The I / O cell 120 is arranged so that its longitudinal direction is parallel to the direction of the center of the chip in a direction perpendicular to the arrangement direction of the chip. 1 ~ 120 Three Are arranged in three stages. Similarly, a pad 122 disposed along the end of the semiconductor chip 110. Four ~ 122 6 The I / O cell 120 is arranged so that its longitudinal direction is parallel to the direction of the center of the chip in a direction perpendicular to the arrangement direction of the chip. 6 ~ 120 Four Are arranged in three stages. The I / O cells arranged here include input cells, output cells, or input / output cells, and are formed in the same shape.
[0062]
I / O cell 120 1 ~ 120 6 Are pad connection terminals 124, respectively. 1 ~ 124 6 And a lead-out wiring 126 disposed in an upper layer thereof 1 ~ 126 6 The corresponding pad 122 1 ~ 122 6 And electrically connected. Until now, by arranging the lead-out wiring in the upper layer of the I / O cell, a parasitic element is generated, and the electrical characteristics of the input circuit, output circuit, or input / output circuit in the I / O cell have been a problem. However, the deterioration of electrical characteristics can be avoided by the recent reduction in signal level amplitude.
[0063]
Also, the I / O cell 120 1 ~ 120 6 Are driver circuit units 130, respectively. 1 ~ 130 6 And the interface circuit unit 132. 1 ~ 132 6 Including.
[0064]
Driver circuit unit 130 1 ~ 130 6 Corresponds to the corresponding I / O cell 120. 1 ~ 120 6 In the case of an input cell, an input driver, an output driver in the case of an output cell, and an input driver and an output driver in the case of an input / output cell. Such a driver circuit 130 1 ~ 130 6 I / O cell 120 including 1 ~ 120 6 Have almost the same shape regardless of whether they are input cells, output cells, or input / output cells. 1 ~ 134 6 And a P-type transistor region 136. 1 ~ 136 6 Including.
[0065]
Interface circuit unit 132 1 ~ 132 6 Are driver circuit units 130, respectively. 1 ~ 130 6 And a basic cell formed in the core transistor region 112 include a level shifter circuit that performs signal level conversion.
[0066]
The level shifter circuit converts a 5 volt signal from the external circuit into a 3 volt signal level when the external circuit has a 5 volt signal level and the core transistor region 112 has a 3 volt signal level. A 3-volt signal from the transistor region 112 is converted to a 5-volt signal level.
[0067]
In practice, these I / O cells 120 1 ~ 120 6 In the upper layer, wirings for supplying the potentials of the power supply level and the ground level to these cells are arranged, but the illustration thereof is omitted in FIG.
[0068]
Further, the I / O cell 120 formed in the semiconductor device of this embodiment. 1 ~ 120 6 Is an internal transistor circuit unit 130 with only one or two wiring layers. 1 ~ 130 6 And interface circuit section 132 1 ~ 132 6 The signal wiring, the power supply line, and the grounding line of each transistor constituting the transistor are wired, and the longitudinal direction thereof can be arranged perpendicular to the arrangement direction of the pads as in the prior art. This is the second feature. In this case, one of the wiring layers is newly added when any of the arrangements is performed.
[0069]
FIG. 3 schematically shows a second example of the I / O cell arranged on the semiconductor chip of the semiconductor device according to the present embodiment.
[0070]
Here, a part of one side of the semiconductor chip 110 is enlarged.
[0071]
However, parts corresponding to those in the layout diagram shown in FIG.
[0072]
In this case, the I / O cell 120 differs from the layout shown in FIG. 1 ~ 120 Five Pad connection terminal 124 provided in 1 ~ 124 Five Is the corresponding pad 122 1 ~ 122 Five The lead-out wiring 126. 1 ~ 126 Five Is not required to be placed in the upper layer of the I / O cell.
[0073]
In practice, these I / O cells 120 1 ~ 120 Five In the upper layer, wirings for supplying the potentials of the power supply level and the ground level to these cells are arranged, but the illustration thereof is omitted in FIG.
[0074]
The I / O cell that can be arranged flexibly with respect to the arrangement direction of the pads as described above is either as shown in FIG. 2 or FIG. 3, depending on the number of pads of the semiconductor device and the shape of the I / O cell. Will be able to arrange.
[0075]
Here, the I / O cell 120 has a rectangular shape, the length of the long side (height direction) is A, the length of the short side (width direction) is B, and [A / B] is “ It is expressed as the maximum integer that does not exceed A / B ″.
[0076]
Since the size of one side of the pad is generally smaller than the length B of the short side, the I / O cell 120 is [A / B] in a direction perpendicular to the arrangement direction of the pads as shown in FIG. In the case where [A / B] pads are arranged between A in the longitudinal direction and less than the steps, the width direction is set to [A / B rather than the length A corresponding to the height of the I / O cell 120. B] The height direction when only the steps are arranged can be made smaller. Therefore, the area of the semiconductor chip accompanying the height of the pad can be reduced. This can be done without changing the core transistor region, and the cost merit is also effective in reducing design man-hours.
[0077]
On the other hand, when the I / O cells 120 are arranged in a direction perpendicular to the arrangement direction of the pads as shown in FIG. Rather, as shown in FIG. 3, it is desirable to arrange the I / O cells 120 with respect to the arrangement direction of the pads.
[0078]
However, in consideration of the increase in the number of pins, as shown in FIG. 2, by arranging the I / O cells 120 in a direction perpendicular to the arrangement direction of the pads by a number larger than the [A / B] stages, this time. The pad pitch can be reduced.
[0079]
As described above, the I / O cell applied to the semiconductor device according to the present embodiment can increase the flexibility of the arrangement of the pads. As a result, the direction perpendicular to the arrangement direction of the pads as shown in FIG. If the I / O cells 120 are arranged in the [A / B] stage or less, it is possible to obtain a cost effect, while conversely, the pad pitch can be further increased by arranging the number of stages larger than the [A / B] stage. It is possible to obtain an effect that it can be narrowed and can cope with an increase in the number of pins.
[0080]
Further, as shown in FIG. 2, the longitudinal direction of the I / O cells (for example, the I / O cell 120) is arranged in parallel with the arrangement direction of the pads and arranged adjacent to the pad arrangement direction. 1 , 120 6 The interface circuit portion is arranged opposite to each other, for example, and at least one of a power line and a ground line supplied to the interface circuit portion can be shared and wired.
[0081]
Hereinafter, a specific example of the I / O cell applied to the semiconductor device of this embodiment will be described.
[0082]
2. Specific examples of I / O cells applied to the semiconductor device of this embodiment
2.1 Circuit configuration of I / O cell
FIG. 4 shows an example of a circuit configuration of an output cell as an I / O cell applied to the semiconductor device of this embodiment.
[0083]
The I / O cell includes a pre-buffer circuit 200, a level shifter circuit 210, and an output buffer circuit 220. The level shifter circuit 210 includes a first level shifter circuit 212 for controlling the P-type transistor of the output buffer circuit 220 and a second level shifter circuit 214 for controlling the N-type transistor of the output buffer circuit 220.
[0084]
Here, the potential difference between the internal power supply level and the ground level of the core transistor region 112 is V DD The potential difference between the power level of the external circuit and the ground level is V DD2 Works with V DD2 Is V DD Greater than.
[0085]
The prebuffer circuit 200 has a potential difference V between a power supply level supply line and a ground level supply line. DD Is supplied. Each of the first and second level shifter circuits 212 and 214 has a potential difference V by a plurality of pairs of power supply level supply lines and ground level supply lines. DD , V DD2 Is supplied. The output buffer circuit 220 has a potential difference V between the power supply level supply line and the ground level supply line. DD2 Is supplied.
[0086]
The pre-buffer circuit 200 has a signal level V from the core transistor region 112. DD The signal A and the enable signal E are input. In the first and second level shifter circuits 212 and 214, the signal level generated by the pre-buffer circuit 200 is V. DD P-type transistor control signal P and N-type transistor control signal N corresponding to the signal A of FIG. DD2 Level conversion to OP and ON. The output buffer circuit 220 has a signal level of V by the OP and ON level-converted by the first and second level shifter circuits 212 and 214. DD2 Are output to the pad connection terminal X. The pad connection terminal X is electrically connected to the corresponding pad.
[0087]
The output cell can set the output signal of the output buffer circuit 220 to a high impedance state by the enable signal E.
[0088]
FIG. 5 schematically shows an example of the configuration of the pre-buffer circuit 200 shown in FIG.
[0089]
In this pre-buffer circuit 200, the terminal A is connected to the power source level V at the source region. DD The gate electrode of a P-type transistor 230 whose drain region is electrically connected to the terminal P and the source region are connected to the ground level V SS Is electrically connected to the gate electrode of the N-type transistor 232 electrically connected to The terminal E is the input terminal of the inverter circuit 234 and the source region is at the ground level V SS Of the N-type transistor 236 whose drain region is electrically connected to the terminal N and of the P-type transistor 238 whose drain region is electrically connected to the terminal N and whose source region is electrically connected to the terminal P. It is electrically connected to the gate electrode. The output terminal of the inverter circuit 234 includes a gate electrode of an N-type transistor 240 having a source region and a drain region electrically connected to the terminal N and the terminal P, and a source region having a power supply level V. DD Are connected to the gate electrode of the P-type transistor 242 whose drain region is electrically connected to the terminal P.
[0090]
When a signal of logic level “H” is input from the terminal E, the N-type transistor 236 conducts and the terminal N is connected to the ground level V. SS , The N-type transistor 238 is cut off, the output terminal of the inverter circuit 234 is set to the logic level “L”, the P-type transistor 242 is turned on, and the terminal P is connected to the power supply level V DD Connected to. That is, when a logic level “H” signal is input from terminal E, terminal P outputs a logic level “H” and terminal N outputs a logic level “L” regardless of the signal at terminal A.
[0091]
On the other hand, when a signal of logic level “L” is input from the terminal E, the N-type transistor 236 is cut off, and the P-type transistor 238 and the N-type transistor 240 are turned on. Accordingly, a level obtained by inverting the logic level from the terminal A is output from the terminal P and the terminal N.
[0092]
FIG. 6 schematically shows an example of the configuration of the first level shifter circuit 212 shown in FIG.
[0093]
The terminal P is the input terminal of the inverter circuit 250, the gate electrode of the P-type transistor 252, and the source region is at the ground level V. SS Is electrically connected to the gate electrode of an N-type transistor 254 which is electrically connected to. The inverter circuit 250 has a power supply level V DD And ground level V SS And the potential difference is output from the output corresponding to the logic level “H”. The drain region of the P-type transistor 252 and the drain region of the N-type transistor 254 are electrically connected to each other, and the input terminal of the inverter circuit 256 and the source region are at the power supply level V DD2 Are electrically connected to the gate electrode of a P-type transistor 258 electrically connected to The inverter circuit 256 has a power supply level V DD2 And ground level V SS And the potential difference is output from the output corresponding to the logic level “H”.
[0094]
The output terminal of the inverter circuit 250 has the source region at the ground level V SS The N-type transistor 260 is electrically connected to the gate electrode, the source region is electrically connected to the drain region of the N-type transistor 260, and the drain region is electrically connected to the drain region of the P-type transistor 258. The transistor 262 is electrically connected to the gate electrode. The drain region of the N-type transistor 260 has a power source level V at the source region. DD2 And the drain region is electrically connected to the gate electrode of a P-type transistor 264 that is electrically connected to the source region of the P-type transistor 252.
[0095]
The output terminal of the inverter circuit 256 is electrically connected to the terminal OP.
[0096]
Signal level from terminal P is power supply level V DD When the logic level “H” is input, the N-type transistor 254 becomes conductive, and the input terminal of the inverter circuit 256 is connected to the ground level V. SS Connected. The inverter circuit 256 is connected to the power supply level V from the terminal OP as the logic level “H”. DD2 And ground level V SS The potential difference is output.
[0097]
When the logic level “L” is input from the terminal P, the signal level of the output terminal of the inverter circuit 250 is the power supply level V. DD And the N-type transistor 260 is turned on. The P-type transistor 264 becomes conductive, and the P-type transistor 252 that is conductive at the logic level “L” from the terminal P causes the input terminal of the inverter circuit 256 to be at the power supply level V. DD2 Connected. Therefore, the inverter circuit 256 outputs the logic level “L” from the terminal OP.
[0098]
FIG. 7 schematically shows an example of the configuration of the second level shifter circuit 214 shown in FIG.
[0099]
The terminal N is electrically connected to the input terminal of the inverter circuit 270 and the gate electrode of the N-type transistor 274 whose source region is electrically connected to the ground level and whose drain region is electrically connected to the input terminal of the inverter circuit 272. Connected to. The inverter circuit 270 has a power supply level V DD And ground level V SS And the potential difference is output from the output corresponding to the logic level “H”. The drain region of the N-type transistor 274 has a power source level V at the source region. DD2 Are electrically connected to drain regions of P-type transistors 276 and 278 electrically connected to each other. The gate electrode of P-type transistor 276, the drain region of P-type transistor 278, and the drain region of N-type transistor 280 are electrically connected to each other. The output terminal of the inverter circuit 270 has a source region at the ground level V SS Is electrically connected to the gate electrode of the N-type transistor 280 which is electrically connected to. The output terminal of the inverter circuit 272 is electrically connected to the terminal ON.
[0100]
Signal level from terminal N is power supply level V DD When the logic level “H” is input, the N-type transistor 274 is turned on, and the input terminal of the inverter circuit 272 is connected to the ground level V. SS Connected. The inverter circuit 272 has a logic level “H” as a power level V from the terminal ON. DD2 And ground level V SS The potential difference is output.
[0101]
When the logic level “L” is input from the terminal P, the output terminal of the inverter circuit 270 becomes the logic level “H” whose signal level is the power supply level VDD, and the N-type transistor 280 is made conductive. The P-type transistor 276 becomes conductive, and the input terminal of the inverter circuit 270 is at the power supply level V DD2 Connected. Therefore, the inverter circuit 272 outputs the logic level “L” from the terminal ON.
[0102]
FIG. 8 schematically shows an example of the configuration of the output buffer circuit 220 shown in FIG.
[0103]
The source region of the terminal OP is at the power supply level V DD2 Is electrically connected to the gate electrode of the P-type transistor 290 connected to As for terminal ON, source region is ground level V SS Is electrically connected to the gate electrode of the N-type transistor 292 which is electrically connected to. The drain region of the P-type transistor 290 and the drain region of the N-type transistor 292 are electrically connected to each other, and the terminal X, the gate electrode, and the source region are at the power supply level V. DD2 The drain region, the gate electrode, and the source region of the P-type transistor 294 electrically connected to the ground level V SS Is electrically connected to the drain region of the N-type transistor 296 which is electrically connected to.
[0104]
That is, the power level V from the terminal X according to the signal from the terminal OP and the terminal ON. DD2 And ground level V SS An output signal that operates with a potential difference between and is output. Therefore, when the logic level “L” is input from the terminal E shown in FIG. 4, the logic level “H” is input from the terminal OP and the terminal ON as described above. The transistor 292 is turned off and the terminal X is in a high impedance state.
[0105]
2.2 Horizontal placement of I / O cells
In the following, the arrangement of I / O cells arranged so that the longitudinal direction thereof is perpendicular to the arrangement direction of the pads as in the prior art will be referred to as horizontal arrangement.
[0106]
FIG. 9 shows an example of the layout when the I / O cells in the semiconductor device of this embodiment are horizontally arranged.
[0107]
Here, the pads 310 arranged along the outer edge of the semiconductor chip 300 of the semiconductor device of this embodiment. 1 ~ 310 Four Corresponding to the I / O cell 320 which is the output cell shown in FIGS. 1 ~ 320 Four Are arranged such that the longitudinal direction thereof is perpendicular to the arrangement direction of the pads.
[0108]
In FIG. 9, the I / O cell 320 1 ~ 320 Four Has a similar structure, but the I / O cell 320 1 Shows the internal signal wiring by the first and second layer wirings, and the I / O cell 320 2 Is a transistor region configured as described with reference to FIGS.
[0109]
That is, each I / O cell has an I / O cell 320 2 As shown in FIG. 2, each of the driver circuit section 322 and the interface circuit section 324 is provided. The driver circuit unit 322 includes the output buffer circuit shown in FIG. The interface circuit unit 324 includes the pre-buffer circuit unit illustrated in FIG. 6 and the first and second level shifter circuits illustrated in FIG. 7 and performs a signal interface function between the core transistor region 330.
[0110]
The driver circuit portion 322 of each I / O cell has an N-type transistor region 326 and a P-type transistor region 328, and is configured by an N-type transistor and a P-type transistor, respectively.
[0111]
In the driver circuit unit 322 and the interface circuit unit 324, the internal power supply level and ground level wiring and the signal wiring of each transistor are performed by the first layer wirings 340 and 342, respectively.
[0112]
On the upper layer of the N-type transistor region 326 of the driver circuit section 322, the N-type transistor in the N-type transistor region 326 is connected to the ground level V SS The ground level supply lines 350 and 352 for supplying the voltage are wired by the second layer wiring. That is, the internal wiring of the driver circuit portion of the I / O cell is performed by the first layer wiring, so that the upper layer of the I / O cell horizontally disposed along the outer edge portion of the semiconductor chip is circularly wired by the second layer wiring. It becomes possible to make it.
[0113]
Similarly, an upper layer of the P-type transistor region 328 of the driver circuit portion 322 has a power supply level V on the P-type transistor of the P-type transistor region 328. DD2 , V DD Power supply level supply lines 360 and 362 or ground level V SS A ground level supply line 364 is supplied by the second layer wiring. The power supply level supply lines 360 and 362 and the ground level supply line 364 are also formed in the upper layer of the I / O cell that is laterally arranged along the outer edge portion of the semiconductor chip in a ring shape by the second layer wiring.
[0114]
On the upper layer of the interface circuit unit 324, the P-type transistor and the N-type transistor constituting the pre-buffer circuit and the first and second level shifter circuits shown in FIGS. DD2 , V DD Power supply level supply lines 370 and 372 for supplying power and a ground level V SS The ground level supply lines 380 and 382 for supplying are wired by the second layer wiring. These power supply level supply lines 370 and 372 and ground level supply lines 380 and 382 are also formed in a ring form with the second layer wiring in the upper layer of the I / O cell arranged laterally along the outer edge of the semiconductor chip.
[0115]
In this case, if the length of the long side of each I / O cell is A and the length of the short side is B, the pad 310 1 ~ 310 Four The pad pitch 390 can be arranged substantially as B.
[0116]
2.3 Vertical stacking of I / O cells
By the way, as described above, the [A / B] stage and below are arranged so that the longitudinal direction thereof is parallel to the arrangement direction of the pads as shown in FIG. By arranging a plurality of the above-mentioned I / O cells in the direction, the degree of freedom of the pad pitch can be improved. Here, such an I / O cell arrangement is a vertical arrangement.
[0117]
FIG. 10 shows an example of the layout when the I / O cells in the semiconductor device of this embodiment are vertically stacked.
[0118]
In addition, it is assumed that [A / B] is “3”, and an example of a three-stage vertically stacked arrangement is shown. Therefore, when “A” is larger than “3B”, the pad pitch interval can be widened, and the chip area can be reduced without changing the internal core transistor region.
[0119]
Here, the pads 410 arranged along the outer edge of the semiconductor chip 400 of the semiconductor device of the present embodiment. 1 ~ 410 6 Corresponding to the I / O cell 320 which is the output cell shown in FIGS. 1 ~ 320 6 Are arranged in three stages. That is, as shown in FIG. 9, the I / O cells arranged in the horizontal direction are arranged in a vertical arrangement with the internal first and second layer wirings intact, and are wired to each I / O cell. In order to connect to the two-layer wiring, the third and fourth layer wirings are additionally wired. The interface circuit units of the I / O cells arranged in three stages are arranged so as to face the interface circuit units of the respective I / O cells of the adjacent I / O cell group arranged in the vertical stack.
[0120]
Pad 410 1 410 2 410 Three 410 Four 410 Five 410 6 Are respectively I / O cells 320. Three , 320 1 , 320 2 , 320 6 , 320 Four , 320 Five Corresponding to these, they are electrically connected by the third layer wiring 420.
[0121]
The I / O cell 320 1 ~ 320 Three As for, the connection relationship between the internal first and second layer wirings and each pad is illustrated, and the fourth layer wiring is indicated by a broken line. On the other hand, the I / O cell 320 Four ~ 320 6 About, about the connection relationship of 3rd and 4th layer wiring, the illustration of 1st and 2nd layer wiring is abbreviate | omitted.
[0122]
Above these I / O cells, a ground level supply line 430 and a power level supply line 432 to which a ground level and a power level are supplied are wired by a fourth layer wiring. As described above, each I / O cell is formed by the first and second layer wirings, and the pads are wired by the third layer wirings, so that three stages are vertically stacked along the outer edge portion of the semiconductor chip. The upper layer of the I / O cell can be annularly wired with the fourth layer wiring.
[0123]
Further, the pad pitch 450 in this case is not limited to the width B of the I / O cell and can be freely arranged, and the length 460 in the height direction of the I / O cell arrangement region is “3B”. Therefore, the chip area can be reduced as compared with the case where the height of the I / O cell is “A”.
[0124]
In addition, by disposing the interface circuit portion oppositely in each I / O cell of the adjacent I / O cell group, for example, it is possible to share a power supply level supply line of multiple power supplies required for the level shifter circuit, It is also possible to greatly improve the degree of freedom of wiring in the I / O cell arrangement region and to widen the width of the supply line as a measure against EMI.
[0125]
The present invention is not limited to the present embodiment, and various modifications can be made within the scope of the gist of the present invention.
[0126]
In the present embodiment, the pad is described as being disposed along the outer edge portion of the semiconductor chip. However, the present invention is not limited to this. For example, it may be arranged in a staggered manner on the outer edge of the semiconductor chip, or pads may be arranged in the active region of the transistor like active surface bumps.
[0127]
In the present embodiment, the I / O cell is described as being a dual power supply system to which the first and second power supply levels are supplied, and includes a driver circuit unit and an interface circuit unit. However, the present invention is not limited to this. It is not a thing. The same applies to the case where three or more types of power supply levels are supplied and the circuit is composed of a plurality of circuit units corresponding to these power supply levels.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram illustrating an example of a chip layout of a semiconductor device according to an embodiment;
FIG. 2 is a schematic diagram showing a first example of an I / O cell arranged on a semiconductor chip of a semiconductor device in the present embodiment.
FIG. 3 is a schematic view showing a second example of the I / O cell arranged on the semiconductor chip of the semiconductor device in the present embodiment.
FIG. 4 is a configuration diagram showing an example of a circuit configuration of an output cell as an I / O cell applied to the semiconductor device of the present embodiment.
FIG. 5 is a circuit configuration diagram schematically showing an example of a configuration of a pre-buffer circuit.
FIG. 6 is a circuit configuration diagram schematically showing an example of a configuration of a first level shifter circuit.
FIG. 7 is a circuit configuration diagram schematically showing an example of a configuration of a second level shifter circuit.
FIG. 8 is a circuit configuration diagram schematically showing an example of a configuration of an output buffer circuit.
FIG. 9 is an explanatory diagram showing an example of a layout when I / O cells are horizontally arranged in the semiconductor device of the present embodiment;
FIG. 10 is an explanatory diagram showing an example of a layout when I / O cells are vertically arranged in the semiconductor device of the present embodiment.
FIG. 11 is an explanatory diagram showing an example of a layout of a conventional semiconductor chip.
FIG. 12 is a partial enlarged view of an example of a layout of a conventional semiconductor chip.
[Explanation of symbols]
10, 110, 300 Semiconductor chip 12, 112, 330 Core transistor region, 14, 114 I / O cell placement region, 16, 116 Pad placement region, 20, 120, 120 1 ~ 120 6 , 320 1 ~ 320 6 I / O cells 22, 122, 122 1 ~ 122 6 , 310 1 ~ 310 Four 410 1 ~ 410 6 Pad 32, 124 1 ~ 124 6 Pad connection terminal 33, 126 1 ~ 126 6 Lead-out wiring, 34, 130 1 ~ 130 6 322 Driver circuit section 36, 132 1 ~ 132 6 324 interface circuit section 38, 134 1 ~ 134 6 326 N-type transistor region, 40, 136 1 ~ 136 6 328 P-type transistor region 42 Ground level supply line, 44 Power supply level supply line, 46 Power supply / ground level supply line, 100 Semiconductor device, 200 Pre-buffer circuit, 210 Level shifter circuit, 212 First level shifter circuit, 214 Second Level shifter circuit, 220 output buffer circuit, 230, 238, 242, 252, 258, 264, 276, 278, 290, 294 P-type transistor, 232, 236, 240, 254, 260, 262, 274, 280, 292, 296 N-type transistor, 234, 250, 256, 270, 272 Inverter circuit, 340, 342 First layer wiring, 350, 352, 364, 380, 382, 430 Ground level supply line, 360, 362, 370, 372, 432 Power supply Level supply line, 39 0, 450 Pad pitch, 460 I / O cell placement area height

Claims (1)

複数のI/Oセルを含み、前記I/Oセルを介して所与の外部装置と電気的に接続される半導体装置であって、
前記I/Oセルは、前記半導体装置の第1の辺に沿って配列され、
前記I/Oセルの長辺は前記第1の辺と平行であり、前記I/Oセルの短辺は前記第1の辺と直交する前記半導体装置の第2の辺と平行であり、
前記I/Oセルは、前記半導体装置の前記第1の辺と対向する辺の方向に、少なくとも2段以上配列され、
前記少なくとも2段以上配列されるI/Oセルのうちの前記第1の辺側の1つのI/Oセルの長辺に対して、複数のパッドが配置されることを特徴とする半導体装置。
A semiconductor device including a plurality of I / O cells and electrically connected to a given external device via the I / O cells;
The I / O cells are arranged along a first side of the semiconductor device,
The long side of the I / O cell is parallel to the first side, a short side of the I / O cell Ri second sides parallel der of the semiconductor device orthogonal to the first side,
The I / O cells are arranged in at least two or more stages in the direction of the side facing the first side of the semiconductor device,
A semiconductor device , wherein a plurality of pads are arranged on the long side of one I / O cell on the first side of the I / O cells arranged in at least two stages .
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