[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4173884B2 - ゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法 - Google Patents

ゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法 Download PDF

Info

Publication number
JP4173884B2
JP4173884B2 JP2005270906A JP2005270906A JP4173884B2 JP 4173884 B2 JP4173884 B2 JP 4173884B2 JP 2005270906 A JP2005270906 A JP 2005270906A JP 2005270906 A JP2005270906 A JP 2005270906A JP 4173884 B2 JP4173884 B2 JP 4173884B2
Authority
JP
Japan
Prior art keywords
layer
germanium
substrate
source
handle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005270906A
Other languages
English (en)
Other versions
JP2006148066A (ja
Inventor
ボルデッレ コンスタンチン
レタートレ ファブリス
オウレ ブラス
デグート クリステル
モラルス クリストフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Soitec SA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JP2006148066A publication Critical patent/JP2006148066A/ja
Application granted granted Critical
Publication of JP4173884B2 publication Critical patent/JP4173884B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Inorganic Insulating Materials (AREA)

Description

本発明はゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法に関する。
電子及びホールに対するその高い移動度のため、ゲルマニウムは、広く広まっているシリコンに加えて、半導体装置に対する関心対象の材料である。漏洩電流を阻止するためにますます多くのシリコン装置がシリコンオン・イン・シュレータ(SOI)型ウェーハ上に製造されているように、同じ傾向をゲルマニウム上に成長させた装置に関して見ることができる。シリコンとゲルマニウムの間の主な違いは、安定な二酸化珪素とは異なり、自然の酸化ゲルマニウムは、GeOI型ウェーハにおいて誘電体の役割を果たすには十分なほど安定していないという事実である。
この問題を克服するために従来技術において、例えば、テトラ・エチル・オルト・シリケート(TEOS)またはSiH4から構成される二酸化珪素のような低温酸化物(LTO)や、TEOSまたは高温酸化物(HTO)のような二酸化珪素状の層、または、例えば、窒化珪素(Si)または窒化ゲルマニウム(Ge)のような非酸化物状の層を誘電体として使用することが提案されている。これらの層は通常、低圧化学蒸着法(LPCVD)またはプラズマ加速化学蒸着法(PECVD)により堆積される。それらの誘電体はバルク・ゲルマニウム・ウェーハ上または、例えば、ゲルマニウム・ウェーハよりも安価なシリコンまたは炭化珪素ウェーハのような他の型のウェーハ上に前もって設けられた、例えば、薄いゲルマニウム層上に堆積される。
しかし、補助誘電体の堆積は下記の問題を有する。第一番目に、補助層誘電体の堆積により、SiO層とGeの間の界面層は良好に制御されないことを意味する。この界面は、堆積に先立ち、Ge上に施された表面処理(例えば、洗浄)に依存する。第二番目に、堆積層の電気的特性と共に構造的特性を改善するために熱アニーリングを実行する必要がある。第三番目に、堆積層の表面粗さの程度は熱成長層と比べてより大きく、それゆえ堆積及びアニーリングされた酸化物の表面の品質を改善するために、研磨を実行することが必要となる。GeOIウェーハの製造工程の間、誘電体の表面がハンドル基板に接着されるので、その表面の品質は重要な役割を果たす。
実際、GeOI型ウェーハを得るための典型的な方法は、下記のa)一つの主表面上に誘電体層を堆積し、アニーリングと研磨をほどこしたゲルマニウム(Ge)基板またはエピタキシャルゲルマニウム層を備える基板のようなソース基板と提供する工程と、b)この構造をハンドル基板に取り付けてソース・ハンドル複合物を形成する工程と、及びc)実質的に一つの主表面に平行に、前もって作製された所定分離領域において、ソース基板の一部をソース・ハンドル複合物の残余部から取り外すことによって、誘電体層と共に薄いGe層をハンドル基板上に転移する工程とを備える。
自然酸化ゲルマニウムはGeOI型ウェーハ上の誘電体として使用できず、それゆえ他の型の酸化物または窒化物を堆積、アニーリング、及び研磨する必要があるという上記の問題のため、現状技術のGeOIウェーハは、低品質の誘電体膜及び製造上の低いスループット、そして更にその結果として、ウェーハ1個当りのコストが高いという欠点を有する。
それゆえ、誘電体に関連する上記の問題を克服するためにGeOI型ウェーハの製造工程の改良型を提供することが本発明の目的である。
この目的は、請求項1に記載の製造方法により解決される。
ゲルマニウム基板の一つの主表面上に、または主表面内に、酸窒化ゲルマニウム(GeO)層を設けることで下記の利点がえられる。まず第1に、それは、現状技術のGeOIウェーハにおいて使用される誘電体層に比べて非常に良好な電気的特性を有するゲルマニウム/酸窒化ゲルマニウム界面を提供する。ここで酸窒化ゲルマニウム界面は、GeOと形成母体であるゲルマニウムとの間の界面である。更に、酸窒化ゲルマニウム界面は、表面の粗さ、ナノトポロジー、側面の平坦性、及び粒子密度に関してウェーハ接着基準を満たし、それゆえハンドル基板との接着が容易である。
酸窒化ゲルマニウム界面の良好な電気的特性は、例えば、T.N.Jackson et al.,IEEE Electron Device letters,Vol.12,p.605,1991 と C.O.Chui et al.,IEDM 2003 Technical Digest,page 437,2003により知られているゲルマニウムベースのCMOS構造において以前に使用されている。驚くことに、GeO層はまたGeOIウェーハ製造工程の取り付け及び取り外し工程と互換性があり、それゆえ全体の製造工程を容易にし、ウェーハ1個当りのコストを改良する。
有利な実施形態としては、本方法は更に、工程b)と工程c)の間に、すなわち酸窒化ゲルマニウム層を設ける工程と、ソース基板をハンドル基板に取り付ける工程の間に所定分離領域をソース基板内に作製する工程を備えることができる。これには、酸窒化ゲルマニウムとソース基板のゲルマニウムとの間に良好な界面が画定され、GeOIウェーハ上に構築されるデバイスの良好な機能を保証するに十分な良好な電気的特性を有するという利点がある。例えば、ヘリウムや水素イオンのような原子種をソース基板に注入して、所定分離領域を得ることができるので有利である。それにより、驚くべきことに、注入イオンが通過するGeO層は上記の優れた特性を失わないということが観察された。
工程b)が酸窒化ゲルマニウム層を作製するために、ゲルマニウム基板を酸化する工程またはソース基板上の自然酸化物を使用して酸化ゲルマニウムを窒化する工程を備えることができることは利点である。特に、堆積層とは対照的に、熱的に成長した酸化物層は、例えば、表面の粗さが優れるなどのような膜特性の優位性があるので、ゲルマニウム基板の熱酸化は有利な工程である。熱酸化に加えて例えば、どちらもに酸素のプラズマ雰囲気を使用する電子サイクロトロン共鳴プラズマ酸化またはプラズマ陽極酸化のような代替技術を採用してGeを酸化することもできる。熱酸化に比べて成長速度を向上及び/または成長温度を下げることができる。得られた誘電体を安定化させるために、酸化ゲルマニウムの窒化を実行して、上述の優位性を有する安定した酸窒化ゲルマニウム層を最終的に得る。
工程b)は少なくともアンモニア、二酸化窒素または一酸化窒素の一つを使用する窒化を備えることができると好適である。これらの気体は、更に製造コストを削減する簡単な方法での窒化を可能にする。また、窒化を、少なくともアンモニア、二酸化窒素または一酸化窒素の一つのプラズマを使用するプラズマ陽極窒化技術により実行できる。
更なる変形例においては、工程b)は急速熱窒化による酸窒化ゲルマニウム層を作製する工程を備えることができる。これは相対的に短時間の間、加熱されたゲルマニウム基板、ゲルマニウム層または既酸化ゲルマニウム層をアンモニア雰囲気中に置く工程からなる。
一つの変形例においては、工程b)はNまたはNイオンを注入する工程を備えることができる。この結果、イオン注入を、酸窒化ゲルマニウム層を直接作製するのに使用でき、または既に形成された酸窒化ゲルマニウム層の化学量論的関係を変更するのに使用できる。イオンの線量及びエネルギーを適当に選ぶことにより、種々の酸窒化ゲルマニウムを、化学量論的GeNOから非化学量論的GeOまでの範囲で得ることができ、それにより、最終製品の要求に応じて、異なる酸窒化ゲルマニウム層を作製できるという自由度が広がる。
工程b)は更に、特に環式フッ素酸(CHF)を使用してのゲルマニウム表面の洗浄工程を含むことができると好適である。ゲルマニウム基板表面の洗浄は酸窒化ゲルマニウム界面の品質を向上し、それにより、更にゲルマニウム・オン・インシュレータ・ウェーハの電気的特性を向上する。
好適な実施形態によれば、工程c)に先立ち、約0Å〜20Åの厚さを有する酸窒化ゲルマニウム(GeO)層の表面層を、プラズマ活性化により活性化できる。プラズマ活性化を適用することにより、ハンドル基板に取り付ける(接着する)ときに、非活性化表面よりも更に強力な化学的接着が形成できるように、酸窒化ゲルマニウム層の表面の化学的性質を改質することができる。上記のプラズマ活性化は、プラズマ活性化による窒化であってもよい。これは、最終製品の製造に対するアニーリング温度とアニーリング時間の減少という結果につながる。
ハンドル基板の材料が、ゲルマニウム、シリコン、シリコン上の二酸化珪素(熱成長)、炭化珪素、砒化ガリウム、または水晶の一つであると好適である。これらの材料とGeO層との接着は良好な接着特性をもって実現することができる。従って、実際には、酸窒化ゲルマニウムはゲルマニウムウェーハまたはソース基板それ自身を含むゲルマニウム層上に成長するので、複数種類のゲルマニウム・オン・インシュレータ・ウェーハを一つの及び同じ方法により得ることができる。
有利な実施形態として、本方法は、ソース・ハンドル複合物の形成に先立ち、追加層を、特に堆積二酸化珪素(SiO)層をGeO層上に設ける工程を更に備えることができる。この層の追加により接着表面が接着技術に対してより標準的な表面となるので、取り付け工程が容易になる。
第2追加層、特にHfOまたはSi層は、追加層を設ける前に、GeO層上に設けることができると好適である。この第2追加層によりGeOIウェーハの抵抗力、特に化学的作用に対する抵抗力が向上する。その構造におけるGeO層の役割は、良好な電気的特性を保証する。
追加層を、所定分離領域の準備に先立ち設けることができれば有利である。これは、例えば注入イオンのエネルギーを自由に選択できるので、所定分離領域の作製を最適化することに使用することができる。
変形例によれば、堆積酸化物層の存在が埋込酸化物層の電気的性質に対して適していない場合は、ソース・ハンドル複合物の形成に先立ち、追加層を除去できる。ソース・ハンドル複合物の形成に先立ち追加層を除去すれば、イオン注入の間に起こり得る表面損傷が、最終製品の品質を下げないという利点になる。
本発明は更に、上記の方法により製造されたゲルマニウム・オン・インシュレータ(GeOI)ウェーハに関する。
本発明の方法の有利な実施形態を、図面を参照して下記に記述する。
下記において、本発明に係るゲルマニウム・オン・インシュレータ型ウェーハの製造方法は、Smart Cut(登録商標)技術を使用して記述される。しかし、他の適切なインシュレータ上の半導体を提供する製造方法もまた、本発明に適用可能である。
図1のaは、ゲルマニウム(Ge)基板1を、または変形例として、一つの主表面上に設けられたエピタキシャルゲルマニウム層を有する基板を示している。ソース基板の表面3は、更なる処理に先立ち、例えば環式フッ素酸(CHF)を使用して洗浄してもよい。
図1のbは、ハンドル基板5を示し、ハンドル基板は、例えば、ゲルマニウムウェーハ、シリコンウェーハ、熱成長二酸化珪素層を有するシリコンウェーハ、炭化珪素層、シリコンゲルマミウムの正面を有するウェーハまたは砒化ガリウムウェーハで有り得る。場合によっては、水晶型ウェーハもまた使用可能である。ソース基板1とハンドル基板5の両者は、例えば200mmまたは300mm型ウェーハのような、適切ならばいかなるサイズまたは形式を有してよい。
図1のcは、Ge基板1の主表面3上または主表面3内に酸窒化ゲルマニウム層を設ける工程からなるゲルマニウム・オン・インシュレータ・ウェーハの本発明の製造方法の工程b)を示している。本実施形態において、酸窒化ゲルマニウム層(7)を得るためには、Ge基板1の表面層を酸化させることにより、自然酸化ゲルマニウムを少なくとも主表面3上にまたは主表面3内で熱成長させる。これは、酸素を含む雰囲気において約550℃の温度で達成される。通常は最大約500Å〜3000Åの範囲の厚さ、特には約1500Åの厚さの酸化ゲルマニウム層の成長が続いて、その後、例えば、約350℃の温度において起こる窒化工程を実行する。温度は、アンモニア(NH)を含む雰囲気において、窒化中は、約600℃まで上昇することもある。変形例として、二酸化窒素または一酸化窒素(NOまたはNO)もまた窒化を達成するために使用してもよい。通常、そのような工程は、処理する材料の厚さに依存し、約500Å〜3000Åの範囲における厚さ、特に約1500Åの厚さを有する酸窒化ゲルマニウムに対して、約10分ないし数時間かかる。このような条件においては、主に化学量論的なGeNOが得られるが、非化学量論的酸窒化ゲルマニウムもまた、上記の工程パラメータの一つまたは二つ以上を変化させることにより、提案された方法により得られる。良好な表面特性を有する熱成長酸化物及び表面の品質に全く影響を及ばさない、または限られた影響しか及ぼさない窒化により、続く接着工程のための良好な界面が達成される。
酸化ゲルマニウムを熱成長させる代わりに、電子サイクロトロン共鳴プラズマ技術またはプラズマ陽極酸化技術を使用して成長させることも可能である。酸化物成長はその場合は、約80℃〜400℃の温度において実行でき、または同様な成長温度における熱酸化と比べて約4倍高い酸化物成長速度を得ることができる。更に、追加的にNまたはNイオンを、酸化ゲルマニウムまたは酸窒化ゲルマニウム層に注入することも可能である。イオンの線量及びエネルギーは、達成したい化学量論的関係及び注入層の厚さにより選択される。
変形例によれば、約100Åの酸窒化ゲルマニウム層7がまた、例えば、約600℃にまで加熱されたゲルマニウムまたは酸化ゲルマニウムのどちらかを、約1分間、アンモニア(NH3)雰囲気に置く工程からなる急速熱窒化により得られる。本発明の他の変形例によれば、酸化ゲルマニウムもまた、雰囲気に晒されたときにゲルマニウムウェーハ表面上に存在する自然酸化物(数Å〜数十Åの厚さを有する)から構成することもできる。
図1のdに示す次の工程において、主表面3に実質的に平行で、酸窒化ゲルマニウム層7を含んで設けられた所定分離領域9がソース基板1内に作製される。Smart Cut技術においては、これは所定のエネルギー及び線量の、例えば水素イオンのような原子種8をソース基板1にイオン注入することにより達成される。この注入は、通常はあらかじめ設けられた酸窒化ゲルマニウム層7を通して起こる。
図1のeに示す次の工程において、ハンドル基板5と、上面に酸窒化ゲルマニウム層7を有するソース基板1はお互い接着されて、ソース・ハンドル複合物11が作製される。接着は、ハンドル基板5の主表面13の一つと酸窒化ゲルマニウム層7の表面の間で起こる。酸窒化ゲルマニウム表面15の表面品質は、表面の粗さ(典型的には10Å未満、特には5Å未満)、ナノトポロジー、サイト平坦性及び粒子密度に関して接着基準を満たすので、二つの基板間の接着は、酸窒化ゲルマニウム層7の表面15を前もって研磨することさえなしでも達成することができる。これは、二酸化珪素のような酸化物を堆積し、そしてアニーリングし、最終的にCMP研磨する従来技術の工程に関して主要な利点を表している。
変形例によれば、酸窒化ゲルマニウム表面層のプラズマ活性化を実行して、約0Å〜20Åの厚さ有する表面層のプラズマ活性窒化を実行できる。
図1のfは、取り外し工程の結果を示しており、その工程はSmart Cut技術においてはソース・ハンドル複合物を熱アニーリングする工程から構成される。アニーリングの間に所定分離領域9は脆弱となり、ソース基板の残余部21とゲルマニウム・オン・インシュレータ・ウェーハ17の間で完全な取り外しが起こる。ここでゲルマニウム・オン・インシュレータ・ウェーハ17はハンドル基板5と酸窒化ゲルマニウム層7及びゲルマニウム層19から構成され、酸窒化ゲルマニウム層7及びゲルマニウム層19は接着を介して元のソース基板10からハンドル基板5上へ転移したものである。元のソース基板の残余部21は除去され、それをSOI Smart Cut工程中のように回収後、続くゲルマニウム・オン・インシュレータ製造工程においてソース基板1として再利用できる。
上記の本発明の工程により、コスト削減効果の高いゲルマニウム・オン・インシュレータ・ウェーハ17を提供することが可能で、それは同時に、酸窒化ゲルマニウム層7と、ソース基板のゲルマニウムウェーハに対するその熱的界面と、ハンドル基板5に対するその接着界面とにおける優位な特性のために、高い品質を有する。
図2のa〜fに示す本発明の方法の第2実施形態によれば、追加層が酸窒化ゲルマニウム層7とハンドル基板5の間に設けられ、例えば堆積SiO表面のような、より標準的な接着表面を使用して接着を容易にする。第2実施形態は第1実施形態と同じ工程を備え、それゆえ工程を再び繰り返して説明はしないが、参照によりここに記述するものとする。図1のa〜fと図2のa〜fのように同じ参照番号を有する要素はお互いに対応し、それゆえその特性を再び繰り返し説明はしないが、参照によりここに記述するものとする。
図2のaに示す第2実施形態によれば、図1のdに示す工程ステップに先立ち、SiO層23がGeO層7上に堆積される。層23は、ゲルマニウムとなじみのよい温度、典型的には700℃未満の温度において、例えば、TEOSまたはSiH4に基づくPECVDにより堆積される。この層23は、数ナノメータ〜数百ナノメータの厚さを有してよい。この場合、図2のbに示すソース・ハンドル複合物11’は、図1のeに示すソース・ハンドル複合物11の層に加えて層23を備える。
ゲルマニウムと酸化物の間の界面はGeO/Ge界面のままであり、それは前述したように非常に良好な電気的特性を有する。GeO層7と堆積SiO層23の間の界面は低品質である。しかし、この界面は相対的にゲルマニウム層19から遠いので、この層19の電気的特性を損傷することはない。
第2実施形態の変形例によれば、例えばHfOまたはSiのような第2追加層25は、図2のcに示すようにSiO層23を設ける前に、GeO層7上に堆積される。接着後、図2のdに示すソース・ハンドル複合物11”が得られ、それはソース・ハンドル複合物11’と比較して一つ多く層、第2追加層25を備える。
実際、堆積SiOは、一般的に使用される熱的形成SiO以外の異なる特性を有する。特に、堆積SiOは、例えばフッ酸HFなどによる化学作用に対して低い抵抗力を有する。これは、堆積SiO層23がGeOI基板17の最終埋込酸化物界面を形成する転移ゲルマニウム層19の中にデバイスをあとで製造するときに問題となり得る。追加HfOまたはSi層25はこの抵抗力を増す。
第2実施形態の第2変形例によれば、例えばSiOのような追加層23が、図1のdに示すイオン注入工程の前にGeO層7上に堆積される。埋込酸化物の品質を向上するためにGeOI基板17の埋込酸化物として特に熱酸化物のみを形成することを要求される場合には、図1のeに示す接着工程の前にこの層を除去することが必要となる。この場合、SiO層23の堆積に先立ち、GeO層7上にHfOまたはSiの第2追加層を堆積することは有利であり得る。この層の厚さは、数ナノメータ〜数百ナノメータであってよい。これにより、図1のdに示すように、例えばHFを使用する化学作用により、注入工程後に堆積SiO層を除去することが可能になる。図2のeに示す結果としての構造(例えば、Ge/GeO/HfO)は、その後、その表面13上に熱SiO2を備えていてもいなくてもよいハンドル基板5に直接接着され、図2のfに示すソース・ハンドル複合物11”’を形成する。
上記の全ての変形例において、ゲルマニウムとGeOI誘電体の間の界面は常にゲルマニウム/GeO界面である。これにより、薄いゲルマニウム層7の電気的品質が保証される。
a〜fは本発明に係るゲルマニウム・オン・インシュレータ型ウェーハの製造方法の第1実施形態を示す。 a〜fは本発明に係るゲルマニウム・オン・インシュレータ型ウェーハの製造方法の第2実施形態を示す。
符号の説明
1…ウェーハ、3…主表面、5…ハンドル基板、7…酸窒化ゲルマニウム層、9…所定分離領域、10…ソース基板、11,11”…ソース・ハンドル複合物、13…主表面、15…酸窒化ゲルマニウム表面、17…ゲルマニウム・オン・インシュレータ・ウェーハ、19…転移ゲルマニウム層、21…残余部、23…追加層、25…追加層


Claims (10)

  1. a)ゲルマニウム(Ge)基板またはエピタキシャルGe層を備える基板をソース基板(1)として設ける工程と、
    b)前記ソース基板(1)の一つの主表面(3)上または主表面(3)内に酸窒化ゲルマニウム(GeO)層(7)を設ける工程と、
    c)ソース・ハンドル複合物(11)を形成するために前記ソース基板(1)をハンドル基板(5)に取り付ける工程と、
    d)前記ソース基板(1)内にイオン注入(8)によって設けられ、前記主表面(3)に平行な所定分離領域(9)において、前記ソース基板(21)を前記ソース・ハンドル複合物(11)から取り外し、GeOI型ウェーハを作製する工程と、
    を備え
    前記ソース・ハンドル複合物(11)の形成に先立ち、追加層(23)、特に堆積二酸化珪素(SiO )層を、前記所定分離領域(9)を設けるよりも前に前記GeO 層(7)上に設ける工程を更に備え、
    前記ソース・ハンドル複合物(11)の形成に先立ち、前記追加層(23)を除去する、
    ゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法。
  2. 前記工程b)とc)の間に、前記ソース基板(1)内に前記所定分離領域(9)を作製する工程を更に備える請求項1に記載の方法。
  3. 前記工程b)は
    b1)前記ソース基板(1)を酸化、または前記ソース基板(1)上の自然酸化物を使用する工程と、
    b2)酸化Geを窒化してGeO層(7)を作製する工程と、
    を備える請求項1または2に記載の方法。
  4. 前記工程b2)は、少なくともアンモニア(NH)、NO、及びNOの一つを使用して窒化することを備える請求項3に記載の方法。
  5. 前記工程b)は、急速熱窒化により前記GeO層(7)を設ける工程b1)を備える請求項1または2に記載の方法。
  6. 前記工程b)は、N及び/またはNイオンを注入する工程を含む請求項1〜5のいずれか1項に記載の方法。
  7. 前記工程b1)に先立ち、特に環式フッ素酸(CHF)を使用することにより、前記主表面(3)を洗浄する工程を更に備える請求項3〜6のいずれか1項に記載の方法。
  8. 前記工程c)に先立ち、酸窒化ゲルマニウム(GeO)層(7)の約0Å〜20Åの厚さの表面層(15)をプラズマ活性化により活性化する請求項1〜7のいずれか1項に記載の方法。
  9. 前記ハンドル基板(5)の材料は、ゲルマニウム(Ge)、シリコン(Si)、シリコン(Si)上の熱成長二酸化珪素、炭化珪素(SiC)、砒化ガリウム(GaAs)または水晶の一つである請求項1〜8のいずれか1項に記載の方法。
  10. 前記追加層(23)を設ける前に、第2追加層(25)、特に、HfOまたはSi層をGeO層(7)上に設けることを更に備える請求項1〜9のいずれか一項に記載の方法。

JP2005270906A 2004-11-19 2005-09-16 ゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法 Active JP4173884B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP04292742A EP1659623B1 (en) 2004-11-19 2004-11-19 Method for fabricating a germanium on insulator (GeOI) type wafer

Publications (2)

Publication Number Publication Date
JP2006148066A JP2006148066A (ja) 2006-06-08
JP4173884B2 true JP4173884B2 (ja) 2008-10-29

Family

ID=34931539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005270906A Active JP4173884B2 (ja) 2004-11-19 2005-09-16 ゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法

Country Status (9)

Country Link
US (1) US7229898B2 (ja)
EP (2) EP1659623B1 (ja)
JP (1) JP4173884B2 (ja)
KR (1) KR100734239B1 (ja)
CN (1) CN100472709C (ja)
AT (2) ATE392712T1 (ja)
DE (1) DE602004013163T2 (ja)
SG (1) SG122908A1 (ja)
TW (1) TWI297171B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160107398A (ko) * 2015-03-03 2016-09-19 한국전자통신연구원 게르마늄 온 인슐레이터 기판 및 그의 형성방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7568412B2 (en) * 2005-10-04 2009-08-04 Marquip, Llc Method for order transition on a plunge slitter
FR2892230B1 (fr) * 2005-10-19 2008-07-04 Soitec Silicon On Insulator Traitement d'une couche de germamium
KR100823031B1 (ko) * 2006-12-21 2008-04-17 동부일렉트로닉스 주식회사 이미지 센서 제조방법
EP1950803B1 (en) * 2007-01-24 2011-07-27 S.O.I.TEC Silicon on Insulator Technologies S.A. Method for manufacturing silicon on Insulator wafers and corresponding wafer
FR2912552B1 (fr) * 2007-02-14 2009-05-22 Soitec Silicon On Insulator Structure multicouche et son procede de fabrication.
WO2008123116A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
WO2008123117A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
SG178762A1 (en) * 2007-04-13 2012-03-29 Semiconductor Energy Lab Display device, method for manufacturing display device, and soi substrate
EP1986229A1 (en) * 2007-04-27 2008-10-29 S.O.I.T.E.C. Silicon on Insulator Technologies Method for manufacturing compound material wafer and corresponding compound material wafer
US20080274626A1 (en) * 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
FR2923079B1 (fr) * 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
WO2009057669A1 (en) * 2007-11-01 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
WO2009115859A1 (en) * 2008-03-19 2009-09-24 S.O.I. Tec Silicon On Insulator Technologies Substrates for monolithic optical circuits and electronic circuits
FR2933534B1 (fr) * 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
EP2161742A1 (en) * 2008-09-03 2010-03-10 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for Fabricating a Locally Passivated Germanium-on-Insulator Substrate
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2968121B1 (fr) 2010-11-30 2012-12-21 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US8786017B2 (en) 2011-03-10 2014-07-22 Tsinghua University Strained Ge-on-insulator structure and method for forming the same
CN102169888B (zh) * 2011-03-10 2012-11-14 清华大学 应变GeOI结构及其形成方法
US8890209B2 (en) * 2011-03-10 2014-11-18 Tsinghua University Strained GE-ON-insulator structure and method for forming the same
US8704306B2 (en) * 2011-03-10 2014-04-22 Tsinghua University Strained Ge-on-insulator structure and method for forming the same
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
CN103832970B (zh) * 2012-11-27 2016-06-15 中国科学院微电子研究所 一种低温晶圆键合方法
KR101889352B1 (ko) 2016-09-13 2018-08-20 한국과학기술연구원 변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
US10763115B2 (en) * 2017-06-16 2020-09-01 Nxp Usa, Inc. Substrate treatment method for semiconductor device fabrication
US10276687B1 (en) * 2017-12-20 2019-04-30 International Business Machines Corporation Formation of self-aligned bottom spacer for vertical transistors
CN115070512B (zh) * 2022-03-11 2024-04-26 北京爱瑞思光学仪器有限公司 一种锗晶片的双抛工艺、装置及锗晶片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
JP2007516599A (ja) * 2003-08-04 2007-06-21 エーエスエム アメリカ インコーポレイテッド ゲルマニウム上の堆積前の表面調製

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160107398A (ko) * 2015-03-03 2016-09-19 한국전자통신연구원 게르마늄 온 인슐레이터 기판 및 그의 형성방법
KR102279162B1 (ko) 2015-03-03 2021-07-20 한국전자통신연구원 게르마늄 온 인슐레이터 기판 및 그의 형성방법

Also Published As

Publication number Publication date
CN100472709C (zh) 2009-03-25
DE602004013163T2 (de) 2009-05-14
EP1973155B1 (en) 2011-07-06
US20060110899A1 (en) 2006-05-25
ATE515794T1 (de) 2011-07-15
JP2006148066A (ja) 2006-06-08
KR100734239B1 (ko) 2007-07-02
EP1973155A1 (en) 2008-09-24
SG122908A1 (en) 2006-06-29
EP1659623A1 (en) 2006-05-24
CN1776886A (zh) 2006-05-24
TWI297171B (en) 2008-05-21
US7229898B2 (en) 2007-06-12
ATE392712T1 (de) 2008-05-15
DE602004013163D1 (de) 2008-05-29
TW200618047A (en) 2006-06-01
KR20060056239A (ko) 2006-05-24
EP1659623B1 (en) 2008-04-16

Similar Documents

Publication Publication Date Title
JP4173884B2 (ja) ゲルマニウム・オン・インシュレータ(GeOI)型ウェーハの製造方法
US6573126B2 (en) Process for producing semiconductor article using graded epitaxial growth
US7008860B2 (en) Substrate manufacturing method
JP4602474B2 (ja) 歪み半導体材料から成る層の転移方法
JP5088729B2 (ja) 半導体オンインシュレータ型ウエハを製造する方法
US20040192067A1 (en) Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7348260B2 (en) Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
TW202131500A (zh) 製備多層結構的方法
JP2005532688A (ja) バッファ層を備えるウエハからの薄層の転移
WO2002043153A1 (fr) Procede de fabrication de plaquette de semi-conducteur
JP2007329470A6 (ja) 半導体オンインシュレータ型ウエハを製造する方法及び半導体オンインシュレータウエハ
US8343850B2 (en) Process for fabricating a substrate comprising a deposited buried oxide layer
US7605055B2 (en) Wafer with diamond layer
EP1437764A1 (en) A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate
JP4980049B2 (ja) 遷移後の薄層の緩和
USRE41841E1 (en) Method for making a silicon substrate comprising a buried thin silicon oxide film
JP2006519489A (ja) 薄層の、移動後の高温における弛緩
US20050023610A1 (en) Semiconductor-on-insulator structure having high-temperature elastic constraints
KR100382612B1 (ko) 보이드 웨이퍼 제작 방법
JP5032743B2 (ja) バッファ層を有しないウエハからの緩和された有用層の形成

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080722

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080814

R150 Certificate of patent or registration of utility model

Ref document number: 4173884

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110822

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120822

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130822

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250