JP4140332B2 - 発光素子および自己走査型発光素子アレイチップ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ（ＳＬＥＤ）を作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１００の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤ（Ｄ1 ，Ｄ2 ，…）で結合されている。ＶGAは電源（通常−５Ｖ）であり、共通電源ライン１１３から負荷抵抗ＲL を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ1 のゲート電極は、スタートパルス端子φS に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスライン１１１，１１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１１，１１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光信号ライン１１０を経て、発光信号端子φI に接続されている。抵抗ＲI は、ライン１１０に挿入された電流制限用抵抗である。スタートパルス端子φS 、クロックパルス端子φ１，φ２、発光信号端子φI は、駆動回路（図示せず）に接続される。
【０００５】
動作を簡単に説明する。まず転送用クロックパルスφ２の電圧がＬレベルで、スイッチ素子Ｔ2 がオン状態であるとする。このとき、スイッチ素子Ｔ2 のゲート電極の電位はＶGAの−５Ｖからほぼ０Ｖにまで上昇する。この電位上昇の影響はダイオードＤによってスイッチ素子Ｔ3 のゲート電極に伝えられ、その電位を約−１Ｖに（ダイオードＤの順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤは逆バイアス状態であるためゲート電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の電位は約−５Ｖのままとなる。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲート・カソード間のｐｎ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約−２Ｖ（スイッチ素子Ｔ3 をオンせるために必要な電圧）以下でありかつ約−４Ｖ（スイッチ素子Ｔ5 をオンさせるために必要な電圧）以上に設定しておけばスイッチ素子Ｔ3 のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【０００６】
スタートパルスφS は、このような転送動作を開示させるためのパルスであり、スタートパルスφS をＨレベル（約０Ｖ）にすると同時に転送用クロックパルスφ2 をＬレベル（約−２〜約−４Ｖ）とし、スイッチ素子Ｔ1 をオンさせる。その後すぐ、スタートパルスφS はＬレベルに戻される。
【０００７】
いま、スイッチ素子Ｔ2 がオン状態にあるとすると、スイッチ素子Ｔ2 のゲート電極の電位は、ＶGAより上昇し、約０Ｖとなる。したがって、発光信号φI の電圧が、ＰＮ接合の拡散電位（約１Ｖ）以下であれば、発光素子Ｌ2 を発光状態とすることができる。
【０００８】
これに対し、スイッチ素子Ｔ1 のゲート電極は約−５Ｖであり、スイッチ素子Ｔ3 のゲート電極は約−１Ｖとなる。したがって、発光素子Ｌ1 のオン電圧は約−６Ｖ、発光素子Ｌ3 のオン電圧は約−２Ｖとなる。これから、発光素子Ｌ2 をオンできる発光信号φI の電圧は、−１〜−２Ｖの範囲となる。発光素子Ｌ2 がオン、すなわち発光状態に入ると、発光強度は発光信号φI に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号φI ラインの電圧を一度０Ｖにまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【０００９】
以上は、発光サイリスタのアノード電極を共通に接地しているが、極性を変えることによって、カソード電極を共通に接地したものであってもよい。
【００１０】
また、本発明者らは、発光サイリスタの光の取り出し効率を上げるために、電極直下に電流が流れないように、既に次の３つの考案を示している。
（１）電極の真下に絶縁膜を設ける（特許文献６参照）
（２）透明電極により電流を供給する（特許文献７参照）
（３）絶縁性基板上にエピタキシャル層を積層し、共通電極を基板表面からとる（特許文献８参照）
【００１１】
【特許文献１】
特開平１−２３８９６２号公報
【００１２】
【特許文献２】
特開平２−１４５８４号公報
【００１３】
【特許文献３】
特開平２−９２６５０号公報
【００１４】
【特許文献４】
特開平２−９２６５１号公報
【００１５】
【特許文献５】
特開平２−２６３６６８号公報
【００１６】
【特許文献６】
特開平９−９２８８５号公報
【００１７】
【特許文献７】
特開平９−２８３８０１号公報
【００１８】
【特許文献８】
特開平９−２８３７９４号公報
上記（１），（２），（３）の技術を簡単に説明する。図２（Ａ），（Ｂ）は、（１）の技術を説明する図であり、図２（Ａ）はＰＮＰＮ構造の発光サイリスタの断面図を、図２（Ｂ）は平面図を示す。
【００１９】
この発光サイリスタは、ｐ型半導体基板１上に積層されたｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１を備えており、ｎ型半導体層２１にオーミック接触するように形成されたカソード電極４０とを備えている。カソード電極を部分４０ａおよび４０ｂよりなるＴ字型電極４０とし、電極部４０ａの下側に絶縁層４７を設けた構造となっている。電極部４０ａは矩形状、電極部４０ｂは細長い矩形状である。この電極部４０ｂのみが、ｎ型半導体層２１にオーミック接触している。電極４０ａは、光を透過する絶縁被膜（図示せず）に設けられたコンタクトホールＣを経てＡｌ配線１１０と電気的に接続される。
【００２０】
このような構造の発光サイリスタにおいては、コンタクトホールＣのある電極部４０ａの下側には絶縁層４７が設けられているので、図２（Ａ）に示すように、電流は電極部４０ａの直下には流れず、矢印で示すように電極部４０ｂから下側のｎ型半導体層へ流れる。発光中心は、Ａｌ配線１１０の下にないので、光の取出し効率が高くなる。
【００２１】
図３は、（２）の技術を説明する図である。この発光サイリスタは、ｐ型半導体基板１上にＧａＡｓよりなるｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が順に積層されている。ｎ型半導体層２１上にＡｕＧｅ／Ｎｉよりなる微小なカソード電極２５、ｐ型半導体層２２上にＡｕＺｎよりなるゲート電極２６、ｐ型基板１の裏面にアノード電極（図示せず）が設けられている。
【００２２】
このＰＮＰＮ構造は、ＳｉＯ2 よりなる絶縁被膜２７で覆われ、カソード電極２５を含む発光面に開口が設けられる。開口および絶縁被膜２７の一部は透明電極材料である酸化インジウムスズ（ＩＴＯ）膜２８で被覆される。このＩＴＯ膜２８上に、発光面を覆わないようにして、Ａｌ配線１１０が設けられている。
【００２３】
この発光サイリスタによれば、ＡｕＧｅ／Ｎｉよりなるカソード電極２５と下側のＧａＡｓ層２１とはオーミック接触がとれるので、カソード電極より注入された電流は、点線矢印で示すように、アノード電極に向かって拡がって流れていく。ゲート層２２，２３中で発生した光は、微小電極２５により一部遮られるものの、大半は透明なＩＴＯ膜２８を透過して外部へ取出されるので、光の取出し効率は高くなる。
【００２４】
図４は、（３）の技術を説明する図である。この発光サイリスタは、絶縁性基板３１上に、ｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が順に積層されている。ｎ型層２１上にカソード電極３６、ｐ型層２２上にゲート電極３７、ｐ型層２４上にアノード電極（共通電極）３８が設けられている。カソード電極３６の真下よりアノード電極３８に至るシート抵抗回路を考えた場合、ｎ型層２１のシート抵抗値をＲn 、ｐ型層２４のシート抵抗値をＲp とすると、シート抵抗値Ｒn ，Ｒp はｎ型半導体層２１，ｐ型半導体層２４のサイズおよび不純物濃度で定まる。シート抵抗値Ｒn をシート抵抗値Ｒp よりも小さくすると、点線矢印で示すように電流が端に集中するので、光の取出し効率、すなわち外部発光効率が上がる。
【００２５】
【発明が解決しようとする課題】
上記（１），（２）の方法では、やはり電極直下の電流密度が最も高く、電極の遮蔽による光量の損失を無くすことはできない。上記（３）の方法では、電流経路を電極直下からずらすことが可能であり、電極の遮蔽による光量の損失を無くすることが可能である。しかし、（３）の方法では、共通電極３８の配線抵抗が問題となる。例えば、１２００ｄｐｉ，２５６ビットの自己走査型発光素子アレイチップを想定すると、共通電極の長さは、約５．４ｍｍとなる。いま、共通電極３８に、幅１０μｍ，厚さ０．１μｍの金を使ったとすると、金の体積抵抗率は２．４×１０-8Ωｍとして、１３０Ωの抵抗値となる。実際には、この共通電極には純金ではなく、半導体層とオーミックコンタクトをとるために、Ｇｅ，Ｎｉ，Ｚｎなどとの合金が使われるため、更に抵抗値は数倍となり、実測値では５００Ω程度となった。通常、１０〜２０ｍＡの電流を発光部に流して使用するため、共通電極での電圧降下は５〜１０Ｖとなり、５Ｖ電源では使用できない。定電圧で駆動する場合、チップ内の電流変動を５％以下に抑えようとすると、配線抵抗は１０Ω以下である必要がある。このためには、共通電極の断面積を５０倍に増やす必要がある。例えば、幅１００μｍ、厚さが０．５μｍの共通電極配線が必要となる。このため、チップ面積が増加してしまう。
【００２６】
また、絶縁性基板を使うと共通電極のためのボンディングパッドを基板表面に設ける必要があるため、チップ面積が増加してしまうという問題点もある。
【００２７】
本発明の目的は、上記従来技術の問題点を解決し、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイチップを提供することにある。
【００２８】
本発明の他の目的は、自己走査型発光素子アレイチップを構成するスイッチ素子および／または発光素子に用いる発光素子を提供することにある。
【００２９】
本発明のさらに他の目的は、自己走査型発光素子アレイチップを用いた光プリンタヘッドおよび光プリンタを提供することにある。
【００３０】
【課題を解決するための手段】
本発明の発光素子によれば、ＰＮＰＮ構造の最下層と逆導電型の導電性基板を用い、最下層と基板とは短絡部材により電気的短絡し、共通電極は基板裏面から取る。このような構造の発光素子では、絶縁性基板を用いたときと同様に電流経路を電極直下からずらすことが可能であり、電極の遮蔽による光量の損失を無くすることが可能である。
【００３１】
このような構造の発光素子を用いる本発明の自己走査型発光素子アレイチップは、２つのタイプがある。
【００３２】
第１のタイプは、シフト部と発光部とを共用したものであり、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、各発光素子の前記制御電極をその近傍に位置する少なくとも１つの発光素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各発光素子に電源ラインを負荷抵抗を介して前記制御電極に接続し、かつ各発光素子にクロックラインを接続して形成した自己走査型発光素子アレイチップである。
【００３３】
第２のタイプは、シフト部と発光部とを分離したものであり、スイッチング動作のためのしきい電圧またはしきい電流の制御電極を有するスイッチ素子を複数個配列し、各スイッチ素子の前記制御電極をその近傍に位置する少なくとも１つのスイッチ素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各スイッチ素子の制御電極に電源ラインを負荷抵抗を介して接続し、かつ各スイッチ素子にクロックパルスラインを接続して形成したスイッチ素子アレイと、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列した発光素子アレイとからなり、前記発光素子アレイの各制御電極を前記スイッチ素子の制御電極と電気的手段にて接続し、各発光素子に発光のための電流を供給する配線を設けた自己走査型発光素子アレイチップである。
【００３４】
以上のような構造の自己走査型発光素子アレイチップに本発明の発光素子を用いた場合、ＰＮＰＮ最下層と導電性基板が短絡部材により短距離で結ばれるため、配線抵抗はほとんど問題とならない。さらに共通電極を、導電性基板の裏面から取れるので、チップ面積を小さくできる。
【００３５】
【発明の実施の形態】
以下、本発明を図面を参照して説明するが、アノード電極を共通電極とする自己走査型発光素子アレイチップを例にとり説明する。
【００３６】
【実施例１】
自己走査型発光素子アレイチップに用いられる発光サイリスタの断面図を図５に示す。ここでは、一例として、ｎ型ＧａＡｓ基板上に有機金属気相化学成長法（ＭＯＣＶＤ）で成長したＧａＡｓのＰＮＰＮ構造を例に説明する。
【００３７】
ｎ型基板５１上に、ｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が順に積層されている。ｎ型半導体層２１の上にはカソード電極３６が形成され、エッチングにより一部露出されたｐ型半導体層２２上にゲート電極３７が形成され、エッチングにより一部露出されたｐ型半導体層２４上に、短絡用の基板側共通電極３８が形成されている。さらに、エッチングによって露出されたｎ型半導体基板５１上に短絡用の基板表面共通電極５２が形成されている。電極３８と電極５２は接続線６０によって互いに接続されている。このようにして、ｎ型基板５１とｐ型半導体層とは電気的に短絡される。
【００３８】
基板５１の裏面には、裏面共通電極（アノード電極）５３が形成されている。なお、各電極は形成されている各半導体層とオーミック接触となるように作られている。具体的には、ｐ型用電極としてはＡｕＺｎ／Ａｕ、ｎ型用電極としてはＡｕＧｅ／Ｎｉ／Ａｕを用いた。
【００３９】
ｎ型基板５１とｐ型半導体層とによって形成されるｐｎ接合は、発光サイリスタの機能とは無関係であり、発光サイリスタがオンのとき、このｐｎ接合は導通状態にない。したがって、図１３に点線で示すように、発光サイリスタのオン時にカソード電極３６からの電流は、図４の発光サイリスタと同様に、共通電極３８に向かって流れ、接続線６０，共通電極５２を経て、共通電極（アノード電極）５３に流れる。このように、電流が端に集中するので、光の取出し効率、すなわち外部発光効率が上がる。
【００４０】
以上のような構造の発光サイリスタを用いた自己走査型発光素子アレイチップの製造プロセスを図６〜図１３を参照して説明する。
（ａ）まず、図６に示すように、ｎ型ＧａＡｓ基板５１上に、ｐ型ＧａＡｓ層２４，ｎ型ＧａＡｓ層２３，ｐ型ＧａＡｓ層２２，ｎ型ＧａＡｓ層２１をＭＯＣＶＤによって積層する。
（ｂ）次に図７に示すように、半導体層２１上に、リフトオフにより電流供給電極であるカソード電極（ＡｕＧｅ／Ｎｉ／Ａｕ）３６を形成する。電極は、真空蒸着によって半導体層２１上に、ＡｕＧｅ，Ｎｉ，Ａｕの順で成膜した。
（ｃ）次に図８に示すように、カソード層２１の一部をエッチングで取り去り、リフトオフによりゲート電極（ＡｕＺｎ／Ａｕ）３７を形成する。電極は、真空蒸着によってカソード層２１上に、ＡｕＺｎ，Ａｕの順で成膜した。
（ｄ）次に図９に示すように、アノード層２４の一部を露出させ、リフトオフにより共通電極であるアノード電極（ＡｕＺｎ／Ａｕ）３８を形成する。電極は、真空蒸着によってアノード層２４上に、ＡｕＺｎ，Ａｕの順で成膜した。なお、アノード層２４は、すべての半導体島に対して分離されない構造である。
（ｅ）次に図１０に示すように、ｎ型基板５１を露出させ、リフトオフにより基板側共通電極５２を形成する。
（ｆ）次に図１１に示すように、裏面電極５３を真空蒸着で形成し、アニールを行うことにより、各電極３６，３７，３８，５２と半導体層との間のオーミックコンタクトを取った。
（ｇ）次に図１２に示すように、電極３８と電極５２をつなぐ配線６０をリフトオフで形成した。配線には、真空蒸着で成膜した純金膜を使った。
（ｈ）次に図１３に示すように、図１２の構造上に保護膜６１を形成し、コンタクトホールを開け、アルミ膜をスパッタで形成しアルミ配線６２のパターニングを行う。
【００４１】
以上のようにして作製された自己走査型発光素子アレイチップ（ＳＬＥＤ−Ａ）を上から見た構造を図１４に示す。ここでは、簡単のためにシフト部の構造を省略している。図１４において、共通電極３８，５２が平行に延び、これら電極間を、接続線６０が接続していることがわかる。電流は、これら電極および配線の長手方向に流れないので、本実施例の場合、これらの配線抵抗は問題にはならない。したがって、これらの断面は小さくてよいので、図４で示した従来例のように、チップ面積を増大することはない。
【００４２】
また、本実施例の構造では、アノード電極５３はｎ型基板５３の裏面に設けられているので、アノード電極のためのボンディングパッドを基板表面に設ける必要がないので、チップ面積を小さくできる。
【００４３】
さらに比較のため、図４で示した絶縁性基板上にＰＮＰＮ構造を形成した自己走査型発光素子アレイ（ＳＬＥＤ−Ｂ）と、最下層と同一導電型のｐ型基板上にＰＮＰＮ構造を形成した自己走査型発光素子アレイ（ＳＬＥＤ−Ｃ）とを作製した。図１５にＳＬＥＤ−Ｂを上から見た構造を、図１６にＳＬＥＤ−Ｃを上から見た構造を示す。
【００４４】
図１５において、共通電極３８が、ｐ型層２４上に延びていることがわかる。また、図１６において、共通電極（アノード電極）はｐ型基板の裏面に設けられている。
【００４５】
これらＳＬＥＤ−Ａ，Ｂ，Ｃの性能を比較した。１２８ｂｉｔ−ＳＬＥＤを、定抵抗，定電圧で駆動した場合の電流分布を図１７（Ａ）に示す。横軸は発光点（発光素子）番号を、縦軸は各発光素子に流れる電流（ｍＡ）を示している。これによれば、ＳＬＥＤ−Ｂでは、共通電極３８の配線抵抗が大きいため、電流分布が大きくなっていることがわかる。この電流分布の改善のためには共通電極３８の断面積を増やす必要があるが、前述したように、この配線を太くするとチップ面積が大きくなってしまう。
【００４６】
また、光量分布を図１７（Ｂ）に示す。横軸は発光点（発光素子）番号を、縦軸は各発光素子の発光光量（μＷ）を示している。ＳＬＥＤ−Ｂの光量分布は電流分布に由来したものである。ＳＬＥＤ−ＡとＳＬＥＤ−Ｃはともにほぼチップ内光量は一定となっているが、ＳＬＥＤ−Ａの光量はＳＬＥＤ−Ｃの光量よりも１．３倍程度大きい。また、第１２８発光点側で言えば、ＳＬＥＤ−ＡとＳＬＥＤ−Ｂの光量はほぼ等しい。このことから、ＳＬＥＤ−Ａの光量の増加は、絶縁性基板を使ったＳＬＥＤ−Ｂと同じ効果が得られていることがわかる。
【００４７】
なお、本実施例では、すべての金属電極を形成後アニールによってオーミックコンタクトを取ったが、各層の不純物濃度や電極の組成によっては、ノンアロイでもオーミックコンタクトが取れる場合もあるので、アニールのタイミングは本実施例に限らない。また、本実施例はＧａＡｓのホモ接合ＰＮＰＮ構造について説明したが、発光波長を調整するためにＡｌＧａＡｓを使ってもよい。さらに、２元系，３元系または４元系のIII-V 族化合物半導体、またはII-VI 族化合物半導体のいずれかのホモ，シングルヘテロ，またはダブルヘテロ構造をもったＰＮＰＮ構造でもよい。また、一つの導電型層の中で、例えば、不純物濃度や３元系，４元系組成などを変化させてもよい。
【００４８】
【実施例２】
実施例１では、共通電極（アノード電極）３８と基板側共通電極５２を別々に、別の合金を用いて作製し、アニール後に純金膜で両電極を接続している。本実施例では、アノード層２４およびｎ型基板５２を、不純物濃度が１０19／ｃｍ3 を越えるように選べば、ノンアロイでオーミックコンタクトを取ることができることに着目して、図１８に示すように、一度のリフトオフで接続線６３を形成しｐ層２４およびｎ層５１の両層を接続した。ここで、アノードｐ層２４は高不純物濃度でも活性率の高いＣドープのＧａＡｓを使った。また、ノンアロイ電極としてはＣｒ／Ａｕを用いたが、Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｗ，Ｔｉ，Ｎｉ，Ｃｒのいずれの金属の単体、または組み合わせを用いてもよい。
【００４９】
【実施例３】
図１９〜図２１は、自己走査型発光素子アレイチップの実施例を示す図である。図１９は平面図、図２０は図１９のＡ−Ａ′線断面図、図２１は図１９のＢ−Ｂ′線断面図である。なお、図面を簡単にするために、図１９ではＡｌ配線を太線で示している。
【００５０】
実施例１では、アノード層２４はすべての半導体島に対して分離されない構造であったが、本実施例では、ｐ型半導体層２４は、アノード島７５毎に分離されており、それぞれ別個に導電性基板５１に接続されている。アノード島７５毎に分離された発光サイリスタは、図１９に示すように、図において偶数番発光点と奇数番発光点とが上下に反転した構造となっている。図中、６２−１はＶGAアルミ配線、６２−２はφ１アルミ配線、６２−３はφ２アルミ配線、６２−４はビット間結合線、７４は抵抗器電極、７７はダイオードを示している。
【００５１】
図２２に、この自己走査型発光素子アレイチップの等価回路を示す。
【００５２】
この構造をとることにより、例えば、偶数番発光点と奇数番発光点で給電線の向きを変える場合、配線によって隠れない方に電流を集中することが可能となる。
【００５３】
【実施例４】
本発明の発光素子は、ＰＮＰＮ４層構造に限らず、ＰＮＰＮＰＮ６層構造の素子であってもよい。図２３は、６層構造の発光素子の断面図である。図中、２９はｐ型半導体層、３０はｎ型半導体層であり、ＬＥＤ構造を形成している。
【００５４】
本実施例のＰＮＰＮＰＮ６層構造の素子は、図１８に示したサイリスタ構造の上に前述したＬＥＤ構造を積層したもので、スイッチとしてのサイリスタ構造と発光素子としてのＬＥＤ構造を別々に最適化できるメリットを持つ。なお図中、８１は発光部カソード電極、８２はサイリスタ部カソード電極、８３はカソード端子、８４は抵抗である。
【００５５】
なお、半導体基板５１とｐ型半導体層２４とを電気的に短絡する構造は、図１３に示した、短絡用電極を接続線で接続する構造であってもよい。
【００５６】
このようなＰＮＰＮＰＮの６層構造の発光素子を用いた自己走査型発光素子アレイチップの例を、図２４および図２５に示す。図２５は、シフト部と発光部が分離されたタイプの自己走査型発光素子アレイチップであり、発光部に６層構造の発光素子を用いている。
【００５７】
【実施例５】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【００５８】
図２６は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板１３０上に複数個の自己走査型発光素子アレイチップ１３２を千鳥配置で配列して構成された自己走査型発光素子アレイ１３４と、複数個の正立等倍レンズ（ロッドレンズ）１３６を配列して構成された正立等倍レンズアレイ１３８とを備えている。
【００５９】
発光素子アレイ１３４から出た光は、レンズアレイ１３８により集光されて、感光ドラム（図示せず）上に照射される。
【００６０】
図２７は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器１６２で残ったトナーが除去される。
【００６１】
【発明の効果】
本発明によれば、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイチップを実現できる。さらには、このような自己走査型発光素子アレイチップに使用するに適した発光素子を提供することができる。
【図面の簡単な説明】
【図１】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図２】従来技術を説明する図である。
【図３】従来技術を説明する図である。
【図４】従来技術を説明する図である。
【図５】自己走査型発光素子アレイチップに用いられる発光サイリスタの断面図である。
【図６】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図７】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図８】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図９】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１０】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１１】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１２】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１３】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１４】自己走査型発光素子アレイチップ（ＳＬＥＤ−Ａ）を上から見た構造を示す図である。
【図１５】自己走査型発光素子アレイチップ（ＳＬＥＤ−Ｂ）を上から見た構造を示す図である。
【図１６】自己走査型発光素子アレイチップ（ＳＬＥＤ−Ｃ）を上から見た構造を示す図である。
【図１７】ＳＬＥＤ−Ａ，Ｂ，Ｃの電流分布および光量分布を示す図である。
【図１８】短絡部材を接続線のみで形成した発光サイリスタを示す図である。
【図１９】自己走査型発光素子アレイチップの実施例を示す平面図である。
【図２０】図１９のＡ−Ａ′線断面図である。
【図２１】図１９のＢ−Ｂ′線断面図である。
【図２２】図１９の自己走査型発光素子アレイチップの等価回路図である。
【図２３】６層構造の発光素子の断面図である。
【図２４】ＰＮＰＮＰＮの６層構造の発光素子を用いた自己走査型発光素子アレイチップの例を示す図である。
【図２５】ＰＮＰＮＰＮの６層構造の発光素子を用いた自己走査型発光素子アレイチップの他の例を示す図である。
【図２６】光プリンタヘッドの主要部を示す斜視図である。
【図２７】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
２１ ｎ型半導体層
２２ ｐ型半導体層
２３ ｎ型半導体層
２４ ｐ型半導体層
２９ ｐ型半導体層
３０ ｎ型半導体層
３６ カソード電極
３７ ゲート電極
３８ 短絡用の基板側共通電極
５１ ｎ型基板
５２ 短絡用の基板表面共通電極
５３ 裏面共通電極（アノード電極）
６０ 接続線
６２−１ ＶGAアルミ配線
６２−２ φ１アルミ配線
６２−３ φ２アルミ配線
６２−４ ビット間結合線
６３ 接続線
７４ 抵抗器電極
７５ アノード島
７７ ダイオード
８１ 発光部カソード電極
８２ サイリスタ部カソード電極
８３ カソード端子
８４ 抵抗
１３０ 実装基板
１３２ 自己走査型発光素子アレイチップ
１３４ 自己走査型発光素子アレイ
１３６ ロッドレンズ
１４０ 光プリンタヘッド
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ（ＳＬＥＤ）を作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１００の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤ（Ｄ1 ，Ｄ2 ，…）で結合されている。ＶGAは電源（通常−５Ｖ）であり、共通電源ライン１１３から負荷抵抗ＲL を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ1 のゲート電極は、スタートパルス端子φS に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスライン１１１，１１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１１，１１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光信号ライン１１０を経て、発光信号端子φI に接続されている。抵抗ＲI は、ライン１１０に挿入された電流制限用抵抗である。スタートパルス端子φS 、クロックパルス端子φ１，φ２、発光信号端子φI は、駆動回路（図示せず）に接続される。
【０００５】
動作を簡単に説明する。まず転送用クロックパルスφ２の電圧がＬレベルで、スイッチ素子Ｔ2 がオン状態であるとする。このとき、スイッチ素子Ｔ2 のゲート電極の電位はＶGAの−５Ｖからほぼ０Ｖにまで上昇する。この電位上昇の影響はダイオードＤによってスイッチ素子Ｔ3 のゲート電極に伝えられ、その電位を約−１Ｖに（ダイオードＤの順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤは逆バイアス状態であるためゲート電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の電位は約−５Ｖのままとなる。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲート・カソード間のｐｎ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約−２Ｖ（スイッチ素子Ｔ3 をオンせるために必要な電圧）以下でありかつ約−４Ｖ（スイッチ素子Ｔ5 をオンさせるために必要な電圧）以上に設定しておけばスイッチ素子Ｔ3 のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【０００６】
スタートパルスφS は、このような転送動作を開示させるためのパルスであり、スタートパルスφS をＨレベル（約０Ｖ）にすると同時に転送用クロックパルスφ2 をＬレベル（約−２〜約−４Ｖ）とし、スイッチ素子Ｔ1 をオンさせる。その後すぐ、スタートパルスφS はＬレベルに戻される。
【０００７】
いま、スイッチ素子Ｔ2 がオン状態にあるとすると、スイッチ素子Ｔ2 のゲート電極の電位は、ＶGAより上昇し、約０Ｖとなる。したがって、発光信号φI の電圧が、ＰＮ接合の拡散電位（約１Ｖ）以下であれば、発光素子Ｌ2 を発光状態とすることができる。
【０００８】
これに対し、スイッチ素子Ｔ1 のゲート電極は約−５Ｖであり、スイッチ素子Ｔ3 のゲート電極は約−１Ｖとなる。したがって、発光素子Ｌ1 のオン電圧は約−６Ｖ、発光素子Ｌ3 のオン電圧は約−２Ｖとなる。これから、発光素子Ｌ2 をオンできる発光信号φI の電圧は、−１〜−２Ｖの範囲となる。発光素子Ｌ2 がオン、すなわち発光状態に入ると、発光強度は発光信号φI に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号φI ラインの電圧を一度０Ｖにまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【０００９】
以上は、発光サイリスタのアノード電極を共通に接地しているが、極性を変えることによって、カソード電極を共通に接地したものであってもよい。
【００１０】
また、本発明者らは、発光サイリスタの光の取り出し効率を上げるために、電極直下に電流が流れないように、既に次の３つの考案を示している。
（１）電極の真下に絶縁膜を設ける（特許文献６参照）
（２）透明電極により電流を供給する（特許文献７参照）
（３）絶縁性基板上にエピタキシャル層を積層し、共通電極を基板表面からとる（特許文献８参照）
【００１１】
【特許文献１】
特開平１−２３８９６２号公報
【００１２】
【特許文献２】
特開平２−１４５８４号公報
【００１３】
【特許文献３】
特開平２−９２６５０号公報
【００１４】
【特許文献４】
特開平２−９２６５１号公報
【００１５】
【特許文献５】
特開平２−２６３６６８号公報
【００１６】
【特許文献６】
特開平９−９２８８５号公報
【００１７】
【特許文献７】
特開平９−２８３８０１号公報
【００１８】
【特許文献８】
特開平９−２８３７９４号公報
上記（１），（２），（３）の技術を簡単に説明する。図２（Ａ），（Ｂ）は、（１）の技術を説明する図であり、図２（Ａ）はＰＮＰＮ構造の発光サイリスタの断面図を、図２（Ｂ）は平面図を示す。
【００１９】
この発光サイリスタは、ｐ型半導体基板１上に積層されたｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１を備えており、ｎ型半導体層２１にオーミック接触するように形成されたカソード電極４０とを備えている。カソード電極を部分４０ａおよび４０ｂよりなるＴ字型電極４０とし、電極部４０ａの下側に絶縁層４７を設けた構造となっている。電極部４０ａは矩形状、電極部４０ｂは細長い矩形状である。この電極部４０ｂのみが、ｎ型半導体層２１にオーミック接触している。電極４０ａは、光を透過する絶縁被膜（図示せず）に設けられたコンタクトホールＣを経てＡｌ配線１１０と電気的に接続される。
【００２０】
このような構造の発光サイリスタにおいては、コンタクトホールＣのある電極部４０ａの下側には絶縁層４７が設けられているので、図２（Ａ）に示すように、電流は電極部４０ａの直下には流れず、矢印で示すように電極部４０ｂから下側のｎ型半導体層へ流れる。発光中心は、Ａｌ配線１１０の下にないので、光の取出し効率が高くなる。
【００２１】
図３は、（２）の技術を説明する図である。この発光サイリスタは、ｐ型半導体基板１上にＧａＡｓよりなるｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が順に積層されている。ｎ型半導体層２１上にＡｕＧｅ／Ｎｉよりなる微小なカソード電極２５、ｐ型半導体層２２上にＡｕＺｎよりなるゲート電極２６、ｐ型基板１の裏面にアノード電極（図示せず）が設けられている。
【００２２】
このＰＮＰＮ構造は、ＳｉＯ2 よりなる絶縁被膜２７で覆われ、カソード電極２５を含む発光面に開口が設けられる。開口および絶縁被膜２７の一部は透明電極材料である酸化インジウムスズ（ＩＴＯ）膜２８で被覆される。このＩＴＯ膜２８上に、発光面を覆わないようにして、Ａｌ配線１１０が設けられている。
【００２３】
この発光サイリスタによれば、ＡｕＧｅ／Ｎｉよりなるカソード電極２５と下側のＧａＡｓ層２１とはオーミック接触がとれるので、カソード電極より注入された電流は、点線矢印で示すように、アノード電極に向かって拡がって流れていく。ゲート層２２，２３中で発生した光は、微小電極２５により一部遮られるものの、大半は透明なＩＴＯ膜２８を透過して外部へ取出されるので、光の取出し効率は高くなる。
【００２４】
図４は、（３）の技術を説明する図である。この発光サイリスタは、絶縁性基板３１上に、ｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が順に積層されている。ｎ型層２１上にカソード電極３６、ｐ型層２２上にゲート電極３７、ｐ型層２４上にアノード電極（共通電極）３８が設けられている。カソード電極３６の真下よりアノード電極３８に至るシート抵抗回路を考えた場合、ｎ型層２１のシート抵抗値をＲn 、ｐ型層２４のシート抵抗値をＲp とすると、シート抵抗値Ｒn ，Ｒp はｎ型半導体層２１，ｐ型半導体層２４のサイズおよび不純物濃度で定まる。シート抵抗値Ｒn をシート抵抗値Ｒp よりも小さくすると、点線矢印で示すように電流が端に集中するので、光の取出し効率、すなわち外部発光効率が上がる。
【００２５】
【発明が解決しようとする課題】
上記（１），（２）の方法では、やはり電極直下の電流密度が最も高く、電極の遮蔽による光量の損失を無くすことはできない。上記（３）の方法では、電流経路を電極直下からずらすことが可能であり、電極の遮蔽による光量の損失を無くすることが可能である。しかし、（３）の方法では、共通電極３８の配線抵抗が問題となる。例えば、１２００ｄｐｉ，２５６ビットの自己走査型発光素子アレイチップを想定すると、共通電極の長さは、約５．４ｍｍとなる。いま、共通電極３８に、幅１０μｍ，厚さ０．１μｍの金を使ったとすると、金の体積抵抗率は２．４×１０-8Ωｍとして、１３０Ωの抵抗値となる。実際には、この共通電極には純金ではなく、半導体層とオーミックコンタクトをとるために、Ｇｅ，Ｎｉ，Ｚｎなどとの合金が使われるため、更に抵抗値は数倍となり、実測値では５００Ω程度となった。通常、１０〜２０ｍＡの電流を発光部に流して使用するため、共通電極での電圧降下は５〜１０Ｖとなり、５Ｖ電源では使用できない。定電圧で駆動する場合、チップ内の電流変動を５％以下に抑えようとすると、配線抵抗は１０Ω以下である必要がある。このためには、共通電極の断面積を５０倍に増やす必要がある。例えば、幅１００μｍ、厚さが０．５μｍの共通電極配線が必要となる。このため、チップ面積が増加してしまう。
【００２６】
また、絶縁性基板を使うと共通電極のためのボンディングパッドを基板表面に設ける必要があるため、チップ面積が増加してしまうという問題点もある。
【００２７】
本発明の目的は、上記従来技術の問題点を解決し、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイチップを提供することにある。
【００２８】
本発明の他の目的は、自己走査型発光素子アレイチップを構成するスイッチ素子および／または発光素子に用いる発光素子を提供することにある。
【００２９】
本発明のさらに他の目的は、自己走査型発光素子アレイチップを用いた光プリンタヘッドおよび光プリンタを提供することにある。
【００３０】
【課題を解決するための手段】
本発明の発光素子によれば、ＰＮＰＮ構造の最下層と逆導電型の導電性基板を用い、最下層と基板とは短絡部材により電気的短絡し、共通電極は基板裏面から取る。このような構造の発光素子では、絶縁性基板を用いたときと同様に電流経路を電極直下からずらすことが可能であり、電極の遮蔽による光量の損失を無くすることが可能である。
【００３１】
このような構造の発光素子を用いる本発明の自己走査型発光素子アレイチップは、２つのタイプがある。
【００３２】
第１のタイプは、シフト部と発光部とを共用したものであり、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、各発光素子の前記制御電極をその近傍に位置する少なくとも１つの発光素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各発光素子に電源ラインを負荷抵抗を介して前記制御電極に接続し、かつ各発光素子にクロックラインを接続して形成した自己走査型発光素子アレイチップである。
【００３３】
第２のタイプは、シフト部と発光部とを分離したものであり、スイッチング動作のためのしきい電圧またはしきい電流の制御電極を有するスイッチ素子を複数個配列し、各スイッチ素子の前記制御電極をその近傍に位置する少なくとも１つのスイッチ素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各スイッチ素子の制御電極に電源ラインを負荷抵抗を介して接続し、かつ各スイッチ素子にクロックパルスラインを接続して形成したスイッチ素子アレイと、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列した発光素子アレイとからなり、前記発光素子アレイの各制御電極を前記スイッチ素子の制御電極と電気的手段にて接続し、各発光素子に発光のための電流を供給する配線を設けた自己走査型発光素子アレイチップである。
【００３４】
以上のような構造の自己走査型発光素子アレイチップに本発明の発光素子を用いた場合、ＰＮＰＮ最下層と導電性基板が短絡部材により短距離で結ばれるため、配線抵抗はほとんど問題とならない。さらに共通電極を、導電性基板の裏面から取れるので、チップ面積を小さくできる。
【００３５】
【発明の実施の形態】
以下、本発明を図面を参照して説明するが、アノード電極を共通電極とする自己走査型発光素子アレイチップを例にとり説明する。
【００３６】
【実施例１】
自己走査型発光素子アレイチップに用いられる発光サイリスタの断面図を図５に示す。ここでは、一例として、ｎ型ＧａＡｓ基板上に有機金属気相化学成長法（ＭＯＣＶＤ）で成長したＧａＡｓのＰＮＰＮ構造を例に説明する。
【００３７】
ｎ型基板５１上に、ｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が順に積層されている。ｎ型半導体層２１の上にはカソード電極３６が形成され、エッチングにより一部露出されたｐ型半導体層２２上にゲート電極３７が形成され、エッチングにより一部露出されたｐ型半導体層２４上に、短絡用の基板側共通電極３８が形成されている。さらに、エッチングによって露出されたｎ型半導体基板５１上に短絡用の基板表面共通電極５２が形成されている。電極３８と電極５２は接続線６０によって互いに接続されている。このようにして、ｎ型基板５１とｐ型半導体層とは電気的に短絡される。
【００３８】
基板５１の裏面には、裏面共通電極（アノード電極）５３が形成されている。なお、各電極は形成されている各半導体層とオーミック接触となるように作られている。具体的には、ｐ型用電極としてはＡｕＺｎ／Ａｕ、ｎ型用電極としてはＡｕＧｅ／Ｎｉ／Ａｕを用いた。
【００３９】
ｎ型基板５１とｐ型半導体層とによって形成されるｐｎ接合は、発光サイリスタの機能とは無関係であり、発光サイリスタがオンのとき、このｐｎ接合は導通状態にない。したがって、図１３に点線で示すように、発光サイリスタのオン時にカソード電極３６からの電流は、図４の発光サイリスタと同様に、共通電極３８に向かって流れ、接続線６０，共通電極５２を経て、共通電極（アノード電極）５３に流れる。このように、電流が端に集中するので、光の取出し効率、すなわち外部発光効率が上がる。
【００４０】
以上のような構造の発光サイリスタを用いた自己走査型発光素子アレイチップの製造プロセスを図６〜図１３を参照して説明する。
（ａ）まず、図６に示すように、ｎ型ＧａＡｓ基板５１上に、ｐ型ＧａＡｓ層２４，ｎ型ＧａＡｓ層２３，ｐ型ＧａＡｓ層２２，ｎ型ＧａＡｓ層２１をＭＯＣＶＤによって積層する。
（ｂ）次に図７に示すように、半導体層２１上に、リフトオフにより電流供給電極であるカソード電極（ＡｕＧｅ／Ｎｉ／Ａｕ）３６を形成する。電極は、真空蒸着によって半導体層２１上に、ＡｕＧｅ，Ｎｉ，Ａｕの順で成膜した。
（ｃ）次に図８に示すように、カソード層２１の一部をエッチングで取り去り、リフトオフによりゲート電極（ＡｕＺｎ／Ａｕ）３７を形成する。電極は、真空蒸着によってカソード層２１上に、ＡｕＺｎ，Ａｕの順で成膜した。
（ｄ）次に図９に示すように、アノード層２４の一部を露出させ、リフトオフにより共通電極であるアノード電極（ＡｕＺｎ／Ａｕ）３８を形成する。電極は、真空蒸着によってアノード層２４上に、ＡｕＺｎ，Ａｕの順で成膜した。なお、アノード層２４は、すべての半導体島に対して分離されない構造である。
（ｅ）次に図１０に示すように、ｎ型基板５１を露出させ、リフトオフにより基板側共通電極５２を形成する。
（ｆ）次に図１１に示すように、裏面電極５３を真空蒸着で形成し、アニールを行うことにより、各電極３６，３７，３８，５２と半導体層との間のオーミックコンタクトを取った。
（ｇ）次に図１２に示すように、電極３８と電極５２をつなぐ配線６０をリフトオフで形成した。配線には、真空蒸着で成膜した純金膜を使った。
（ｈ）次に図１３に示すように、図１２の構造上に保護膜６１を形成し、コンタクトホールを開け、アルミ膜をスパッタで形成しアルミ配線６２のパターニングを行う。
【００４１】
以上のようにして作製された自己走査型発光素子アレイチップ（ＳＬＥＤ−Ａ）を上から見た構造を図１４に示す。ここでは、簡単のためにシフト部の構造を省略している。図１４において、共通電極３８，５２が平行に延び、これら電極間を、接続線６０が接続していることがわかる。電流は、これら電極および配線の長手方向に流れないので、本実施例の場合、これらの配線抵抗は問題にはならない。したがって、これらの断面は小さくてよいので、図４で示した従来例のように、チップ面積を増大することはない。
【００４２】
また、本実施例の構造では、アノード電極５３はｎ型基板５３の裏面に設けられているので、アノード電極のためのボンディングパッドを基板表面に設ける必要がないので、チップ面積を小さくできる。
【００４３】
さらに比較のため、図４で示した絶縁性基板上にＰＮＰＮ構造を形成した自己走査型発光素子アレイ（ＳＬＥＤ−Ｂ）と、最下層と同一導電型のｐ型基板上にＰＮＰＮ構造を形成した自己走査型発光素子アレイ（ＳＬＥＤ−Ｃ）とを作製した。図１５にＳＬＥＤ−Ｂを上から見た構造を、図１６にＳＬＥＤ−Ｃを上から見た構造を示す。
【００４４】
図１５において、共通電極３８が、ｐ型層２４上に延びていることがわかる。また、図１６において、共通電極（アノード電極）はｐ型基板の裏面に設けられている。
【００４５】
これらＳＬＥＤ−Ａ，Ｂ，Ｃの性能を比較した。１２８ｂｉｔ−ＳＬＥＤを、定抵抗，定電圧で駆動した場合の電流分布を図１７（Ａ）に示す。横軸は発光点（発光素子）番号を、縦軸は各発光素子に流れる電流（ｍＡ）を示している。これによれば、ＳＬＥＤ−Ｂでは、共通電極３８の配線抵抗が大きいため、電流分布が大きくなっていることがわかる。この電流分布の改善のためには共通電極３８の断面積を増やす必要があるが、前述したように、この配線を太くするとチップ面積が大きくなってしまう。
【００４６】
また、光量分布を図１７（Ｂ）に示す。横軸は発光点（発光素子）番号を、縦軸は各発光素子の発光光量（μＷ）を示している。ＳＬＥＤ−Ｂの光量分布は電流分布に由来したものである。ＳＬＥＤ−ＡとＳＬＥＤ−Ｃはともにほぼチップ内光量は一定となっているが、ＳＬＥＤ−Ａの光量はＳＬＥＤ−Ｃの光量よりも１．３倍程度大きい。また、第１２８発光点側で言えば、ＳＬＥＤ−ＡとＳＬＥＤ−Ｂの光量はほぼ等しい。このことから、ＳＬＥＤ−Ａの光量の増加は、絶縁性基板を使ったＳＬＥＤ−Ｂと同じ効果が得られていることがわかる。
【００４７】
なお、本実施例では、すべての金属電極を形成後アニールによってオーミックコンタクトを取ったが、各層の不純物濃度や電極の組成によっては、ノンアロイでもオーミックコンタクトが取れる場合もあるので、アニールのタイミングは本実施例に限らない。また、本実施例はＧａＡｓのホモ接合ＰＮＰＮ構造について説明したが、発光波長を調整するためにＡｌＧａＡｓを使ってもよい。さらに、２元系，３元系または４元系のIII-V 族化合物半導体、またはII-VI 族化合物半導体のいずれかのホモ，シングルヘテロ，またはダブルヘテロ構造をもったＰＮＰＮ構造でもよい。また、一つの導電型層の中で、例えば、不純物濃度や３元系，４元系組成などを変化させてもよい。
【００４８】
【実施例２】
実施例１では、共通電極（アノード電極）３８と基板側共通電極５２を別々に、別の合金を用いて作製し、アニール後に純金膜で両電極を接続している。本実施例では、アノード層２４およびｎ型基板５２を、不純物濃度が１０19／ｃｍ3 を越えるように選べば、ノンアロイでオーミックコンタクトを取ることができることに着目して、図１８に示すように、一度のリフトオフで接続線６３を形成しｐ層２４およびｎ層５１の両層を接続した。ここで、アノードｐ層２４は高不純物濃度でも活性率の高いＣドープのＧａＡｓを使った。また、ノンアロイ電極としてはＣｒ／Ａｕを用いたが、Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｗ，Ｔｉ，Ｎｉ，Ｃｒのいずれの金属の単体、または組み合わせを用いてもよい。
【００４９】
【実施例３】
図１９〜図２１は、自己走査型発光素子アレイチップの実施例を示す図である。図１９は平面図、図２０は図１９のＡ−Ａ′線断面図、図２１は図１９のＢ−Ｂ′線断面図である。なお、図面を簡単にするために、図１９ではＡｌ配線を太線で示している。
【００５０】
実施例１では、アノード層２４はすべての半導体島に対して分離されない構造であったが、本実施例では、ｐ型半導体層２４は、アノード島７５毎に分離されており、それぞれ別個に導電性基板５１に接続されている。アノード島７５毎に分離された発光サイリスタは、図１９に示すように、図において偶数番発光点と奇数番発光点とが上下に反転した構造となっている。図中、６２−１はＶGAアルミ配線、６２−２はφ１アルミ配線、６２−３はφ２アルミ配線、６２−４はビット間結合線、７４は抵抗器電極、７７はダイオードを示している。
【００５１】
図２２に、この自己走査型発光素子アレイチップの等価回路を示す。
【００５２】
この構造をとることにより、例えば、偶数番発光点と奇数番発光点で給電線の向きを変える場合、配線によって隠れない方に電流を集中することが可能となる。
【００５３】
【実施例４】
本発明の発光素子は、ＰＮＰＮ４層構造に限らず、ＰＮＰＮＰＮ６層構造の素子であってもよい。図２３は、６層構造の発光素子の断面図である。図中、２９はｐ型半導体層、３０はｎ型半導体層であり、ＬＥＤ構造を形成している。
【００５４】
本実施例のＰＮＰＮＰＮ６層構造の素子は、図１８に示したサイリスタ構造の上に前述したＬＥＤ構造を積層したもので、スイッチとしてのサイリスタ構造と発光素子としてのＬＥＤ構造を別々に最適化できるメリットを持つ。なお図中、８１は発光部カソード電極、８２はサイリスタ部カソード電極、８３はカソード端子、８４は抵抗である。
【００５５】
なお、半導体基板５１とｐ型半導体層２４とを電気的に短絡する構造は、図１３に示した、短絡用電極を接続線で接続する構造であってもよい。
【００５６】
このようなＰＮＰＮＰＮの６層構造の発光素子を用いた自己走査型発光素子アレイチップの例を、図２４および図２５に示す。図２５は、シフト部と発光部が分離されたタイプの自己走査型発光素子アレイチップであり、発光部に６層構造の発光素子を用いている。
【００５７】
【実施例５】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【００５８】
図２６は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板１３０上に複数個の自己走査型発光素子アレイチップ１３２を千鳥配置で配列して構成された自己走査型発光素子アレイ１３４と、複数個の正立等倍レンズ（ロッドレンズ）１３６を配列して構成された正立等倍レンズアレイ１３８とを備えている。
【００５９】
発光素子アレイ１３４から出た光は、レンズアレイ１３８により集光されて、感光ドラム（図示せず）上に照射される。
【００６０】
図２７は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器１６２で残ったトナーが除去される。
【００６１】
【発明の効果】
本発明によれば、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイチップを実現できる。さらには、このような自己走査型発光素子アレイチップに使用するに適した発光素子を提供することができる。
【図面の簡単な説明】
【図１】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図２】従来技術を説明する図である。
【図３】従来技術を説明する図である。
【図４】従来技術を説明する図である。
【図５】自己走査型発光素子アレイチップに用いられる発光サイリスタの断面図である。
【図６】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図７】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図８】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図９】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１０】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１１】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１２】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１３】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図１４】自己走査型発光素子アレイチップ（ＳＬＥＤ−Ａ）を上から見た構造を示す図である。
【図１５】自己走査型発光素子アレイチップ（ＳＬＥＤ−Ｂ）を上から見た構造を示す図である。
【図１６】自己走査型発光素子アレイチップ（ＳＬＥＤ−Ｃ）を上から見た構造を示す図である。
【図１７】ＳＬＥＤ−Ａ，Ｂ，Ｃの電流分布および光量分布を示す図である。
【図１８】短絡部材を接続線のみで形成した発光サイリスタを示す図である。
【図１９】自己走査型発光素子アレイチップの実施例を示す平面図である。
【図２０】図１９のＡ−Ａ′線断面図である。
【図２１】図１９のＢ−Ｂ′線断面図である。
【図２２】図１９の自己走査型発光素子アレイチップの等価回路図である。
【図２３】６層構造の発光素子の断面図である。
【図２４】ＰＮＰＮＰＮの６層構造の発光素子を用いた自己走査型発光素子アレイチップの例を示す図である。
【図２５】ＰＮＰＮＰＮの６層構造の発光素子を用いた自己走査型発光素子アレイチップの他の例を示す図である。
【図２６】光プリンタヘッドの主要部を示す斜視図である。
【図２７】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
２１ ｎ型半導体層
２２ ｐ型半導体層
２３ ｎ型半導体層
２４ ｐ型半導体層
２９ ｐ型半導体層
３０ ｎ型半導体層
３６ カソード電極
３７ ゲート電極
３８ 短絡用の基板側共通電極
５１ ｎ型基板
５２ 短絡用の基板表面共通電極
５３ 裏面共通電極（アノード電極）
６０ 接続線
６２−１ ＶGAアルミ配線
６２−２ φ１アルミ配線
６２−３ φ２アルミ配線
６２−４ ビット間結合線
６３ 接続線
７４ 抵抗器電極
７５ アノード島
７７ ダイオード
８１ 発光部カソード電極
８２ サイリスタ部カソード電極
８３ カソード端子
８４ 抵抗
１３０ 実装基板
１３２ 自己走査型発光素子アレイチップ
１３４ 自己走査型発光素子アレイ
１３６ ロッドレンズ
１４０ 光プリンタヘッド
Claims (10)
- 第１導電型の半導体基板と、
前記半導体基板上に、前記第１導電型とは逆導電型である第２導電型の第１の半導体層と、第１導電型の第２の半導体層と、第２導電型の第３の半導体層と、第１導電型の第４の半導体層とが順に積層された４層の半導体層よりなる発光サイリスタ構造と、
前記第４の半導体層上に形成された第１の電極と、
前記第３の半導体層上に形成された第２の電極と、
前記半導体基板の底面に設けられた第３の電極と、
前記半導体基板と前記第１の半導体層とを電気的に短絡する部材と、
を備える発光素子。 - 第１導電型の半導体基板と、
前記半導体基板上に、前記第１導電型とは逆導電型である第２導電型の第１の半導体層と、第１導電型の第２の半導体層と、第２導電型の第３の半導体層と、第１導電型の第４の半導体層とが順に積層された４層の半導体層よりなる発光サイリスタ構造と、
前記第４の半導体層上に第２導電型の第５の半導体層と、第１導電型の第６の半導体層とが順に積層された２層の半導体層よりなる発光ダイオード構造と、
前記第６の半導体層上に形成された第１の電極と、
前記第４の半導体層上に形成された第２の電極と、
前記第３の半導体層上に形成された第３の電極と、
前記半導体基板の底面に設けられた第４の電極と、
前記第１の電極と前記第２の電極とを接続する抵抗と、
前記半導体基板と前記第１の半導体層とを電気的に短絡する部材と、
を備える発光素子。 - 前記短絡部材は、
前記半導体基板上に形成された第１の短絡用電極と、
前記第１の半導体層上に形成された第２の短絡用電極と、
前記第１および第２の短絡用電極を接続する導電体と、
からなる請求項１または２に記載の発光素子。 - 前記短絡部材は、前記半導体基板と前記第１の半導体とを電気的に接続する導電体よりなる請求項１または２に記載の発光素子。
- 前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１〜４のいずれかに記載の発光素子。
- 前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１〜４のいずれかに記載の発光素子。
- 発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、各発光素子の前記制御電極をその近傍に位置する少なくとも１つの発光素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各発光素子に電源ラインを負荷抵抗を介して前記制御電極に接続し、かつ各発光素子にクロックラインを接続して形成した自己走査型発光素子アレイチップにおいて、
前記発光素子は、請求項１〜６のいずれかに記載の発光素子よりなることを特徴とする自己走査型発光素子アレイチップ。 - スイッチング動作のためのしきい電圧またはしきい電流の制御電極を有するスイッチ素子を複数個配列し、各スイッチ素子の前記制御電極をその近傍に位置する少なくとも１つのスイッチ素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各スイッチ素子の制御電極に電源ラインを負荷抵抗を介して接続し、かつ各スイッチ素子にクロックパルスラインを接続して形成したスイッチ素子アレイと、
発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列した発光素子アレイとからなり、
前記発光素子アレイの各制御電極を前記スイッチ素子の制御電極と電気的手段にて接続し、各発光素子に発光のための電流を供給する配線を設けた自己走査型発光素子アレイチップにおいて、
前記発光素子および／またはスイッチ素子は、それぞれ、請求項１〜６のいずれかに記載の発光素子よりなることを特徴とする自己走査型発光素子アレイチップ。 - 請求項７または８に記載の複数個の自己走査型発光素子アレイチップが配列されて形成された自己走査型発光素子アレイを備える光プリンタヘッド。
- 請求項９に記載の光プリンタヘッドを備える光プリンタ。
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