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JP4006207B2 - Charge detection device, MOS solid-state imaging device including the same, and CCD solid-state imaging device - Google Patents

Charge detection device, MOS solid-state imaging device including the same, and CCD solid-state imaging device Download PDF

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JP4006207B2
JP4006207B2 JP2001296449A JP2001296449A JP4006207B2 JP 4006207 B2 JP4006207 B2 JP 4006207B2 JP 2001296449 A JP2001296449 A JP 2001296449A JP 2001296449 A JP2001296449 A JP 2001296449A JP 4006207 B2 JP4006207 B2 JP 4006207B2
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Description

【0001】
【発明の属する技術分野】
この発明は電荷検出装置に関し、より詳しくは、半導体基板上に形成された浮遊拡散領域に信号電荷を受けて、その浮遊拡散領域の電位に応じた出力信号を出力する電荷検出装置に関する。また、この発明は、そのような電荷検出装置を含むMOS型固体撮像装置およびCCD型固体撮像装置に関する。
【0002】
【従来の技術】
最近の固体撮像装置としては、図13に示すように、半導体基板(pウエル)20の表面に複数個配列された画素ユニット210(簡単のため1個のみを示す。)内に、1つのフォトダイオード5と、4つのMOSトランジスタ1,2,3,4とを備えた4トランジスタ方式のCMOSイメージセンサが広く用いられている。フォトダイオード(PD)5は、pウエル20の表面にn+層21を拡散して形成されている。なお、n+層21の表面にはp++層25が形成されて、いわゆる埋め込み構造になっている。6はフォトダイオード5のn+層21に接続されたカソード電極を示している。
【0003】
この画素ユニット210内には、フォトダイオード5から所定距離だけ離間して形成された浮遊拡散領域(FD)22を有する信号電荷蓄積部7と、さらにこの信号電荷蓄積部7から所定距離だけ離間して形成されたn+層23からなるリセット部19とが形成されている。CFDは浮遊拡散領域22とpウエル20との間の接合容量を示している。
【0004】
また、フォトダイオード5と信号電荷蓄積部7との間には、SiO膜31を介して形成されたゲート電極32を有する転送トランジスタ1が構成されている。さらに、信号電荷蓄積部7とリセット部19との間には、転送トランジスタ1と同じ構造を持つリセットトランジスタ2が構成されている。3はCFDに蓄積された信号電荷を増幅する駆動トランジスタ、4はこの画素ユニット210の出力電圧を選択的に垂直信号線に出力するための読み出しトランジスタ、8は各画素の信号電荷を増幅して出力するための垂直信号線、9は定電流源として働く負荷トランジスタをそれぞれ示している。駆動トランジスタ3と負荷トランジスタ9とはソースフォロワ回路を構成している。駆動トランジスタ3のゲート電極に印加された信号電荷蓄積部7の電圧VFDは、このソースフォロワ回路で増幅されて垂直信号線8へ出力される。VRSTはリセット電圧、VDDは電源電圧である。
【0005】
このCMOSイメージセンサは、CMOSプロセスコンパチブル、つまり画素ユニット210内のMOSトランジスタが周辺回路のMOSトランジスタと同一工程で形成される。その結果、このCMOSイメージセンサは一つの集積回路チップで構成される。
【0006】
このCMOSイメージセンサは、図3に示す動作タイミングにしたがって次のようにして駆動される。まず、時刻t0で読み出しトランジスタ4のゲートパルスΦSELをオン(高レベルのパルスを印加)させ、読み出し状態にする。その後、時刻t1にリセットトランジスタ3のゲートパルスΦRSTをオンさせて、図14中に示す浮遊拡散領域22の電位VFDをリセット電位VRSTに設定する(言い換えれば、信号電荷蓄積部7内の信号電荷を空にする)。これにより、このイメージセンサは出力信号として図3中に示す暗時電圧VRST2を出力する。動作開始から時刻t2にΦTGがオンするまでの蓄積期間中、PD5が光子hνを受けて光電変換によりキャリアを発生させると、図14中に示すPD5内のn+層21に電子(エネルギダイヤグラム中に斜線で示す)が蓄積されていく。しかしながら、PD5のn+層21と信号電荷蓄積部7の浮遊拡散領域22との間には転送トランジスタ1のゲート電極32の電位によるエネルギ障壁が形成されているため、この蓄積期間中、電子はPD5内に存在する。次いで、図3中に示す時刻t2で転送トランジスタ1のゲートパルスΦTGをオンさせて、ゲート電極32直下の障壁を取り除き、図14中に示すようにPD5中の電子を一気に浮遊拡散領域22へ転送させる(なお、ΦTGはPD5中の電子を完全に転送させるように設定されるため、残像やノイズはPD5では発生しない。)。浮遊拡散領域22に電子が転送されると、電子の数に応じて浮遊拡散領域22の電位VFDが変化する(変化後の電圧をVsigとする。)。その変化後の電圧VsigをMOSトランジスタ3と定電流源9で構成されるソースフォロワ回路による動作で、MOSトランジスタ3のソースを介して、高レベルのゲートパルスΦSELによってオンしている読み出しトランジスタ4へ出力する。これにより、垂直信号線8に明時信号電圧Vsig2を出力する。
【0007】
垂直信号線8につながる図示しない出力回路が、相関二重サンプリング(CDS)を行い、前述の暗時信号電圧VRST2とこの明時信号電圧Vsig2との差を取って増幅を行う。これにより、上述のリセット動作によって信号電荷蓄積部7で発生したランダム性のkTCノイズが除去される。この結果、線形性の良い光電変換特性が得られる。
【0008】
【発明が解決しようとする課題】
ところで、半導体の微細加工技術の発展に伴い、将来的にMOS型固体撮像装置の電源電圧も低下する傾向にある。この電源電圧の低下によって、最大信号電圧(信号電荷蓄積部7で蓄積し得る最大信号)が低下するため、画素ユニット210で出力信号のダイナミックレンジ(S/N比(信号対ノイズ比)と等価である。)Dが確保できなくなる傾向が生じている。
【0009】
ここで、昇圧回路や電源を多数設けるなどの措置が考えられる。しかしながら、昇圧回路を設けると、その分レイアウト面積を占有してチップコストの増大を招く。また、電源を多数設けると外部にDC−DCコンバータ等が必要となり、カメラ全体での消費電力や部品個数が増えるという問題が生じる。
【0010】
そこで、この発明の課題は、半導体基板上に形成された浮遊拡散領域に信号電荷を受けて、その浮遊拡散領域の電位に応じた出力信号を出力する電荷検出装置であって、新たな問題を招くことなく簡単に、出力信号のダイナミックレンジを広げることができるものを提供することにある。
【0011】
また、この発明の課題は、そのような電荷検出装置を含むMOS型固体撮像装置およびCCD型固体撮像装置を提供することにある。
【0012】
【課題を解決するための手段】
上記課題を解決するため、この発明の電荷検出装置は、半導体基板の表面に形成された、信号電荷を供給する電荷供給部と、
上記基板表面に上記電荷供給部から所定距離だけ離間して形成された浮遊拡散領域を有し、この浮遊拡散領域と上記基板との間の接合容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記電荷供給部と信号電荷蓄積部との間の基板上に設けられたゲート電極を有し、このゲート電極に与えられた電位に応じて上記電荷供給部からの信号電荷を上記信号電荷蓄積部へ転送する転送部と、
上記信号電荷蓄積部に蓄積された信号電荷をリセットするリセット手段とを備えて、
上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号を出力する電荷検出装置において、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシャルが深くなるように容量結合していることを特徴とする。
【0013】
この明細書において、「信号電荷を供給する」とは、光電変換素子のように自ら信号電荷を発生して供給する場合と、CCD(電荷結合素子)のように別の要素から受け取った信号電荷を供給する場合とを含む。
【0014】
また、「静電ポテンシャルが深くなるように容量結合している」とは、静電ポテンシャル(つまり電位)に対する影響が実質的に無視できるような浮遊容量等による結合を含まない。例えば、浮遊拡散領域の電位のダイナミックレンジが1ボルト(V)である場合、容量結合による影響が0.1V以下であれば、その容量結合は「実質的に無視できる」に該当するものとする。
【0015】
この発明の電荷検出装置では、まず、信号電荷蓄積部の浮遊拡散領域の電位がリセット手段によってリセット電位に設定される。次に、例えば信号電荷が電子である場合は、転送部のゲート電極に高レベルの電圧が印加されて、電荷供給部からの信号電荷が上記信号電荷蓄積部へ転送される。そして、信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号が出力される。このとき、転送部のゲート電極に高レベルの電圧が印加されているので、上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合によって、上記浮遊拡散領域の静電ポテンシャルが深くなっている。したがって、出力信号のダイナミックレンジが拡大される。
【0016】
なお、この電荷検出装置は、信号電荷が正孔である場合も同様の作用効果を奏する。ただし、電荷供給部からの信号電荷を上記信号電荷蓄積部へ転送するために、転送部のゲート電極に低レベルの電圧が印加される。
【0017】
一実施形態の電荷検出装置は、上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合は、上記ゲート電極を上記浮遊拡散領域上まで延在させて形成されていることを特徴とする。
【0018】
この一実施形態の電荷検出装置は、公知の製造プロセスにおいて上記ゲート電極のマスクパターンを変更することによって、簡単に作製される。
【0019】
一実施形態の電荷検出装置は、上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合は、上記浮遊拡散領域に電気的接続された金属配線を第1の多結晶シリコン層からなる上記ゲート電極上まで延在させて形成されていることを特徴とする。
【0020】
この一実施形態の電荷検出装置は、公知の製造プロセスにおいて上記金属配線のマスクパターンを変更することによって、簡単に作製される。
【0021】
一実施形態の電荷検出装置は、上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合は、第1の多結晶シリコン層からなる上記ゲート電極上に、上記浮遊拡散領域に電気的接続された第2の多結晶シリコン層を設けて形成されていることを特徴とする。
【0022】
この一実施形態の電荷検出装置は、公知の製造プロセスにおいて上記第2の多結晶シリコン層およびこの第2の多結晶シリコン層につながる金属配線のマスクパターン等を変更することによって、簡単に作製される。
【0023】
この発明のMOS型固体撮像装置は、半導体基板上に複数個配列された単位セルを有するMOS型固体撮像装置であって、
上記各単位セルは、
半導体基板の表面に形成された、受光量に応じて信号電荷を発生する光電変換部と、
上記基板表面に上記から所定距離だけ離間して形成された浮遊拡散領域を有し、この浮遊拡散領域と上記基板との間の接合容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記光電変換部と信号電荷蓄積部との間の基板上に設けられたゲート電極を有し、このゲート電極に与えられた電位に応じて上記光電変換部からの信号電荷を上記信号電荷蓄積部へ転送する転送部と、
上記信号電荷蓄積部に蓄積された信号電荷をリセットするリセット手段と、
上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号を出力する増幅手段と、
上記増幅手段からの出力信号を読み出す読み出し手段とを備え、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシャルが深くなるように容量結合していることを特徴とする。
【0024】
この発明のMOS型固体撮像装置では、まず、信号電荷蓄積部の浮遊拡散領域の電位がリセット手段によってリセット電位に設定される。次に、例えば信号電荷が電子である場合は、転送部のゲート電極に高レベルの電圧が印加されて、光電変換部からの信号電荷が上記信号電荷蓄積部へ転送される。そして、増幅手段によって上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号が出力され、読み出し手段によって上記増幅手段からの出力信号が読み出される。このとき、転送部のゲート電極に高レベルの電圧が印加されているので、上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合によって、上記浮遊拡散領域の静電ポテンシャルが深くなっている。したがって、出力信号のダイナミックレンジが拡大される。
【0025】
この発明のCCD型固体撮像装置は、半導体基板の表面に複数個配列された光電変換素子と、
上記各光電変換素子が発生した電荷を上記基板表面に沿って順次転送するCCD部と、
上記基板表面に上記CCD部の出力段から所定距離だけ離間して形成された浮遊拡散領域を有し、この浮遊拡散領域と上記基板との間の接合容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記CCD部の出力段と信号電荷蓄積部との間の基板上に設けられたゲート電極を有し、このゲート電極に与えられた電位に応じて上記電荷供給部からの信号電荷を上記信号電荷蓄積部へ転送する転送部と、
上記信号電荷蓄積部に蓄積された信号電荷をリセットするリセット手段と、
上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号を出力する増幅手段と、
上記増幅手段からの出力信号を読み出す読み出し手段とを備え、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシャルが深くなるように容量結合していることを特徴とする。
【0026】
この発明のCCD型固体撮像装置では、まず、信号電荷蓄積部の浮遊拡散領域の電位がリセット手段によってリセット電位に設定される。次に、例えば信号電荷が電子である場合は、転送部のゲート電極に高レベルの電圧が印加されて、光電変換素子からCCD部を経由した信号電荷が上記信号電荷蓄積部へ転送される。そして、増幅手段によって上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号が出力され、読み出し手段によって上記増幅手段からの出力信号が読み出される。このとき、転送部のゲート電極に高レベルの電圧が印加されているので、上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合によって、上記浮遊拡散領域の静電ポテンシャルが深くなっている。したがって、出力信号のダイナミックレンジが拡大される。
【0027】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【0028】
(第1実施形態)
図2は、この発明の一実施形態の電荷検出装置を含むMOS型固体撮像装置(CMOSイメージセンサ)の概略回路構成を示している。このCMOSイメージセンサは、半導体基板(図1中に示すpウエル20)の表面に2次元行列状に配列された複数の画素ユニット10と、垂直クロックに基づいて行方向の選択を行う垂直シフトレジスタ13と、垂直方向に並ぶ各画素ユニット10につながる垂直信号線16と、この垂直信号線16に接続され列方向の選択を行う垂直選択トランジスタ17と、水平クロックに基づいて垂直選択トランジスタ17をオン,オフ制御する水平シフトレジスタ14と、水平信号線18と、出力回路15を備えている。水平クロックが定める1水平期間には、水平シフトレジスタ14によって或る列の垂直選択トランジスタ17のみがオンされ、残りの列の垂直選択トランジスタ17がオフされる。すなわち、或る列の垂直信号線16のみがオン状態の垂直選択トランジスタ17を介して水平信号線18に導通し、残りの列の垂直信号線16は水平信号線18から遮断される。この1水平期間に、垂直シフトレジスタ13によって順次選択された行の画素ユニット10の出力信号が垂直信号線16、オン状態の垂直選択トランジスタ17、水平信号線18を介して出力回路15に読み出される。電圧で読み出す時には列毎に配置した相関二重サンプリング(CDS)回路でCDSを行い、電流で読み出す時には、出力回路15でCDSを行って出力する。
【0029】
図1は各画素ユニット10内の回路構成を示している。なお、理解の容易のため、図13中の要素と同一の要素には同一の符号を付している。この画素ユニット10は図13に示した画素ユニット210と同様に、1つのフォトダイオード5と、4つのMOSトランジスタ1,2,3,4とを備えた4トランジスタ方式のものである。電荷供給部または光電変換部としてのフォトダイオード(PD)5は、pウエル20の表面にn+層21を拡散して形成されている。なお、n+層21の表面にはp++層25が形成されて、いわゆる埋め込み構造になっている。6はフォトダイオード5のn+層21に接続されたカソード電極を示している。
【0030】
この画素ユニット10内には、フォトダイオード5から所定距離だけ離間して形成された浮遊拡散領域(FD)22を有する信号電荷蓄積部7と、さらにこの信号電荷蓄積部7から所定距離だけ離間して形成されたn+層23からなるリセット部19とが形成されている。CFDは浮遊拡散領域22とpウエル20との間の接合容量を示している。
【0031】
また、フォトダイオード5と信号電荷蓄積部7との間には、SiO膜31を介して形成されたゲート電極32を有する転送部としての転送トランジスタ1が構成されている。さらに、信号電荷蓄積部7とリセット部19との間には、転送トランジスタ1と同じ構造を持つリセットトランジスタ2が構成されている。転送トランジスタ1のゲート電極32と信号電荷蓄積部7の浮遊拡散領域22との間にキャパシタCが付加されている。注目すべきは、このキャパシタCcは、ゲート電極32の電位によって浮遊拡散領域22の静電ポテンシャルが深くなるように積極的に設けられたものであり、単なる浮遊容量による容量結合ではない点である。
【0032】
また、3はCFDに蓄積された信号電荷を増幅する駆動トランジスタ、4はこの画素ユニット10の出力電圧を選択的に垂直信号線に出力するための読み出しトランジスタ、8は各画素の信号電荷を増幅して出力するための垂直信号線(図1中の垂直信号線16に接続されている。)、9は定電流源として働く負荷トランジスタをそれぞれ示している。駆動トランジスタ3と負荷トランジスタ9とはソースフォロワ回路を構成している。駆動トランジスタ3のゲート電極に印加された信号電荷蓄積部7の電圧VFDは、このソースフォロワ回路で増幅されて垂直信号線8へ出力される。VRSTはリセット電圧、VDDは電源電圧である。
【0033】
この画素ユニット10には、垂直シフトレジスタ13から3つの水平駆動パルス、すなわち、フォトダイオード5に蓄積された信号電荷を浮遊拡散領域22へ転送するためのパルスΦTGと、CFDに蓄積された信号電荷を初期化するためのパルスΦRSTと、この画素ユニット10の出力電圧を選択的に垂直信号線8に出力するためのパルスΦSELとが入力される。
【0034】
このCMOSイメージセンサは、図3に示す動作タイミング(つまり、従来例と同じ動作タイミング)にしたがって次のようにして駆動される。まず、時刻t0で読み出しトランジスタ4のゲートパルスΦSELをオン(高レベルを印加)させ、読み出し状態にする。その後、時刻t1にリセットトランジスタ3のゲートパルスΦRSTをオンさせて、図4中に示す浮遊拡散領域22の電位VFDをリセット電位VRSTに設定する(言い換えれば、信号電荷蓄積部7内の信号電荷を空にする)。これにより、このイメージセンサは出力信号として図3中に示す暗時電圧VRST2を出力する。動作開始から時刻t2にΦTGがオンするまでの蓄積期間中、PD5が光子hνを受けて光電変換によりキャリアを発生させると、図4中に示すPD5内のn+層21に電子(エネルギダイヤグラム中に斜線で示す)が蓄積されていく。しかしながら、PD5のn+層21と信号電荷蓄積部7の浮遊拡散領域22との間には転送トランジスタ1のゲート電極32の電位によるエネルギ障壁が形成されているため、この蓄積期間中、電子はPD5内に存在する。次いで、図3中に示す時刻t2で転送トランジスタ1のゲートパルスΦTGをオン(高レベルVHiを印加)させて、ゲート電極32直下の障壁を取り除き、図5中に示すようにPD5中の電子を一気に浮遊拡散領域22へ転送させる(なお、ΦTGはPD5中の電子を完全に転送させるように設定されるため、残像やノイズはPD5では発生しない。)。浮遊拡散領域22に電子が転送されると、電子の数に応じて浮遊拡散領域22の電位VFDが変化する(変化後の電圧をVsigとする。)。その変化後の電圧VsigをMOSトランジスタ3と定電流源9で構成されるソースフォロワ回路による動作で、MOSトランジスタ3のソースを介して、高レベルのゲートパルスΦSELによってオンしている読み出しトランジスタ4へ出力する。これにより、垂直信号線8に明時信号電圧Vsig2を出力する。
【0035】
電圧で読み出す時には列毎に配置した相関二重サンプリング(CDS)回路でCDSを行い、電流で読み出す時には、出力回路15でCDSを行い、前述の暗時信号電圧VRST2とこの明時信号電圧Vsig2との差を取って出力する。これにより、上述のリセット動作や転送動作によって信号電荷蓄積部7で発生したランダム性のkTCノイズが除去される。この結果、線形性の良い光電変換特性が得られる。
【0036】
ここで、このCMOSイメージセンサでは、転送トランジスタ1のゲートパルスΦTGをオン(高レベルVHiを印加)したとき、ゲート電極32と浮遊拡散領域22との間の容量結合Cによって、浮遊拡散領域22の静電ポテンシャルが深くなっている。したがって、図5中にD′で示すように、出力信号のダイナミックレンジが拡大される。
【0037】
具体例を挙げると、容量結合Cによるポテンシャル差ΔVは、次式(1)で表される。
【0038】
ΔV=VHi×(C/(CFD+C)) …(1)
例えば、
VHi=VDD=ΦRST=ΦTG=3.3V
VRST=2.3V
FD=3fF
=3fF
とすると、
ΔV=1.65V
となる。つまり、ゲート電極32と浮遊拡散領域22との間の容量結合Cによって浮遊拡散領域22のポテンシャルが1.65Vだけ深くなる。そして、その分だけダイナミックレンジが拡大される。この例では、3.3V駆動であることを考慮すると、ダイナミックレンジを50%も大幅に拡大することができる。
【0039】
なお、従来技術では、読み出し後の出力回路での増幅の障害とならないようにとの観点から、図13から分かるように、ゲート電極32と浮遊拡散領域22との間のオーバラップや、ゲート電極32と金属配線42(浮遊拡散領域22にコンタクト41を介してつながるもの)との間のオーバラップは極力排除され、それに伴う容量結合は排除されている。このため、浮遊拡散領域22のポテンシャルが実質的に影響を受けることはなく、出力信号のダイナミックレンジDが拡大されることはない。しかしながら、相関二重サンプリング(CDS)を行えば、容量結合Cによる電位シフトの影響は除去されるので、容量結合Cによる電位シフトが出力信号の線形性を損なうことはない。この点に着目したことが本発明の創出につながっている。
【0040】
このように、このCMOSイメージセンサによれば、駆動電圧レベルを上げることなく、出力信号のダイナミックレンジを向上させることができる。逆に、従来例と同一のマージンを確保するだけで良ければ、駆動電圧レベルを低くすることができる。
【0041】
図6〜図10はそれぞれ上記キャパシタCの具体的な構造を示している。
【0042】
図6に示す例では、上記キャパシタCは、ゲート電極32を浮遊拡散領域22上まで延在させて形成されている。浮遊拡散領域22上まで延在したゲート電極(符号32Aで示す)と浮遊拡散領域22との間にはゲート絶縁膜32Aが存在している。キャパシタCは、ゲート電極32Aと浮遊拡散領域22との対向部分によって構成されている。このようにした場合、キャパシタCは、画素ユニットの面積増大を招くことなく、公知の製造プロセスにおいて上記ゲート電極のマスクパターンを変更することによって、簡単に作製される。
【0043】
図7に示す例では、上記キャパシタCは、浮遊拡散領域22にコンタクト41を介して電気的接続された金属配線42を第1の多結晶シリコン層からなるゲート電極32上まで延在させて形成されている。ゲート電極32上まで延在した金属配線(符号42Aで示す)とゲート電極32との間には、図示しない層間絶縁膜が存在している。キャパシタCは、延在した金属配線42Aとゲート電極32との対向部分によって構成されている。このようにした場合、キャパシタCは、画素ユニットの面積増大を招くことなく、公知の製造プロセスにおいて上記金属配線のマスクパターンを変更することによって、簡単に作製される。
【0044】
図8に示す例では、上記キャパシタCは、第1の多結晶シリコン層からなるゲート電極32上に、浮遊拡散領域22にコンタクト41、ゲート電極32上まで延在した金属配線42Aおよびコンタクト41Aを介して電気的接続された第2の多結晶シリコン層35を設けて形成されている。ゲート電極32と第2の多結晶シリコン層35との間、第2の多結晶シリコン層35と金属配線42Aとの間には、それぞれ図示しない層間絶縁膜が存在している。キャパシタCは、第2の多結晶シリコン層35とゲート電極32との対向部分によって構成されている。このようにした場合、キャパシタCは、画素ユニットの面積増大を招くことなく、公知の製造プロセスにおいて第2の多結晶シリコン層、コンタクト、および金属配線のマスクパターンを変更することによって、簡単に作製される。
【0045】
図9に示す例は、図6の例と図7の例とを組合わせたものである。キャパシタCは、ゲート電極32Aと浮遊拡散領域22との対向部分によって構成される容量CC1と、延在した金属配線42Aとゲート電極32Aとの対向部分によって構成される容量CC2とを並列接続したものとなる。このようにした場合、キャパシタCは、画素ユニットの面積増大を招くことなく、公知の製造プロセスにおいて上記ゲート電極、金属配線のマスクパターンを変更することによって、簡単に作製される。
【0046】
図10に示す例は、図6の例と図8の例とを組合わせたものである。キャパシタCは、ゲート電極32Aと浮遊拡散領域22との対向部分によって構成される容量CC1と、第2の多結晶シリコン層35とゲート電極32Aとの対向部分によって構成される容量CC3とを並列接続したものとなる。このようにした場合、キャパシタCは、画素ユニットの面積増大を招くことなく、公知の製造プロセスにおいて上記ゲート電極、第2の多結晶シリコン層、コンタクト、および金属配線のマスクパターンを変更することによって、簡単に作製される。
【0047】
このように、このCMOSイメージセンサは、CMOSプロセスコンパチブル、つまり画素ユニット10内のMOSトランジスタが周辺回路のMOSトランジスタと同一工程で形成される。その結果、このCMOSイメージセンサは一つの集積回路チップで構成される。
【0048】
(第2実施形態)
図12は、この発明の一実施形態の電荷検出装置を含むCCD型固体撮像装置(インターライン型CCDイメージセンサ)の概略回路構成を示している。このCCDイメージセンサは、半導体基板(図11中に示すpウエル120)の表面に2次元行列状に配列された複数の画素110と、各画素110からの信号電荷を垂直転送パルスΦV1,ΦV2,…,ΦVmに基づいて垂直CCDに転送し、かつ垂直方向に順次転送する複数の垂直CCD120と、各垂直CCD120からの信号電荷を水平転送パルスΦH1,ΦH2,…,ΦHnに基づいて水平方向に順次転送する水平CCD112と、この水平CCD112からの信号電荷を水平信号線118を介して受けて増幅する出力回路115を備えている。各画素110は光電変換素子としてのフォトダイオードを含んでいる。垂直CCD120と水平CCD112とは、信号電荷を転送する転送部を構成している。
【0049】
図11に示すように、上記出力回路115は、水平CCD112の出力段(第n段)から所定距離だけ離間して形成された浮遊拡散領域(FD)122を有する信号電荷蓄積部107と、さらにこの信号電荷蓄積部107から所定距離だけ離間して形成されたn+層123からなるリセット部119とが形成されている。CFDは浮遊拡散領域122とpウエル120との間の接合容量を示している。
【0050】
また、水平CCD112の出力段(第n段)と信号電荷蓄積部107との間には、SiO膜131を介して形成されたゲート電極132を有する転送部としての転送トランジスタ101が構成されている。さらに、信号電荷蓄積部107とリセット部119との間には、転送トランジスタ1と同じ構造を持つリセットトランジスタ102が構成されている。転送トランジスタ101のゲート電極132と信号電荷蓄積部107の浮遊拡散領域122との間に、第1実施形態におけるものと同様に、キャパシタCが付加されている。このキャパシタCcは、ゲート電極132の電位によって浮遊拡散領域122の静電ポテンシャルが深くなるように積極的に設けられたものであり、単なる浮遊容量による容量結合ではない。
【0051】
また、103はCFDに蓄積された信号電荷を増幅する駆動トランジスタ、104はこのイメージセンサの出力電圧を選択的に垂直信号線に出力するための読み出しトランジスタ、108は各画素の信号電荷を増幅して出力するための出力信号線、109は定電流源として働く負荷トランジスタをそれぞれ示している。駆動トランジスタ103と負荷トランジスタ109とはソースフォロワ回路を構成している。駆動トランジスタ103のゲート電極に印加された信号電荷蓄積部107の電圧VFDは、このソースフォロワ回路で増幅されて出力信号線108へ出力される。VRSTはリセット電圧、VDDは電源電圧である。
【0052】
この出力回路115は、第1実施形態における画素ユニット110と同様に動作する。まず、リセットパルスΦRSTによって、信号電荷蓄積部107の浮遊拡散領域122の電位VFDがリセット電位VRSTに設定される。次に、転送トランジスタ101のゲート電極132に高レベルの電圧ΦTG=VHiが印加されて、画素110のフォトダイオードから垂直CCD120と水平CCD112を経由した信号電荷が信号電荷蓄積部107へ転送される。そして、MOSトランジスタ103と定電流源109で構成されるソースフォロワ回路による動作で、信号電荷蓄積部107の浮遊拡散領域122の電位VFDに応じた出力信号が出力され、読み出しトランジスタ104によってその出力信号が読み出される。読み出された信号は、図示しない回路部が相関二重サンプリング(CDS)を行って増幅する。
【0053】
ここで、このCCDイメージセンサでは、転送トランジスタ101のゲートパルスΦTGをオン(高レベルVHiを印加)したとき、ゲート電極132と浮遊拡散領域122との間の容量結合Cによって、浮遊拡散領域122の静電ポテンシャルが深くなっている。したがって、図5中にD′で示したのと同様に、出力信号のダイナミックレンジが拡大される。
【0054】
上記キャパシタCの構造は、図6〜図10に示したものと同一の構造を採用することができる。この結果、このCCDイメージセンサは、通常のCCDプロセスで作製でき、特にプロセスを変更する必要はない。
【0055】
【発明の効果】
以上より明らかなように、この発明の電荷検出装置によれば、新たな問題を招くことなく簡単に、出力信号のダイナミックレンジを広げることができる。
【0056】
また、この発明のMOS型固体撮像装置およびCCD型固体撮像装置によれば、新たな問題を招くことなく簡単に、出力信号のダイナミックレンジを広げることができる。
【図面の簡単な説明】
【図1】 この発明の第1実施形態のMOS型固体撮像装置に含まれた画素ユニットの構成を示す図である。
【図2】 上記MOS型固体撮像装置の電圧で読み出す時の概略回路構成を示す図である。
【図3】 上記MOS型固体撮像装置の動作タイミングを示す図である。
【図4】 上記画素ユニットを構成する拡散領域のリセット時におけるポテンシャルダイヤグラムを示す図である。
【図5】 上記画素ユニットを構成する拡散領域の転送時におけるポテンシャルダイヤグラムを示す図である。
【図6】 キャパシタの構造例を示す図である。
【図7】 キャパシタの構造例を示す図である。
【図8】 キャパシタの構造例を示す図である。
【図9】 キャパシタの構造例を示す図である。
【図10】 キャパシタの構造例を示す図である。
【図11】 この発明の第2実施形態のCCD型固体撮像装置に含まれた出力回路の構成を示す図である。
【図12】 上記CCD型固体撮像装置の概略回路構成を示す図である。
を示す図である。
【図13】 従来のMOS型固体撮像装置に含まれた画素ユニットの構成を示す図である。
【図14】 上記画素ユニットを構成する拡散領域の転送時におけるポテンシャルダイヤグラムを示す図である。
【符号の説明】
1,101 転送トランジスタ
3,103 駆動トランジスタ
4,104 読み出しトランジスタ
5 フォトダイオード
7,107 信号電荷蓄積部
22,122 浮遊拡散領域
32,132 ゲート電極
15,115 出力回路
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a charge detection device, and more particularly to a charge detection device that receives a signal charge in a floating diffusion region formed on a semiconductor substrate and outputs an output signal corresponding to the potential of the floating diffusion region. The present invention also relates to a MOS solid-state imaging device and a CCD solid-state imaging device including such a charge detection device.
[0002]
[Prior art]
As a recent solid-state imaging device, as shown in FIG. 13, one photo is included in a plurality of pixel units 210 (only one is shown for simplicity) arranged on the surface of a semiconductor substrate (p-well) 20. A four-transistor CMOS image sensor including a diode 5 and four MOS transistors 1, 2, 3, and 4 is widely used. The photodiode (PD) 5 is formed by diffusing an n + layer 21 on the surface of the p-well 20. Note that a p ++ layer 25 is formed on the surface of the n ++ layer 21 to form a so-called buried structure. Reference numeral 6 denotes a cathode electrode connected to the n + layer 21 of the photodiode 5.
[0003]
In the pixel unit 210, the signal charge storage unit 7 having a floating diffusion region (FD) 22 formed at a predetermined distance from the photodiode 5, and further separated from the signal charge storage unit 7 by a predetermined distance. And the reset portion 19 formed of the n + layer 23 formed in the above manner. C FD Indicates the junction capacitance between the floating diffusion region 22 and the p-well 20.
[0004]
In addition, between the photodiode 5 and the signal charge accumulating unit 7, there is SiO 2 2 A transfer transistor 1 having a gate electrode 32 formed through a film 31 is configured. Further, a reset transistor 2 having the same structure as that of the transfer transistor 1 is configured between the signal charge storage unit 7 and the reset unit 19. 3 is C FD 4 is a driving transistor for amplifying the signal charge accumulated in the pixel unit 4, a readout transistor for selectively outputting the output voltage of the pixel unit 210 to the vertical signal line, and 8 for amplifying and outputting the signal charge of each pixel. The vertical signal lines 9 and 9 indicate load transistors that function as constant current sources. The drive transistor 3 and the load transistor 9 constitute a source follower circuit. The voltage VFD of the signal charge storage section 7 applied to the gate electrode of the drive transistor 3 is amplified by this source follower circuit and output to the vertical signal line 8. VRST is a reset voltage, and VDD is a power supply voltage.
[0005]
This CMOS image sensor is CMOS process compatible, that is, the MOS transistor in the pixel unit 210 is formed in the same process as the MOS transistor of the peripheral circuit. As a result, this CMOS image sensor is composed of one integrated circuit chip.
[0006]
This CMOS image sensor is driven as follows according to the operation timing shown in FIG. First, at time t0, the gate pulse ΦSEL of the read transistor 4 is turned on (a high level pulse is applied) to set the read state. Thereafter, the gate pulse ΦRST of the reset transistor 3 is turned on at time t1, and the potential VFD of the floating diffusion region 22 shown in FIG. 14 is set to the reset potential VRST (in other words, the signal charge in the signal charge storage unit 7 is changed). Empty). As a result, the image sensor outputs a dark voltage VRST2 shown in FIG. 3 as an output signal. During the accumulation period from the start of operation until ΦTG is turned on at time t2, when PD5 receives photons hν and generates carriers by photoelectric conversion, electrons (in the energy diagram) appear in n + layer 21 in PD5 shown in FIG. Are accumulated). However, an energy barrier is formed between the n + layer 21 of the PD 5 and the floating diffusion region 22 of the signal charge storage unit 7 due to the potential of the gate electrode 32 of the transfer transistor 1. Exists within. Next, at time t2 shown in FIG. 3, the gate pulse ΦTG of the transfer transistor 1 is turned on to remove the barrier immediately below the gate electrode 32, and the electrons in the PD5 are transferred to the floating diffusion region 22 all at once as shown in FIG. (In addition, since ΦTG is set so that the electrons in the PD 5 are completely transferred, no afterimage or noise is generated in the PD 5). When electrons are transferred to the floating diffusion region 22, the potential VFD of the floating diffusion region 22 changes according to the number of electrons (the voltage after the change is assumed to be Vsig). The voltage Vsig after the change is operated by the source follower circuit including the MOS transistor 3 and the constant current source 9 to the read transistor 4 which is turned on by the high level gate pulse ΦSEL via the source of the MOS transistor 3. Output. As a result, the bright-time signal voltage Vsig2 is output to the vertical signal line 8.
[0007]
An output circuit (not shown) connected to the vertical signal line 8 performs correlated double sampling (CDS), and performs amplification by taking the difference between the dark signal voltage VRST2 and the bright signal voltage Vsig2. Thereby, random kTC noise generated in the signal charge accumulating unit 7 by the above-described reset operation is removed. As a result, photoelectric conversion characteristics with good linearity can be obtained.
[0008]
[Problems to be solved by the invention]
By the way, with the development of semiconductor microfabrication technology, the power supply voltage of the MOS type solid-state imaging device tends to decrease in the future. Since the maximum signal voltage (the maximum signal that can be stored in the signal charge storage unit 7) decreases due to the decrease in the power supply voltage, the pixel unit 210 is equivalent to the dynamic range of the output signal (S / N ratio (signal-to-noise ratio)). There is a tendency that D cannot be secured.
[0009]
Here, measures such as providing a large number of booster circuits and power supplies can be considered. However, the provision of a booster circuit occupies the layout area and increases the chip cost. In addition, when a large number of power supplies are provided, a DC-DC converter or the like is required outside, which causes a problem that the power consumption and the number of parts of the entire camera increase.
[0010]
Therefore, an object of the present invention is a charge detection device that receives a signal charge in a floating diffusion region formed on a semiconductor substrate and outputs an output signal corresponding to the potential of the floating diffusion region. An object of the present invention is to provide a device capable of easily expanding the dynamic range of an output signal without incurring any of them.
[0011]
Another object of the present invention is to provide a MOS solid-state imaging device and a CCD solid-state imaging device including such a charge detection device.
[0012]
[Means for Solving the Problems]
In order to solve the above-described problems, a charge detection device according to the present invention includes a charge supply unit that supplies a signal charge formed on the surface of a semiconductor substrate,
A signal charge accumulating unit having a floating diffusion region formed on the surface of the substrate at a predetermined distance from the charge supply unit and capable of accumulating a signal charge by a junction capacitance between the floating diffusion region and the substrate; ,
A gate electrode provided on the substrate between the charge supply unit and the signal charge storage unit, and the signal charge from the charge supply unit according to a potential applied to the gate electrode; A transfer unit to transfer to,
Resetting means for resetting the signal charge stored in the signal charge storage unit,
In the charge detection device that outputs an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit,
The gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit are capacitively coupled so that the electrostatic potential of the floating diffusion region is deepened.
[0013]
In this specification, “supplying a signal charge” means generating a signal charge by itself such as a photoelectric conversion element and a signal charge received from another element such as a CCD (charge coupled device). Including the case of supplying
[0014]
Further, “capacitive coupling so that the electrostatic potential becomes deep” does not include coupling due to stray capacitance or the like that can substantially ignore the influence on the electrostatic potential (that is, potential). For example, when the dynamic range of the potential of the floating diffusion region is 1 volt (V), if the influence of capacitive coupling is 0.1 V or less, the capacitive coupling corresponds to “substantially negligible”. .
[0015]
In the charge detection device of the present invention, first, the potential of the floating diffusion region of the signal charge storage unit is set to the reset potential by the reset means. Next, for example, when the signal charge is an electron, a high level voltage is applied to the gate electrode of the transfer unit, and the signal charge from the charge supply unit is transferred to the signal charge storage unit. Then, an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit is output. At this time, since a high level voltage is applied to the gate electrode of the transfer unit, the static coupling of the floating diffusion region is caused by capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit. Electric potential is deep. Therefore, the dynamic range of the output signal is expanded.
[0016]
This charge detection device has the same effect even when the signal charge is a hole. However, in order to transfer the signal charge from the charge supply unit to the signal charge storage unit, a low level voltage is applied to the gate electrode of the transfer unit.
[0017]
In one embodiment, the capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit is formed by extending the gate electrode to the floating diffusion region. It is characterized by being.
[0018]
The charge detection device according to this embodiment is easily manufactured by changing the mask pattern of the gate electrode in a known manufacturing process.
[0019]
In the charge detection device of one embodiment, the capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit includes a metal wiring electrically connected to the floating diffusion region. It is characterized by being formed to extend over the gate electrode made of a crystalline silicon layer.
[0020]
The charge detection device according to this embodiment is easily manufactured by changing the mask pattern of the metal wiring in a known manufacturing process.
[0021]
In one embodiment, the capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit is floating on the gate electrode made of a first polycrystalline silicon layer. A second polycrystalline silicon layer electrically connected to the diffusion region is provided and formed.
[0022]
The charge detection device according to the embodiment is easily manufactured by changing the second polycrystalline silicon layer and the mask pattern of the metal wiring connected to the second polycrystalline silicon layer in a known manufacturing process. The
[0023]
The MOS type solid-state imaging device of the present invention is a MOS type solid-state imaging device having a plurality of unit cells arranged on a semiconductor substrate,
Each unit cell is
A photoelectric conversion section that is formed on the surface of the semiconductor substrate and generates a signal charge according to the amount of received light;
A signal charge accumulating portion having a floating diffusion region formed on the substrate surface by a predetermined distance from the above, and capable of accumulating signal charges by a junction capacitance between the floating diffusion region and the substrate;
A gate electrode provided on the substrate between the photoelectric conversion unit and the signal charge storage unit, and the signal charge from the photoelectric conversion unit is transferred to the signal charge storage unit according to a potential applied to the gate electrode; A transfer unit to transfer to,
Resetting means for resetting the signal charge stored in the signal charge storage unit;
Amplifying means for outputting an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit;
Reading means for reading out the output signal from the amplification means,
The gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit are capacitively coupled so that the electrostatic potential of the floating diffusion region is deepened.
[0024]
In the MOS type solid-state imaging device of the present invention, first, the potential of the floating diffusion region of the signal charge storage unit is set to the reset potential by the reset means. Next, for example, when the signal charge is an electron, a high level voltage is applied to the gate electrode of the transfer unit, and the signal charge from the photoelectric conversion unit is transferred to the signal charge storage unit. Then, an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit is output by the amplifying unit, and an output signal from the amplifying unit is read by the reading unit. At this time, since a high level voltage is applied to the gate electrode of the transfer unit, the static coupling of the floating diffusion region is caused by capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit. Electric potential is deep. Therefore, the dynamic range of the output signal is expanded.
[0025]
The CCD solid-state imaging device of the present invention includes a plurality of photoelectric conversion elements arranged on the surface of a semiconductor substrate,
A CCD unit that sequentially transfers the charges generated by the photoelectric conversion elements along the substrate surface;
A signal charge storage that has a floating diffusion region formed on the substrate surface at a predetermined distance from the output stage of the CCD unit, and can store a signal charge by a junction capacitance between the floating diffusion region and the substrate. And
A gate electrode provided on the substrate between the output stage of the CCD unit and the signal charge storage unit, and the signal charge from the charge supply unit is converted into the signal charge according to the potential applied to the gate electrode; A transfer unit to transfer to the storage unit;
Resetting means for resetting the signal charge stored in the signal charge storage unit;
Amplifying means for outputting an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit;
Reading means for reading out the output signal from the amplification means,
The gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit are capacitively coupled so that the electrostatic potential of the floating diffusion region is deepened.
[0026]
In the CCD type solid-state imaging device of the present invention, first, the potential of the floating diffusion region of the signal charge storage unit is set to the reset potential by the reset means. Next, for example, when the signal charge is an electron, a high level voltage is applied to the gate electrode of the transfer unit, and the signal charge from the photoelectric conversion element via the CCD unit is transferred to the signal charge storage unit. Then, an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit is output by the amplifying unit, and an output signal from the amplifying unit is read by the reading unit. At this time, since a high level voltage is applied to the gate electrode of the transfer unit, the static coupling of the floating diffusion region is caused by capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit. Electric potential is deep. Therefore, the dynamic range of the output signal is expanded.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
[0028]
(First embodiment)
FIG. 2 shows a schematic circuit configuration of a MOS type solid-state imaging device (CMOS image sensor) including a charge detection device according to an embodiment of the present invention. This CMOS image sensor includes a plurality of pixel units 10 arranged in a two-dimensional matrix on the surface of a semiconductor substrate (p-well 20 shown in FIG. 1), and a vertical shift register that selects a row direction based on a vertical clock. 13, a vertical signal line 16 connected to each pixel unit 10 arranged in the vertical direction, a vertical selection transistor 17 connected to the vertical signal line 16 for selecting the column direction, and the vertical selection transistor 17 on based on the horizontal clock. , A horizontal shift register 14 to be turned off, a horizontal signal line 18, and an output circuit 15. During one horizontal period determined by the horizontal clock, only the vertical selection transistors 17 of a certain column are turned on by the horizontal shift register 14 and the vertical selection transistors 17 of the remaining columns are turned off. That is, only the vertical signal line 16 in a certain column is conducted to the horizontal signal line 18 through the vertical selection transistor 17 in the on state, and the vertical signal lines 16 in the remaining columns are cut off from the horizontal signal line 18. During this one horizontal period, the output signals of the pixel units 10 in the rows sequentially selected by the vertical shift register 13 are read out to the output circuit 15 via the vertical signal line 16, the ON state vertical selection transistor 17, and the horizontal signal line 18. . When reading by voltage, CDS is performed by a correlated double sampling (CDS) circuit arranged for each column. When reading by current, CDS is performed by the output circuit 15 and output.
[0029]
FIG. 1 shows a circuit configuration in each pixel unit 10. For ease of understanding, the same elements as those in FIG. 13 are denoted by the same reference numerals. Similar to the pixel unit 210 shown in FIG. 13, the pixel unit 10 is of a four-transistor type including one photodiode 5 and four MOS transistors 1, 2, 3, and 4. A photodiode (PD) 5 as a charge supply unit or a photoelectric conversion unit is formed by diffusing an n + layer 21 on the surface of a p-well 20. Note that a p ++ layer 25 is formed on the surface of the n ++ layer 21 to form a so-called buried structure. Reference numeral 6 denotes a cathode electrode connected to the n + layer 21 of the photodiode 5.
[0030]
In the pixel unit 10, a signal charge storage unit 7 having a floating diffusion region (FD) 22 formed at a predetermined distance from the photodiode 5, and further spaced apart from the signal charge storage unit 7 by a predetermined distance. And the reset portion 19 formed of the n + layer 23 formed in the above manner. C FD Indicates the junction capacitance between the floating diffusion region 22 and the p-well 20.
[0031]
In addition, between the photodiode 5 and the signal charge accumulating portion 7, there is 2 A transfer transistor 1 is configured as a transfer section having a gate electrode 32 formed through a film 31. Further, a reset transistor 2 having the same structure as that of the transfer transistor 1 is configured between the signal charge storage unit 7 and the reset unit 19. A capacitor C is interposed between the gate electrode 32 of the transfer transistor 1 and the floating diffusion region 22 of the signal charge storage unit 7. C Is added. It should be noted that the capacitor Cc is positively provided so that the electrostatic potential of the floating diffusion region 22 is deepened by the potential of the gate electrode 32, and is not simply a capacitive coupling due to the stray capacitance. .
[0032]
3 is C FD 4 is a drive transistor for amplifying the signal charge accumulated in the pixel unit 4, a read transistor for selectively outputting the output voltage of the pixel unit 10 to the vertical signal line, and 8 for amplifying and outputting the signal charge of each pixel. Vertical signal lines (connected to the vertical signal line 16 in FIG. 1) and 9 indicate load transistors that function as constant current sources. The drive transistor 3 and the load transistor 9 constitute a source follower circuit. The voltage VFD of the signal charge storage section 7 applied to the gate electrode of the drive transistor 3 is amplified by this source follower circuit and output to the vertical signal line 8. VRST is a reset voltage, and VDD is a power supply voltage.
[0033]
The pixel unit 10 includes three horizontal drive pulses from the vertical shift register 13, that is, a pulse ΦTG for transferring signal charges accumulated in the photodiode 5 to the floating diffusion region 22, and C FD Are input with a pulse ΦRST for initializing the signal charge accumulated in the signal, and a pulse ΦSEL for selectively outputting the output voltage of the pixel unit 10 to the vertical signal line 8.
[0034]
This CMOS image sensor is driven as follows according to the operation timing shown in FIG. 3 (that is, the same operation timing as in the conventional example). First, at time t0, the gate pulse ΦSEL of the read transistor 4 is turned on (high level is applied) to set the read state. Thereafter, the gate pulse ΦRST of the reset transistor 3 is turned on at time t1, and the potential VFD of the floating diffusion region 22 shown in FIG. 4 is set to the reset potential VRST (in other words, the signal charge in the signal charge storage unit 7 is changed). Empty). As a result, the image sensor outputs a dark voltage VRST2 shown in FIG. 3 as an output signal. During the accumulation period from the start of operation until ΦTG is turned on at time t2, when PD5 receives photons hν and generates carriers by photoelectric conversion, electrons (in the energy diagram) appear in n + layer 21 in PD5 shown in FIG. Are accumulated). However, an energy barrier is formed between the n + layer 21 of the PD 5 and the floating diffusion region 22 of the signal charge storage unit 7 due to the potential of the gate electrode 32 of the transfer transistor 1. Exists within. Next, at time t2 shown in FIG. 3, the gate pulse ΦTG of the transfer transistor 1 is turned on (high level VHi is applied) to remove the barrier immediately below the gate electrode 32, and as shown in FIG. Transfer to the floating diffusion region 22 at once (note that ΦTG is set so as to completely transfer the electrons in the PD 5, so no afterimage or noise occurs in the PD 5). When electrons are transferred to the floating diffusion region 22, the potential VFD of the floating diffusion region 22 changes according to the number of electrons (the voltage after the change is referred to as Vsig). The voltage Vsig after the change is operated by the source follower circuit including the MOS transistor 3 and the constant current source 9 to the read transistor 4 which is turned on by the high level gate pulse ΦSEL via the source of the MOS transistor 3. Output. As a result, the bright signal voltage Vsig2 is output to the vertical signal line 8.
[0035]
When reading by voltage, CDS is performed by a correlated double sampling (CDS) circuit arranged for each column. When reading by current, CDS is performed by the output circuit 15, and the dark signal voltage VRST2 and the light signal voltage Vsig2 are described above. The difference is taken and output. Thereby, random kTC noise generated in the signal charge accumulating unit 7 by the above-described reset operation and transfer operation is removed. As a result, photoelectric conversion characteristics with good linearity can be obtained.
[0036]
Here, in this CMOS image sensor, the capacitive coupling C between the gate electrode 32 and the floating diffusion region 22 when the gate pulse ΦTG of the transfer transistor 1 is turned on (high level VHi is applied). C As a result, the electrostatic potential of the floating diffusion region 22 is deepened. Therefore, as indicated by D ′ in FIG. 5, the dynamic range of the output signal is expanded.
[0037]
For example, capacitive coupling C C The potential difference ΔV is expressed by the following equation (1).
[0038]
ΔV = VHi × (C C / (C FD + C C )) ... (1)
For example,
VHi = VDD = ΦRST = ΦTG = 3.3V
VRST = 2.3V
C FD = 3fF
C C = 3fF
Then,
ΔV = 1.65V
It becomes. That is, capacitive coupling C between the gate electrode 32 and the floating diffusion region 22 C This increases the potential of the floating diffusion region 22 by 1.65V. And the dynamic range is expanded accordingly. In this example, considering the 3.3V drive, the dynamic range can be greatly expanded by 50%.
[0039]
In the prior art, from the viewpoint of not hindering amplification in the output circuit after reading, as can be seen from FIG. 13, the overlap between the gate electrode 32 and the floating diffusion region 22, 32 and the metal wiring 42 (connected to the floating diffusion region 22 via the contact 41) are eliminated as much as possible, and the accompanying capacitive coupling is eliminated. For this reason, the potential of the floating diffusion region 22 is not substantially affected, and the dynamic range D of the output signal is not expanded. However, if correlated double sampling (CDS) is performed, capacitive coupling C C Since the influence of the potential shift due to is removed, capacitive coupling C C The potential shift due to does not impair the linearity of the output signal. Focusing on this point has led to the creation of the present invention.
[0040]
Thus, according to this CMOS image sensor, the dynamic range of the output signal can be improved without increasing the drive voltage level. Conversely, if it is sufficient to ensure the same margin as in the conventional example, the drive voltage level can be lowered.
[0041]
6 to 10 show the capacitor C, respectively. C The specific structure of is shown.
[0042]
In the example shown in FIG. 6, the capacitor C C Is formed by extending the gate electrode 32 over the floating diffusion region 22. A gate insulating film 32 </ b> A exists between the gate electrode (indicated by reference numeral 32 </ b> A) extending over the floating diffusion region 22 and the floating diffusion region 22. Capacitor C C Is constituted by a facing portion between the gate electrode 32 </ b> A and the floating diffusion region 22. In this case, the capacitor C C Is easily manufactured by changing the mask pattern of the gate electrode in a known manufacturing process without increasing the area of the pixel unit.
[0043]
In the example shown in FIG. C Is formed by extending a metal wiring 42 electrically connected to the floating diffusion region 22 via a contact 41 over the gate electrode 32 made of the first polycrystalline silicon layer. An interlayer insulating film (not shown) exists between the metal wiring (indicated by reference numeral 42A) extending to the gate electrode 32 and the gate electrode 32. Capacitor C C Is constituted by a facing portion between the extended metal wiring 42 </ b> A and the gate electrode 32. In this case, the capacitor C C Can be easily manufactured by changing the mask pattern of the metal wiring in a known manufacturing process without increasing the area of the pixel unit.
[0044]
In the example shown in FIG. C Is electrically connected to the floating diffusion region 22 via the contact 41, the metal wiring 42A extending to the gate electrode 32, and the contact 41A on the gate electrode 32 made of the first polycrystalline silicon layer. A polycrystalline silicon layer 35 is provided. Interlayer insulating films (not shown) exist between the gate electrode 32 and the second polycrystalline silicon layer 35 and between the second polycrystalline silicon layer 35 and the metal wiring 42A, respectively. Capacitor C C Is constituted by a facing portion between the second polycrystalline silicon layer 35 and the gate electrode 32. In this case, the capacitor C C Is easily manufactured by changing the mask pattern of the second polycrystalline silicon layer, the contact, and the metal wiring in a known manufacturing process without increasing the area of the pixel unit.
[0045]
The example shown in FIG. 9 is a combination of the example of FIG. 6 and the example of FIG. Capacitor C C Is a capacitance C formed by the opposing portion of the gate electrode 32A and the floating diffusion region 22. C1 And a capacitor C formed by the opposing portion of the extended metal wiring 42A and the gate electrode 32A C2 Are connected in parallel. In this case, the capacitor C C Is easily manufactured by changing the mask pattern of the gate electrode and metal wiring in a known manufacturing process without increasing the area of the pixel unit.
[0046]
The example shown in FIG. 10 is a combination of the example of FIG. 6 and the example of FIG. Capacitor C C Is a capacitance C formed by the opposing portion of the gate electrode 32A and the floating diffusion region 22. C1 And a capacitor C formed by a facing portion between the second polycrystalline silicon layer 35 and the gate electrode 32A. C3 Are connected in parallel. In this case, the capacitor C C Can be easily manufactured by changing the mask pattern of the gate electrode, the second polycrystalline silicon layer, the contact, and the metal wiring in a known manufacturing process without increasing the area of the pixel unit.
[0047]
Thus, this CMOS image sensor is CMOS process compatible, that is, the MOS transistor in the pixel unit 10 is formed in the same process as the MOS transistor of the peripheral circuit. As a result, this CMOS image sensor is composed of one integrated circuit chip.
[0048]
(Second Embodiment)
FIG. 12 shows a schematic circuit configuration of a CCD solid-state imaging device (interline CCD image sensor) including a charge detection device according to an embodiment of the present invention. This CCD image sensor has a plurality of pixels 110 arranged in a two-dimensional matrix on the surface of a semiconductor substrate (p-well 120 shown in FIG. 11), and vertical transfer pulses ΦV1, ΦV2, and signal charges from the pixels 110. ..., a plurality of vertical CCDs 120 that are transferred to the vertical CCD based on ΦVm and sequentially transferred in the vertical direction, and signal charges from the vertical CCDs 120 are sequentially transferred in the horizontal direction based on the horizontal transfer pulses ΦH1, ΦH2,. A horizontal CCD 112 for transfer and an output circuit 115 for receiving and amplifying signal charges from the horizontal CCD 112 via a horizontal signal line 118 are provided. Each pixel 110 includes a photodiode as a photoelectric conversion element. The vertical CCD 120 and the horizontal CCD 112 constitute a transfer unit that transfers signal charges.
[0049]
As shown in FIG. 11, the output circuit 115 includes a signal charge storage unit 107 having a floating diffusion region (FD) 122 formed at a predetermined distance from the output stage (n-th stage) of the horizontal CCD 112, and A reset unit 119 composed of an n + layer 123 formed at a predetermined distance from the signal charge storage unit 107 is formed. C FD Indicates the junction capacitance between the floating diffusion region 122 and the p-well 120.
[0050]
In addition, between the output stage (n-th stage) of the horizontal CCD 112 and the signal charge storage unit 107, SiO 2 2 A transfer transistor 101 is configured as a transfer unit having a gate electrode 132 formed through a film 131. Further, a reset transistor 102 having the same structure as that of the transfer transistor 1 is configured between the signal charge storage unit 107 and the reset unit 119. As in the first embodiment, a capacitor C is formed between the gate electrode 132 of the transfer transistor 101 and the floating diffusion region 122 of the signal charge storage unit 107. C Is added. The capacitor Cc is positively provided so that the electrostatic potential of the floating diffusion region 122 is deepened by the potential of the gate electrode 132, and is not simply a capacitive coupling due to the stray capacitance.
[0051]
103 is C FD A driving transistor for amplifying the signal charge accumulated in the pixel 104, a read transistor for selectively outputting the output voltage of the image sensor to the vertical signal line, and a signal 108 for amplifying and outputting the signal charge of each pixel An output signal line 109 indicates a load transistor that functions as a constant current source. The drive transistor 103 and the load transistor 109 constitute a source follower circuit. The voltage VFD of the signal charge storage unit 107 applied to the gate electrode of the driving transistor 103 is amplified by this source follower circuit and output to the output signal line 108. VRST is a reset voltage, and VDD is a power supply voltage.
[0052]
The output circuit 115 operates in the same manner as the pixel unit 110 in the first embodiment. First, the potential VFD of the floating diffusion region 122 of the signal charge storage unit 107 is set to the reset potential VRST by the reset pulse ΦRST. Next, a high level voltage ΦTG = VHi is applied to the gate electrode 132 of the transfer transistor 101, and the signal charge from the photodiode of the pixel 110 via the vertical CCD 120 and the horizontal CCD 112 is transferred to the signal charge storage unit 107. An output signal corresponding to the potential VFD of the floating diffusion region 122 of the signal charge storage unit 107 is output by the operation of the source follower circuit including the MOS transistor 103 and the constant current source 109, and the output signal is output by the read transistor 104. Is read out. The read signal is amplified by a circuit unit (not shown) by performing correlated double sampling (CDS).
[0053]
Here, in this CCD image sensor, the capacitive coupling C between the gate electrode 132 and the floating diffusion region 122 when the gate pulse ΦTG of the transfer transistor 101 is turned on (high level VHi is applied). C As a result, the electrostatic potential of the floating diffusion region 122 is deepened. Therefore, the dynamic range of the output signal is expanded in the same manner as indicated by D ′ in FIG.
[0054]
Capacitor C C The same structure as that shown in FIGS. 6 to 10 can be adopted. As a result, this CCD image sensor can be manufactured by a normal CCD process, and there is no need to change the process.
[0055]
【The invention's effect】
As is clear from the above, according to the charge detection device of the present invention, the dynamic range of the output signal can be easily expanded without causing a new problem.
[0056]
Further, according to the MOS type solid-state imaging device and the CCD type solid-state imaging device of the present invention, the dynamic range of the output signal can be easily expanded without causing a new problem.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of a pixel unit included in a MOS type solid-state imaging device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a schematic circuit configuration when reading is performed with a voltage of the MOS type solid-state imaging device.
FIG. 3 is a diagram illustrating an operation timing of the MOS type solid-state imaging device.
FIG. 4 is a diagram showing a potential diagram at the time of resetting a diffusion region constituting the pixel unit.
FIG. 5 is a diagram showing a potential diagram at the time of transfer of diffusion regions constituting the pixel unit.
FIG. 6 is a diagram illustrating a structure example of a capacitor.
FIG. 7 is a diagram illustrating a structure example of a capacitor.
FIG. 8 is a diagram illustrating a structure example of a capacitor.
FIG. 9 is a diagram illustrating a structure example of a capacitor.
FIG. 10 is a diagram illustrating a structure example of a capacitor.
FIG. 11 is a diagram illustrating a configuration of an output circuit included in a CCD solid-state imaging device according to a second embodiment of the present invention.
FIG. 12 is a diagram showing a schematic circuit configuration of the CCD solid-state imaging device.
FIG.
FIG. 13 is a diagram illustrating a configuration of a pixel unit included in a conventional MOS solid-state imaging device.
FIG. 14 is a diagram showing a potential diagram at the time of transfer of a diffusion region constituting the pixel unit.
[Explanation of symbols]
1,101 Transfer transistor
3,103 Drive transistor
4,104 Read transistor
5 Photodiode
7,107 Signal charge storage unit
22,122 Floating diffusion region
32,132 Gate electrode
15,115 Output circuit

Claims (6)

半導体基板の表面に形成された、信号電荷を供給する電荷供給部と、
上記基板表面に上記電荷供給部から所定距離だけ離間して形成された浮遊拡散領域を有し、この浮遊拡散領域と上記基板との間の接合容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記電荷供給部と信号電荷蓄積部との間の基板上に設けられたゲート電極を有し、このゲート電極に与えられた電位に応じて上記電荷供給部からの信号電荷を上記信号電荷蓄積部へ転送する転送部と、
上記信号電荷蓄積部に蓄積された信号電荷をリセットするリセット手段とを備えて、
上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号を出力する電荷検出装置において、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシャルが深くなるように容量結合していることを特徴とする電荷検出装置。
A charge supply unit for supplying signal charges formed on the surface of the semiconductor substrate;
A signal charge accumulating unit having a floating diffusion region formed on the surface of the substrate at a predetermined distance from the charge supply unit and capable of accumulating a signal charge by a junction capacitance between the floating diffusion region and the substrate; ,
A gate electrode provided on the substrate between the charge supply unit and the signal charge storage unit, and the signal charge from the charge supply unit according to a potential applied to the gate electrode; A transfer unit to transfer to,
Resetting means for resetting the signal charge stored in the signal charge storage unit,
In the charge detection device that outputs an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit,
The charge detection device, wherein the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit are capacitively coupled so that the electrostatic potential of the floating diffusion region is deepened.
請求項1に記載の電荷検出装置において、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合は、上記ゲート電極を上記浮遊拡散領域上まで延在させて形成されていることを特徴とする電荷検出装置。
The charge detection device according to claim 1,
The capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit is formed by extending the gate electrode to the floating diffusion region. .
請求項1に記載の電荷検出装置において、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合は、上記浮遊拡散領域に電気的接続された金属配線を第1の多結晶シリコン層からなる上記ゲート電極上まで延在させて形成されていることを特徴とする電荷検出装置。
The charge detection device according to claim 1,
Capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit is achieved by connecting a metal wiring electrically connected to the floating diffusion region on the gate electrode made of the first polycrystalline silicon layer. A charge detection device characterized in that the charge detection device is formed to extend up to.
請求項1に記載の電荷検出装置において、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との間の容量結合は、第1の多結晶シリコン層からなる上記ゲート電極上に、上記浮遊拡散領域に電気的接続された第2の多結晶シリコン層を設けて形成されていることを特徴とする電荷検出装置。
The charge detection device according to claim 1,
Capacitive coupling between the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit is formed on the gate electrode made of the first polycrystalline silicon layer and electrically connected to the floating diffusion region. A charge detection device comprising two polycrystalline silicon layers.
半導体基板上に複数個配列された単位セルを有するMOS型固体撮像装置であって、
上記各単位セルは、
半導体基板の表面に形成された、受光量に応じて信号電荷を発生する光電変換部と、
上記基板表面に上記から所定距離だけ離間して形成された浮遊拡散領域を有し、この浮遊拡散領域と上記基板との間の接合容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記光電変換部と信号電荷蓄積部との間の基板上に設けられたゲート電極を有し、このゲート電極に与えられた電位に応じて上記光電変換部からの信号電荷を上記信号電荷蓄積部へ転送する転送部と、
上記信号電荷蓄積部に蓄積された信号電荷をリセットするリセット手段と、
上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号を出力する増幅手段と、
上記増幅手段からの出力信号を読み出す読み出し手段とを備え、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシャルが深くなるように容量結合していることを特徴とするMOS型固体撮像装置。
A MOS type solid-state imaging device having a plurality of unit cells arranged on a semiconductor substrate,
Each unit cell is
A photoelectric conversion section that is formed on the surface of the semiconductor substrate and generates a signal charge according to the amount of received light;
A signal charge accumulating portion having a floating diffusion region formed on the substrate surface by a predetermined distance from the above, and capable of accumulating signal charges by a junction capacitance between the floating diffusion region and the substrate;
A gate electrode provided on the substrate between the photoelectric conversion unit and the signal charge storage unit, and the signal charge from the photoelectric conversion unit is transferred to the signal charge storage unit according to a potential applied to the gate electrode; A transfer unit to transfer to,
Resetting means for resetting the signal charge stored in the signal charge storage unit;
Amplifying means for outputting an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit;
Reading means for reading out the output signal from the amplification means,
A MOS type solid-state imaging device, wherein the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit are capacitively coupled so that the electrostatic potential of the floating diffusion region is deepened.
半導体基板の表面に複数個配列された光電変換素子と、
上記各光電変換素子が発生した電荷を上記基板表面に沿って順次転送するCCD部と、
上記基板表面に上記CCD部の出力段から所定距離だけ離間して形成された浮遊拡散領域を有し、この浮遊拡散領域と上記基板との間の接合容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記CCD部の出力段と信号電荷蓄積部との間の基板上に設けられたゲート電極を有し、このゲート電極に与えられた電位に応じて上記電荷供給部からの信号電荷を上記信号電荷蓄積部へ転送する転送部と、
上記信号電荷蓄積部に蓄積された信号電荷をリセットするリセット手段と、
上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力信号を出力する増幅手段と、
上記増幅手段からの出力信号を読み出す読み出し手段とを備え、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシャルが深くなるように容量結合していることを特徴とするCCD型固体撮像装置。
A plurality of photoelectric conversion elements arranged on the surface of the semiconductor substrate;
A CCD unit that sequentially transfers the charges generated by the photoelectric conversion elements along the substrate surface;
A signal charge storage that has a floating diffusion region formed on the substrate surface at a predetermined distance from the output stage of the CCD unit, and can store a signal charge by a junction capacitance between the floating diffusion region and the substrate. And
A gate electrode provided on the substrate between the output stage of the CCD unit and the signal charge storage unit, and the signal charge from the charge supply unit is converted into the signal charge according to the potential applied to the gate electrode; A transfer unit to transfer to the storage unit;
Resetting means for resetting the signal charge stored in the signal charge storage unit;
Amplifying means for outputting an output signal corresponding to the potential of the floating diffusion region of the signal charge storage unit;
Reading means for reading out the output signal from the amplification means,
A CCD type solid-state imaging device, wherein the gate electrode of the transfer unit and the floating diffusion region of the signal charge storage unit are capacitively coupled so that the electrostatic potential of the floating diffusion region is deepened.
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