JP4093819B2

JP4093819B2 - 半導体集積回路

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Publication number: JP4093819B2
Application number: JP2002233361A
Authority: JP
Inventors: 玄森下; 隆幸行天
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-09
Filing date: 2002-08-09
Publication date: 2008-06-04
Anticipated expiration: 2022-08-09
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Description

【０００１】
【発明の属する技術分野】
本発明は、入力電圧に応答した電圧を生成するための電圧変換回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
近年、情報通信分野の発展に伴い携帯電話機器等のモバイル通信機器の普及が著しく、これらに使用される半導体集積回路の低消費電力化の要求がますます高まってきている。とりわけ、モバイル通信機器において内蔵されるＤＲＡＭ回路（Dynamic Random Access Memory）では入力のないスタンバイ状態の期間が長い。このスタンバイ状態の期間においてデータ保持のためのいわゆるセルフリフレッシュ動作の周期を調整することによりスタンバイ時における低消費電力化が図られている。
【０００３】
このセルフリフレッシュ動作は、リフレッシュ対象となるアドレスが内部で自動発生され、アドレス選択がＤＲＡＭ回路内部で自動的に行なわれる。さらに、内部のリフレッシュタイマによって周期的に発生されるリフレッシュクロック信号に応じて、リフレッシュ動作が所定のリフレッシュ周期ごとに順次実行される。
【０００４】
図１５は、リフレッシュクロック信号を生成するリングオシレータ回路の構成図である。
【０００５】
リングオシレータ回路は、直列に結合された（２ｎ＋１）個（ｎ：自然数）のインバータＩＶを有する。図１５においては、ｎ＝３の場合の構成について一例として示されている。これらのインバータは、環状に結合され、最終段のインバータの出力は初段のインバータの入力ノードに帰還される。このリングオシレータ回路は、インバータの動作電流に応じた発振周波数のリフレッシュクロック信号を内部回路へ供給する。
【０００６】
ここでインバータＩＶは全て同一の構成であるので、代表的に初段のインバータＩＶについて説明する。インバータＩＶは、トランジスタＰＴ，ＮＴおよびＮＴＴとを含む。トランジスタＰＴは、電源電圧ＶＣＣとノードＮｄとの間に配置され、そのゲートは入力信号である外部クロック信号ｅｘｔ．ＣＬＫの入力を受ける。また、トランジスタＮＴは、トランジスタＮＴＴを介して接地電圧ＧＮＤとノードＮｄとの間に配置され、そのゲートは入力信号である外部クロック信号ｅｘｔ．ＣＬＫの入力を受ける。トランジスタＮＴＴは、ノードＮｄと接地電圧ＧＮＤとの間にトランジスタＮＴと直列に接続され、そのゲートは電圧変換回路３００からの出力電圧を受ける。なお、トランジスタＰＴは、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタＮＴおよびＮＴＴは、一例としてＮチャネルＭＯＳトランジスタとする。
【０００７】
インバータＩＶは、入力信号である外部クロック信号ｅｘｔ．ＣＬＫの入力に応じてトランジスタＰＴおよびＮＴを相補的にオンし、次段のインバータＩＶに入力信号に応じた電圧レベルを供給する。ここで、トランジスタＮＴＴのゲートは上述したように電圧変換回路３００により生成された出力電圧の入力を受ける。これに伴い、インバータＩＶの動作電流が電圧変換回路３００により調整される。したがって、リングオシレータ回路は、この電圧変換回路３００により生成された出力電圧の電圧レベルに応答した発振周波数のリフレッシュクロック信号を発生する。
【０００８】
図１６は、リングオシレータ回路で用いられる電圧変換回路３００の回路構成図である。
【０００９】
図１６を参照して、電圧変換回路３００はトランジスタ３０１〜３０４を含む。
【００１０】
トランジスタ３０１は、電源電圧ＶＣＣの供給を受ける電圧ノードとノードＮａとの間に配置され、そのゲートはノードＮａと電気的に結合される。トランジスタ３０２は、電源電圧ＶＣＣの供給を受ける電圧ノードと出力ノードＮｂとの間に配置され、そのゲートはノードＮａと電気的に結合される。トランジスタ３０３は、接地電圧ＧＮＤとノードＮａとの間に配置され、そのゲートは入力信号である入力電圧Ｖｉｎの入力を受ける。トランジスタ３０４は、出力ノードＮｂと接地電圧ＧＮＤとの間に配置され、そのゲートは出力ノードＮｂの入力を受ける。ここでは、トランジスタ３０１および３０２は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタ３０３および３０４は、一例としてＮチャネルＭＯＳトランジスタとする。
【００１１】
この電圧変換回路はトランジスタ３０１および３０２で構成されるカレントミラーにより入力電圧Ｖｉｎの入力に応答して出力電圧である定電圧Ｖｏｕｔを生成する。定電圧Ｖｏｕｔの電圧レベルは、電圧変換回路を構成する各トランジスタのトランジスタサイズによって設定される。
【００１２】
したがって、当該電圧変換回路の出力電圧を調整することにより正確な周期でリフレッシュ動作を正常に実行することができる。
【００１３】
【発明が解決しようとする課題】
一方、リフレッシュ動作が実行されるリフレッシュ周期は、メモリセルがデータを保持することができる時間によって定められ、このデータ保持時間は、メモリセルのリーク電流に依存する。このメモリセルのリーク電流は、温度変化に敏感なメモリセルでは、１００℃の温度増加で３桁弱も増加する。したがって、リフレッシュ周期は、温度に応じて適切に設定される必要がある。
【００１４】
しかしながら、上記の電圧変換回路の出力電圧の電圧レベルは構成されるトランジスタサイズに応じて設定された電圧レベルの値となるため温度変化に応じて電圧レベルを調整することはできない。
【００１５】
したがって、たとえばリングオシレータ回路に当該電圧変換回路を適用した場合には、リフレッシュ周期を適切に内部調整することができず、高温でのメモリセルのデータ保持特性を保証するため、高温時の実力に合わせたリフレッシュ周期となるように電圧変換回路を設計していた。それゆえ、室温時もしくは低温時において不必要な頻度でリフレッシュ動作が実行されることとなりリフレッシュ動作時の消費電力が必要以上に大きくなるという問題があった。
【００１６】
本発明の目的は、温度変化に応じて電圧レベルを調整することが可能な電圧変換回路を備えた半導体集積回路を提供することである。
【００１７】
【課題を解決するための手段】
本発明のある局面に従う半導体集積回路は、入力電圧に応答して出力電圧を出力ノードに生成する電圧変換回路と、温度変化に応じて望ましい動作特性が変化し、電圧変換回路の出力電圧に応じて制御される内部回路とを備え、電圧変換回路は、第１の電圧と内部ノードとの間に設けられ、入力電圧の供給を受けるゲートを有する第１のトランジスタ部と、第２の電圧の供給を受ける電圧ノードと内部ノードとの間に設けられ、内部ノードと接続されたゲートを有する第２のトランジスタ部と、第２のトランジスタ部と電圧ノードとの間に配置される第１の抵抗部と、第２のトランジスタ部とカレントミラーを構成するように電圧ノードと出力ノードとの間に配置され、内部ノードと接続されたゲートを有する第３のトランジスタ部と、出力ノードと第１の電圧との間に配置され、出力ノードと接続されたゲートを有する第４のトランジスタ部と、第４のトランジスタ部と第１の電圧との間に配置される第２の抵抗部とを含み、第１および第２の抵抗部は、温度変化に応じて抵抗値が変化する抵抗特性を有する。
【００１８】
好ましくは、第１の抵抗部は、電圧ノードと第２のトランジスタ部との間に各々が互いに直列に接続された複数の抵抗素子と、複数の抵抗素子にそれぞれ対応して設けられ、対応する抵抗素子の短絡経路を制御する複数の短絡制御回路とを含む。
【００１９】
好ましくは、第２の抵抗部は、第１の電圧と第４のトランジスタ部との間に各々が互いに直列に接続された複数の抵抗素子と、複数の抵抗素子にそれぞれ対応して設けられ、対応する抵抗素子の短絡経路を制御する複数の短絡制御回路とを含む。
【００２０】
特に、複数の抵抗素子の抵抗値は、互いに異なるように２のべき乗の値にそれぞれ設定される。
【００２１】
好ましくは、第２のトランジスタ部は、第１の抵抗部と内部ノードとの間に互いに並列に設けられ、各々が内部ノードと接続されたゲートを有する複数のトランジスタ素子と、複数のトランジスタ素子にそれぞれ対応して設けられ、対応するトランジスタ素子を介して第１の抵抗部と内部ノードとの接続を制御する複数の接続制御回路とを含み、複数のトランジスタ素子は、それぞれが互いに異なるゲート幅を有する。
【００２２】
好ましくは、第３のトランジスタ部は、電圧ノードと出力ノードとの間に互いに並列に設けられ、各々が内部ノードと接続されたゲートを有する複数のトランジスタ素子と、複数のトランジスタ素子にそれぞれ対応して設けられ、対応するトランジスタ素子を介して電圧ノードと出力ノードとの接続を制御するための複数の接続制御回路とを含み、複数のトランジスタ素子は、それぞれが互いに異なるゲート幅を有する。
【００２３】
好ましくは、電圧変換回路は、電圧ノードと第３のトランジスタ部との間および第１のトランジスタ部と第１の電圧との間の少なくとも一方に配置されるダミー抵抗と、ダミー抵抗を短絡する短絡配線とをさらに含む。
【００２４】
好ましくは、電圧変換回路は、電圧変換回路の電圧ノードと第２の電圧との間に結合され、第２の電圧の高周波成分を除去するための低域通過回路をさらに含む。
【００２５】
好ましくは、半導体集積回路は、第１のトランジスタ部のゲートに入力される入力電圧の供給を制御する入力制御回路をさらに備え、入力制御回路は、スタンバイ時において第１のトランジスタ部のゲートへの入力電圧の供給を停止する。
【００２６】
好ましくは、半導体集積回路は、入力電圧を生成する電圧生成回路をさらに備え、電圧生成回路が生成する入力電圧は、電圧変換回路の動作時とスタンバイ時とで異なる。
【００２７】
好ましくは、第１のトランジスタ部は、入力電圧に応じて、内部ノードと第１の電圧との間を電気的に結合する第１のトランジスタ素子と、第１のトランジスタ素子と第１の電圧との間に配置され、第１のトランジスタ素子を通過する電流量を制御するための通過電流制御回路とをさらに含み、スタンバイ時において通過電流制御回路は第１のトランジスタ素子を通過する電流量を動作時よりも低く設定する。
【００２８】
特に、通過電流制御回路は、第１のトランジスタ素子と第１の電圧との間に配置され、入力電圧を供給を受けるゲートを有する第２のトランジスタ素子と、第２のトランジスタ素子と並列に第１のトランジスタ素子と第１の電圧との間に配置され、動作時に活性化される信号を受けるゲートを有する第３のトランジスタ素子とを有する。
【００２９】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１に従う電圧変換回路の適用を示す半導体記憶装置１の全体構成図である。
【００３１】
図１を参照して、半導体記憶装置１は、外部からの行アドレス信号ｅｘｔ．ＲＡの入力をバッファ処理して行アドレスカウンタ３に出力する行アドレスバッファ２と、行アドレスバッファ２から受けた行アドレス信号ｅｘｔ．ＲＡを内部クロック信号ＣＬＫに同期してカウント動作を行い、内部行アドレス信号を生成して行デコーダ４に出力する行アドレスカウンタ３と、行アドレスカウンタ３の出力結果である内部行アドレス信号をデコードした内部行アドレスと後述するリフレッシュアドレスとのいずれか一方を選択してメモリアレイ部５における行選択を実行する行デコーダ４と、図示しないがデータを記憶するための行列状に配置された複数のメモリセルを有するメモリアレイ部５とを備える。
【００３２】
また、半導体記憶装置１は、さらに外部クロック信号ｅｘｔ．ＣＬＫの入力に応答して内部クロック信号ＣＬＫを生成するクロック生成回路６と、セルフ／オートリフレッシュ選択信号ＳＥに応答してリフレッシュ動作の実行周期を規定するためのリフレッシュクロック信号ＲＣＬＫを生成するリフレッシュタイマ７と、リフレッシュ動作時において、リフレッシュクロック信号ＲＣＬＫに同期して、リフレッシュ用行アドレスのカウントアップを行ない、リフレッシュアドレスを出力するリフレッシュカウンタ８と、外部からの列アドレス信号ｅｘｔ．ＣＡの入力および内部クロック信号ＣＬＫに同期してカウント動作を行なって内部列アドレスを生成する列アドレスカウンタ１０と、列アドレスカウンタ１０によって生成された内部列アドレスに応答してメモリアレイ部５の列選択を実行するとともに読出されたデータを増幅してデータ入出力制御回路１１に出力する列デコーダ／センスアンプ９と、列デコーダ／センスアンプ９との間で外部データＤＴのデータ授受を制御するデータ入出力制御回路１１とを備える。
【００３３】
図２は、本発明の実施の形態１に従う電圧変換回路をリングオシレータ回路に適用した概念図である。
【００３４】
図２を参照して、本発明の実施の形態１に従うリングオシレータ回路は、図１５のリングオシレータ回路と比較して電圧変換回路３００を電圧変換回路１００に置換した点が異なる。その他の点については図１５で説明したリングオシレータ回路の構成と同様であるのでその詳細な説明は繰返さない。
【００３５】
図３は、本発明の実施の形態１に従う電圧変換回路１００と電圧変換回路１００によって駆動されるトランジスタＮＴＴの回路構成図である。
【００３６】
図３を参照して、本発明の実施の形態１に従う電圧変換回路１００は、抵抗２０および２５と、トランジスタ２１〜２４とを含む。
【００３７】
トランジスタ２３は、接地電圧ＧＮＤとノードＮ１との間に配置され、そのゲートは入力電圧Ｖｉｎの入力を受ける。抵抗２０およびトランジスタ２１は、電源電圧ＶＣＣの供給を受けるノードＮ０とノードＮ１との間に直列に接続されトランジスタ２１のゲートはノードＮ１と電気的に結合されている。トランジスタ２２は、トランジスタ２１とカレントミラーを構成するようにノードＮ０とノードＮ２との間に配置されそのゲートはノードＮ１と電気的に結合される。トランジスタ２４および抵抗２５は、ノードＮ２と接地電圧ＧＮＤとの間に配置されトランジスタ２４のゲートはノードＮ２と電気的に結合される。また、トランジスタＮＴＴはソース側を接地電圧ＧＮＤと電気的に結合されそのゲートはノードＮ２と電気的に結合されている。トランジスタ２１および２２とトランジスタ２３および２４との極性は互いに異なり、ここでは一例としてトランジスタ２１および２２はＰチャネルＭＯＳトランジスタとする。また、トランジスタ２３および２４は、一例としてＮチャネルＭＯＳトランジスタとする。また、抵抗２０および２５は、温度に応じて抵抗値が変化する抵抗特性を有する。
【００３８】
ここで、電圧変換回路１００から生成された出力電圧をゲートに受けるトランジスタＮＴＴには定電流ｉ２が流れる。
【００３９】
このトランジスタＮＴＴに流れる定電流ｉ２について考える。
たとえば、電圧変換回路１００において、入力側の抵抗２０には電流ｉ０が流れるものとし、出力側の抵抗２５には電流ｉ１が流れるものとする。また、抵抗２０および２５は抵抗値Ｒ０およびＲ１を有するものとする。また、トランジスタ２１，２２，２４およびＮＴＴはそれぞれゲート幅Ｗ０，Ｗ１，Ｗ２およびＷ３を有するものとする。
【００４０】
そうすると、トランジスタ２１および２２で構成されるカレントミラーにおいて、トランジスタ２２を流れる電流ｉ１は上記の値に基づき以下の関係式を得ることができる。
【００４１】
【数１】

【００４２】
ここで、Ｖｇｓ０（ｉ０）およびＶｇｓ１（ｉ１）は、それぞれトランジスタ２１および２２にそれぞれ電流ｉ０およびｉ１が流れる場合のゲートソース間電圧を示す。
【００４３】
図４は、トランジスタ２１および２２のトランジスタ特性図である。
図４を参照して、縦軸はｌｏｇ（ｉα）の値を示し、横軸はゲートソース間電圧Ｖｇｓαを示す。αは任意の数である。
【００４４】
たとえば、トランジスタ２１に電流ｉ０が流れた場合、図３を参照してゲートソース間電圧は電圧Ｖｇｓ０（ｉ０）を示す。また、電流ｉ１が流れた場合、このトランジスタ特性によりゲートソース間電圧は電圧Ｖｇｓ０（ｉ１）を示す。
【００４５】
また、トランジスタ２２に電流ｉ０が流れた場合、図３を参照してゲートソース間電圧は電圧Ｖｇｓ１（ｉ０）を示す。また、電流ｉ１が流れた場合、このトランジスタ特性によりゲートソース間電圧は電圧Ｖｇｓ１（ｉ１）を示す。
【００４６】
これにより、Ｓファクタ（＝Ｓ１）を用いて以下の式を導出することができる。
【００４７】
【数２】

【００４８】
また、上式のｌｏｇ（ｉ０／ｉ１）はトランジスタ２１および２２のゲート幅の比ｌｏｇ（Ｗ０／Ｗ１）に近似することができる。したがって、上式は以下の式を満たす。
【００４９】
【数３】

【００５０】
このＳファクタは、いわゆるトランジスタのスイッチング特性を示し、ゲート電圧に対する傾きの逆数であらわされる。このＳファクタの値が小さいほどスイッチング特性に優れゲートリーク電流は小さい。
【００５１】
また、トランジスタ２１および２２のＳファクタはほぼ同値であり、以下の式を満たす。
【００５２】
【数４】

【００５３】
これら式（１），（２）および（４）を用いて、ゲートソース間電圧Ｖｇｓを消去すると次式（５）を得ることができる。
【００５４】
【数５】

【００５５】
また、同様にしてトランジスタ２４およびトランジスタＮＴＴで構成されるカレントミラーについてトランジスタＮＴＴを流れる電流ｉ２について以下の関係式を導くことができる。ここでも上述したのと同様の方式に従って以下の関係式を導出することができる。なお、トランジスタ２４およびトランジスタＮＴＴのＳファクタは、Ｓ２として標記する。
【００５６】
すなわち
【００５７】
【数６】

【００５８】
【数７】

【００５９】
【数８】

【００６０】
これら（６）から（８）式に基づいて次式を導出することができる。
【００６１】
【数９】

【００６２】
この（５）および（９）式に基づいて電流ｉ２は以下の関係式を満たす。
【００６３】
【数１０】

【００６４】
このように（１０）式に従い電流ｉ２は、電流ｉ０とデバイス構造で決定されるトランジスタのゲート幅および抵抗およびＳファクタに応じた値に設定される。これに伴い、これら関係式を満たすようにゲート幅および抵抗ならびにＳファクタを設定することにより所望の電流ｉ２をトランジスタＮＴＴに供給することができる。
【００６５】
図５は、抵抗２０および２５を形成する抵抗材料と温度変化に基づいて変化する抵抗値を指し示す抵抗特性を示す表である。
【００６６】
具体的には、抵抗材料としてｎ−ｐｏｌｙＳｉ（ｎ型ポリシリコン）で形成された抵抗は、室温時から高温時へ遷移した場合、抵抗値が約２．５％上昇する。たとえば、ｎ型ポリシリコンを抵抗材料とした場合には１００Ωの抵抗値に対して１０２．５Ωの抵抗値に変動する。ここで「高温」とは、一般的に７０〜８０℃あるいはそれ以上の温度を表わす。また、抵抗材料としてＮ⁺拡散層で形成された抵抗は、室温時から高温時へ遷移した場合、抵抗値が１０％上昇する。たとえば、Ｎ⁺拡散層を抵抗材料とした場合には１００Ωの抵抗値に対して１１０Ωの抵抗値に変動する。また、抵抗材料としてＰ⁺拡散層で形成された抵抗は室温時から高温時へ遷移した場合、抵抗値が１０％上昇する。たとえば、Ｐ⁺拡散層を抵抗材料とした場合には２００Ωの抵抗値に対して２２０Ωの抵抗値に変動する。
【００６７】
なお、ここでは温度が上昇するに従い、抵抗値が上昇するいわゆる正の抵抗特性を有する材料について例をあげて説明したが、これに限られず、温度が上昇するに従い、抵抗値が下降するいわゆる負の抵抗特性を有する抵抗材料を用いることも可能である。具体的には、ノンドープのケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）を抵抗材料とすることによりいわゆる負の抵抗特性を示す抵抗を実現することができる。
【００６８】
一例として、トランジスタＮＴＴを通過する電流ｉ２を室温状態において１０μＡに設計するために抵抗Ｒ０を１０ｋΩ、抵抗Ｒ１を１００ｋΩとした場合について考える。この場合におけるＳファクタは０．１Ｖ／ｄｅｃ、電流ｉ０＝１μＡ、ゲート幅Ｗ０＝Ｗ１、Ｗ２＝１０×Ｗ３に設計されているものとする。
【００６９】
ここで、高温時に遷移した場合、抵抗値が１０％上昇したとする。
そうすると、上述の（１０）式を用いて計算すると、電流ｉ２＝３０．５μＡに設定することができる。
【００７０】
したがって、本発明の実施の形態１に従う電圧変換回路１００を用いることにより温度変化に応じて生成される電圧レベルを調整することができ、これに伴いトランジスタＮＴＴを通過する電流量を調整することができる。すなわち、電圧変換回路を構成する抵抗を温度変化に基づいて変化する抵抗特性を有する抵抗材料で形成することにより、温度変化に応じて電圧レベルを所望の値に調整することができる。
【００７１】
これに伴い、当該電圧変換回路１００を用いてリングオシレータ回路を構成するインバータの動作電流量を温度変化に従い調整することができる。具体的には室温時と高温時とで電圧変換回路を構成する抵抗の抵抗値が変動するため、これに従い高温時においては室温時よりもインバータの動作電流量を増加させることができる。したがって、高温時においては室温時（低温時）よりもリフレッシュクロック信号の発振周波数を短く設定することができる。
【００７２】
（実施の形態１の変形例１）
本発明の実施の形態１の変形例１は、電圧変換回路の生成する電圧レベルをチューニングする構成について説明する。
【００７３】
図６は、図２の電圧変換回路１００の抵抗２０および２５と置換可能な抵抗可変回路４０の概念図である。
【００７４】
図６を参照して、抵抗可変回路４０は抵抗４１〜４４と各抵抗素子を短絡する短絡経路を形成するスイッチング素子４５〜４８とを含む。
【００７５】
ここでは、一例として抵抗４１〜４４はそれぞれ１Ω，２Ω，４Ωおよび８Ωに設定されているものとする。
【００７６】
抵抗可変回路４０は、スイッチング素子４５〜４８を選択的に導通させることにより抵抗可変回路４０の合成抵抗をチューニングすることができる。これに伴い、上述した（１０）式の抵抗値を調整することができ所望の電圧レベルにチューニングすることができる。
【００７７】
また、上記の例のように抵抗４１〜４４の抵抗値をそれぞれ２のべき乗の値に互いに異なるように設定することにより等間隔で抵抗値をチューニングすることができる。具体的には、ｎ個の抵抗が配置されている場合には、２のｎ乗とおりの合成抵抗値を等間隔でチューニングすることができる。たとえば、上記の例においては２の４乗とおりすなわち１６通りの合成抵抗値を等間隔でチューニングすることができる。これにより、合成抵抗のチューニングを簡易に実行することができる。
【００７８】
なお、ここでは抵抗４１〜４４の４個の抵抗素子を選択的に導通させてチューニングする構成について説明したが、特にこれらの個数に限定されるものではない。また、スイッチング素子４５〜４８としてヒューズを用い、ヒューズブローを選択的に実行することにより合成抵抗をチューニングすることも可能である。またＭＯＳトランジスタを用いてスイッチング素子を構成することによりゲートに与える制御信号に応答して選択的に短絡経路を形成することができる。これにより合成抵抗のチューニングを実行することも可能である。
【００７９】
（実施の形態１の変形例２）
図７は、本発明の実施の形態１の変形例２に従う電圧変換回路１１０およびトランジスタＮＴＴの回路構成図である。
【００８０】
図７を参照して、本発明の実施の形態１の変形例２に従う電圧変換回路１１０は、電圧変換回路１００と比較して、トランジスタ２１を接続切換回路５０に置換した点と、トランジスタ２２を接続切換回路５１に置換した点とが異なる。その他の点は、図３で示した実施の形態１の電圧変換回路１００と同様であるのでその詳細な説明は繰り返さない。
【００８１】
接続切換回路５０は、抵抗２０とノードＮ１との間に互いに並列に接続された複数の接続切換ユニットＳＴ０を有する。接続切換ユニットＳＴ０は直列に接続されたスイッチング素子５５と、スイッチング素子５５を介して抵抗２０とノードＮ１との間に電気的に結合され、ノードＮ１と接続されたゲートを有するトランジスタ５６とを含む。他の接続切換ユニットＳＴ０の構成についても同様であるのでその詳細な説明は繰返さない。
【００８２】
接続切換回路５１は、ノードＮ０とノードＮ２との間に互いに並列に配置された複数の接続切換ユニットＳＴ１を有する。接続切換ユニットＳＴ１は、直列に接続されたスイッチング素子５７と、スイッチング素子５７を介してノードＮ０とノードＮ２との間に電気的に結合され、ノードＮ１と接続されたゲートを有するトランジスタ５８とを含む。他の接続切換ユニットＳＴ１の構成についても同様であるのでその詳細な説明は繰り返さない。
【００８３】
たとえば、接続切換回路５０および５１を構成するトランジスタをスイッチング素子を用いて選択的に切換える。これに伴い、ゲート幅Ｗ０およびＷ１の値を当該切換えによって調整することができる。すなわち、上述した（１０）式のゲート幅Ｗ０およびＷ１の値を調整することができ出力電圧を所望の電圧レベルにチューニングすることができる。
【００８４】
なお、スイッチング素子としてヒューズを用い、ヒューズブローを選択的に実行することによりトランジスタのゲート幅をチューニングすることも可能である。またＭＯＳトランジスタを用いてスイッチング素子を構成し、当該ＭＯＳトランジスタのゲートに与える制御信号に応答して選択的に短絡経路を形成することができる。これに伴いトランジスタのゲート幅のチューニングを実行することも可能である。
【００８５】
なお、上記においては、接続切換回路５０および５１をともに配置した構成について説明したがいずれか一方のみを配置した構成とすることも可能である。
【００８６】
（実施の形態２）
本発明の実施の形態２は、電圧変換回路が受けるノイズを抑制する構成について説明する。
【００８７】
図８は、本発明の実施の形態２に従う電圧変換回路１２０およびトランジスタＮＴＴの回路構成図である。
【００８８】
図８を参照して、本発明の実施の形態２の電圧変換回路１２０は電圧変換回路１００と比較してノイズを抑制するためのノイズキャンセラ６０を電圧ノードＮ０とトランジスタ２２との間に配置した点が異なる。その他の点は、図３で示した実施の形態１の電圧変換回路１００と同様であるのでその詳細な説明は繰り返さない。
【００８９】
ノイズキャンセラ６０は、抵抗２０と同じ抵抗値を有するダミー抵抗６１とダミー抵抗６１を短絡する短絡経路を有する。
【００９０】
本構成とすることによりノードＮ０からの電源ノイズや上層配線からのノイズを抵抗２０および６１の両方でともに受ける。すなわち抵抗２０および抵抗６１をノードＮ０とトランジスタ２１および２２とのそれぞれに挿入した構成とすることにより回路の対称性を保つことができ、ノイズを相殺することが可能となる。これに伴い、電圧変換回路１２０に電源ノイズ等が与えられた場合においてもノイズを抑制し、精度よく所望の電圧レベルを生成することが可能となる。
【００９１】
（実施の形態２の変形例１）
図９は、本発明の実施の形態２の変形例１に従う電圧変換回路１３０およびトランジスタＮＴＴの回路構成図である。
【００９２】
図９を参照して、本発明の実施の形態２の変形例１に従う電圧変換回路１３０は、図３で示した電圧変換回路１００と比較して電源電圧ＶＣＣと電源電圧ＶＣＣの供給を受けるノードＮ０との間にフィルタ７０をさらに設けた点が異なる。その他の点は、図３で示した実施の形態１の電圧変換回路１００と同様であるのでその詳細な説明は繰り返さない。
【００９３】
フィルタ７０は、電源電圧ＶＣＣとノードＮ０との間に配置された抵抗素子７１と抵抗素子７１と並列にノードＮ０と接地電圧ＧＮＤとの間に配置されたキャパシタ７２とを含む。このフィルタ７０の回路構成は、高周波帯域の信号を減衰させるいわゆる低域通過フィルタである。
【００９４】
本発明の実施の形態２の変形例１の電圧変換回路１３０の構成によりフィルタ７０を用いることで高周波帯域信号である電源ノイズを抑制し、制度よく所望の電圧レベルを生成することができる。
【００９５】
（実施の形態２の変形例２）
図１０は、本発明の実施の形態２の変形例２に従う電圧変換回路１４０およびトランジスタＮＴＴの回路構成図である。
【００９６】
図１０を参照して、本発明の実施の形態２の変形例２に従う電圧変換回路１４０は、図３に示す電圧変換回路１００と比較してトランジスタ２３と接地電圧ＧＮＤとの間にノイズキャンセラ８０を設けた点が異なる。その他の点は、図３で示した実施の形態１の電圧変換回路１００と同様であるのでその詳細な説明は繰り返さない。
【００９７】
ノイズキャンセラ８０は、抵抗２５と同様のダミー抵抗８１とダミー抵抗８１を短絡する短絡経路を有する。本構成とすることにより実施の形態２で説明したのと同様に抵抗２５と同様のダミー抵抗８１とで構成される回路の対称性によりノイズを相殺することが可能となる。これに伴い、電圧変換回路１４０に接地電圧ＧＮＤからの接地電圧ノイズ等が与えられた場合においてもノイズを抑制し、精度よく所望の電圧レベルを生成することが可能となる。
【００９８】
（実施の形態２の変形例３）
図１１は、本発明の実施の形態２の変形例３に従う電圧変換回路１５０およびトランジスタＮＴＴの回路構成図である。
【００９９】
図１１を参照して、本発明の実施の形態２の変形例３に従う電圧変換回路１５０は、実施の形態２の変形例２に従う電圧変換回路１４０と比較してさらにノードＮ０とトランジスタ２２との間にノイズキャンセラ６０を配置した点が異なる。その他の点は、図１０で示した実施の形態２の変形例２に従う電圧変換回路１４０と同様であるのでその詳細な説明は繰り返さない。
【０１００】
本構成とすることにより、上述したように電源電圧ＶＣＣからの電源ノイズおよび接地電圧ＧＮＤからの接地電圧ノイズを回路の対称性を担保することによりノイズを抑制し、精度よく所望の電圧レベルを生成することが可能となる。
【０１０１】
（実施の形態３）
本発明の実施の形態３は、スタンバイ時において消費電力を低減する電圧変換回路の構成について説明する。
【０１０２】
図１２は、本発明の実施の形態３に従う電圧変換回路１６０およびトランジスタＮＴＴの回路構成図である。
【０１０３】
図１２を参照して、本発明の実施の形態３に従う電圧変換回路１６０は、実施の形態１の電圧変換回路１００と比較して入力電圧Ｖｉｎの入力を受けるトランジスタ２３のゲート側と接続され、入力電圧Ｖｉｎの電圧レベルを制御する入力電圧制御回路９０をさらに備えた点が異なる。その他の点は、図３で示した実施の形態１の電圧変換回路１００と同様であるのでその詳細な説明は繰り返さない。
【０１０４】
入力電圧制御回路９０は、インバータ９１とトランスファーゲート９２とトランジスタ９３とを含む。
【０１０５】
トランスファーゲート９２は、制御信号ＣＴ０およびインバータ９１を介する制御信号ＣＴ０の反転信号の入力を受けて入力電圧Ｖｉｎをトランジスタ２３のゲートに出力する。トランジスタ９３は、トランジスタ２３のゲートと接続されたノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートはインバータ９１を介する制御信号ＣＴ０の反転信号の入力を受ける。
【０１０６】
たとえば、一例として制御信号ＣＴ０が「Ｈ」レベルである場合にはトランスファーゲート９２がオンし、入力電圧Ｖｉｎがトランジスタ２３のゲートに入力される。一方、制御信号ＣＴ０が「Ｌ」レベルである場合にはトランスファーゲート９２はオフであり、トランジスタ９３はインバータ９１を介する制御信号ＣＴ０の反転信号の入力を受けてオンする。したがって、トランジスタ２３のゲートと接続されているノードＮ３の電圧レベルは接地電圧ＧＮＤレベルとなる。
【０１０７】
従って、スタンバイ時において入力電圧Ｖｉｎの供給を停止し、トランジスタ２３のゲートに供給される電圧を接地電圧ＧＮＤ（「Ｌ」レベル）レベルに設定する。これに伴い、電圧変換回路１６０を非活性化し、スタンバイ時における消費電力を低減することが可能となる。
【０１０８】
（実施の形態３の変形例１）
本発明の実施の形態３の変形例１は実施の形態３とは異なり、スタンバイ時においてトランジスタ２３に与える入力電圧Ｖｉｎの電圧レベルを調整することによりスタンバイ時における消費電力を低減することを目的とする。
【０１０９】
図１３は、本発明の実施の形態３の変形例１に従う入力電圧Ｖｉｎを生成する定電圧生成回路２００および接続制御回路２１０の構成図である。
【０１１０】
図１３を参照して、定電圧生成回路２００は、抵抗１０１とトランジスタ１０２〜１０９とを含む。抵抗１０１は電源電圧ＶＣＣの供給を受けるノードＮ４とトランジスタ１０３との間に配置される。トランジスタ１０２はノードＮ４とノードＮ５との間に配置され、そのゲートはノードＮ５と電気的に結合される。トランジスタ１０３は、トランジスタ１０２とカレントミラーを構成するように抵抗１０１とノードＮ６との間に配置され、そのゲートはノードＮ５と電気的に結合される。トランジスタ１０４は、ノードＮ５と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ６と電気的に結合される。トランジスタ１０５は、トランジスタ１０４とカレントミラーを構成するようにノードＮ６と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ６と電気的に結合される。トランジスタ１０３は抵抗１０１とノードＮ６との間に配置され、そのゲートはノードＮ５と電気的に結合される。
【０１１１】
トランジスタ１０６および１０７は電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートはノードＮ５とノードＮ７と電気的に結合される。トランジスタ１０８および１０９は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートはノードＮ５とノードＮ８と電気的に結合される。ここで、トランジスタ１０２，１０３，１０６および１０８は一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタ１０４，１０５，１０７および１０９はＮチャネルＭＯＳトランジスタとする。また、トランジスタ１０７および１０９のゲート幅はそれぞれ異なる。
【０１１２】
定電圧生成回路２００において、トランジスタ１０４および１０５はカレントミラー回路を構成する。このトランジスタ１０４および１０５が十分大きなチャネル抵抗を有する場合、トランジスタ１０２および１０３においてはカレントミラーを構成するトランジスタ１０４および１０５により同じ大きさの電流が流れる。また、トランジスタ１０６および１０８のゲートは、トランジスタ１０２および１０３のゲートと同様に同じノードＮ５と電気的に結合されているためトランジスタ１０６および１０８についてもトランジスタ１０４および１０５と同じ大きさの電流が流れる。
【０１１３】
したがって、定電圧生成回路２００において、定電圧を生成する出力ノードＮ７およびノードＮ８の電圧レベルは、トランジスタ１０７および１０９のゲート幅にしたがって設定される。
【０１１４】
接続制御回路２１０は、トランスファーゲート１１１および１１２とインバータ１１３とを含む。トランスファーゲート１１１は、ノードＮ７に伝達された信号を制御信号ＣＴ１に応じて入力電圧Ｖｉｎとして出力する。トランスファーゲート１１２は、ノードＮ８に伝達された信号を制御信号ＣＴ１に応じて入力電圧Ｖｉｎとして出力する。
【０１１５】
これに伴い、制御信号ＣＴ１に応じて入力電圧Ｖｉｎを切換えることができ、スタンバイ時においてトランジスタ２３に入力する入力信号の電圧レベルを調整することができる。
【０１１６】
一般的に、Ｓファクタが０．１Ｖ／ｄｅｃ程度として、トランジスタ２３を流れる電流ｉ０＝１μＡである場合、入力電圧Ｖｉｎを０．１Ｖ下げることにより約１／１０の大きさに電流を低減することができる。
【０１１７】
したがって、本構成のようにスタンバイ時において、通常時よりも低い入力電圧Ｖｉｎをトランジスタ２３に供給することにより消費電力を低減することができる。また、上記の実施の形態３においては、スタンバイ時において完全に入力電圧Ｖｉｎの電圧レベルを０Ｖとしてしまうために、電圧変換回路は非活性状態に設定される。一方、電圧変換回路の出力ノードは比較的大きな容量を有するため、完全に電圧変換回路が非活性状態となった場合には出力ノードを充電するために立ち上げに時間が掛かる場合がある。
【０１１８】
本構成の如く、スタンバイ時には完全に非活性化状態とするのではなく、スタンバイ時には低消費電力で駆動する構成とすることにより、スタンバイ時終了直後の電圧変換回路の立ち上げ速度を高速化させることができる。
【０１１９】
（実施の形態３の変形例２）
図１４は、本発明の実施の形態３の変形例２に従う電圧変換回路１７０およびトランジスタＮＴＴの回路構成図である。
【０１２０】
本発明の実施の形態３の変形例２に従う電圧変換回路１７０は、電圧変換回路１００と比較してトランジスタ２３を電流制御回路１２５に置換した点が異なる。その他の点は、図３で示した実施の形態１の電圧変換回路１００と同様であるのでその詳細な説明は繰り返さない。
【０１２１】
電流制御回路１２５は、トランジスタ１２１〜１２３を含む。トランジスタ１２１および１２２はノードＮ１と接地電圧ＧＮＤとの間に直列に配置され、そのゲートは入力電圧Ｖｉｎの入力を共に受ける。トランジスタ１２３は、トランジスタ１２２と並列にトランジスタ１２１と接地電圧ＧＮＤとの間に接続され、ゲートは制御信号ＣＴ２の入力を受ける。
【０１２２】
ここで、たとえば入力電圧Ｖｉｎの入力を受けるトランジスタ１２１および１２２のトランジスタ幅を１対９にすると、制御信号ＣＴ２に応答してスタンバイ時にトランジスタ１２１および１２２を流れる実効的な電流量は動作時に比べて約１／１０となる。
【０１２３】
このように入力電圧Ｖｉｎを直接制御することなく入力電圧Ｖｉｎの入力を受けるトランジスタ１２１および１２２のトランジスタ幅を調整することによりスタンバイ時における電流制御を行なうことができる。
【０１２４】
これに伴い動作モード時においては設計した温度特性に従う電圧変換回路の所望の電圧レベルを生成することが可能であるがスタンバイ時においては電圧変換回路１７０における動作電流量を調整することにより低消費電力化を図ることができる。
【０１２５】
なお、上記の実施の形態においてはリングオシレータ回路に適用する電圧変換回路の構成について説明してきたが本願発明の電圧変換回路はこれに限られず他の回路にも同様にして適用可能である。
【０１２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２７】
【発明の効果】
請求項１記載の半導体集積回路は、電圧変換回路を構成する第１および第２の抵抗部が温度変化に応じて抵抗値が変化する抵抗特性を有する。これにより電圧変換回路は、温度変化に応じて出力電圧を調整することができる。これに伴い、温度変化に応じて望ましい動作特性が変化する内部回路において、温度変化が生じた場合においても望ましい動作特性を担保した状態で安定的に制御することができる。
【０１２８】
請求項２および３記載の半導体集積回路は、抵抗部が複数の抵抗素子と対応する抵抗素子の短絡を制御する複数の短絡制御回路とを含む。これにより、選択的に複数の抵抗素子の短絡を制御することにより合成抵抗を調整することができる。これに伴い、精度よく電圧変換回路の出力電圧を所望の電圧レベルを生成するようにチューニングすることができ、内部回路の制御性を向上させることができる。
【０１２９】
請求項４記載の半導体集積回路は、複数の抵抗素子の抵抗値を互いに異なるように２のべき乗の値に設定する。これにより、合成抵抗を等間隔で容易にチューニングすることができる。
【０１３０】
請求項５記載の半導体集積回路は、電圧変換回路において、互いに並列に設けられた複数のトランジスタ素子と、対応するトランジスタ素子を介して第１の抵抗部と内部ノードとの接続を制御する複数の接続制御回路とを含む。これに伴い、接続制御回路を用いて選択的にゲート幅の異なる複数のトランジスタのうちの１つを選択することができ、出力電圧の電圧レベルを精度よく所望の値となるようにチューニングすることができる。
【０１３１】
請求項６記載の半導体集積回路は、電圧変換回路において、互いに並列に設けられた複数のトランジスタ素子と、対応するトランジスタ素子を介して電圧ノードと出力ノードとの接続を制御する複数の接続制御回路とを含む。これに伴い、接続制御回路を用いて、選択的にゲート幅の異なる複数のトランジスタのうちの１つを選択することによき、出力電圧の電圧レベルを精度よく所望の値となるようにチューニングすることができる。
【０１３２】
請求項７記載の半導体集積回路は、電圧変換回路において、電圧ノードと第３のトランジスタ部との間および第１のトランジスタ部と第１の電圧との間の少なくともいずれか一方の間にダミー抵抗と、ダミー抵抗を短絡する短絡配線とを設ける。これに伴い、ノイズが入力された場合に第１および第２の抵抗部の少なくとも一方とダミー抵抗との対称性に基づきノイズを相殺することができ、安定的に出力電圧を生成することができる。
【０１３３】
請求項８記載の半導体集積回路は、電圧変換回路において、電圧ノードと第２の電圧との間に低域通過回路を設ける。これに伴い、電圧ノードに入力されるノイズを除去することができ、安定的に出力電圧を生成することができる。
【０１３４】
請求項９記載の半導体集積回路は、スタンバイ時に第１のトランジスタ部をターンオフさせる入力制御回路を設ける。これに伴いスタンバイ時に電圧変換回路を非活性化することができるため電圧変換回路の消費電力をスタンバイ時において低減することができる。
【０１３５】
請求項１０記載の半導体集積回路は、入力電圧を生成する電圧生成回路をさらに設け、電圧生成回路が生成する電圧は動作時とスタンバイ時とで異なる。したがって、入力電圧をスタンバイ時に調整することができ、動作時の立上り速度を担保しつつ消費電力を低減することができる。
【０１３６】
請求項１１および１２記載の半導体集積回路は、第１のトランジスタ部において、トランジスタ素子とトランジスタ素子を通過する電流量を制御する電流制御回路を含む。また、スタンバイ時において電流制御回路はトランジスタ素子を通過する電流量を低く設定する。これに伴い、動作時の立上り速度を担保しつつ、スタンバイ時における電圧変換回路の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う電圧変換回路の適用を示す半導体記憶装置１の全体構成図である。
【図２】本発明の実施の形態１に従う電圧変換回路をリングオシレータ回路に適用した概念図である。
【図３】本発明の実施の形態１に従う電圧変換回路１００と電圧変換回路１００によって駆動されるトランジスタＮＴＴの回路構成図である。
【図４】トランジスタ２１および２２のトランジスタ特性図である。
【図５】抵抗２０および２５を形成する抵抗材料と温度変化に基づいて変化する抵抗値を指し示す抵抗特性を示す表である。
【図６】電圧変換回路１００の抵抗２０および２５と置換可能な抵抗可変回路４０の概念図である。
【図７】発明の実施の形態１の変形例２に従う電圧変換回路１１０およびトランジスタＮＴＴの回路構成図である。
【図８】本発明の実施の形態２の電圧変換回路１２０およびトランジスタＮＴＴの回路構成図である。
【図９】本発明の実施の形態２の変形例１に従う電圧変換回路１３０およびトランジスタＮＴＴの回路構成図である。
【図１０】本発明の実施の形態２の変形例２に従う電圧変換回路１４０およびトランジスタＮＴＴの回路構成図である。
【図１１】本発明の実施の形態２の変形例３に従う電圧変換回路１５０およびトランジスタＮＴＴの回路構成図である。
【図１２】本発明の実施の形態３に従う電圧変換回路１６０およびトランジスタＮＴＴの回路構成図である。
【図１３】本発明の実施の形態３の変形例１に従う入力電圧Ｖｉｎを生成する定電圧生成回路２００および接続制御回路２１０の構成図である。
【図１４】本発明の実施の形態３の変形例２に従う電圧変換回路１７０およびトランジスタＮＴＴの回路構成図である。
【図１５】リフレッシュクロック信号を生成するリングオシレータ回路の回路構成図である。
【図１６】リングオシレータ回路で用いられる電圧変換回路３００の回路構成図である。
【符号の説明】
１半導体記憶装置、２行アドレスバッファ、３行アドレスカウンタ、４行デコーダ、５メモリアレイ部、６クロック生成回路、７リフレッシュタイマ、８リフレッシュカウンタ、９列デコーダ／センスアンプ、１０列アドレスカウンタ、１１データ入出力制御回路。

Claims

入力電圧に応答して出力電圧を出力ノードに生成する電圧変換回路と、
温度変化に応じて望ましい動作特性が変化し、前記電圧変換回路の前記出力電圧に応じて制御される内部回路とを備え、
前記電圧変換回路は、
第１の電圧と内部ノードとの間に設けられ、前記入力電圧の供給を受けるゲートを有する第１のトランジスタ部と、
第２の電圧の供給を受ける電圧ノードと前記内部ノードとの間に設けられ、前記内部ノードと接続されたゲートを有する第２のトランジスタ部と、
前記第２のトランジスタ部と前記電圧ノードとの間に配置される第１の抵抗部と、
前記第２のトランジスタ部とカレントミラーを構成するように前記電圧ノードと前記出力ノードとの間に配置され、前記内部ノードと接続されたゲートを有する第３のトランジスタ部と、
前記出力ノードと前記第１の電圧との間に配置され、前記出力ノードと接続されたゲートを有する第４のトランジスタ部と、
前記第４のトランジスタ部と前記第１の電圧との間に配置される第２の抵抗部とを含み、
前記第１および第２の抵抗部は、温度変化に応じて抵抗値が変化する抵抗特性を有する、半導体集積回路。
前記第１の抵抗部は、前記電圧ノードと前記第２のトランジスタ部との間に各々が互いに直列に接続された複数の抵抗素子と、
前記複数の抵抗素子にそれぞれ対応して設けられ、対応する抵抗素子の短絡経路を制御する複数の短絡制御回路とを含む、請求項１記載の半導体集積回路。
前記第２の抵抗部は、前記第１の電圧と前記第４のトランジスタ部との間に各々が互いに直列に接続された複数の抵抗素子と、
前記複数の抵抗素子にそれぞれ対応して設けられ、対応する抵抗素子の短絡経路を制御する複数の短絡制御回路とを含む、請求項１記載の半導体集積回路。
前記複数の抵抗素子の抵抗値は、互いに異なるように２のべき乗の値にそれぞれ設定される、請求項２または３記載の半導体集積回路。
前記第２のトランジスタ部は、
前記第１の抵抗部と前記内部ノードとの間に互いに並列に設けられ、各々が前記内部ノードと接続されたゲートを有する複数のトランジスタ素子と、
前記複数のトランジスタ素子にそれぞれ対応して設けられ、対応するトランジスタ素子を介して前記第１の抵抗部と前記内部ノードとの接続を制御する複数の接続制御回路とを含み、
前記複数のトランジスタ素子は、それぞれが互いに異なるゲート幅を有する、請求項１記載の半導体集積回路。
前記第３のトランジスタ部は、
前記電圧ノードと前記出力ノードとの間に互いに並列に設けられ、各々が前記内部ノードと接続されたゲートを有する複数のトランジスタ素子と、
前記複数のトランジスタ素子にそれぞれ対応して設けられ、対応するトランジスタ素子を介して前記電圧ノードと前記出力ノードとの接続を制御するための複数の接続制御回路とを含み、
前記複数のトランジスタ素子は、それぞれが互いに異なるゲート幅を有する、請求項１または５記載の半導体集積回路。
前記電圧変換回路は、前記電圧ノードと前記第３のトランジスタ部との間および前記第１のトランジスタ部と第１の電圧との間の少なくとも一方に配置されるダミー抵抗と、
前記ダミー抵抗を短絡する短絡配線とをさらに含む、請求項１記載の半導体集積回路。
前記電圧変換回路は、前記電圧変換回路の前記電圧ノードと前記第２の電圧との間に結合され、前記第２の電圧の高周波成分を除去するための低域通過回路をさらに含む、請求項１記載の半導体集積回路。
前記半導体集積回路は、前記第１のトランジスタ部のゲートに入力される前記入力電圧の供給を制御する入力制御回路をさらに備え、
前記入力制御回路は、スタンバイ時において前記第１のトランジスタ部のゲートへの前記入力電圧の供給を停止する、請求項１記載の半導体集積回路。
前記半導体集積回路は、前記入力電圧を生成する電圧生成回路をさらに備え、
前記電圧生成回路が生成する前記入力電圧は、前記電圧変換回路の動作時とスタンバイ時とで異なる、請求項１記載の半導体集積回路。
前記第１のトランジスタ部は、
前記入力電圧に応じて、前記内部ノードと前記第１の電圧との間を電気的に結合する第１のトランジスタ素子と、
前記第１のトランジスタ素子と前記第１の電圧との間に配置され、前記第１のトランジスタ素子を通過する電流量を制御するための通過電流制御回路とをさらに含み、
スタンバイ時において前記通過電流制御回路は前記第１のトランジスタ素子を通過する電流量を動作時よりも低く設定する、請求項１記載の半導体集積回路。
前記通過電流制御回路は、
前記第１のトランジスタ素子と前記第１の電圧との間に配置され、前記入力電圧を供給を受けるゲートを有する第２のトランジスタ素子と、
前記第２のトランジスタ素子と並列に前記第１のトランジスタ素子と前記第１の電圧との間に配置され、動作時に活性化される信号を受けるゲートを有する第３のトランジスタ素子とを有する、請求項１１記載の半導体集積回路。