[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4069670B2 - Solid-state imaging device and driving method thereof - Google Patents

Solid-state imaging device and driving method thereof Download PDF

Info

Publication number
JP4069670B2
JP4069670B2 JP2002138992A JP2002138992A JP4069670B2 JP 4069670 B2 JP4069670 B2 JP 4069670B2 JP 2002138992 A JP2002138992 A JP 2002138992A JP 2002138992 A JP2002138992 A JP 2002138992A JP 4069670 B2 JP4069670 B2 JP 4069670B2
Authority
JP
Japan
Prior art keywords
gate
photodiode
charge
potential
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002138992A
Other languages
Japanese (ja)
Other versions
JP2003333431A (en
Inventor
正紀 舟木
健 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
Priority to JP2002138992A priority Critical patent/JP4069670B2/en
Publication of JP2003333431A publication Critical patent/JP2003333431A/en
Application granted granted Critical
Publication of JP4069670B2 publication Critical patent/JP4069670B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は固体撮像装置とその駆動方法に係り、特に埋め込みチャネル型電荷蓄積層を持ったCMOSイメージセンサとその駆動方法に関する。
【0002】
【従来の技術】
半導体の光イメージセンサである固体撮像装置には、大きく分けてCCD方式とCMOSセンサ方式の2つがある。両者の違いは、光を電荷に変換するフォトダイオードの電荷の情報をいかに各受光素子の外に伝えるかというところにある。CCD方式は、発生した電荷をCCD(Charge Coupled Devise)により直接転送して素子外部に伝える。一方、CMOSセンサ方式は、発生した電荷による電位の情報を各素子にあるアンプを通して素子外部に伝える。
【0003】
また、上記の両方式の得失について説明すると、CCD方式は製造には特殊プロセスが必要であるため、専用の製造ラインが必要になる。一方、CMOSセンサは通常のCMOS−LSIプロセスと殆ど同じ方法で製造できるので、CMOS−LSI用の製造ラインをそのまま使える。また、CMOSセンサ方式では、エリアセンサと他のCMOS回路を混在できるというメリットがある。
【0004】
他方、CMOSセンサ方式はCCD方式に比べて固定パターン雑音が大きいという問題点がある。固定パターン雑音は、主にアンプ用トランジスタのしきい値電圧のバラツキによっている。しかし、CCD方式は電荷転送を実行するために、複数の電源が必要になるが、CMOSセンサ方式は単一電源でよく、CCD方式よりも電圧が低い。従って、消費電力はCCD方式よりもCMOSセンサ方式の方が少ないというメリットがある。
【0005】
次に、CMOSイメージセンサの全体の構成について説明する。図6は従来の固体撮像装置の一例の全体構成図を示す。この固体撮像装置は、最も一般的なCMOSイメージセンサであり、3行3列に画素111〜133が基板上に配置されている。なお、ここでは、図示の簡略化のために2次元マトリクス状に配置される画素は3行3列の9個としたが、実際には膨大な数の画素が配置される。また、一次元直線状に画素が配置される場合もある。
【0006】
各画素111〜133は列単位で負荷とノイズキャンセラ6が設けられている。ノイズキャンセラ6には通常CDS回路(相関二重サンプリング回路)が使われる。画素111〜133の各列のフォトダイオードで発生した電荷は、対応するアンプ3で増幅されて切替スイッチ4を介してノイズキャンセラ6へ出力され、更に水平シフトレジスタ7で、順次水平転送されて外部へ出力される。CMOSイメージセンサ上で像は左右反転しているため、通常処理は、右の列から左の列に処理が進む。また、内部にA/D変換回路を持ち、ディジタル信号で出力することもある。
【0007】
図7は従来の固体撮像装置の1画素分の一例の等価回路図を示す。図7に示す従来の固体撮像装置は、最も一般的な転送トランジスタ付きのCMOSイメージセンサの画素構成を示しており、フォトダイオードPD1個に、MOS型電界効果トランジスタ(以下、単にトランジスタという)4個から構成されている。
【0008】
これら4個のトランジスタは、フォトダイオードPDのN型層にソースが接続された転送用トランジスタMgxと、トランジスタMgxのドレインにソースが接続されたリセット用トランジスタMrstと、トランジスタMgxのドレインとトランジスタMrstのソースにゲートが接続された増幅用トランジスタMampと、増幅用トランジスタMampのソースにドレインが接続され、かつ、ソースが信号出力ライン8に接続された行選択用トランジスタMselであり、通常これらはいずれもnチャネルのFETである。
【0009】
リセット用トランジスタMrstは、増幅用トランジスタMampのゲート電圧をリセットする。増幅用トランジスタMampは、フォトダイオードPDの発生した電荷による電圧の変動を増幅する。行選択用トランジスタMselは、出力する行を選択する。転送用トランジスタMgxは、フォトダイオードPDの電荷を増幅用トランジスタMampのゲート(フローティングディフュージョン:FD)に転送する。
【0010】
次に、この従来装置の動作について説明する。図7に示す画素は最上行、最下行でない、どこか中間の行のある列の画素であるとする。まず、行選択用トランジスタMsel、リセット用トランジスタMrstがそれぞれオフである状態から、図8(A)に示すようにリセット用トランジスタMrstのゲート電圧がハイレベルとされてリセット用トランジスタMrstがオンしたとすると、増幅用トランジスタMampのゲート電位Vp、すなわちFDの電位Vpは、(Vdd−Vthrst)となる。
【0011】
ここで、VddはトランジスタMrst及びMampのドレインに印加される電源電圧、Vthrstはリセット用トランジスタMrstのしきい値電圧である。トランジスタMampのゲート電圧Vpを上記の電圧にするリセットは一定期間で行われ、その後トランジスタMrstのゲート電圧が図8(A)に示すようにローレベルとされてトランジスタMrstはオフされる。トランジスタMselがオフである期間T1では、出力信号線8には図8(D)に示すように、出力はない。
【0012】
続いて、行選択用トランジスタMselのゲート電圧が図8(B)に示すようにハイレベルとされ、トランジスタMselがオンとされると、ソースフォロワ回路である増幅用トランジスタMampが動作状態となり、そのゲート電圧VpからトランジスタMampのしきい値電圧Vthampを差し引いた(Vp−Vthamp)の値の電圧がトランジスタMampのソースから出力される。ノイズキャンセラ(図6の6)はこの値を記憶する。このときの信号出力ライン8への出力電位は図8(D)にT2で示す期間の一定電位である。
【0013】
続いて、行選択用トランジスタMselをオンした状態が継続している状態で、転送用トランジスタMgxのゲート電圧が図8(C)に示すように一定期間T3の間ハイレベルとなり、この期間T3の間トランジスタMgxがオンとなる。この期間T3では、フォトダイオードPDに被写体からの光を入射してフォトダイオードPDにより光電変換して得られた電荷がトランジスタMgxのソース、ドレインを通して増幅用トランジスタMampのゲートに転送される。転送後トランジスタMgxはオフとなる。
【0014】
これにより、トランジスタMampのゲート電圧はVsigだけ下がる。また、フォトダイオードPDは電荷が無くなり、リセットされる。一方、画素から出力信号ライン8への出力電位は、図8(D)に示すように、(Vp−Vsig−Vthamp)となる。期間T4の間ノイズキャンセラは、この値と前記期間T2で記憶した値の差をとり、信号成分Vsigを取り出す。
【0015】
期間T4経過後に行選択用トランジスタMselのゲート電圧が図8(B)に示すようにローレベルとされ、トランジスタMselがオフとされ、他の画素の処理が終わるのを待つ。その後、再び最初に戻り、行選択用トランジスタMselがオフの状態でリセット用トランジスタMrstがオンとされる。
【0016】
しかるに、上記の図7に示した従来の固体撮像装置では、ローリング・シャッタという、1行毎に時間情報のずれた画像情報しか得ることができず、その結果、フレームシャッタによる時間的に揃った1枚の画像からなる、きれいな静止画を得ることができないという問題がある。
【0017】
そこで、画素内に電荷蓄積部(メモリ)を設け、全画素で同時にメモリに転送し、それを順次読み出すことで、静止画を得ることが可能となる。このような固体撮像装置として、本出願人が先に特願2002−006657号にて提案した図(A)に示す等価回路で示される各画素を備えた固体撮像装置がある。図9(A)に示す1画素回路10は、電源電圧Vddが印加されるフォトダイオードPDのN型層と、増幅用トランジスタMampのゲートとの間に、蓄積用ゲートMccdと、蓄積用ゲートMccdを中央にして隣接配置された2つのスイッチ用MOS型ゲートMgx1及びMgx2からなる電荷蓄積部が設けられている。一方のMOS型ゲートMgx1がフォトダイオードPDに接続され、他方のMOS型ゲートMgx2がFD(フローティングディフュージョン)に接している。
【0018】
FDは電荷量を電位変化に変換する。また、リセット用トランジスタMrstは、ドレインが所定の電位の供給ライン(通常は電源電圧Vdd)に接続され、ソースがFDに接して設けられて、FDをリセット電位にする。また、画素選択用トランジスタMselは、ドレインがFDに、ソースがグランドに接続され、ゲートに画素選択用制御信号が印加されてスイッチング動作する。
【0019】
更に、増幅用トランジスタMampは、ゲートがFDに接続され、ドレインが所定の電位の供給ライン(通常は電源電圧Vdd)に接続され、ソースが信号出力ライン11に接続されており、そのソースとフローティング状態の基板とが接続され、基板効果が起こらないようにした構成とされており、また、ソースフォロワ回路を構成している。この増幅用トランジスタMampのしきい値電圧は、他のゲート又はトランジスタMccd、Mgx1、Mgx2、Mrst及びMselのしきい値電圧よりも低く設定されており、フローティングドレインの電位変化をより小さなロスで、信号出力ライン11に伝送する。
【0020】
次に、この1画素回路10の動作について、図9(B)〜(F)の電荷とポテンシャルの移動の様子を示すタイミングチャート、及び図10のタイミングチャートと共に説明する。まず、Mccd、Mgx1及びMgx2がそれぞれオフである状態において、フォトダイオードPDに被写体からの入射光を光電変換して得られた電荷が発生し、図9(B)に模式的に示すようにフォトダイオードPDに入射光量に応じた量の電荷(電子)が蓄積される。
【0021】
続いて、図示しない制御回路からの制御信号により全画素のMgx1及びMccdに図10(A)、(B)に示すように時刻t1でそれぞれハイレベルの制御信号が供給されて、全画素のMgx1及びMccdがそれぞれ一斉にオンとされ、全画素のフォトダイオードPDに蓄積されていた電荷が全画素で対応するMOS型ゲートMgx1を通して、図9(C)に示すように蓄積用ゲートMccd直下に転送されて蓄積、保持される。これにより、フォトダイオードPDの蓄積電荷が一旦無くなる。
【0022】
フォトダイオードPDのすべての電荷が蓄積用ゲートMccdの直下の基板領域に転送終了後、図9(D)に示すように、MOS型ゲートMgx1がオフとされ、フォトダイオードPDは入射光を光電変換して再び電荷の蓄積を開始する。一方、MOS型蓄積用ゲートMccdはオンのままとなっており、そのゲート直下の基板領域に電荷を保持し続け、注目画素の処理が始まるまでこの状態で待機する。
【0023】
次に、画素選択用トランジスタMselのゲートに図示しない制御回路から図10(E)に示すように時刻t2でローレベルとなる制御信号が供給されて、トランジスタMselがオフとされ、FDは電気的に浮いた状態となる。そして、注目画素の処理が始まると、図10(D)に示すようにトランジスタMrstが時刻t3から所定時間だけオンとされ、FDはリセット電位Vrstになる。このFDのリセット電位VrstはトランジスタMampで増幅されてから信号出力ライン11へ出力される。このときの図10(F)に示す出力電位は、(Vrst−Vthamp)である。ただし、Vthampは増幅用トランジスタMampのしきい値電圧である。
【0024】
続いて、図示しない制御回路からMOS型ゲートMgx2へ、図10(C)に示すように時刻t4でハイレベルの制御信号が供給されてMOS型ゲートMgx2がオンとされ、図9(E)に模式的に示すように、MOS型蓄積用ゲートMccdの直下の基板領域に蓄積されていた電荷がMOS型ゲートMgx2の直下の基板領域へ転送開始され、次いでMOS型蓄積用ゲートMccdへ図10(B)に示すように時刻t5でローレベルの制御信号が供給されてMOS型蓄積用ゲートMccdがオフとされ、最後にMOS型ゲートMgx2へ印加されている制御信号が、図10(C)に示すように時刻t6でローレベルへ変化することにより、MOS型ゲートMgx2もオフとされて図9(F)に模式的に示すように電荷の転送が完了する。
【0025】
FDの電位は電荷量に応じて変化する。その変化がトランジスタMampによるソースフォロワ回路により増幅されて信号出力ライン11に出力される。このときの出力電位は(Vrst−Vthamp−Vsig)である。ただし、Vsigは、電荷量に応じたFDの電位の変化量である。
【0026】
その後、時刻t7でトランジスタMselが図10(E)に示すようにそのゲート制御信号がハイレベルとなりオンされることによりFDは0Vとなり、トランジスタMampのゲート電位は0Vとなるから、トランジスタMampはオフとなり、画素から信号出力ライン11への出力は無くなる。以下、上記と同様の動作が繰り返される。
【0027】
この本出願人が提案した固体撮像装置では、Mgx1、Mccd及びMgx2からなる電荷蓄積部を設けているので、同時刻に全画素のフォトダイオードにより光電変換された被写体からの入射光に応じた電荷を、全画素の電荷蓄積部で同時に蓄積してから順次転送することができることから、フレームシャッタによる時間的に揃った画像を得ることができる。
【0028】
【発明が解決しようとする課題】
しかるに、図9に示した本出願人の提案になる固体撮像装置は、メモリ用の蓄積用ゲートMccdが表面チャネル型になっており、表面酸化膜界面付近の結晶欠陥等で発生する電子正孔対により、ダークカレントと呼ばれるリーク電流が発生し、ノイズになるという問題があった。
【0029】
本発明は上記の点に鑑みなされたもので、電荷蓄積部を、酸化膜界面に電荷を蓄積する表面チャネル型でなく、埋め込みチャネル型にし、酸化膜界面で発生する雑音を排除し得る固体撮像装置とその駆動方法を提供することを目的とする。
【0030】
【課題を解決するための手段】
上記の目的を達成するため、第1の発明の固体撮像装置は、被写体からの入射光を光電変換するフォトダイオードと、フォトダイオードで光電変換して得られる電荷を蓄積する電荷蓄積部と、電荷蓄積部から転送される電荷を電位変化に変換するフローティングディフュージョンに接続されて電位変化を増幅して外部へ出力する増幅用トランジスタと有する画素が基板上に形成された固体撮像装置において、電荷蓄積部は、ゲート電極と、ゲート電極の直下に設けられてフォトダイオードからの電荷を一時的に蓄積する所定領域とを有する蓄積用ゲートと、フォトダイオードと蓄積用ゲートの間に設けられてフォトダイオードからの電荷を所定領域へ転送する第1のスイッチ用ゲートと、蓄積用ゲートとフローティングディフュージョンの間に設けられて所定領域に蓄積されている電荷をフローティングディフュージョンへ転送する第2のスイッチ用ゲートとを有すると共に、所定領域は、そのポテンシャルプロファイルが、蓄積用ゲートがオフ状態のときに、基板の表面から離間した位置にピークを有する埋め込みチャネルを形成し、フォトダイオードからの電荷をピークの位置及びその近傍に蓄積する構成としたものである。
【0031】
この発明では、フォトダイオードで発生した電荷は、蓄積用ゲートの直下の埋め込みチャネルの所定領域に転送されて蓄積された後、フローティングディフュージョンへ転送されるため、基板表面のゲート酸化膜に接触しないで転送できる。
【0032】
また、上記の目的を達成するため、第2の発明の固体撮像装置は、第1の発明の第1のスイッチ用ゲートと蓄積用ゲートの両ゲート電極を一体的に構成したものである。この発明では、ゲート電極数が減少するため、配線数を減少できる。
【0033】
また、上記の目的を達成するため、本発明の固体撮像装置の駆動方法は、第1又は第2の発明の固体撮像装置の蓄積用ゲートに対し、所定値よりも高い電位のゲート電位を印加して、フォトダイオードで発生した電荷を所定領域へ転送する第1のステップと、電荷転送終了後は蓄積用ゲートに対し、所定値よりも低い電位のゲート電位を印加して、所定領域に電荷を蓄積する第2のステップとを含むことを特徴とする。
【0034】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図1(A)は本発明になる固体撮像装置の第1の実施の形態の1画素回路の等価回路図を示す。同図(A)に示す1画素回路20は、電源電圧Vddが印加されるフォトダイオードPDのN型層と、増幅用トランジスタMampのゲートとの間に、蓄積用ゲートMccdと、蓄積用ゲートMccdを中央にして隣接配置された2つのスイッチ用MOS型ゲートMgx1及びMgx2からなる電荷蓄積部が設けられている。一方のMOS型ゲートMgx1がフォトダイオードPDに接続され、他方のMOS型ゲートMgx2がFD(フローティングディフュージョン)に接している。
【0035】
また、リセット用トランジスタMrstは、ドレインが所定の電位の供給ライン(通常は電源電圧Vdd)に接続され、ソースがFDに接して設けられて、FDをリセット電位にする。また、画素選択用トランジスタMselは、ドレインがFDに、ソースがグランドに接続され、ゲートに画素選択用制御信号が印加されてスイッチング動作する。
【0036】
更に、増幅用トランジスタMampは、ゲートがFDに接続され、ドレインが所定の電位の供給ライン(通常は電源電圧Vdd)に接続され、ソースが信号出力ライン11に接続されており、そのソースとフローティング状態の基板とが接続され、基板効果が起こらないようにした構成とされており、また、ソースフォロワ回路を構成している。この増幅用トランジスタMampのしきい値電圧は、他のゲート又はトランジスタMccd、Mgx1、Mgx2、Mrst及びMselのしきい値電圧よりも低く設定されており、フローティングドレインの電位変化をより小さなロスで、信号出力ライン21に伝送する。
【0037】
ここで、本実施の形態と図9に示した本出願人が先に提案した固体撮像装置との相違点は、図9の固体撮像装置では蓄積用ゲートMccdの電極がゲート酸化膜を介してP型の基板(又はウェル)上に形成されている表面チャネル型であるのに対し、本実施の形態では、蓄積用ゲートMccdの電極が酸化膜及びN型の拡散層を介してP型の基板(又はウェル)上に形成されている埋め込みチャネル型になっている点である。この結果、本実施の形態では、蓄積用ゲートMccdが、電荷を蓄積していない場合でも、図9の場合よりもポテンシャルが低くなっている。
【0038】
図3は、図1のA−A’断面のポテンシャルプロファイルを示す。図3中、横軸は深さ方向であり、縦軸は下向きに電位をとっている。蓄積用ゲートMccdの電極直下のゲート酸化膜22の下には埋め込みN層23があり、そのさらに下にはPウェル24がある。すなわち、N型基板に設けられたPウェル24内にN型拡散層が埋め込みN層23として形成されており、その埋め込みN層23上にゲート酸化膜22を介して形成された電極が蓄積用ゲートMccdを構成している。
【0039】
このN層23の深さは、例えば0.1〜0.3μm程度であり、濃度は1E15〜1E17cm−3程度である。一方、Pウェル24は濃度が1E16〜5E17cm−3程度である。なお、N型基板に設けられたPウェル24上にゲート酸化膜22を介してMOS型ゲートMgx1及びMgx2の各電極が形成されている。
【0040】
このN層23の電子が無く完全空乏化している時のポテンシャルプロファイルは、ゲート電位により異なり、高い電位、例えばVDDになっている時には、図3にIで示すような表面チャネル型になる。一方、ゲート電位を0Vにした時のポテンシャルプロファイルは、図3にIIで示すように、表面が持ち上がり、N層23のある部分で下向きにピークを持つ埋め込みチャネル型の形状となる。このポテンシャルプロファイルIIのピークの部分にIIIで示すように電子が蓄えられるため、転送される電子は表面のゲート酸化膜22に接触せず、従ってゲート酸化膜22に起因する雑音を排除できる。
【0041】
次に、図1(A)に示した1画素回路20の動作について、図1(B)〜(F)の電荷とポテンシャルの移動の様子を示すタイミングチャート、及び図2のタイミングチャートと共に説明する。まず、Mccd、Mgx1及びMgx2がそれぞれオフである状態において、フォトダイオードPDに被写体からの入射光を光電変換して得られた電荷が発生し、図1(B)に模式的に示すようにフォトダイオードPDに入射光量に応じた量の電荷(電子)が蓄積される。
【0042】
続いて、図示しない制御回路からの制御信号により全画素のMOS型トランジスタのゲートMgx1及びMccdに図2(A)、(B)に示すように時刻t11でそれぞれハイレベルの制御信号が供給されて、全画素のMgx1及びMccdがそれぞれ一斉にオンとされ、全画素のフォトダイオードPDに蓄積されていた電荷が全画素で対応するゲートMgx1を通して、図1(C)に示すようにMOS型蓄積用ゲートMccdの直下の基板領域(N層23)に転送されて蓄積、保持される。これにより、フォトダイオードPDの蓄積電荷が一旦無くなる。
【0043】
フォトダイオードPDのすべての電荷がMOS型蓄積用ゲートMccdの直下の基板領域に転送終了後、図1(D)に示すように、MOS型ゲートMgx1がオフとされ、フォトダイオードPDは入射光を光電変換して再び電荷の蓄積を開始する。続いて、蓄積用ゲートMccdのゲートに印加される信号が図2(B)に示すように、Mgx1がオフとなった直後の時刻t12でローレベルとなり、Mccdがオフされる。
【0044】
ここで、後述するように、蓄積用ゲートMccdの直下の基板領域にのみN層23があり埋め込みチャネルを形成しているため、オフ状態のMccdのポテンシャル電位が、オフ状態にあるMgx1及びMgx2のそれより低く、N層23に電荷が保持され続け、注目画素の処理が始まるまでこの状態で待機する。
【0045】
次に、画素選択用トランジスタMselのゲートに図示しない制御回路から図2(E)に示すように時刻t13でローレベルとなる制御信号が供給されて、トランジスタMselがオフとされ、FDは電気的に浮いた状態となる。そして、注目画素の処理が始まると、図2(D)に示すようにトランジスタMrstが時刻t14から所定時間だけオンとされ、FDはリセット電位Vrstになる。
【0046】
このFDのリセット電位VrstはトランジスタMampで増幅されてから信号出力ライン21へ出力される。このときの図2(F)に示す出力電位は、(Vrst−Vthamp)である。ただし、Vthampは増幅用トランジスタMampのしきい値電圧である。
【0047】
続いて、図示しない制御回路からMOS型ゲートMgx2へ、図2(C)に示すように時刻t15でハイレベルの制御信号が供給されてMOS型ゲートMgx2がオンとされ、図1(E)に模式的に示すように、蓄積用ゲートMccdのゲート直下の基板領域に蓄積されていた電荷がMOS型ゲートMgx2の直下の基板領域へ転送開始され、最後にMOS型ゲートMgx2へ印加されている制御信号が、図2(C)に示すように時刻t16でローレベルへ変化することにより、MOS型ゲートMgx2がオフとされて図1(F)に模式的に示すように電荷の転送が完了する。
【0048】
FDの電位は電荷量に応じて変化する。その変化がトランジスタMampによるソースフォロワ回路により増幅されて信号出力ライン21に出力される。このときの出力電位は(Vrst−Vthamp−Vsig)である。ただし、Vsigは、電荷量に応じたFDの電位の変化量である。
【0049】
その後、時刻t17でトランジスタMselが図2(E)に示すように、そのゲート制御信号がハイレベルとなりオンされることによりFDは0Vとなり、トランジスタMampのゲート電位は0Vとなるから、トランジスタMampはオフとなり、画素から信号出力ライン11への出力は無くなる。以下、上記と同様の動作が繰り返される。
【0050】
このように、本実施の形態と図9の固体撮像装置との違いは、蓄積用ゲートMccdのゲートに印加する制御信号にあり、図9の固体撮像装置では図9(C)、(D)、図10(B)に示すように電荷を蓄積している時間、Mccdをオン状態にしているのに対して、本実施の形態では、Mgx1がオフになってしばらくして、図2(B)に示す時刻t12でMccdもオフとなり、Mccdがオフの状態で、図1(D)に模式的に示すように電荷を蓄積する。
【0051】
本実施の形態では、このMgx1とMccdのオフになるタイミングのずれは、あった方がより確実に電荷をフォトダイオードPDからMccd直下の基板領域(N層23)に転送できるが、オフになるタイミングのずれが全く無い0secでも問題はない。その理由は、Mgx1とMccdのしきい値電圧を比較すると、Mccd直下の基板領域にのみN層23があるため、Mccdのしきい値電圧の方がMgx1のそれより低くなる。従って、同じタイミングでMgx1とMccdにオフの信号が入っても、しきい値電圧の高いMgx1の方が先にオフになるため、事実上タイミングをずらしてオフの信号を入れたのと同じ効果が得られるからである。
【0052】
このようにして、本実施の形態によれば、蓄積用ゲートMccdの直下の基板領域を転送される電子は、基板表面のゲート酸化膜に接触せず、従ってゲート酸化膜に起因する界面トラップによる雑音を排除できる。
【0053】
次に、本発明の第2の実施の形態について説明する。図4(A)は本発明になる固体撮像装置の第2の実施の形態の1画素回路の等価回路図を示す。同図(A)中、図1(A)と同一構成部分には同一符号を付し、その説明を省略する。図4(A)に示す1画素回路30は、第1の実施の形態で示したMgx1とMccdの両ゲート電極を一体化して単一の蓄積用ゲートMccd’としたものである。
【0054】
すなわち、図2(A)、(B)で説明したように、Mgx1とMccdの各ゲート電極に印加する制御信号は全く同じでもよい。従って、ゲート電極を2つに分ける意味がないため、Mgx1とMccdの2つのゲート電極を一つのゲート電極である蓄積用ゲートMccd’とする。このようにすると、配線数を減らすことができ、開口率を増やすことができる。
【0055】
図5は図4の第2の実施の形態の動作説明用タイミングチャートを示す。このタイミングチャートは図2に示したタイミングチャートからMgx1の制御信号波形を除いたものであり、それ以外の信号波形は図2と同じであるので、図4の動作は図1の動作と同じになり、よって図4の動作説明は省略する。
【0056】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば各トランジスタはNチャネルのMOS型FETとして説明したが、電源電圧の方向を逆にすることにより、PチャネルのMOS型FETで構成することも可能であることは勿論である。
【0057】
【発明の効果】
以上説明したように、本発明によれば、フォトダイオードで発生した電荷は、蓄積用ゲートの直下の埋め込みチャネルの所定領域に転送されて蓄積された後、フローティングディフュージョンへ転送されることにより、基板表面のゲート酸化膜に接触しないで転送されるため、ゲート酸化膜に起因する界面トラップによる雑音を排除できる。
【0058】
また、本発明によれば、第1のスイッチ用ゲートと蓄積用ゲートの両ゲート電極を一体的に構成して、ゲート電極数を減少することにより、配線数を減少したため、開口率を従来よりも上げることができる。
【0059】
更に、本発明によれば、フォトダイオードで発生した電荷を蓄積用ゲートの直下の基板領域へ転送するときは、蓄積用ゲートに所定値よりも高い電位のゲート電位を印加し、電荷転送終了後は蓄積用ゲートに対し、所定値よりも低い電位のゲート電位を印加して、蓄積用ゲートの直下の基板領域に電荷を蓄積するようにしたため、基板表面のゲート酸化膜界面の雑音の発生を抑制した電荷転送・蓄積ができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の1画素回路の等価回路図とその説明用のポテンシャルと電荷の移動の様子を示す図である。
【図2】本発明の第1の実施の形態の1画素回路の動作説明用タイミングチャートである。
【図3】図1のA−A´線に沿う断面におけるポテンシャルプロファイルを示す図である。
【図4】本発明の第2の実施の形態の1画素回路の等価回路図とその説明用のポテンシャルと電荷の移動の様子を示す図である。
【図5】本発明の第2の実施の形態の1画素回路の動作説明用タイミングチャートである。
【図6】従来の固体撮像装置の一例の概略全体構成図である。
【図7】従来装置の一例の1画素回路の等価回路図である。
【図8】図7の動作説明用タイミングチャートである。
【図9】本出願人が先に提案した固体撮像装置の一例の1画素回路の等価回路図とその説明用のポテンシャルと電荷の移動の様子を示す図である。
【図10】図9の1画素回路の動作説明用タイミングチャートである。
【符号の説明】
20、30 1画素回路
21 信号出力ライン
22 ゲート酸化膜
23 埋め込みN
24 Pウェル
PD フォトダイオード
Mgx1、Mgx2 スイッチ用MOS型ゲート
Mccd、Mccd’ 蓄積用MOS型ゲート
Mrst リセット用トランジスタ
Msel 画素選択用トランジスタ
Mamp 増幅用トランジスタ
FD フローティングディフュージョン
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device and a driving method thereof, and more particularly, to a CMOS image sensor having a buried channel type charge storage layer and a driving method thereof.
[0002]
[Prior art]
Solid-state imaging devices, which are semiconductor optical image sensors, are roughly classified into two types: a CCD system and a CMOS sensor system. The difference between the two is how to transmit information on the charge of the photodiode that converts light into electric charge outside each light receiving element. In the CCD system, generated charges are directly transferred by a CCD (Charge Coupled Devise) and transmitted to the outside of the device. On the other hand, in the CMOS sensor system, potential information due to generated charges is transmitted to the outside of the element through an amplifier in each element.
[0003]
The advantages and disadvantages of both methods will be described. Since the CCD method requires a special process for manufacturing, a dedicated manufacturing line is required. On the other hand, since a CMOS sensor can be manufactured by almost the same method as a normal CMOS-LSI process, a manufacturing line for CMOS-LSI can be used as it is. In addition, the CMOS sensor method has an advantage that an area sensor and another CMOS circuit can be mixed.
[0004]
On the other hand, the CMOS sensor method has a problem that the fixed pattern noise is larger than that of the CCD method. Fixed pattern noise is mainly due to variations in threshold voltage of amplifier transistors. However, the CCD method requires a plurality of power supplies to execute charge transfer, but the CMOS sensor method may be a single power supply and has a lower voltage than the CCD method. Therefore, there is an advantage that the CMOS sensor method has less power consumption than the CCD method.
[0005]
Next, the overall configuration of the CMOS image sensor will be described. FIG. 6 shows an overall configuration diagram of an example of a conventional solid-state imaging device. This solid-state imaging device is the most common CMOS image sensor, and has pixels 1 in 3 rows and 3 columns. 11 ~ 1 33 Is disposed on the substrate. Here, for simplification of illustration, the number of pixels arranged in a two-dimensional matrix is nine in three rows and three columns, but an enormous number of pixels are actually arranged. In some cases, pixels are arranged in a one-dimensional straight line.
[0006]
Each pixel 1 11 ~ 1 33 In each column, a load and a noise canceller 6 are provided. As the noise canceller 6, a CDS circuit (correlated double sampling circuit) is usually used. Pixel 1 11 ~ 1 33 The charges generated in the photodiodes in each column are amplified by the corresponding amplifiers 3 and output to the noise canceller 6 via the changeover switch 4, and further sequentially transferred horizontally by the horizontal shift register 7 and output to the outside. Since the image is horizontally reversed on the CMOS image sensor, the normal process proceeds from the right column to the left column. In some cases, an A / D conversion circuit is provided inside and a digital signal is output.
[0007]
FIG. 7 shows an equivalent circuit diagram of an example of one pixel of a conventional solid-state imaging device. The conventional solid-state imaging device shown in FIG. 7 shows the pixel configuration of the most common CMOS image sensor with a transfer transistor, and includes one photodiode PD and four MOS field effect transistors (hereinafter simply referred to as transistors). It is composed of
[0008]
These four transistors are a transfer transistor Mgx whose source is connected to the N-type layer of the photodiode PD, a reset transistor Mrst whose source is connected to the drain of the transistor Mgx, the drain of the transistor Mgx, and the transistor Mrst. An amplifying transistor Mamp whose gate is connected to the source, and a row selecting transistor Msel whose drain is connected to the source of the amplifying transistor Mamp and whose source is connected to the signal output line 8. It is an n-channel FET.
[0009]
The resetting transistor Mrst resets the gate voltage of the amplifying transistor Mamp. The amplifying transistor Mamp amplifies voltage fluctuation due to the charge generated by the photodiode PD. The row selection transistor Msel selects a row to be output. The transfer transistor Mgx transfers the charge of the photodiode PD to the gate (floating diffusion: FD) of the amplification transistor Mamp.
[0010]
Next, the operation of this conventional apparatus will be described. It is assumed that the pixels shown in FIG. 7 are pixels in a column with a row somewhere in the middle, not the top row or the bottom row. First, from the state where the row selection transistor Msel and the reset transistor Mrst are both off, the gate voltage of the reset transistor Mrst is set to the high level and the reset transistor Mrst is turned on as shown in FIG. Then, the gate potential Vp of the amplifying transistor Mamp, that is, the potential Vp of the FD becomes (Vdd−Vthrst).
[0011]
Here, Vdd is a power supply voltage applied to the drains of the transistors Mrst and Mamp, and Vthrst is a threshold voltage of the reset transistor Mrst. The reset that sets the gate voltage Vp of the transistor Mamp to the above voltage is performed for a certain period, and then the gate voltage of the transistor Mrst is set to the low level as shown in FIG. 8A, and the transistor Mrst is turned off. In the period T1 in which the transistor Msel is off, the output signal line 8 has no output as shown in FIG.
[0012]
Subsequently, when the gate voltage of the row selection transistor Msel is set to a high level as shown in FIG. 8B and the transistor Msel is turned on, the amplification transistor Mamp, which is a source follower circuit, is activated, A voltage having a value (Vp−Vthamp) obtained by subtracting the threshold voltage Vthamp of the transistor Mamp from the gate voltage Vp is output from the source of the transistor Mamp. The noise canceller (6 in FIG. 6) stores this value. The output potential to the signal output line 8 at this time is a constant potential in a period indicated by T2 in FIG.
[0013]
Subsequently, in a state where the row selection transistor Msel is kept on, the gate voltage of the transfer transistor Mgx becomes high level for a certain period T3 as shown in FIG. The intermediate transistor Mgx is turned on. In this period T3, the charge obtained by making light from the subject incident on the photodiode PD and performing photoelectric conversion by the photodiode PD is transferred to the gate of the amplifying transistor Mamp through the source and drain of the transistor Mgx. After the transfer, the transistor Mgx is turned off.
[0014]
As a result, the gate voltage of the transistor Mamp is lowered by Vsig. In addition, the photodiode PD is no longer charged and is reset. On the other hand, the output potential from the pixel to the output signal line 8 is (Vp−Vsig−Vthamp) as shown in FIG. During the period T4, the noise canceller takes the difference between this value and the value stored in the period T2, and extracts the signal component Vsig.
[0015]
After the period T4 elapses, the gate voltage of the row selection transistor Msel is set to a low level as shown in FIG. 8B, the transistor Msel is turned off, and the processing of other pixels is awaited. Thereafter, the process returns to the beginning again, and the reset transistor Mrst is turned on while the row selection transistor Msel is off.
[0016]
However, in the conventional solid-state imaging device shown in FIG. 7 described above, it is possible to obtain only image information that is shifted in time information for each row, that is, a rolling shutter, and as a result, the time is aligned by the frame shutter. There is a problem that it is not possible to obtain a beautiful still image consisting of one image.
[0017]
Therefore, it is possible to obtain a still image by providing a charge storage unit (memory) in the pixel, transferring it to the memory at the same time for all the pixels, and sequentially reading it out. As such a solid-state imaging device, the figure previously proposed by the present applicant in Japanese Patent Application No. 2002-006657 9 There is a solid-state imaging device provided with each pixel shown by the equivalent circuit shown to (A). A pixel circuit 10 shown in FIG. 9A includes an accumulation gate Mccd and an accumulation gate Mccd between the N-type layer of the photodiode PD to which the power supply voltage Vdd is applied and the gate of the amplification transistor Mamp. A charge storage section is provided which is composed of two switch MOS type gates Mgx1 and Mgx2 arranged adjacent to each other. One MOS type gate Mgx1 is connected to the photodiode PD, and the other MOS type gate Mgx2 is in contact with the FD (floating diffusion).
[0018]
The FD converts a charge amount into a potential change. The reset transistor Mrst has a drain connected to a supply line (usually a power supply voltage Vdd) having a predetermined potential and a source in contact with the FD so that the FD has a reset potential. The pixel selection transistor Msel has a drain connected to the FD, a source connected to the ground, and a pixel selection control signal applied to the gate to perform a switching operation.
[0019]
Further, the amplifying transistor Mamp has a gate connected to the FD, a drain connected to a supply line (usually a power supply voltage Vdd) having a predetermined potential, and a source connected to the signal output line 11, and the source and the floating transistor Mamp are floating. The circuit board is connected to the substrate in a state so that the substrate effect does not occur, and a source follower circuit is configured. The threshold voltage of the amplifying transistor Mamp is set lower than the threshold voltages of other gates or transistors Mccd, Mgx1, Mgx2, Mrst, and Msel, and the potential change of the floating drain is reduced with a smaller loss. It is transmitted to the signal output line 11.
[0020]
Next, the operation of the one-pixel circuit 10 will be described with reference to a timing chart showing how charges and potential move in FIGS. 9B to 9F and a timing chart in FIG. First, in a state where Mccd, Mgx1, and Mgx2 are each off, electric charges obtained by photoelectrically converting incident light from a subject are generated in the photodiode PD, and as shown schematically in FIG. Charges (electrons) corresponding to the amount of incident light are accumulated in the diode PD.
[0021]
Subsequently, as shown in FIGS. 10A and 10B, high-level control signals are supplied to Mgx1 and Mccd of all the pixels at time t1 by a control signal from a control circuit (not shown), and Mgx1 of all the pixels are supplied. And Mccd are simultaneously turned on, and the charges accumulated in the photodiodes PD of all the pixels are transferred directly below the accumulation gate Mccd through the corresponding MOS gate Mgx1 in all the pixels as shown in FIG. 9C. Accumulated and retained. As a result, the charge accumulated in the photodiode PD is temporarily eliminated.
[0022]
After all charges of the photodiode PD are transferred to the substrate region immediately below the storage gate Mccd, the MOS gate Mgx1 is turned off as shown in FIG. 9D, and the photodiode PD photoelectrically converts incident light. Then, charge accumulation is started again. On the other hand, the MOS-type storage gate Mccd remains on, and the charge is kept in the substrate region immediately below the gate, and waits in this state until the processing of the pixel of interest starts.
[0023]
Next, as shown in FIG. 10E, a low level control signal is supplied to the gate of the pixel selection transistor Msel from a control circuit (not shown) to turn off the transistor Msel, and the FD is electrically connected. It will be in a floating state. Then, when processing of the target pixel starts, as shown in FIG. 10D, the transistor Mrst is turned on for a predetermined time from time t3, and FD becomes the reset potential Vrst. The reset potential Vrst of the FD is amplified by the transistor Mamp and then output to the signal output line 11. The output potential shown in FIG. 10F at this time is (Vrst−Vthamp). However, Vthamp is the threshold voltage of the amplifying transistor Mamp.
[0024]
Subsequently, a high-level control signal is supplied from a control circuit (not shown) to the MOS gate Mgx2 at time t4 as shown in FIG. 10C, and the MOS gate Mgx2 is turned on, as shown in FIG. As schematically shown, the charge accumulated in the substrate region immediately below the MOS type storage gate Mccd is started to be transferred to the substrate region immediately below the MOS type gate Mgx2, and then transferred to the MOS type storage gate Mccd as shown in FIG. As shown in FIG. 10B, a low level control signal is supplied at time t5 to turn off the MOS type storage gate Mccd and finally the control signal applied to the MOS type gate Mgx2 is shown in FIG. As shown, by changing to the low level at time t6, the MOS gate Mgx2 is also turned off, and the charge transfer is completed as schematically shown in FIG. 9F.
[0025]
The potential of the FD changes according to the amount of charge. The change is amplified by the source follower circuit including the transistor Mamp and output to the signal output line 11. The output potential at this time is (Vrst−Vthamp−Vsig). Note that Vsig is the amount of change in the potential of the FD according to the amount of charge.
[0026]
After that, at time t7, as shown in FIG. 10E, the transistor Msel has its gate control signal turned high and turned on, so that FD becomes 0V and the gate potential of the transistor Mamp becomes 0V. Therefore, the transistor Mamp is turned off. Thus, there is no output from the pixel to the signal output line 11. Thereafter, the same operation as described above is repeated.
[0027]
In the solid-state imaging device proposed by the present applicant, since the charge storage unit composed of Mgx1, Mccd, and Mgx2 is provided, the charge corresponding to the incident light from the subject photoelectrically converted by the photodiodes of all the pixels at the same time Can be sequentially transferred after being simultaneously stored in the charge storage portions of all the pixels, so that a time-aligned image can be obtained by the frame shutter.
[0028]
[Problems to be solved by the invention]
However, in the solid-state imaging device proposed by the applicant shown in FIG. 9, the storage gate Mccd for memory is of the surface channel type, and electron holes generated due to crystal defects near the interface of the surface oxide film. Due to the pair, there is a problem that a leak current called dark current is generated, resulting in noise.
[0029]
The present invention has been made in view of the above points, and a solid-state imaging capable of eliminating noise generated at the oxide film interface by making the charge accumulation part a buried channel type instead of a surface channel type that accumulates charges at the oxide film interface. An object is to provide an apparatus and a driving method thereof.
[0030]
[Means for Solving the Problems]
In order to achieve the above object, a solid-state imaging device according to a first aspect of the present invention includes a photodiode that photoelectrically converts incident light from a subject, a charge accumulation unit that accumulates charges obtained by photoelectric conversion with the photodiode, An amplifying transistor connected to a floating diffusion for converting the charge transferred from the storage unit into a potential change, amplifying the potential change and outputting the same to the outside; Pixels that have Formed on the substrate Ta solid In the body imaging device, the charge storage unit is The gate electrode and the gate electrode Temporarily accumulates charge from photodiode Having a predetermined area Charge from the photodiode provided between the storage gate and the photodiode and the storage gate Where The first switch gate for transferring to the fixed region, and is provided between the storage gate and the floating diffusion. Place A second switch gate for transferring the charge accumulated in the constant region to the floating diffusion; Have Together with In addition, The predetermined area is The potential profile has a peak at a position away from the surface of the substrate when the storage gate is off. Form buried channel And charge from the photodiode is accumulated at and near the peak position. It is a configuration.
[0031]
In the present invention, the charge generated in the photodiode is transferred to a predetermined region of the buried channel immediately below the storage gate, stored, and then transferred to the floating diffusion, so that it does not contact the gate oxide film on the substrate surface. Can be transferred.
[0032]
In order to achieve the above object, a solid-state imaging device according to a second aspect of the present invention is configured by integrally configuring both the gate electrodes of the first switch gate and the storage gate according to the first aspect of the invention. In the present invention, since the number of gate electrodes is reduced, the number of wirings can be reduced.
[0033]
In order to achieve the above object, the solid-state imaging device driving method of the present invention applies a gate potential higher than a predetermined value to the storage gate of the solid-state imaging device of the first or second invention. The charge generated in the photodiode Predetermined The first step of transferring to the region and after the charge transfer is finished, apply a gate potential lower than a predetermined value to the storage gate, Predetermined And a second step of accumulating charges in the region.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1A shows an equivalent circuit diagram of a one-pixel circuit of the first embodiment of the solid-state imaging device according to the present invention. The one-pixel circuit 20 shown in FIG. 2A includes an accumulation gate Mccd and an accumulation gate Mccd between the N-type layer of the photodiode PD to which the power supply voltage Vdd is applied and the gate of the amplification transistor Mamp. A charge storage section is provided which is composed of two switch MOS type gates Mgx1 and Mgx2 arranged adjacent to each other. One MOS type gate Mgx1 is connected to the photodiode PD, and the other MOS type gate Mgx2 is in contact with the FD (floating diffusion).
[0035]
The reset transistor Mrst has a drain connected to a supply line (usually a power supply voltage Vdd) having a predetermined potential and a source in contact with the FD so that the FD has a reset potential. The pixel selection transistor Msel has a drain connected to the FD, a source connected to the ground, and a pixel selection control signal applied to the gate to perform a switching operation.
[0036]
Further, the amplifying transistor Mamp has a gate connected to the FD, a drain connected to a supply line (usually a power supply voltage Vdd) having a predetermined potential, and a source connected to the signal output line 11, and the source and the floating transistor Mamp are floating. The circuit board is connected to the substrate in a state so that the substrate effect does not occur, and a source follower circuit is configured. The threshold voltage of the amplifying transistor Mamp is set lower than the threshold voltages of other gates or transistors Mccd, Mgx1, Mgx2, Mrst, and Msel, and the potential change of the floating drain is reduced with a smaller loss. The signal is transmitted to the signal output line 21.
[0037]
Here, the difference between the present embodiment and the solid-state imaging device previously proposed by the applicant shown in FIG. 9 is that in the solid-state imaging device of FIG. 9, the electrode of the storage gate Mccd is interposed via the gate oxide film. In contrast to the surface channel type formed on the P type substrate (or well), in this embodiment, the electrode of the storage gate Mccd is connected to the P type via the oxide film and the N type diffusion layer. This is a buried channel type formed on the substrate (or well). As a result, in the present embodiment, the potential of the storage gate Mccd is lower than that in the case of FIG. 9 even when no charge is stored.
[0038]
FIG. 3 shows a potential profile of the AA ′ cross section of FIG. In FIG. 3, the horizontal axis indicates the depth direction, and the vertical axis indicates the potential downward. Under the gate oxide film 22 immediately below the electrode of the storage gate Mccd, there is a buried N There is a layer 23 below which is a P-well 24. That is, N in the P well 24 provided on the N type substrate. Mold diffusion layer is buried N Formed as layer 23 and its embedded N An electrode formed on the layer 23 via the gate oxide film 22 constitutes a storage gate Mccd.
[0039]
This N The depth of the layer 23 is, for example, about 0.1 to 0.3 μm, and the concentration is 1E15 to 1E17 cm. -3 Degree. On the other hand, the P well 24 has a concentration of 1E16 to 5E17 cm. -3 Degree. Note that the electrodes of the MOS type gates Mgx1 and Mgx2 are formed on the P well 24 provided on the N type substrate via the gate oxide film 22.
[0040]
This N The potential profile when the layer 23 has no electrons and is completely depleted differs depending on the gate potential. When the potential is a high potential, for example, VDD, it becomes a surface channel type as indicated by I in FIG. On the other hand, the potential profile when the gate potential is 0 V is as shown in FIG. A portion of the layer 23 has a buried channel type shape having a peak downward. Since electrons are stored in the peak portion of the potential profile II as indicated by III, the transferred electrons do not come into contact with the gate oxide film 22 on the surface, and therefore noise caused by the gate oxide film 22 can be eliminated.
[0041]
Next, the operation of the one-pixel circuit 20 illustrated in FIG. 1A will be described with reference to a timing chart illustrating how charges and potential move in FIGS. 1B to 1F and a timing chart illustrated in FIG. . First, in a state where Mccd, Mgx1, and Mgx2 are each off, electric charges obtained by photoelectrically converting incident light from a subject are generated in the photodiode PD, and as shown schematically in FIG. Charges (electrons) corresponding to the amount of incident light are accumulated in the diode PD.
[0042]
Subsequently, a high level control signal is supplied to the gates Mgx1 and Mccd of the MOS transistors of all the pixels at time t11 as shown in FIGS. 2A and 2B by a control signal from a control circuit (not shown). As shown in FIG. 1 (C), Mgx1 and Mccd of all the pixels are simultaneously turned on, and the charges accumulated in the photodiodes PD of all the pixels pass through the corresponding gate Mgx1 in all the pixels. Substrate region (N Transferred to the layer 23) and stored and retained. As a result, the charge accumulated in the photodiode PD is temporarily eliminated.
[0043]
After all the charges in the photodiode PD are transferred to the substrate region immediately below the MOS type storage gate Mccd, as shown in FIG. 1D, the MOS type gate Mgx1 is turned off, and the photodiode PD transmits the incident light. The photoelectric conversion is started and charge accumulation is started again. Subsequently, as shown in FIG. 2B, the signal applied to the gate of the storage gate Mccd becomes a low level at time t12 immediately after Mgx1 is turned off, and Mccd is turned off.
[0044]
Here, as will be described later, N is applied only to the substrate region immediately below the storage gate Mccd. Since the layer 23 exists and forms a buried channel, the potential potential of the off-state Mccd is lower than that of the off-state Mgx1 and Mgx2, and N The charge continues to be held in the layer 23, and the process waits in this state until processing of the pixel of interest starts.
[0045]
Next, as shown in FIG. 2E, a control signal that goes low at time t13 is supplied from the control circuit (not shown) to the gate of the pixel selection transistor Msel, the transistor Msel is turned off, and the FD is electrically It will be in a floating state. When the processing of the target pixel starts, as shown in FIG. 2D, the transistor Mrst is turned on for a predetermined time from time t14, and the FD becomes the reset potential Vrst.
[0046]
The reset potential Vrst of the FD is amplified by the transistor Mamp and then output to the signal output line 21. The output potential shown in FIG. 2F at this time is (Vrst−Vthamp). However, Vthamp is the threshold voltage of the amplifying transistor Mamp.
[0047]
Subsequently, a high-level control signal is supplied from a control circuit (not shown) to the MOS gate Mgx2 at time t15 as shown in FIG. 2C, and the MOS gate Mgx2 is turned on, as shown in FIG. As schematically shown, a control is started in which the charge accumulated in the substrate region immediately below the gate of the storage gate Mccd starts to be transferred to the substrate region immediately below the MOS type gate Mgx2, and is finally applied to the MOS type gate Mgx2. When the signal changes to the low level at time t16 as shown in FIG. 2C, the MOS gate Mgx2 is turned off, and the charge transfer is completed as schematically shown in FIG. .
[0048]
The potential of the FD changes according to the amount of charge. The change is amplified by the source follower circuit including the transistor Mamp and output to the signal output line 21. The output potential at this time is (Vrst−Vthamp−Vsig). Note that Vsig is the amount of change in the potential of the FD according to the amount of charge.
[0049]
After that, at time t17, as shown in FIG. 2E, the transistor Msel is turned high and turned on, so that FD becomes 0V and the gate potential of the transistor Mamp becomes 0V. The output is turned off, and the output from the pixel to the signal output line 11 is lost. Thereafter, the same operation as described above is repeated.
[0050]
As described above, the difference between the present embodiment and the solid-state imaging device of FIG. 9 is the control signal applied to the gate of the accumulation gate Mccd. In the solid-state imaging device of FIG. As shown in FIG. 10B, while Mccd is in the on state for the time during which charges are accumulated, in this embodiment, Mgx1 is turned off for a while, and FIG. Mccd is also turned off at time t12 shown in FIG. 1), and charges are accumulated as schematically shown in FIG.
[0051]
In this embodiment, if there is a shift in the timing at which Mgx1 and Mccd are turned off, it is more certain that charges are transferred from the photodiode PD to the substrate region (N Although it can be transferred to the layer 23), there is no problem even at 0 sec where there is no deviation in the timing of turning off. The reason for this is that when the threshold voltages of Mgx1 and Mccd are compared, only the substrate region directly under Mccd has N Since there is the layer 23, the threshold voltage of Mccd is lower than that of Mgx1. Therefore, even if an OFF signal is input to Mgx1 and Mccd at the same timing, since Mgx1 having a higher threshold voltage is turned OFF first, the same effect as when an OFF signal is input with the timing shifted substantially. This is because
[0052]
In this way, according to the present embodiment, electrons transferred through the substrate region immediately below the storage gate Mccd do not contact the gate oxide film on the substrate surface, and thus are caused by interface traps caused by the gate oxide film. Noise can be eliminated.
[0053]
Next, a second embodiment of the present invention will be described. FIG. 4A shows an equivalent circuit diagram of a one-pixel circuit of the second embodiment of the solid-state imaging device according to the present invention. In FIG. 1A, the same components as those in FIG. 1A are denoted by the same reference numerals, and description thereof is omitted. The one pixel circuit 30 shown in FIG. 4A integrates both the Mgx1 and Mccd gate electrodes shown in the first embodiment to form a single storage gate Mccd ′.
[0054]
That is, as described in FIGS. 2A and 2B, the control signals applied to the Mgx1 and Mccd gate electrodes may be exactly the same. Therefore, since there is no meaning to divide the gate electrode into two, the two gate electrodes Mgx1 and Mccd are used as a storage gate Mccd ′ which is one gate electrode. In this way, the number of wirings can be reduced and the aperture ratio can be increased.
[0055]
FIG. 5 is a timing chart for explaining the operation of the second embodiment of FIG. This timing chart is obtained by removing the Mgx1 control signal waveform from the timing chart shown in FIG. 2, and the other signal waveforms are the same as those in FIG. 2. Therefore, the operation in FIG. 4 is the same as the operation in FIG. Therefore, description of the operation in FIG. 4 is omitted.
[0056]
The present invention is not limited to the above-described embodiment. For example, each transistor has been described as an N-channel MOS FET. However, by reversing the direction of the power supply voltage, a P-channel MOS FET is used. Of course, it is also possible to comprise.
[0057]
【The invention's effect】
As described above, according to the present invention, the charge generated in the photodiode is transferred to the predetermined region of the buried channel immediately below the storage gate, stored, and then transferred to the floating diffusion, thereby causing the substrate Since the transfer is performed without contacting the gate oxide film on the surface, noise due to the interface trap caused by the gate oxide film can be eliminated.
[0058]
In addition, according to the present invention, both the first switch gate and the storage gate are integrally formed, and the number of wirings is reduced by reducing the number of gate electrodes. Can also be raised.
[0059]
Further, according to the present invention, when the charge generated in the photodiode is transferred to the substrate region immediately below the storage gate, a gate potential higher than a predetermined value is applied to the storage gate, and after the charge transfer is completed. Applies a gate potential lower than a predetermined value to the storage gate so that charges are stored in the substrate region immediately below the storage gate, thereby generating noise at the gate oxide film interface on the substrate surface. Suppressed charge transfer / accumulation is possible.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of a one-pixel circuit according to a first embodiment of the present invention, and a diagram illustrating a state of potential and charge movement for explanation.
FIG. 2 is a timing chart for explaining the operation of the one-pixel circuit according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a potential profile in a cross section along the line AA ′ of FIG. 1;
FIG. 4 is an equivalent circuit diagram of a one-pixel circuit according to a second embodiment of the present invention, and a diagram illustrating the potential and charge movement for explanation.
FIG. 5 is a timing chart for explaining the operation of the one-pixel circuit according to the second embodiment of the present invention.
FIG. 6 is a schematic overall configuration diagram of an example of a conventional solid-state imaging device.
FIG. 7 is an equivalent circuit diagram of one pixel circuit as an example of a conventional device.
FIG. 8 is a timing chart for explaining the operation of FIG.
FIG. 9 is a diagram showing an equivalent circuit diagram of one pixel circuit of an example of the solid-state imaging device proposed by the present applicant, and a state of potential and charge movement for explanation.
10 is a timing chart for explaining the operation of the one-pixel circuit in FIG. 9;
[Explanation of symbols]
20, 30 1 pixel circuit
21 Signal output line
22 Gate oxide film
23 Embedded N layer
24 P well
PD photodiode
Mgx1, Mgx2 MOS gate for switch
Mccd, Mccd 'storage MOS type gate
Mrst reset transistor
Msel Pixel selection transistor
Mamp amplification transistor
FD floating diffusion

Claims (3)

被写体からの入射光を光電変換するフォトダイオードと、前記フォトダイオードで光電変換して得られる電荷を蓄積する電荷蓄積部と、前記電荷蓄積部から転送される電荷を電位変化に変換するフローティングディフュージョンに接続されて前記電位変化を増幅して外部へ出力する増幅用トランジスタとを有する画素が基板上に形成された固体撮像装置において、
前記電荷蓄積部は、
ゲート電極と、前記ゲート電極の直下に設けられて前記フォトダイオードからの電荷を一時的に蓄積する所定領域とを有する蓄積用ゲートと、
前記フォトダイオードと前記蓄積用ゲートの間に設けられて前記フォトダイオードからの電荷を前記所定領域へ転送する第1のスイッチ用ゲートと、
前記蓄積用ゲートと前記フローティングディフュージョンの間に設けられて前記所定領域に蓄積されている電荷を前記フローティングディフュージョンへ転送する第2のスイッチ用ゲートと
有すると共に、前記所定領域は、そのポテンシャルプロファイルが、前記蓄積用ゲートがオフ状態のときに、前記基板の表面から離間した位置にピークを有する埋め込みチャネルを形成し、前記フォトダイオードからの電荷を前記ピークの位置及びその近傍に蓄積することを特徴とする固体撮像装置。
A photodiode that photoelectrically converts incident light from a subject, a charge accumulation unit that accumulates charges obtained by photoelectric conversion by the photodiode, and a floating diffusion that converts charges transferred from the charge accumulation unit into potential changes in the solid-state image sensor in which pixels are formed on a substrate having an amplifying transistor that outputs to connected external amplifies the potential change,
The charge storage unit
A storage gate having a gate electrode and a predetermined region provided immediately below the gate electrode and temporarily storing charges from the photodiode;
A first switch gate for transferring provided between the storage gate and the photodiode charge from the photodiode to the plant constant region,
Co When a second switch gate for transferring charges accumulated in the previous SL predetermined region provided between the floating diffusion and the accumulation gate to the floating diffusion, before Symbol predetermined region, When the storage gate is in an off state, the potential profile forms a buried channel having a peak at a position away from the surface of the substrate, and charges from the photodiode are stored at and near the peak position. A solid-state imaging device.
被写体からの入射光を光電変換するフォトダイオードと、前記フォトダイオードで光電変換して得られる電荷を蓄積する電荷蓄積部と、前記電荷蓄積部から転送される電荷を電位変化に変換するフローティングディフュージョンに接続されて前記電位変化を増幅して外部へ出力する増幅用トランジスタとを有する画素が基板上に形成された固体撮像装置において、
前記電荷蓄積部は、
ゲート電極と、前記ゲート電極の直下に設けられて前記フォトダイオードからの電荷を一時的に蓄積する所定領域とを有する蓄積用ゲートと、
前記フォトダイオードと前記蓄積用ゲートの間に設けられて前記フォトダイオードからの電荷を前記所定領域へ転送する第1のスイッチ用ゲートと、
前記蓄積用ゲートと前記フローティングディフュージョンの間に設けられて前記所定領域に蓄積されている電荷を前記フローティングディフュージョンへ転送する第2のスイッチ用ゲートと
有すると共に、前記第1のスイッチ用ゲートと前記蓄積用ゲートの両ゲート電極は一体化されて単一のゲート電極とされていることを特徴とする固体撮像装置。
A photodiode that photoelectrically converts incident light from a subject, a charge accumulation unit that accumulates charges obtained by photoelectric conversion by the photodiode, and a floating diffusion that converts charges transferred from the charge accumulation unit into potential changes in the solid-state image sensor in which pixels are formed on a substrate having an amplifying transistor that outputs to connected external amplifies the potential change,
The charge storage unit
A storage gate having a gate electrode and a predetermined region provided immediately below the gate electrode and temporarily storing charges from the photodiode;
A first switch gate for transferring provided between the storage gate and the photodiode charge from the photodiode to the plant constant region,
Co When a second switch gate for transferring charges accumulated in the previous SL predetermined region provided between the floating diffusion and the accumulation gate to the floating diffusion, for the first switch the solid-state imaging device wherein the gate the gate electrodes of the storage gate, characterized in that it is integrated is a single gate electrode.
請求項1又は2記載の固体撮像装置の前記蓄積用ゲートに対し、所定値よりも高い電位のゲート電位を印加して、前記フォトダイオードで発生した電荷を前記所定領域へ転送する第1のステップと、前記電荷転送終了後は前記蓄積用ゲートに対し、前記所定値よりも低い電位のゲート電位を印加して、前記所定領域に前記電荷を蓄積する第2のステップとを含むことを特徴とする固体撮像装置の駆動方法。3. A first step of transferring a charge generated by the photodiode to the predetermined region by applying a gate potential higher than a predetermined value to the storage gate of the solid-state imaging device according to claim 1 or 2. And a second step of storing the charge in the predetermined region by applying a gate potential lower than the predetermined value to the storage gate after completion of the charge transfer. For driving a solid-state imaging device.
JP2002138992A 2002-05-14 2002-05-14 Solid-state imaging device and driving method thereof Expired - Fee Related JP4069670B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002138992A JP4069670B2 (en) 2002-05-14 2002-05-14 Solid-state imaging device and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002138992A JP4069670B2 (en) 2002-05-14 2002-05-14 Solid-state imaging device and driving method thereof

Publications (2)

Publication Number Publication Date
JP2003333431A JP2003333431A (en) 2003-11-21
JP4069670B2 true JP4069670B2 (en) 2008-04-02

Family

ID=29700291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002138992A Expired - Fee Related JP4069670B2 (en) 2002-05-14 2002-05-14 Solid-state imaging device and driving method thereof

Country Status (1)

Country Link
JP (1) JP4069670B2 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997977B1 (en) * 2004-01-12 2010-12-02 삼성전자주식회사 Photosensor and display using the same
JP5224633B2 (en) 2004-03-30 2013-07-03 キヤノン株式会社 Manufacturing method of semiconductor device
JP4285388B2 (en) 2004-10-25 2009-06-24 セイコーエプソン株式会社 Solid-state imaging device
KR100755970B1 (en) 2004-11-25 2007-09-06 삼성전자주식회사 Cmos image sensor
JP2009153167A (en) * 2005-02-04 2009-07-09 Canon Inc Imaging apparatus
JP2008053333A (en) * 2006-08-23 2008-03-06 Fujifilm Corp Solid-state imaging device
JP5532737B2 (en) * 2009-08-17 2014-06-25 株式会社ニコン Solid-state image sensor
JP5241883B2 (en) * 2011-05-02 2013-07-17 キヤノン株式会社 Solid-state imaging device and camera using the same
JP2014022561A (en) * 2012-07-18 2014-02-03 Sony Corp Solid-state imaging device and electronic apparatus
JP2015088621A (en) 2013-10-30 2015-05-07 株式会社東芝 Solid-state imaging device and method of manufacturing solid-state imaging device
CN104157658B (en) * 2014-04-09 2017-05-10 苏州东微半导体有限公司 Semiconductor light-sensitive cell and semiconductor light-sensitive cell array thereof
JP6700656B2 (en) * 2014-10-31 2020-05-27 キヤノン株式会社 Imaging device

Also Published As

Publication number Publication date
JP2003333431A (en) 2003-11-21

Similar Documents

Publication Publication Date Title
KR100820757B1 (en) Solid state imaging device
JP3951879B2 (en) Solid-state imaging device and driving method thereof
JPH11355668A (en) Solid-state image pickup element, driving method therefor and camera system
US20130021509A1 (en) Solid-state imaging device driving method
JP2002516530A (en) Capacitorless Correlated Double Sampling Active Pixel Sensor
US8823069B2 (en) Solid-state imaging device, drive method of solid-state imaging device, and imaging apparatus
JP4967489B2 (en) Solid-state imaging device
JP2008021925A (en) Solid-state imaging apparatus, and its driving method
JP4069670B2 (en) Solid-state imaging device and driving method thereof
JP2005167579A (en) Amplification type solid-state imaging apparatus and driving method thereof
CN113542632A (en) Image forming apparatus and image forming apparatus
JP2003017677A (en) Image pickup device
US7619671B2 (en) Method, apparatus and system for charge injection suppression in active pixel sensors
US20090127437A1 (en) Method and apparatus for reducing dark current and hot pixels in cmos image sensors
JP4692262B2 (en) Solid-state imaging device, driving method of solid-state imaging device, and imaging device
JP5045738B2 (en) Solid-state imaging device and control method thereof
JP2003087657A (en) Solid-state imaging apparatus
JP2004104116A (en) Imaging apparatus
JP2015018907A (en) Solid-state image sensor and method of manufacturing the same, and electronic apparatus
JP5135772B2 (en) Solid-state imaging device
JP4720402B2 (en) Solid-state imaging device
JP4548425B2 (en) Solid-state imaging device and driving method thereof
JP4229770B2 (en) Amplification type solid-state imaging device
JP6796166B2 (en) Imaging device, imaging system, and driving method of imaging device
JP4618170B2 (en) Solid-state imaging device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040930

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080107

R151 Written notification of patent or utility model registration

Ref document number: 4069670

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110125

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120125

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120125

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130125

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130125

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees