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JP4042215B2 - 演算処理装置およびその方法 - Google Patents

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Description

【0001】
【発明が属する技術分野】
本発明は、演算処理装置およびその方法に関する。
【0002】
【従来の技術】
正の2進数データA,BおよびCを入力して、演算「(A−B)×C」を行う演算処理装置がある。
以下、演算「(A−B)×C」を行う従来の演算処理装置について説明する。
図6は、演算「(A−B)×C」を行う従来の演算処理装置1の構成図である。
図6に示すように、演算処理装置1は、減算器2および乗算器3を有し、それぞれ4ビットのデータA,BおよびCを用いて、演算「(A−B)×C」を行う。
演算処理装置1では、例えば、4ビットのデータAと4ビットのデータBとの減算を減算器2で行い、その符号付きの5ビットの減算結果Yと、符号拡張によりMSB(Most Significant Bit)が論理値「0」の5ビットのデータCとの乗算を乗算器3で行う。そして、乗算器3の乗算結果が、演算「(A−B)×C」の演算結果となる。
【0003】
減算器2としては、例えば、図7に示すように、全加算器(FA: Full Adder) 100 , 101 ,102 ,103 を直列に接続したリップルキャリー(Ripple Carry)型の加算器が用いられる。
この減算器2では、LSB(Least Significant Bit) に対応する演算を行う全加算器101 のCi(Carry in)端子に2の補数を求めるための「1」が入力される。また、全加算器100 〜103 には、それぞれデータAのビットデータA0 〜A3 が入力されると共に、インバータ110 〜113 を介して、データBのビットデータB0 〜B3 が入力される。そして、全加算器100 〜103 のs端子から、4ビットの減算結果YのビットデータY0 〜Y3 がそれぞれ出力されると共に、全加算器103 のCO(Carry Out) 端子から減算結果Yの符号を示すビットデータY4 が出力される。
【0004】
なお、全加算器101 〜103 としては、図8に示すように、AND回路151 ,152 、OR回路161 ,162 およびXOR(exclusive OR)回路171 ,172 を組み合わせて構成される一般的な全加算器が用いられる。全加算器101 〜103 では、in1 端子、in2 端子およびCi(Carry in)端子から入力されたビットデータが加算され、当該加算結果のキャリーがCO(Carry Out) 端子から出力され、和データがS端子から出力される。
【0005】
次に、図6に示す乗算器3の構成について説明する。
図9は、乗算器3が採用するバウウーリ(Baugh Wooly) 方式による2の補数乗算を説明するための図である。
図10は、図9に示す2の補数乗算を行う乗算器3の構成図である。
図10に示すように、乗算器3は、部分積加算回路20および最終段加算回路30を有する。
部分積加算回路20は、Wallace-tree方式を採用しており、AND回路210 〜2124、全加算器221 〜2213、半加算器231 〜233 、インバータ回路241 〜2411を有する。
また、最終段加算回路30は、リップルキャリー方式を採用しており、全加算器2214〜2219および半加算器234 ,235 を有する。
ここで、全加算器2214〜2219は、前述した図8に示す構成をしている。また、半加算器231 〜233 としては、図11に示すように、AND回路153 およびXOR回路173 を有し、in1 端子およびin2 端子から入力したデータを加算し、当該加算結果のキャリーをCO(Carry Out) 端子から出力し、和データをS端子から出力する。
【0006】
乗算器3では、部分積加算回路20のAND回路210 〜2124において、減算器2からの減算結果YのビットデータY0 ,Y1 ,Y2 ,Y3 ,Y4 と、符号拡張によりMSBが論理値「0」のデータCのビットデータC0 ,C1 ,C2 ,C3 ,0とを用いて、図9に示す部分積がそれぞれ演算される。そして、当該演算された部分積が、各桁毎に、下の桁からの桁上げを含めて、部分積加算回路20および最終段加算回路30の全加算器221 〜2219および半加算器231 〜235 で加算される。これにより、ADN回路210 の出力端子、半加算器231 ,234 、全加算器2214,2215,2216,2217,2218,2219および半加算器235 のs端子から出力される和データが、10ビットの演算結果SのそれぞれビットデータS0 ,S1 ,S2 ,S3 ,S4 ,S5 ,S6 ,S7 ,S8 ,S9 になる。
【0007】
【発明が解決しようとする課題】
ところで、上述した従来の演算処理装置1では、図7および図10に示すように、全加算器100 〜103 、AND回路210 〜2124、全加算器221 〜2219、半加算器231 〜235 およびインバータ回路241 〜2411を有し、回路が大規模化するという問題がある。
すなわち、演算処理装置1では、図1に示すように、減算器2で減算を行うため、4ビットのデータA,Bを用いた場合には、その減算結果は符号ビットを含めて5ビットになる。その結果、乗算器3では、5ビットの乗算を行う必要があり、回路が大規模化する。
また、上述した従来の演算処理装置1では、演算のクリティカルパスは、全加算器100 〜103 、半加算器234 、全加算器2214,2215,2216,2217,2218,2219および半加算器235 となり、演算時間が長いという問題がある。
【0008】
本発明は上述した従来技術の問題点に鑑みてなされ、演算「(A−B)×C」を行う回路の規模を縮小できる演算処理装置を提供することを目的とする。
また、本発明は、演算「(A−B)×C」の演算時間を短縮化できる演算処理装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の演算処理装置は、自然数iおよびjを0≦i,j≦n−1とし、整数nを2≦nとした場合に、nビットのデータAを構成するビットデータA0 ,A1 ,..,Ai ,..,An-2 ,An-1 と、nビットのデータBを構成するビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 と、nビットのデータCを構成するビットデータC0 ,C1 ,..,Cj ,..,Cn-2 ,Cn-1 とを用いて、演算「(A−B)×C」を行う演算処理装置であって、ビットデータAi ,BiおよびCj を入力し、Cj が論理値「1」のときにビットデータAi を出力し、Cj が論理値「0」のときにビットデータBi を出力し、前記自然数iとjとの全ての組み合わせのそれぞれに対応して設けられた複数のビットデータ選択手段と、前記ビットデータ選択手段から出力されたビットデータを(i+j)ビット目に下位のビットからの桁上げであるキャリーデータを含めて加算するように、各ビット毎に、前記ビットデータ選択手段から出力されたビットデータと、前記データBの2の補数データを最上位ビットに向けてnビットだけシフトしたデータと、前記データBとを加算する加算手段とを有する。
【0010】
本発明の演算処理装置では、下記式(1)に基づいて、演算「(A−B)×C」を行う。
【0011】
【数1】
Figure 0004042215
【0012】
すなわち、本発明の演算処理装置では、複数のビットデータ選択手段の各々において、入力されたビットデータAi ,Bi のうち、入力したCj が論理値「1」のときにビットデータAi が出力され、Cj が論理値「0」のときにビットデータBi が出力される。
次に、加算手段において、前記ビットデータ選択手段から出力されたビットデータが(i+j)ビット目に下位のビットからの桁上げであるキャリーデータを含めて加算されるように、各ビット毎に、前記ビットデータ選択手段から出力されたビットデータと、前記データBの2の補数データを最上位ビットに向けてnビットだけシフトしたデータと、前記データBとが加算される。
【0013】
また、本発明の演算処理方法は、同様に、前記式(1)に基づいて、演算「(A−B)×C」を行う。
すなわち、本発明の演算処理方法は、自然数iおよびjを0≦i,j≦n−1とし、整数nを2≦nとした場合に、nビットのデータAを構成するビットデータA0 ,A1 ,..,Ai ,..,An-2 ,An-1 と、nビットのデータBを構成するビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 と、nビットのデータCを構成するビットデータC0 ,C1 ,..,Cj ,..,Cn-2 ,Cn-1 とを用いて、演算「(A−B)×C」を行う演算処理方法において、
前記自然数iとjとの全ての組み合わせのそれぞれについて、ビットデータAi ,Bi およびCj を入力し、Cj が論理値「1」のときにビットデータAi を選択し、Cj が論理値「0」のときにビットデータBi を選択する処理を行い、前記選択されたビットデータを(i+j)ビット目に下位のビットからの桁上げであるキャリーデータを含めて加算するように、各ビット毎に、前記選択されたビットデータと、前記データBの2の補数データを最上位ビットに向けてnビットだけシフトしたデータと、前記データBとを加算する。
【0014】
【発明の実施の形態】
以下、本発明の実施形態に係わる演算処理装置およびその方法について説明する。
図1は、4ビットのデータA,B,Cを用いて、演算「S=(A−B)×C」を行う演算処理装置40の構成図である。
図1に示すように、演算処理装置40は、部分積加算回路41および最終段加算回路42を有する。
部分積加算回路41は、本発明のビットデータ選択手段としてのマルチプレクサ500 〜5015、全加算器(FA)521 〜5210、半加算器(HA)531 〜533 、インバータ回路541 〜544 、入力部55,56および出力部57を有する。
最終段加算回路42は、全加算器5211〜5216および半加算器534 を有する。
【0015】
入力部55は、それぞれビットデータA0 ,A1 ,A2 ,A3 ,B0 ,B1 ,B2 ,B3 を入力するA0 ,A1 ,A2 ,A3 ,B0 ,B1 ,B2 ,B3 端子を有する。
ここで、ビットデータA0 ,A1 ,A2 ,A3 によって4ビットのデータAが構成され、ビットデータB0 ,B1 ,B2 ,B3 によって4ビットのデータBが構成される。
【0016】
入力部56は、それぞれビットデータC0 ,C1 ,C2 ,C3 を入力するC0 ,C1 ,C2 ,C3 端子を有する。
ここで、ビットデータC0 ,C1 ,C2 ,C3 によって4ビットのデータCが構成される。
【0017】
出力部57は、それぞれビットデータS0 ,S1 ,S2 ,S3 ,S4 ,S5 ,S6 ,S7 ,S8 を出力するS0 ,S1 ,S2 ,S3 ,S4 ,S5 ,S6 ,S7 ,S8 端子を有する。
ここで、ビットデータS0 ,S1 ,S2 ,S3 ,S4 ,S5 ,S6 ,S7 ,S8 によって9ビットのデータSが構成される。
【0018】
マルチプレクサ500 〜5015は、それぞれ下記式(2)で定義される部分積P0,0 ,P1,0 ,P0,1 ,P2,0 ,P1,1 ,P0,2 ,P3,0 ,P2,1 ,P1,2 ,P0,3 ,P3,1 ,P2,2 ,P1,3 ,P3,2 ,P2,3 ,P3,3 を求める。
【0019】
【数2】
Figure 0004042215
【0020】
図2は、マルチプレクサ500 〜5015の構成図である。
図2に示すように、マルチプレクサ500 〜5015は、インバータ701 〜704 、トランスミッションゲート701 ,702 、s端子、a端子、b端子およびo端子を有する。
マルチプレクサ500 〜5015では、s端子が論理値「1」のときに、トランスミッションゲート701 をオフにし、トランスミッションゲート702 をオンにして、a端子のレベルをo端子のレベルとして出力する。一方、マルチプレクサ500 〜5015では、s端子が論理値「0」のときに、トランスミッションゲート701 をオンにし、トランスミッションゲート702 をオフにして、b端子のレベルをo端子のレベルとして出力する。
【0021】
すなわち、マルチプレクサ500 〜5015では、ビットデータCj が論理値「1」のときにa端子に入力されたビットデータAi をo端子から出力し、ビットデータCj が論理値「0」のときにa端子に入力されたビットデータBi をo端子から出力する。
【0022】
マルチプレクサ500 〜5015で算出された、部分積P0,0 ,P1,0 ,P0,1 ,P2,0 ,P1,1 ,P0,2 ,P3,0 ,P2,1 ,P1,2 ,P0,3 ,P3,1 ,P2,2 ,P1,3 ,P3,2 ,P2,3 ,P3,3 は、それぞれ(i+j)ビット目に加算されるように、全加算器521 〜5216および半加算器531 〜534 において、各ビット毎に、下位ビットからのキャリーを含めて加算される。これにより、下記式(3)に示す「A×C+B×C ̄」が演算される。
【0023】
【数3】
Figure 0004042215
【0024】
ここで、全加算器521 〜5216としては、前述した図8に示す構成のものが用いられる。また、半加算器531 〜534 としては、前述した図11に示すものが用いられる。
【0025】
インバータ回路541 ,512 ,513 〜544 は、それぞれビットデータB0 ,B1 ,B2 ,B3 を入力し、それを反転したビットデータB0  ̄,B1  ̄,B2  ̄,B3  ̄を出力する。
インバータ回路541 〜544 における演算は、「−24 ×B」の演算を行うための反転値演算に対応する。また、全加算器526 のCi(Carry in)端子に「1」を入力して行われる加算によって、「−24 ×B」の演算を行うための「1の加算」が行われる。
【0026】
また、ビットデータB0 〜B3 が、それぞれ半加算器531 、全加算器521 、半加算器532 および全加算器524 のin2 端子に出力される。半加算器531 、全加算器521 、半加算器532 および全加算器524 において、「+B」の演算が行われる。
【0027】
上述したように、全加算器521 〜5216および半加算器531 〜534 によって、「A×C+B×C ̄」の演算結果と、「−24 ×B」と、「B」とを加算することで、下記式(4)の演算が行われる。
【0028】
【数4】
Figure 0004042215
【0029】
なお、上記式(4)の演算は、図3に示すように表される。
なお、図3において、「( )」は、図1に示す演算処理装置40の構成要素の符号を示しており、隣接して示される演算が当該構成要素で求められること、あるいは、隣接して示されるデータが当該構成要素に入力されることを示している。
ここで、上記式(4)は、演算式「S=(A−B)×C」と等価である。
【0030】
以下、上記式(4)が演算式「S=(A−B)×C」と等価であることを証明する。
演算式「S=(A−B)×C」は、下記式(5)のように変形できる。
【0031】
【数5】
Figure 0004042215
【0032】
ところで、2進数xの1の補数x ̄は、下記式(6)で示される。
【数6】
Figure 0004042215
【0033】
従って、上記式(6)を前記式(5)の「−C」に適用すると、下記式(7)が成り立つ。
【数7】
Figure 0004042215
【0034】
また、上記式(7)を用いて、上記式(5)を書換え、さらに変形を行うと下記式(8)のようになる。
【0035】
【数8】
Figure 0004042215
【0036】
ここで、上記式(8)および式(3)から、演算式「S=(A−B)×C」は、前記式(4)と等価であることが分かる。
【0037】
以下、図1に示す演算処理装置40の各構成要素の接続形態について説明する。
マルチプレクサ500 ,502 ,505 ,509 は、a端子が入力部55のA0 端子に接続され、b端子が入力部55のB0 端子に接続されている。
マルチプレクサ501 ,504 ,508 ,5012は、a端子が入力部55のA1 端子に接続され、b端子が入力部55のB1 端子に接続されている。
マルチプレクサ503 ,507 ,5011,5014は、a端子が入力部55のA2 端子に接続され、b端子が入力部55のB2 端子に接続されている。
マルチプレクサ506 ,5010,5013,5015は、a端子が入力部55のA3 端子に接続され、b端子が入力部55のB3 端子に接続されている。
【0038】
マルチプレクサ500 ,501 ,503 ,506 のs端子は、入力部56のC0 端子に接続されている。
マルチプレクサ502 ,504 ,507 ,5010のs端子は、入力部56のC1 端子に接続されている。
マルチプレクサ505 ,508 ,5011,5013のs端子は、入力部56のC2 端子に接続されている。
マルチプレクサ509 ,5012,5014,5015のs端子は、入力部56のC3 端子に接続されている。
【0039】
半加算器531 は、in1 端子がマルチプレクサ500 のo端子に接続され、in2 端子が入力部55のB0 端子に接続されている。
また、半加算器531 は、s端子が出力部57のS0 端子に接続され、CO端子が半加算器534 のin2 端子に接続されている。
全加算器521 は、in1 端子がマルチプレクサ502 のo端子に接続され、in2 端子がマルチプレクサ501 のo端子に接続され、Ci端子が入力部55のB1 端子に接続されている。
また、全加算器521 は、s端子が半加算器534 のin1 端子に接続され、CO端子が全加算器5211のin2 端子に接続されている。
【0040】
半加算器532 は、in1 端子がマルチプレクサ503 のo端子に接続され、in2 端子が入力部55のB2 端子に接続されている。
また、半加算器532 は、s端子が全加算器522 のCi端子に接続され、CO端子が全加算器524 のCi端子に接続されている。
半加算器533 は、in1 端子がマルチプレクサ509 のo端子に接続され、in2 端子がマルチプレクサ508 のo端子に接続されている。
また、半加算器533 は、s端子が全加算器523 のin1 端子に接続され、CO端子が全加算器527 のin2 端子に接続されている。
【0041】
全加算器525 は、in1 端子がマルチプレクサ5012のo端子に接続され、in2 端子がマルチプレクサ5011のo端子に接続され、Ci端子がマルチプレクサ5010のo端子に接続されている。
また、全加算器525 は、s端子が全加算器526 のin1 端子に接続され、CO端子が全加算器529 のin2 端子に接続されている。
全加算器528 は、in1 端子がマルチプレクサ5014のo端子に接続され、in2 端子がマルチプレクサ5013のo端子に接続され、Ci端子がインバータ542 の出力端子に接続されている。
また、全加算器528 は、s端子が全加算器529 のin1 端子に接続され、CO端子が全加算器5210のCi端子に接続されている。
【0042】
全加算器522 は、in1 端子がマルチプレクサ505 のo端子に接続され、in2 端子がマルチプレクサ504 に接続されている。
また、全加算器522 は、s端子が全加算器5211のin1 端子に接続され、CO端子が全加算器5212のin2 端子に接続されている。
全加算器523 は、in2 端子がマルチプレクサ507 のo端子に接続され、Ci端子がマルチプレクサ506 のo端子に接続されている。
また、全加算器523 は、s端子が全加算器524 のin1 端子に接続され、CO端子が全加算器527 のCi端子に接続されている。
【0043】
全加算器526 は、in2 端子がインバータ541 の出力端子に接続され、Ci端子に、論理値「1」が入力されている。
また、全加算器526 は、s端子が全加算器527 のin1 端子に接続され、CO端子が全加算器529 のCi端子に接続されている。
全加算器5210は、in2 端子がインバータ543 の出力端子に接続されている。
また、全加算器5210は、s端子が全加算器5215のin1 端子に接続され、CO端子が全加算器5216のin2 端子に接続されている。
【0044】
全加算器524 は、in2 端子が入力部55のB3 端子に接続されている。
また、全加算器522 は、s端子が全加算器5212のin1 端子に接続され、CO端子が全加算器5213のin2 端子に接続されている。
全加算器527 は、s端子が全加算器5213のin1 端子に接続され、CO端子が全加算器5214のin2 端子に接続されている。
全加算器529 は、s端子が全加算器5214のin1 端子に接続され、CO端子が全加算器5215のin2 端子に接続されている。
【0045】
半加算器534 は、s端子が出力部57のS1 端子に接続され、CO端子が全加算器5211のCi端子に接続されている。
全加算器5211は、s端子が出力部57のS2 端子に接続され、CO端子が全加算器5212のCi端子に接続されている。
全加算器5212は、s端子が出力部57のS3 端子に接続され、CO端子が全加算器5213のCi端子に接続されている。
全加算器5213は、s端子が出力部57のS4 端子に接続され、CO端子が全加算器5214のCi端子に接続されている。
全加算器5214は、s端子が出力部57のS5 端子に接続され、CO端子が全加算器5215のCi端子に接続されている。
全加算器5215は、s端子が出力部57のS6 端子に接続され、CO端子が全加算器5216のCi端子に接続されている。
【0046】
全加算器5216は、in1 端子がインバータ544 の出力端子に接続され、s端子が出力部57のS7 端子に接続され、CO端子がインバータ545 を介して出力部57のS8 端子に接続されている。
【0047】
以下、図1に示す演算処理装置40の動作について説明する。
図4は、演算処理装置40における演算方法を説明するためのフローチャートである。
〔ステップS1〕
ビットデータA0 ,B0 ,A1 ,B1 ,A2 ,B2 ,A3 ,B3 が、入力部55のA0 ,B0 ,A1 ,B1 ,A2 ,B2 ,A3 ,B3 端子に入力される。また、ビットデータC0 ,C1 ,C2 ,C3 が、入力部56のC0 ,C1 ,C2 ,C3 端子に入力される。
【0048】
そして、以下に示すマルチプレクサ500 〜5015におけるビットデータA0 〜A3 ,B0 〜B3 の選択が同時に行われ、それぞれ選択されたビットデータが対応する半加算器および全加算器に出力される。
【0049】
具体的には、マルチプレクサ500 において、ビットデータC0 が論理値「1」のときに、ビットデータA0 がo端子から半加算器531 のin1 端子に出力され、ビットデータC0 が論理値「0」のときに、ビットデータB0 がo端子から半加算器531 のin1 端子に出力される。
マルチプレクサ501 において、ビットデータC0 が論理値「1」のときに、ビットデータA1 がo端子から全加算器521 のin2 端子に出力され、ビットデータC0 が論理値「0」のときに、ビットデータB1 がo端子から全加算器521 のin2 端子に出力される。
【0050】
マルチプレクサ503 において、ビットデータC0 が論理値「1」のときに、ビットデータA2 がo端子から半加算器532 のin1 端子に出力され、ビットデータC0 が論理値「0」のときに、ビットデータB2 がo端子から半加算器532 のin1 端子に出力される。
マルチプレクサ506 において、ビットデータC0 が論理値「1」のときに、ビットデータA3 がo端子から全加算器523 のCi端子に出力され、ビットデータC0 が論理値「0」のときに、ビットデータB3 がo端子から全加算器523 のCi端子に出力される。
【0051】
マルチプレクサ502 において、ビットデータC1 が論理値「1」のときに、ビットデータA0 がo端子から全加算器521 のin1 端子に出力され、ビットデータC1 が論理値「0」のときに、ビットデータB0 がo端子から全加算器521 のin1 端子に出力される。
マルチプレクサ504 において、ビットデータC1 が論理値「1」のときに、ビットデータA1 がo端子から全加算器522 のin2 端子に出力され、ビットデータC1 が論理値「0」のときに、ビットデータB1 がo端子から全加算器522 のin2 端子に出力される。
【0052】
マルチプレクサ507 において、ビットデータC1 が論理値「1」のときに、ビットデータA2 がo端子から全加算器523 のin2 端子に出力され、ビットデータC1 が論理値「0」のときに、ビットデータB2 がo端子から全加算器523 のin2 端子に出力される。
マルチプレクサ5010において、ビットデータC1 が論理値「1」のときに、ビットデータA3 がo端子から全加算器525 のCi1 端子に出力され、ビットデータC1 が論理値「0」のときに、ビットデータB3 がo端子から全加算器525 のCi端子に出力される。
【0053】
マルチプレクサ505 において、ビットデータC2 が論理値「1」のときに、ビットデータA0 がo端子から全加算器522 のin1 端子に出力され、ビットデータC2 が論理値「0」のときに、ビットデータB0 がo端子から全加算器522 のin1 端子に出力される。
マルチプレクサ508 において、ビットデータC2 が論理値「1」のときに、ビットデータA1 がo端子から半加算器533 のin2 端子に出力され、ビットデータC2 が論理値「0」のときに、ビットデータB1 がo端子から半加算器533 のin2 端子に出力される。
【0054】
マルチプレクサ5011において、ビットデータC2 が論理値「1」のときに、ビットデータA2 がo端子から全加算器525 のin2 端子に出力され、ビットデータC2 が論理値「0」のときに、ビットデータB2 がo端子から全加算器525 のin2 端子に出力される。
マルチプレクサ5013において、ビットデータC2 が論理値「1」のときに、ビットデータA3 がo端子から全加算器528 のin2 端子に出力され、ビットデータC2 が論理値「0」のときに、ビットデータB3 がo端子から全加算器528 のin2 端子に出力される。
【0055】
マルチプレクサ509 において、ビットデータC3 が論理値「1」のときに、ビットデータA0 がo端子から半加算器533 のin2 端子に出力され、ビットデータC3 が論理値「0」のときに、ビットデータB0 がo端子から半加算器533 のin2 端子に出力される。
マルチプレクサ5012において、ビットデータC3 が論理値「1」のときに、ビットデータA1 がo端子から全加算器525 のin1 端子に出力され、ビットデータC3 が論理値「0」のときに、ビットデータB1 がo端子から全加算器525 のin1 端子に出力される。
【0056】
マルチプレクサ5014において、ビットデータC3 が論理値「1」のときに、ビットデータA2 がo端子から全加算器528 のin1 端子に出力され、ビットデータC3 が論理値「0」のときに、ビットデータB2 がo端子から全加算器528 のin1 端子に出力される。
マルチプレクサ5015において、ビットデータC3 が論理値「1」のときに、ビットデータA3 がo端子から全加算器5210のin1 端子に出力され、ビットデータC3 が論理値「0」のときに、ビットデータB3 がo端子から全加算器5210のin1 端子に出力される。
【0057】
また、入力部55のB0 端子からのビットデータB0 が、半加算器531 のin2 端子に出力される。
入力部55のB1 端子からのビットデータB1 が、全加算器521 のCi端子に出力される。
入力部55のB2 端子からのビットデータB2 が、半加算器532 のin2 端子に出力される。
入力部55のB3 端子からのビットデータB3 が、全加算器524 のin2 端子に出力される。
【0058】
また、入力部55のB0 端子からのビットデータB0 が、インバータ回路541 で反転された後に、全加算器526 のin2 端子に出力される。
入力部55のB1 端子からのビットデータB1 が、インバータ回路542 で反転された後に、全加算器528 のCi端子に出力される。
入力部55のB2 端子からのビットデータB2 が、インバータ回路543 で反転された後に、全加算器5210のin2 端子に出力される。
入力部55のB3 端子からのビットデータB3 が、インバータ回路544 で反転された後に、最終段加算回路42の全加算器5216のin1 端子に出力される。
【0059】
〔ステップS2〕
半加算器531 において、ビットデータB0 と、マルチプレクサ500 からのビットデータとの加算が行われ、当該加算結果の和データがs端子からS0 端子に出力され、当該加算結果のキャリーデータがCo端子から最終段加算回路42の半加算器534 のin2 端子に出力される。
全加算器521 において、ビットデータB1 と、マルチプレクサ501 からのビットデータと、マルチプレクサ502 からのビットデータとの加算が行われ、当該加算結果の和データがs端子から最終段加算回路42の半加算器534 のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から最終段加算回路42の全加算器5211のin2 端子に出力される。
【0060】
半加算器532 において、ビットデータB2 と、マルチプレクサ503 からのビットデータとの加算が行われ、当該加算結果の和データがs端子から全加算器522 のCi端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器524 のCi端子に出力される。
半加算器533 において、マルチプレクサ508 からのビットデータと、マルチプレクサ509 からのビットデータとの加算が行われ、当該加算結果の和データがs端子から全加算器523 のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器527 のin2 端子に出力される。
【0061】
全加算器525 において、マルチプレクサ5010からのビットデータと、マルチプレクサ5011からのビットデータと、マルチプレクサ5012からのビットデータとの加算が行われ、当該加算結果の和データがs端子から全加算器526 のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器529 のin2 端子に出力される。
全加算器528 において、インバータ回路542 からのビットデータB1  ̄と、マルチプレクサ5013からのビットデータと、マルチプレクサ5014からのビットデータとのデータとが加算され、当該加算結果の和データがs端子から全加算器529 のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器5210のCi端子に出力される。
【0062】
また、全加算器522 において、半加算器532 からの和データと、マルチプレクサ504 からのビットデータと、マルチプレクサ505 からのビットデータとが加算され、当該加算結果の和データがs端子から最終段加算回路42の全加算器5211のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から最終段加算回路42の全加算器5212のin2 端子に出力される。
全加算器523 において、マルチプレクサ506 からのビットデータと、マルチプレクサ507 からのビットデータと、半加算器533 からの和データとが加算され、当該加算結果の和データがs端子から全加算器524 のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器527 のCi端子に出力される。
【0063】
全加算器526 において、Ci端子に入力された倫理値「1」と、インバータ回路541 からのビットデータB0  ̄と、全加算器525 のs端子からの和データとの加算が行われ、当該加算結果の和データがs端子から全加算器527 のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器529 のCi端子に出力される。
全加算器5210において、全加算器528 からのキャリーデータと、インバータ回路543 からのビットデータB2  ̄と、マルチプレクサ5015からのビットデータとが加算され、当該加算結果の和データがs端子から最終段加算回路42の全加算器5215のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器5216のin2 端子に出力される。
【0064】
また、全加算器524 において、半加算器532 からのキャリーデータと、ビットデータB3 と、全加算器523 からの和データとの加算が行われ、当該加算結果の和データがs端子から最終段加算回路42の全加算器5212のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から全加算器5213のin2 端子に出力される。
全加算器527 において、全加算器523 からのキャリーデータと、半加算器533 からのキャリーデータと、全加算器526 からの和データとが加算され、当該加算結果の和データがs端子から最終段加算回路42の全加算器5213のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から最終段加算回路42の全加算器5214のin2 端子に出力される。
【0065】
全加算器529 において、全加算器526 からのキャリーデータと、全加算器525 からのキャリーデータと、全加算器528 からの和データとが加算され、当該加算結果の和データがs端子から最終段加算回路42の全加算器5214のin1 端子に出力され、当該加算結果のキャリーデータがCo端子から最終段加算回路42の全加算器5215のin2 端子に出力される。
【0066】
〔ステップS3〕
最終段加算回路42において、以下に示す処理が行われる。
先ず、半加算器534 において、半加算器531 からのキャリーデータと、全加算器521 からの和データとの加算が行われ、その和データが出力部57のS1 端子からビットデータS1 として出力され、そのキャリーデータが全加算器5211のCi端子に出力される。
次に、全加算器5211において、半加算器534 からのキャリーデータと、全加算器521 からのキャリーデータと、全加算器522 からの和データとが加算され、その和データが出力部57のS2 端子からビットデータS2 として出力され、そのキャリーデータが全加算器5212のCi端子に出力される。
【0067】
次に、全加算器5212において、全加算器5211からのキャリーデータと、全加算器522 からのキャリーデータと、全加算器524 からの和データとが加算され、その和データが出力部57のS3 端子からビットデータS3 として出力され、そのキャリーデータが全加算器5213のCi端子に出力される。
次に、全加算器5213において、全加算器5212からのキャリーデータと、全加算器524 からのキャリーデータと、全加算器527 からの和データとが加算され、その和データが出力部57のS4 端子からビットデータS4 として出力され、そのキャリーデータが全加算器5214のCi端子に出力される。
【0068】
次に、全加算器5214において、全加算器5213からのキャリーデータと、全加算器527 からのキャリーデータと、全加算器529 からの和データとが加算され、その和データが出力部57のS5 端子からビットデータS5 として出力され、そのキャリーデータが全加算器5215のCi端子に出力される。
次に、全加算器5215において、全加算器5214からのキャリーデータと、全加算器529 からのキャリーデータと、全加算器5210からの和データとが加算され、その和データが出力部57のS6 端子からビットデータS6 として出力され、そのキャリーデータが全加算器5216のCi端子に出力される。
【0069】
次に、全加算器5216において、全加算器5215からのキャリーデータと、全加算器5210からのキャリーデータと、インバータ544 からのビットデータB3  ̄とが加算され、その和データが出力部57のS7 端子からビットデータS7 として出力され、そのキャリーデータがインバータ545 を介して、出力部57のS8 端子からビットデータS8 として出力される。
ここで、ビットデータS8 は符号を示しており、ビットデータS8 が論理値「1」のときに、演算「(A−B)×C」の演算結果であるデータSが負であることを示し、ビットデータS8 が論理値「0」のときに、データSが正であることを示している。
なお、ビットデータS8 が論理値「1」のときに、ビットデータS0 〜S7 は、演算「(A−B)×C」の演算結果の2の補数値を示している。
【0070】
図1に示す演算処理装置40では、例えば、図5に示すように、データA(A0 ,A1 ,A2 ,A3 )=(0,0,0,1)、B(B0 ,B1 ,B2 ,B3 )=(0,0,1,0)およびC(C0 ,C1 ,C2 ,C3 )=(1,1,1,1)を入力した場合には、データS(S0 ,S1 ,S2 ,S3 ,S4 ,S5 ,S6 ,S7 ,S8 )=(0,1,0,1,1,0,1,0,0)を出力する。
【0071】
以上説明したように、演算処理装置40によれば、図1に示すように、マルチプレクサ500 〜5015、全加算器(FA)521 〜5216、半加算器(HA)531 〜534 、インバータ回路541 〜544 、入力部55,56および出力部57によって、演算「(A−B)×C」を行うことができ、前述した図6,図7および図10に示す従来の演算処理装置1のように5ビットの乗算器を用いる必要がなく、回路規模を大幅に縮小できる。
【0072】
また、演算処理装置40によれば、演算のクリティカルパスは、マルチプレクサ500 、半加算器531 ,534 、全加算器5211,5212,5213,5214,5215,5216およびインバータ回路545 となり、前述した従来の演算処理装置1に比べて、クリティカルパスを短縮でき、演算時間を短縮できる。
【0073】
本発明の実施形態は、上述したものには限定されない。
例えば、図1では、4ビットのデータA,B,Cを用いて演算「(A−B)×C」を行う場合を例示したが、本発明は、2以上の全ての整数nについて、nビットのデータA,B,Cを用いて演算「(A−B)×C」を行う場合にも適用できる。
この場合には、下記式(9)に基づいて演算が行われる。
【0074】
【数9】
Figure 0004042215
【0075】
上記式(9)において、第1項の演算は、本発明のビットデータ選択手段としてのマルチプレクサを用いてビットデータCj が論理値「1」のときにビットデータAi を選択し、ビットデータCj が論理値「0」のときにビットデータBi を選択し、当該選択したデータを(i+j)ビット目に加算するように、各ビット毎に、下位のビットからのキャリーデータを含めて加算して行われる。
【0076】
また、上記式(9)において、「−2n ×B」の演算は、データBの2補数を求めるために、データBのレベルを反転し、このレベル反転したデータのLSBに「1」を加算し、当該加算結果をMSBに向けてnビットだけシフトして行われる。当該シフトは、例えば、前記加算結果の各ビットデータB0 〜Bn-1 を、それぞれ演算結果Sのn〜2n−1ビット目に対応する加算を行う加算器に入力して実現される。
そして、上記式(9)の第1項の演算結果と、「−2n ×B」の演算結果と、データBとを加算することで、上記式(9)の演算が行われる。
【0077】
【発明の効果】
以上説明したように、本発明の演算処理装置およびその方法によれば、演算「(A−B)×C」の演算時間を短縮化できる。
また、本発明の演算処理装置によれば、演算「(A−B)×C」を行う装置の規模を縮小できる。
【図面の簡単な説明】
【図1】図1は、本実施形態の演算処理装置の構成図である。
【図2】図2は、図1に示すマルチプレクサの構成図である。
【図3】図3は、図1に示す演算処理装置が採用する演算方法を説明するための図である。
【図4】図4は、図1に示す演算処理装置の動作を説明するためのフローチャートである。
【図5】図5は、図1に示す演算処理装置における具体的な動作を説明するための図である。
【図6】図6は、演算「(A−B)×C」を行う従来の演算処理装置の構成図である。
【図7】図7は、図6に示す減算器の構成図である。
【図8】図8は、図7に示す全加算器(FA)の構成図である。
【図9】図9は、図2に示す乗算器が採用するバウウーリ(Baugh Wooly) 方式による2の補数乗算を説明するための図である。
【図10】図10は、図9に示す2の補数乗算を行う乗算器の構成図である。
【図11】図11は、図10に示す半加算器の構成図である。
【符号の説明】
40…演算処理装置、500 〜5015…マルチプレクサ、521 〜5216…全加算器(FA)、531 〜534 …半加算器(HA)、541 〜544 …インバータ回路、55,56…入力部、57…出力部

Claims (9)

  1. 自然数iおよびjを0≦i,j≦n−1とし、整数nを2≦nとした場合に、nビットのデータAを構成するビットデータA0 ,A1 ,..,Ai ,..,An-2 ,An-1 と、nビットのデータBを構成するビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 と、nビットのデータCを構成するビットデータC0 ,C1 ,..,Cj ,..,Cn-2 ,Cn-1 とを用いて、演算「(A−B)×C」を行う演算処理装置において、
    ビットデータAi ,Bi およびCj を入力し、ビットデータCj が論理値「1」のときにビットデータAi を出力し、ビットデータCj が論理値「0」のときにビットデータBi を出力し、前記自然数iとjとの全ての組み合わせのそれぞれに対応して設けられた複数のビットデータ選択手段と、
    前記ビットデータ選択手段から出力されたビットデータを(i+j)ビット目に下位のビットからの桁上げであるキャリーデータを含めて加算するように、各ビット毎に、前記ビットデータ選択手段から出力されたビットデータと、前記データBの2の補数データを最上位ビットに向けてnビットだけシフトしたデータと、前記データBとを加算する加算手段と
    を有する演算処理装置。
  2. 前記ビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 を反転したビットデータB0  ̄,B1  ̄,..,Bi  ̄,..,Bn-2  ̄,Bn-1  ̄を求める反転値生成手段
    をさらに有し、
    前記加算手段は、
    n+1,..,(n+i),..,(2n−1)ビット目に、前記反転値生成手段で求めた前記ビットデータB1  ̄,..,Bi  ̄,..,Bn-1  ̄をそれぞれ加算し、
    nビット目に、前記ビットデータB0  ̄と、論理値「1」とを加算する
    請求項1に記載の演算処理装置。
  3. 前記加算手段は、
    0,1,..,i,..,(n−2),(n−1)ビット目に、前記データBのビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 をそれぞれ加算する
    請求項1に記載の演算処理装置。
  4. 前記加算手段は、前記加算の加算結果として、ビットデータS0 ,S1 ,..,S2n-1,S2nからなる(2n+1)ビットのデータSを出力し、
    前記ビットデータS2nは、符号値を示す
    請求項1に記載の演算処理装置。
  5. 前記ビットデータ選択手段は、入力したビットデータCi が論理値「1」のときに導通状態となる第1のトランスミッションゲートと、前記入力したビットデータCi が論理値「0」のときに導通状態となる第2のトランスミッションゲートとを有する
    請求項1に記載の演算処理装置。
  6. 自然数iおよびjを0≦i,j≦n−1とし、整数nを2≦nとした場合に、nビットのデータAを構成するビットデータA0 ,A1 ,..,Ai ,..,An-2 ,An-1 と、nビットのデータBを構成するビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 と、nビットのデータCを構成するビットデータC0 ,C1 ,..,Cj ,..,Cn-2 ,Cn-1 とを用いて、演算「(A−B)×C」を行う演算処理方法において、
    前記自然数iとjとの全ての組み合わせのそれぞれについて、ビットデータAi ,Bi およびCj を入力し、ビットデータCj が論理値「1」のときにビットデータAi を選択し、ビットデータCj が論理値「0」のときにビットデータBi を選択する処理を行い、
    前記選択されたビットデータを(i+j)ビット目に下位のビットからの桁上げであるキャリーデータを含めて加算するように、各ビット毎に、前記選択されたビットデータと、前記データBの2の補数データを最上位ビットに向けてnビットだけシフトしたデータと、前記データBとを加算する
    演算処理方法。
  7. 前記ビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 を反転したビットデータB0  ̄,B1  ̄,..,Bi  ̄,..,Bn-2  ̄,Bn-1  ̄を求め、
    n+1,..,(n+i),..,(2n−1)ビット目に、前記ビットデータB1  ̄,..,Bi  ̄,..,Bn-1  ̄をそれぞれ加算し、
    nビット目に、前記ビットデータB0  ̄と、論理値「1」とを加算する
    請求項6に記載の演算処理方法。
  8. 0,1,..,i,..,(n−2),(n−1)ビット目に、前記データBのビットデータB0 ,B1 ,..,Bi ,..,Bn-2 ,Bn-1 をそれぞれ加算する
    請求項6に記載の演算処理方法。
  9. 前記加算の加算結果として、ビットデータS0 ,S1 ,..,S2n-1,S2nからなる(2n+1)ビットのデータSを出力し、
    前記ビットデータS2nは、符号値を示す
    請求項6に記載の演算処理方法。
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