JP4040602B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4040602B2 JP4040602B2 JP2004144652A JP2004144652A JP4040602B2 JP 4040602 B2 JP4040602 B2 JP 4040602B2 JP 2004144652 A JP2004144652 A JP 2004144652A JP 2004144652 A JP2004144652 A JP 2004144652A JP 4040602 B2 JP4040602 B2 JP 4040602B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- dielectric constant
- high dielectric
- constant film
- type mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 66
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 65
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 43
- 229910052735 hafnium Inorganic materials 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 229910052726 zirconium Inorganic materials 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 229910003855 HfAlO Inorganic materials 0.000 claims description 8
- 229910004129 HfSiO Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 description 322
- 239000010410 layer Substances 0.000 description 31
- 238000000034 method Methods 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。
近年、半導体装置の構成材料として、ｈｉｇｈ−ｋとよばれる高誘電率膜の利用が検討され始めている。ｈｉｇｈ−ｋ材料の代表的なものとしては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料をＭＯＳＦＥＴのゲート絶縁膜に用いることにより、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。このため、ＭＯＳＦＥＴ特性の向上のためにＭＯＳ容量を増大させること、およびゲートリーク電流を従来のシリコン酸化膜を用いた場合に比べて低減することの両方またはいずれか一方が可能となる。
特許文献１には、このようなｈｉｇｈ−ｋ材料を用いたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを含むＣＭＯＳデバイスが開示されている。ここで、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴは、シリコン酸化膜等の低誘電率膜と、高誘電率膜とにより構成されたゲート絶縁膜と、多結晶シリコン等により構成されたゲート電極とを含む。ゲート電極は、ゲート絶縁膜の高誘電率膜に接して設けられている。
特開２００２−２８０４６１号公報
C.Hobbs et al，"Fermi Level Pinning at the PolySi/Metal Oxide Interface"，2003 Symposium on VLSI Technology Digest of Technical Papers，4-89114-035-6/03
しかし、最近の研究によれば、ゲート絶縁膜を高誘電率膜で構成し、ゲート電極を多結晶シリコンで構成した場合、フェルミレベルピニング（Fermi Level Pinning）といわれる現象が起こるとの知見が得られている（非特許文献１）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、高誘電率膜を構成する金属がゲート電極を構成する多結晶シリコン中に拡散し、シリコンと上記金属との結合に基づく準位が形成されることにより生じると考えられている。
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極の多結晶シリコン中に高誘電率膜を構成する金属が拡散すると、ゲート絶縁膜との界面近傍において多結晶シリコン中に空乏層が発生する。このような空乏層の影響で、ゲート電圧を印加してもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘起することが困難となる。この結果、閾値電圧が上昇するとともに、閾値電圧のばらつきが大きくなるという課題が生じていた。
このようなフェルミレベルピニングは、とくに、ＨｆやＺｒを高誘電率膜に用いた場合、Ｐ型不純物を含む多結晶シリコンにより構成されたゲート電極を有するＰ型ＭＯＳＦＥＴで生じやすい。
ところで、従来のＣＭＯＳデバイスでは、それぞれＬＳＩの内部回路を構成するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの間で同一の組成および膜厚の高誘電率膜がゲート絶縁膜に用いられていた。このような場合、ＣＭＯＳデバイスにおいて、ゲートリーク電流は、Ｎ型ＭＯＳＦＥＴの方がＰ型ＭＯＳＦＥＴよりも大きく問題となっていた。そのため、消費電力設計の観点から、Ｎ型ＭＯＳＦＥＴのゲートリーク電流に着目し、これが許容可能レベルになる膜厚の高誘電率膜を成膜していた。
この一方、ＨｆやＺｒ等特定の元素を含有する高誘電率膜を用いた場合、上述した理由により、Ｐ型ＭＯＳＦＥＴの閾値電圧はゲート絶縁膜にシリコン酸化膜を用いた場合よりも高くなり、Ｓｉ基板中の不純物濃度調整で所望の閾値電圧に設定することが困難なレベルにまで上昇してしまう。
本発明は、こうした事情に鑑みてなされたものであり、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、ゲートリーク電流を増大させないようにする技術を提供することを目的とする。
本発明者らは、上述したような問題への対策を検討する過程において、閾値電圧の上昇量は、高誘電率膜の膜厚に依存することを見出した。またこの原因は、高誘電率膜の薄膜下によるＭＯＳ容量の増大ではなく、高誘電率膜に含まれる特定の元素が高誘電率膜からゲート電極へ拡散する量が膜厚に依存することを見出し、本発明に想到した。
本発明によれば、
半導体基板と、
半導体基板上に形成された第一のシリコン酸化膜および当該第一のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、第一のゲート絶縁膜上に、第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
Ｎ型ＭＯＳＦＥＴに並置して形成され、半導体基板上に形成された第二のシリコン酸化膜および当該第二のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、第二のゲート絶縁膜上に、第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
第一のシリコン酸化膜の膜厚と第二のシリコン酸化膜の膜厚とは等しく、
第二の高誘電率膜の膜厚は、第一の高誘電率膜よりも薄いことを特徴とする半導体装置が提供される。第一のシリコン酸化膜および第二のシリコン酸化膜は、窒素を含むこともできる。
本発明によれば、
半導体基板と、
半導体基板上に形成された第一のシリコン酸化膜および当該第一のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、第一のゲート絶縁膜上に、第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
Ｎ型ＭＯＳＦＥＴに並置して形成され、半導体基板上に形成された第二のシリコン酸化膜および当該第二のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、第二のゲート絶縁膜上に、第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
第一のシリコン酸化膜の膜厚と第二のシリコン酸化膜の膜厚とは等しく、
第二の高誘電率膜の膜厚は、第一の高誘電率膜よりも薄いことを特徴とする半導体装置が提供される。第一のシリコン酸化膜および第二のシリコン酸化膜は、窒素を含むこともできる。
なお、第一の高誘電率膜および第二の高誘電率膜は、ＨｆおよびＺｒからなる群から選択される一または二以上の元素と、Ｓｉ、ＯおよびＮからなる群から選択される一または二以上の元素との化合物により構成することができる。
上記非特許文献１には、多結晶シリコンに接してＨｆＯ２等の高誘電率膜を設けるとフェルミレベルピニングが生じることが報告されている。このようなフェルミレベルピニングは、Ｐ型ＭＯＳＦＥＴにおいて影響が大きい。とくに、ＨｆＯ２やＨｆＡｌＯ等、Ｈｆを含む高誘電率膜において、Ｐ型ＭＯＳＦＥＴでの影響が大きくなる。しかし、本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜の膜厚が薄く形成されているので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。これにより、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。そのため、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を抑制することができるとともに、ばらつきを小さくすることができる。
また、Ｎ型ＭＯＳＦＥＴにおける高誘電率膜の膜厚は厚く形成することができ、Ｎ型ＭＯＳＦＥＴで問題となるゲートリーク電流の増大を抑制することができる。
本発明の半導体装置において、第一の高誘電率膜および第二の高誘電率膜は、ＨｆおよびＳｉを含むことができる。またこの場合、第一の高誘電率膜および第二の高誘電率膜において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上とすることができる。より好ましくは、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、３０％以上とすることができる。
本発明の半導体装置において、第一の高誘電率膜および第二の高誘電率膜は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
本発明の半導体装置において、第一の高誘電率膜および第二の高誘電率膜は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
以上のような場合に、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響が問題となる。しかし、本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜の膜厚が薄く形成されているため、上述したように、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。
本発明によれば、
半導体基板と、
前記半導体基板上に形成された第一のシリコン酸化膜および当該第一のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
前記Ｎ型ＭＯＳＦＥＴに並置して形成され、前記半導体基板上に形成された第二のシリコン酸化膜および当該第二のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
前記第一のシリコン酸化膜の膜厚は、前記第二のシリコン酸化膜の膜厚よりも薄く、
前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置が提供される。第一のシリコン酸化膜および第二のシリコン酸化膜は、窒素を含むこともできる。
半導体基板と、
前記半導体基板上に形成された第一のシリコン酸化膜および当該第一のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
前記Ｎ型ＭＯＳＦＥＴに並置して形成され、前記半導体基板上に形成された第二のシリコン酸化膜および当該第二のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
前記第一のシリコン酸化膜の膜厚は、前記第二のシリコン酸化膜の膜厚よりも薄く、
前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置が提供される。第一のシリコン酸化膜および第二のシリコン酸化膜は、窒素を含むこともできる。
半導体基板と第一の高誘電率膜との間、および半導体基板と第二の高誘電率膜との間にシリコン酸化膜を設けることにより、第一の高誘電率膜および第二の高誘電率膜中の金属が半導体基板に拡散等するのを防ぐことができる。
本発明の半導体装置におけるＮ型ＭＯＳＦＥＴの第一のゲート電極において、多結晶シリコン膜はＮ型不純物を含むことができ、Ｐ型ＭＯＳＦＥＴの第二のゲート電極において、多結晶シリコン膜はＰ型不純物を含むことができる。
上述したようなフェルミレベルピニングは、Ｐ型不純物を含む多結晶シリコン膜が高誘電率膜と接している場合に顕著に生じる。しかし、本発明によれば、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜の膜厚が薄く形成されているので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。
本発明の半導体装置において、第一の高誘電率膜の膜厚ｄ１と第二の高誘電率膜の膜厚ｄ２との関係は、ｄ１／ｄ２≧１．５とすることができる。また、上限は特に制限されないが、たとえば、ｄ１／ｄ２≦３とすることができる。
第一の高誘電率膜の膜厚と第二の高誘電率膜の膜厚とをこのような関係とすることにより、フェルミレベルピニングの影響を緩和して閾値電圧を低下させるとともに、ゲートリーク電流の増大を抑制させることができる。ここで、第一の高誘電率膜をたとえばＨｆＳｉＮＯにより構成した場合、膜厚ｄ１は、１．５ｎｍ以上とすることができる。これにより、Ｎ型ＭＯＳＦＥＴにおいてゲートリーク電流の増大を抑制することができる。また、第二の高誘電率膜の膜厚ｄ２は、たとえば１ｎｍ以下、より好ましくは０．５ｎｍ以下とすることができる。これにより、フェルミレベルピニングの影響を低減することができる。
本発明の半導体装置において、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴは、ＬＳＩの内部回路を構成することができる。
本発明によれば、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第一の層を形成する工程と、Ｐウェル上の第一の層を保護膜で覆う工程と、保護膜をマスクとして、Ｎウェル上の第一の層を選択的に除去する工程と、少なくともＮウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第二の層を形成する工程と、第一の層および第二の層上に、多結晶シリコン膜を形成する工程と、第一の層、第二の層、および多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、を含み、第二の層を形成する工程において、Ｎウェル上における第一の層と第二の層との合計膜厚が、Ｐウェル上における第一の層と第二の層との合計膜厚よりも薄くなるように第二の層を形成することを特徴とする半導体装置の製造方法が提供される。
なお、第一の層および第二の層は、ＨｆおよびＺｒからなる群から選択される一または二以上の元素と、Ｓｉ、ＯおよびＮからなる群から選択される一または二以上の元素との化合物により構成することができる。
なお、第一の層および第二の層は、ＨｆおよびＺｒからなる群から選択される一または二以上の元素と、Ｓｉ、ＯおよびＮからなる群から選択される一または二以上の元素との化合物により構成することができる。
本発明の半導体装置の製造方法は、前記第一の層を形成する工程の前に、前記半導体基板の全面に、シリコン酸化膜を形成する工程をさらに含むことができ、前記第一の層を形成する工程において、前記シリコン酸化膜上に前記第一の層を形成することができる。シリコン酸化膜は、窒素を含むこともできる。
本発明の半導体装置の製造方法において、第一の層および第二の層は、ＨｆおよびＳｉを含むことができる。
本発明の半導体装置の製造方法において、第一の層および第二の層において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上とすることができる。
本発明の半導体装置の製造方法において、第一の層および第二の層は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
本発明によれば、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、Ｐ型ＭＯＳＦＥＴの閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、Ｎ型ＭＯＳＦＥＴのゲートリーク電流を増大させないようにすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスである。また、このＣＭＯＳデバイスは、ＬＳＩの内部回路を構成する。
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスである。また、このＣＭＯＳデバイスは、ＬＳＩの内部回路を構成する。
半導体装置１００は、Ｐ型の導電型を有するＰウェル１０２ａおよびＮ型の導電型を有するＮウェル１０２ｂが設けられたシリコン基板１０２と、Ｐウェル１０２ａとＮウェル１０２ｂとを分離する素子分離領域１０４とを含む。Ｐウェル１０２ａおよびＮウェル１０２ｂには、それぞれ、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０が形成されている。
Ｐウェル１０２ａには、一対の不純物拡散領域１２１が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜１０６および第一の高誘電率膜１１１がこの順で積層されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、多結晶シリコン膜１１４により構成されたゲート電極と、側壁絶縁膜１１５と、により構成されたゲートが設けられる。ここで、多結晶シリコン膜１１４は、第一の高誘電率膜１１１に接して設けられる。Ｎ型ＭＯＳＦＥＴ１１８の多結晶シリコン膜１１４には、Ｎ型不純物がドープされている。これらによりＮ型ＭＯＳＦＥＴ１１８が構成される。
また、同様に、Ｎウェル１０２ｂにも一対の不純物拡散領域１２２が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜１０６および第二の高誘電率膜１１２がこの順で積層されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、多結晶シリコン膜１１４により構成されたゲート電極と、側壁絶縁膜１１６と、により構成されたゲートが設けられる。ここで、多結晶シリコン膜１１４は、第二の高誘電率膜１１２に接して設けられる。Ｐ型ＭＯＳＦＥＴ１２０の多結晶シリコン膜１１４には、Ｐ型不純物がドープされている。これらにより、Ｐ型ＭＯＳＦＥＴ１２０が構成される。
第一の高誘電率膜１１１および第二の高誘電率膜１１２は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。第一の高誘電率膜１１１および第二の高誘電率膜１１２は、比誘電率１０以上の材料により構成することができる。具体的には、第一の高誘電率膜１１１および第二の高誘電率膜１１２は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む材料により構成することができ、これらのいずれかの元素を含む酸化膜、シリケート膜等とすることができる。このような材料を用いることにより、第一の高誘電率膜１１１および第二の高誘電率膜１１２の比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。第一の高誘電率膜１１１および第二の高誘電率膜１１２は、同じ材料により構成することもできるが、異なる材料により構成することもできる。
第一の高誘電率膜１１１および第二の高誘電率膜１１２は、ＨｆおよびＳｉを含む材料により構成することができる。この場合、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上とすることができる。また、第一の高誘電率膜１１１および第二の高誘電率膜１１２は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
本実施の形態において、Ｐ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の積層方向における膜厚は、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚よりも薄く形成される。以下、単に膜厚というときは、積層方向の膜厚を示す。Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を備えた半導体装置１００において、Ｎ型ＭＯＳＦＥＴ１１８におけるゲートリーク電流の増大を抑制するとともに、Ｐ型ＭＯＳＦＥＴ１２０におけるフェルミレベルピニングの影響を低減するためには、第一の高誘電率膜１１１の膜厚ｄ１と第二の高誘電率膜１１２の膜厚ｄ２との関係が、ｄ１／ｄ２≧１．５となるようにすることが好ましい。
Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚は、たとえば１．５ｎｍ以上とすることができる。これにより、Ｎ型ＭＯＳＦＥＴ１１８においてゲートリーク電流の増大を抑制することができる。また、上限は特に制限されないが、たとえば、ｄ１／ｄ２≦３とすることができる。Ｐ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の膜厚は、たとえば１ｎｍ以下、より好ましくは０．５ｎｍ以下とすることができる。これにより、フェルミレベルピニングの影響を低減することができる。
第一の高誘電率膜１１１および第二の高誘電率膜１１２を構成する材料として、上述したような元素を含むものを用いた場合、Ｐ型ＭＯＳＦＥＴ１２０において、フェルミレベルピニングの影響により、閾値電圧が上昇してしまうという課題が生じ得るが、本実施の形態における半導体装置１００の構成によれば、Ｐ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の膜厚が薄く形成されるので、フェルミレベルピニングの影響を低減することができる。一方、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚は、厚く形成されるので、ゲートリーク電流の増大を抑制することもできる。
また、とくに制限はないが、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０において、シリコン酸化膜１０６の積層方向における膜厚は、略等しく形成することができる。
図２および図３は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。
まず、公知の技術により、シリコン基板１０２に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０４を形成した後、Ｐ型不純物をイオン注入してＰウェル１０２ａ、Ｎ型不純物をイオン注入してＮウェル１０２ｂを、それぞれ形成する（図２（ａ））。素子分離領域１０４は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。
つづいて、公知の技術により、Ｐウェル１０２ａおよびＮウェル１０２ｂにチャネル領域をそれぞれ形成する。なお、Ｐウェル１０２ａおよびＮウェル１０２ｂのチャネル領域の下方に、Ｎ型不純物およびＰ型不純物をそれぞれイオン注入することにより、パンチスルーストッパー領域を形成することもできる。このようなパンチスルーストッパー領域を形成することにより、短チャネル効果を抑制することができる。
つづいて、シリコン基板１０２の表面にシリコン酸化膜１０６（たとえば膜厚約１ｎｍ〜２ｎｍ）を形成する（図２（ｂ））。シリコン酸化膜１０６は、たとえばシリコン基板１０２の表面を熱酸化することにより形成することができる。熱酸化の条件としては、たとえば、処理温度９００℃、処理時間４０秒〜５０秒程度とすることができる。
つづいて、シリコン酸化膜１０６上に、高誘電率膜１０８（たとえば膜厚約１ｎｍ）を形成する（図２（ｃ））。高誘電率膜１０８は、ＣＶＤ法やＡＬＤ法（原子層堆積法）等により成膜することができる。本実施の形態では、高誘電率膜１０８としてハフニウムシリケートを採用する。この成膜は、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて行う。ここで、たとえば、酸化性ガスとして酸素、シリコン含有ガスとしてモノシラン（ＳｉＨ４）を用いることができる。
この後、たとえばアンモニア等の窒素含有ガスを用いてアニールを行う。この条件としては、処理温度９００〜１０００℃、処理時間４０秒等とする。アニールを行うことにより、ハフニウムシリケートの結晶化を抑制することができる。
つづいて、Ｐウェル１０２ａ上に、フォトレジスト１１０を形成する（図２（ｄ））。フォトレジスト１１０は、高誘電率膜１０８上にレジストを塗布し、パターン形成用マスク（不図示）を用いて露光・現像することにより形成される。この状態で、たとえば希フッ酸（ＤＨＦ）を用いてウェットエッチングを行う。これにより、Ｎウェル１０２ｂ上の高誘電率膜１０８が選択的に除去される。つづいて、Ｐウェル１０２ａ上の高誘電率膜１０８が除去されないように、たとえばオゾン等を用いたドライ雰囲気下でフォトレジスト１１０を剥離する（図３（ｅ））。
次いで、高誘電率膜１０８およびシリコン酸化膜１０６上に、第二の高誘電率膜１１２（たとえば膜厚約０．７ｎｍ）を形成する（図３（ｆ））。第二の高誘電率膜１１２は、高誘電率膜１０８と同様にして形成することができる。以上の処理により、Ｐウェル１０２ａ上において、Ｎウェル１０２ｂ上よりも膜厚が厚い高誘電率膜が形成される。
その後、第二の高誘電率膜１１２上に、多結晶シリコン膜１１４を成膜する（図３（ｇ））。次いで、Ｐウェル１０２ａ上に成膜された多結晶シリコン膜１１４にはＮ型不純物をイオン注入し、Ｎウェル１０２ｂ上に成膜された多結晶シリコン膜１１４にはＰ型不純物をイオン注入する。
つづいて、シリコン酸化膜１０６、高誘電率膜１０８、第二の高誘電率膜１１２、および多結晶シリコン膜１１４を選択的にドライエッチングし、ゲート電極の形状に加工する。次いで、Ｐウェル１０２ａ上において、シリコン酸化膜１０６、高誘電率膜１０８、第二の高誘電率膜１１２、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１５を形成する。また、Ｎウェル１０２ｂ上において、シリコン酸化膜１０６、第二の高誘電率膜１１２、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１６を形成する（図３（ｈ））。
側壁絶縁膜１１５および側壁絶縁膜１１６は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。ここで、第一の高誘電率膜１１１は、高誘電率膜１０８および第二の高誘電率膜１１２により構成される。
側壁絶縁膜１１５および側壁絶縁膜１１６は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。ここで、第一の高誘電率膜１１１は、高誘電率膜１０８および第二の高誘電率膜１１２により構成される。
つづいて、Ｐウェル１０２ａおよびＮウェル１０２ｂ表面に、それぞれ、チャネル領域と後述する不純物拡散領域との電気的接続部であるソース／ドレインエクステンション領域を形成する。
次に、Ｐウェル１０２ａ上において、ゲート電極および側壁絶縁膜１１５をマスクとして、Ｐウェル１０２ａの表層にＰやＡｓ等のＮ型不純物をドープして不純物拡散領域１２１を形成する。また、Ｎウェル１０２ｂ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｎウェル１０２ｂの表層にＢやＡｌ等のＰ型不純物をドープして不純物拡散領域１２２を形成する。これにより、ソース領域およびドレイン領域が形成される。その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。以上のプロセスにより、ＣＭＯＳデバイスである半導体装置１００が形成される。
本実施の形態において、フェルミレベルピニングの影響が大きいＰ型ＭＯＳＦＥＴ１２０においては、第二の高誘電率膜１１２の膜厚を薄くすることにより、第二の高誘電率膜１１２から多結晶シリコン膜１１４に拡散する金属（本実施の形態ではＨｆ）の量を低減することができ、多結晶シリコン膜１１４中の空乏層の発生を低減することができる。これにより、Ｐ型ＭＯＳＦＥＴの閾値電圧を低下させることができる。これにより、シリコン基板中に注入する不純物濃度を調整することにより、Ｐ型ＭＯＳＦＥＴの閾値電圧を所望の範囲に制御することができる。一方、Ｎ型ＭＯＳＦＥＴ１１８において、第一の高誘電率膜１１１の膜厚を第二の高誘電率膜１１２と同様に薄くしてしまうと、ゲートリーク電流が問題となる。しかし、本実施の形態において、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚は、第二の高誘電率膜１１２とは独立に制御され、第二の高誘電率膜１１２よりも厚く形成されるので、Ｎ型ＭＯＳＦＥＴ１１８におけるゲートリーク電流を増大させることがない。このように、本実施の形態における半導体装置１００によれば、Ｎ型ＭＯＳＦＥＴ１１８におけるゲートリーク電流を増大させることなく、Ｐ型ＭＯＳＦＥＴ１２０におけるフェルミレベルピニングを抑制することができる。また、本実施の形態における半導体装置１００によれば、Ｎ型ＭＯＳＦＥＴ１１８のゲートリーク電流を増大させることがないため、スタンバイ時の消費電力を従来と同等とすることができる。
（第二の実施の形態）
本実施の形態においても、第一の実施の形態において、図２（ａ）から図２（ｄ）を参照して説明したのと同様に処理を行い、シリコン基板１０２上にシリコン酸化膜１０６および高誘電率膜１０８を形成し、Ｐウェル１０２ａ上にフォトレジスト１１０を形成する。この状態で、たとえば希フッ酸（ＤＨＦ）を用いてウェットエッチングを行い、Ｎウェル１０２ｂ上の高誘電率膜１０８およびシリコン酸化膜１０６を選択的に除去する（図４）。本実施の形態において、高誘電率膜１０８とともに、シリコン酸化膜１０６も除去する点で、第一の実施の形態と異なる。
本実施の形態においても、第一の実施の形態において、図２（ａ）から図２（ｄ）を参照して説明したのと同様に処理を行い、シリコン基板１０２上にシリコン酸化膜１０６および高誘電率膜１０８を形成し、Ｐウェル１０２ａ上にフォトレジスト１１０を形成する。この状態で、たとえば希フッ酸（ＤＨＦ）を用いてウェットエッチングを行い、Ｎウェル１０２ｂ上の高誘電率膜１０８およびシリコン酸化膜１０６を選択的に除去する（図４）。本実施の形態において、高誘電率膜１０８とともに、シリコン酸化膜１０６も除去する点で、第一の実施の形態と異なる。
つづいて、フォトレジスト１１０を除去した後、シリコン基板１０２のＮウェル１０２ｂの表面を熱酸化することにより、Ｎウェル１０２ｂ上にシリコン酸化膜（不図示）を形成する。つづいて、シリコン酸化膜１０６およびＮウェル１０２ｂ上のシリコン酸化膜上に高誘電率膜を形成する。この高誘電率膜は、高誘電率膜１０８と同様にして形成することができる。
Ｎウェル１０２ｂ上に形成するシリコン酸化膜の膜厚は、シリコン酸化膜１０６の膜厚と略同一とすることもできるが、シリコン酸化膜１０６の膜厚より厚くしてもよい。
たとえば、Ｎウェル１０２ｂ上のシリコン酸化膜の膜厚は、シリコン酸化膜１０６と高誘電率膜１０８の膜厚の合計膜厚と略等しくすることもできる。このような例を図５に示す。
本実施の形態における半導体装置１００の製造方法によれば、高誘電率膜１０８を除去した後にＮウェル１０２ｂ上にシリコン酸化膜を形成するので、高誘電率膜１０８をエッチング除去する際に、シリコン酸化膜に欠陥を生じさせるおそれがない。そのため、高誘電率膜１０８を種々の条件でエッチング除去することができる。
本実施の形態における半導体装置１００の製造方法によれば、高誘電率膜１０８を除去した後にＮウェル１０２ｂ上にシリコン酸化膜を形成するので、高誘電率膜１０８をエッチング除去する際に、シリコン酸化膜に欠陥を生じさせるおそれがない。そのため、高誘電率膜１０８を種々の条件でエッチング除去することができる。
第一の実施の形態において、図１に示した構成のＰ型ＭＯＳＦＥＴ１２０を用いて、第二の高誘電率膜１１２の膜厚とＰ型ＭＯＳＦＥＴ１２０の閾値電圧との関係を調べた。その結果を図６に示す。図示したように、第二の高誘電率膜１１２の膜厚が厚くなると、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧が上昇する。第二の高誘電率膜１１２の膜厚が１ｎｍ以下のときに、閾値電圧が製品適用に可能なレベル（約０．５Ｖ以下）となることが示された。また、第二の高誘電率膜１１２の膜厚を０．５ｎｍ以下とすると、より効果的に閾値電圧の上昇を抑えることができることも判明した。シリコン酸化膜１０６の膜厚を異ならせたＰ型ＭＯＳＦＥＴ１２０について検討したが、いずれも同様の結果を示した。
一方、ここでは図示していないが、Ｎ型ＭＯＳＦＥＴ１１８において、第一の高誘電率膜１１１の膜厚が１．５ｎｍ以上のときにゲートリーク電流の影響が低減されることも示された。以上の結果から、第一の高誘電率膜１１１の膜厚ｄ１と第二の高誘電率膜１１２の膜厚ｄ２との関係が、ｄ１／ｄ２≧１．５となる場合に、ＣＭＯＳデバイスにおけるゲートリーク電流の影響とフェルミレベルピニングの影響をともに低減することができることが判明した。
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記の実施の形態においては、高誘電率膜として、ハフニウムシリケート膜を用いる形態について説明したが、これ以外にも、Ｈｆ、Ｚｒなどの酸化膜、シリケート膜、酸窒化膜等を用いることもできる。また、第一の実施の形態において、図２および図３を参照して説明した処理で、高誘電率膜１０８と第二の高誘電率膜１１２とは、異なる材料により形成することもできる。また、図１に示した第一の高誘電率膜１１１および第二の高誘電率膜１１２は、それぞれ組成の異なる複数の高誘電率膜を積層した構造とすることもできる。
さらに、Ｈｆ、Ｚｒに限らず、本発明は、多結晶シリコン膜に接して設けられた場合に、当該多結晶シリコン膜に拡散してフェルミレベルピニングを生じる原因となる元素を含むゲート絶縁膜を有するＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴに適用することができる。
第一の実施の形態において、図３（ｅ）を参照して説明した処理で、フォトレジスト１１０を除去するとともに、図３（ｆ）を参照して説明した処理で、Ｐウェル１０２ａ上にも第二の高誘電率膜１１２を形成する形態を示したが、フォトレジスト１１０を残したまま、Ｎウェル１０２ｂ上のみに第二の高誘電率膜１１２を形成するようにすることもできる。この場合、高誘電率膜１０８の膜厚を、Ｎ型ＭＯＳＦＥＴ１１８においてゲートリーク電流が問題とならない程度の厚さすることができる。このように、第一の高誘電率膜１１１および第二の高誘電率膜１１２は種々の方法で形成することができる。
第一の実施の形態において、図３（ｅ）を参照して説明した処理で、Ｎウェル１０２ｂ上の高誘電率膜１０８を除去する形態を説明したが、このとき、高誘電率膜１０８は完全に除去されなくてもよい。また、Ｎウェル１０２ｂ上の高誘電率膜１０８が除去されるとともに、Ｎウェル１０２ｂ上のシリコン酸化膜１０６の一部も同時に除去されてもよい。本発明において、最終的に、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚とＰ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の膜厚がそれぞれ所望の値となっていればよい。
１００ 半導体装置
１０２ シリコン基板
１０２ａ Ｐウェル
１０２ｂ Ｎウェル
１０４ 素子分離領域
１０６ シリコン酸化膜
１０８ 高誘電率膜
１１１ 第一の高誘電率膜
１１２ 第二の高誘電率膜
１１４ 多結晶シリコン膜
１１５ 側壁絶縁膜
１１６ 側壁絶縁膜
１１８ Ｎ型ＭＯＳＦＥＴ
１２０ Ｐ型ＭＯＳＦＥＴ
１２１ 不純物拡散領域
１２２ 不純物拡散領域
１０２ シリコン基板
１０２ａ Ｐウェル
１０２ｂ Ｎウェル
１０４ 素子分離領域
１０６ シリコン酸化膜
１０８ 高誘電率膜
１１１ 第一の高誘電率膜
１１２ 第二の高誘電率膜
１１４ 多結晶シリコン膜
１１５ 側壁絶縁膜
１１６ 側壁絶縁膜
１１８ Ｎ型ＭＯＳＦＥＴ
１２０ Ｐ型ＭＯＳＦＥＴ
１２１ 不純物拡散領域
１２２ 不純物拡散領域
Claims (10)
- 半導体基板と、
前記半導体基板上に形成された第一のシリコン酸化膜および当該第一のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
前記Ｎ型ＭＯＳＦＥＴに並置して形成され、前記半導体基板上に形成された第二のシリコン酸化膜および当該第二のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
前記第一のシリコン酸化膜の膜厚と前記第二のシリコン酸化膜の膜厚とは等しく、
前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第一のシリコン酸化膜および当該第一のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
前記Ｎ型ＭＯＳＦＥＴに並置して形成され、前記半導体基板上に形成された第二のシリコン酸化膜および当該第二のシリコン酸化膜上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
前記第一のシリコン酸化膜の膜厚は、前記第二のシリコン酸化膜の膜厚よりも薄く、
前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記第一のシリコン酸化膜と前記第一の高誘電率膜との合計膜厚と、前記第二のシリコン酸化膜と前記第二の高誘電率膜との合計膜厚とが等しいことを特徴とする半導体装置。 - 請求項１乃至３いずれかに記載の半導体装置において、
前記第一の高誘電率膜と前記第二の高誘電率膜とが、同じ材料により構成された半導体装置。 - 請求項１乃至４いずれかに記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴの前記第一のゲート電極において、前記多結晶シリコン膜はＮ型不純物を含み、
前記Ｐ型ＭＯＳＦＥＴの前記第二のゲート電極において、前記多結晶シリコン膜はＰ型不純物を含むことを特徴とする半導体装置。 - 請求項１乃至５いずれかに記載の半導体装置において、
前記第一の高誘電率膜の膜厚ｄ１と前記第二の高誘電率膜の膜厚ｄ２との関係は、ｄ１／ｄ２≧１．５であることを特徴とする半導体装置。 - 請求項１乃至６いずれかに記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜は、ＨｆおよびＳｉを含むことを特徴とする半導体装置。 - 請求項７に記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上であることを特徴とする半導体装置。 - 請求項１乃至８いずれかに記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯ、あるいはこれらの窒化物により構成されたことを特徴とする半導体装置。 - 請求項１乃至９いずれかに記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴおよび前記Ｐ型ＭＯＳＦＥＴは、ＬＳＩの内部回路を構成することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004144652A JP4040602B2 (ja) | 2004-05-14 | 2004-05-14 | 半導体装置 |
| CNB2005100712257A CN100461416C (zh) | 2004-05-14 | 2005-05-13 | 半导体器件 |
| US11/129,440 US7759744B2 (en) | 2004-05-14 | 2005-05-16 | Semiconductor device having high dielectric constant layers of different thicknesses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004144652A JP4040602B2 (ja) | 2004-05-14 | 2004-05-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005327902A JP2005327902A (ja) | 2005-11-24 |
| JP4040602B2 true JP4040602B2 (ja) | 2008-01-30 |
Family
ID=35308588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004144652A Expired - Fee Related JP4040602B2 (ja) | 2004-05-14 | 2004-05-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7759744B2 (ja) |
| JP (1) | JP4040602B2 (ja) |
| CN (1) | CN100461416C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4938262B2 (ja) * | 2004-08-25 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7655994B2 (en) * | 2005-10-26 | 2010-02-02 | International Business Machines Corporation | Low threshold voltage semiconductor device with dual threshold voltage control means |
| US7518145B2 (en) * | 2007-01-25 | 2009-04-14 | International Business Machines Corporation | Integrated multiple gate dielectric composition and thickness semiconductor chip and method of manufacturing the same |
| JP2009027083A (ja) * | 2007-07-23 | 2009-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009141168A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Corp | 半導体装置及びその製造方法 |
| EP2093796A1 (en) * | 2008-02-20 | 2009-08-26 | Imec | Semiconductor device and method for fabricating the same |
| CN104952734B (zh) * | 2015-07-16 | 2020-01-24 | 矽力杰半导体技术(杭州)有限公司 | 半导体结构及其制造方法 |
| KR102328279B1 (ko) * | 2017-08-11 | 2021-11-17 | 삼성전자주식회사 | 반도체 소자 |
| US10714486B2 (en) | 2018-09-13 | 2020-07-14 | Sandisk Technologies Llc | Static random access memory cell employing n-doped PFET gate electrodes and methods of manufacturing the same |
Family Cites Families (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271166A (ja) | 1991-01-28 | 1992-09-28 | Mitsubishi Electric Corp | 相補型ｍｏｓ集積回路およびその製造方法 |
| JP3025385B2 (ja) | 1993-01-21 | 2000-03-27 | シャープ株式会社 | 半導体装置 |
| US5949707A (en) * | 1996-09-06 | 1999-09-07 | Nonvolatile Electronics, Incorporated | Giant magnetoresistive effect memory cell |
| US5480828A (en) * | 1994-09-30 | 1996-01-02 | Taiwan Semiconductor Manufacturing Corp. Ltd. | Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process |
| US5650958A (en) * | 1996-03-18 | 1997-07-22 | International Business Machines Corporation | Magnetic tunnel junctions with controlled magnetic response |
| US5859249A (en) * | 1997-02-19 | 1999-01-12 | Takasago International Corporation | 2-phenyl-2-(2'-piperidinylidene)acetate derivative, process for manufacturing the same, and process for manufacturing optically active 2-phenyl-2-(2'-piperidinyl)acetate derivative by asymmetrically hydrogenating the same |
| US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
| US6583013B1 (en) * | 1998-11-30 | 2003-06-24 | Texas Instruments Incorporated | Method for forming a mixed voltage circuit having complementary devices |
| KR100277873B1 (ko) * | 1998-12-01 | 2001-01-15 | 김영환 | 반도체 소자의 제조 방법 |
| US6261978B1 (en) * | 1999-02-22 | 2001-07-17 | Motorola, Inc. | Process for forming semiconductor device with thick and thin films |
| US6255698B1 (en) * | 1999-04-28 | 2001-07-03 | Advanced Micro Devices, Inc. | Separately optimized gate structures for n-channel and p-channel transistors in an integrated circuit |
| US6624987B1 (en) * | 1999-05-31 | 2003-09-23 | Nec Corporation | Magnetic head with a tunnel junction including metallic material sandwiched between one of an oxide and a nitride of the metallic material |
| JP3415496B2 (ja) | 1999-07-07 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| DE19933611A1 (de) * | 1999-07-17 | 2001-01-18 | Aventis Res & Tech Gmbh & Co | Verfahren zur Herstellung von Aminen durch homogen katalysierte reduktive Aminierung von Carbonylverbindungen |
| AU2001240643A1 (en) * | 2000-02-22 | 2001-09-03 | Lonza A.G. | Method of producing 3-aminoalkanoic acid esters |
| US6445554B1 (en) * | 2000-03-10 | 2002-09-03 | Read-Rite Corporation | Method and system for providing edge-junction TMR for high areal density magnetic recording |
| US6700759B1 (en) * | 2000-06-02 | 2004-03-02 | Western Digital (Fremont), Inc. | Narrow track width magnetoresistive sensor and method of making |
| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6392922B1 (en) * | 2000-08-14 | 2002-05-21 | Micron Technology, Inc. | Passivated magneto-resistive bit structure and passivation method therefor |
| DE10040238A1 (de) * | 2000-08-17 | 2002-03-07 | Siemens Ag | Anordnung und Verfahren zur Signalübertragung in Fahrzeugen |
| JP2002151756A (ja) * | 2000-11-08 | 2002-05-24 | Sony Corp | 磁気抵抗効果素子、磁気抵抗効果型磁気ヘッドおよびこれらの製造方法 |
| US6346445B1 (en) * | 2000-11-17 | 2002-02-12 | United Microelectronics Corp. | Method for fabricating semiconductor devices with dual gate oxides |
| JP4895430B2 (ja) | 2001-03-22 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US6573134B2 (en) * | 2001-03-27 | 2003-06-03 | Sharp Laboratories Of America, Inc. | Dual metal gate CMOS devices and method for making the same |
| EP1677361A2 (en) * | 2001-04-02 | 2006-07-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacture thereof |
| KR100399356B1 (ko) | 2001-04-11 | 2003-09-26 | 삼성전자주식회사 | 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법 |
| US6759081B2 (en) * | 2001-05-11 | 2004-07-06 | Asm International, N.V. | Method of depositing thin films for magnetic heads |
| US6486682B1 (en) * | 2001-05-18 | 2002-11-26 | Advanced Micro Devices, Inc. | Determination of dielectric constants of thin dielectric materials in a MOS (metal oxide semiconductor) stack |
| US7358578B2 (en) * | 2001-05-22 | 2008-04-15 | Renesas Technology Corporation | Field effect transistor on a substrate with (111) orientation having zirconium oxide gate insulation and cobalt or nickel silicide wiring |
| US6436771B1 (en) * | 2001-07-12 | 2002-08-20 | Taiwan Semiconductor Manufacturing Company | Method of forming a semiconductor device with multiple thickness gate dielectric layers |
| US6773999B2 (en) * | 2001-07-18 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | Method for treating thick and thin gate insulating film with nitrogen plasma |
| JP4034627B2 (ja) * | 2001-09-28 | 2008-01-16 | テキサス インスツルメンツ インコーポレイテツド | 集積回路及びその製造方法 |
| US6669983B2 (en) * | 2001-10-25 | 2003-12-30 | Tdk Corporation | Manufacturing method of thin-film magnetic head with magnetoresistive effect element |
| US6770521B2 (en) * | 2001-11-30 | 2004-08-03 | Texas Instruments Incorporated | Method of making multiple work function gates by implanting metals with metallic alloying additives |
| TWI256688B (en) * | 2002-02-01 | 2006-06-11 | Grand Plastic Technology Corp | Method for wet etching of high k thin film at low temperature |
| EP1347511A1 (en) * | 2002-03-22 | 2003-09-24 | STMicroelectronics S.r.l. | Method for manufacturing a MOS transistor and MOS transistor. |
| JP4340040B2 (ja) * | 2002-03-28 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6627932B1 (en) * | 2002-04-11 | 2003-09-30 | Micron Technology, Inc. | Magnetoresistive memory device |
| JP2003309188A (ja) | 2002-04-15 | 2003-10-31 | Nec Corp | 半導体装置およびその製造方法 |
| US6541321B1 (en) * | 2002-05-14 | 2003-04-01 | Advanced Micro Devices, Inc. | Method of making transistors with gate insulation layers of differing thickness |
| US20030222296A1 (en) * | 2002-06-04 | 2003-12-04 | Applied Materials, Inc. | Method of forming a capacitor using a high K dielectric material |
| US6858547B2 (en) * | 2002-06-14 | 2005-02-22 | Applied Materials, Inc. | System and method for forming a gate dielectric |
| US6723658B2 (en) * | 2002-07-15 | 2004-04-20 | Texas Instruments Incorporated | Gate structure and method |
| US6894353B2 (en) * | 2002-07-31 | 2005-05-17 | Freescale Semiconductor, Inc. | Capped dual metal gate transistors for CMOS process and method for making the same |
| US6919251B2 (en) * | 2002-07-31 | 2005-07-19 | Texas Instruments Incorporated | Gate dielectric and method |
| US6670248B1 (en) * | 2002-08-07 | 2003-12-30 | Chartered Semiconductor Manufacturing Ltd. | Triple gate oxide process with high-k gate dielectric |
| US6759263B2 (en) * | 2002-08-29 | 2004-07-06 | Chentsau Ying | Method of patterning a layer of magnetic material |
| JP2004111538A (ja) * | 2002-09-17 | 2004-04-08 | Fujitsu Ltd | 半導体装置、半導体装置の製造方法と評価方法、及びプロセス条件評価方法 |
| JP3874716B2 (ja) * | 2002-11-14 | 2007-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| US7109077B2 (en) * | 2002-11-21 | 2006-09-19 | Texas Instruments Incorporated | Dual work function gate electrodes using doped polysilicon and a metal silicon germanium compound |
| US20040105194A1 (en) * | 2002-11-29 | 2004-06-03 | Fontana Robert E. | Spin valve transistor with stabilization and method for producing the same |
| US7016167B2 (en) * | 2002-11-29 | 2006-03-21 | Hitachi Global Storage Technologies Netherlands B.V. | Spin valve transistor with stabilization and method for producing the same |
| US6806127B2 (en) * | 2002-12-03 | 2004-10-19 | Freescale Semiconductor, Inc. | Method and structure for contacting an overlying electrode for a magnetoelectronics element |
| US6734527B1 (en) * | 2002-12-12 | 2004-05-11 | Advanced Micro Devices, Inc. | CMOS devices with balanced drive currents based on SiGe |
| US6967130B2 (en) * | 2003-06-20 | 2005-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming dual gate insulator layers for CMOS applications |
| JP2005026380A (ja) * | 2003-06-30 | 2005-01-27 | Toshiba Corp | 不揮発性メモリを含む半導体装置及びその製造方法 |
| US7071122B2 (en) * | 2003-12-10 | 2006-07-04 | International Business Machines Corporation | Field effect transistor with etched-back gate dielectric |
| US7217611B2 (en) * | 2003-12-29 | 2007-05-15 | Intel Corporation | Methods for integrating replacement metal gate structures |
| US7030001B2 (en) * | 2004-04-19 | 2006-04-18 | Freescale Semiconductor, Inc. | Method for forming a gate electrode having a metal |
| US6897095B1 (en) * | 2004-05-12 | 2005-05-24 | Freescale Semiconductor, Inc. | Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode |
-
2004
- 2004-05-14 JP JP2004144652A patent/JP4040602B2/ja not_active Expired - Fee Related
-
2005
- 2005-05-13 CN CNB2005100712257A patent/CN100461416C/zh not_active Expired - Fee Related
- 2005-05-16 US US11/129,440 patent/US7759744B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN100461416C (zh) | 2009-02-11 |
| CN1697182A (zh) | 2005-11-16 |
| US20050253181A1 (en) | 2005-11-17 |
| JP2005327902A (ja) | 2005-11-24 |
| US7759744B2 (en) | 2010-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5442332B2 (ja) | 半導体装置およびその製造方法 | |
| JP4271920B2 (ja) | 半導体素子のｃｍｏｓ及びその製造方法 | |
| JP5427148B2 (ja) | 半導体装置 | |
| JP2008300779A (ja) | 半導体装置及びその製造方法 | |
| WO2011036841A1 (ja) | 半導体装置及びその製造方法 | |
| WO2011021316A1 (ja) | 半導体装置及びその製造方法 | |
| JP2007227851A (ja) | 半導体装置及びその製造方法 | |
| JP5627165B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2007188969A (ja) | 半導体装置およびその製造方法 | |
| JP4040602B2 (ja) | 半導体装置 | |
| JP4005055B2 (ja) | 半導体装置およびその製造方法 | |
| JP2005079308A (ja) | 半導体装置の製造方法 | |
| JP2009252895A (ja) | 半導体装置及びその製造方法 | |
| JP2006086511A (ja) | 半導体装置 | |
| JP2010272596A (ja) | 半導体装置の製造方法 | |
| WO2011151945A1 (ja) | 半導体装置及びその製造方法 | |
| JP2005158998A (ja) | 半導体装置の製造方法 | |
| JP2008305950A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2010129926A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20120056270A1 (en) | Semiconductor device and method for fabricating the same | |
| US20100123200A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20080230842A1 (en) | Semiconductor Device Having High-K Gate Dielectric Layer and Method For Manufacturing the Same | |
| JP2010161299A (ja) | 半導体装置及びその製造方法 | |
| JP2010272598A (ja) | 半導体装置およびその製造方法 | |
| US7517760B2 (en) | Semiconductor device manufacturing method including three gate insulating films |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060502 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071016 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4040602 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |