JP2008305950A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】短チャネル特性を劣化させること無しに、トランジスタの閾値電圧を低下させることができる半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１に対して、窒素（またはハロゲン元素）を導入する。その後、熱処理を施すことにより、ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１上にゲート絶縁膜１０７Ｎ，１０７Ｐを形成する。
【選択図】 図２

Description

この発明は、半導体装置の製造方法および半導体装置に係る発明であり、特に、ＭＯＳトランジスタを有する半導体装置および当該半導体装置の製造方法に関するものである。

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート空乏化は、ゲート絶縁膜の実効的な膜厚を増加させる。このため、トランジスタの性能向上のためには、ゲートの空乏化を抑える構造が望ましい。当該ゲート空乏化を避けるため、メタルゲートトランジスタ構造が提案されている。

しかし、ゲート電極として用いる材質の多くが、１０００℃程度以上の高温プロセスを経ると、仕事関数の値が、シリコンバンドギャップの中間付近（いわゆるミッドギャップ）になるという問題がある。このため、ゲート電極形成後にソースドレイン領域の活性化アニールを行う場合には、メタルゲートトランジスタの閾値電圧は、しばしば高性能トランジスタに要求される閾値電圧（たとえば０．３Ｖ）よりもかなり高い値となる。なお、ゲート電極形成後に活性領域を形成する工程は、いわゆるゲートファーストプロセスと称される。

たとえば、ＴｉＮ／ＨｆＳｉＯＮ構造（即ちゲート電極がＴｉＮ、ゲート絶縁膜がＨｆＳｉＯＮ）の場合、成膜直後の仕事関数は５．０ｅＶ程度でありＰ型メタルと言える。しかし、ＴｉＮの上にポリシリコンを積層させることにより実用的なゲート電極を作り、ソースドレイン領域を形成し、その活性化のため１０５０℃のスパイクアニールを加えると、仕事関数は４．６ｅＶ程度である。このような仕事関数（＝４．６ｅＶ程度）を有するものをそのままＰＭＯＳトランジスタに使用したとしても、閾値電圧は０．６Ｖを越える。当該閾値電圧を有するＰＭＯＳトランジスタは、少なくとも高い電流値が求められる高性能トランジスタとしては適当ではない。

また、ソースドレイン領域の活性化アニール後に、ゲートポリシリコンを全てシリサイド化するフルシリサイド（ＦＵＳＩ：Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅ）構造も考案されている。しかし、同様の問題が生じる。

すなわち、ゲート電極にＮｉＳｉなどを用いたメタルゲートトランジスタも、仕事関数はミッドギャップ付近にくる。このため、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタとも仕事関数が高くなり、実用的な高性能トランジスタとはならない。なお、Ｎｉ₂ＳｉやＮｉ₃Ｓｉにすると仕事関数は、数１００ｍＶ変化する。しかし、それでもこれらのトランジスタは、高性能トランジスタとしては完全に十分とは言えない。

メタルゲートの閾値電圧が実用的レベルよりかなり高くなるという上記問題に対しては、従来カウンタードーピングが採用されてきた。

たとえばＮＭＯＳトランジスタであれば、通常チャネル領域シリコンはＰ型ドープとなる。しかし、カウンタードーピング処理が施されると、チャネル領域表面近くにそれとは逆のＮ型ドープとなる。これとは逆に、ＰＭＯＳトランジスタにおけるカウンタードーピング処理が施されると、チャネル領域表面付近はＰ型ドープとなる。

カウンタードーピングを施すことにより、トランジスタの閾値電圧を下げることができる。さらに、カウンタードーピングを施すことにより、たとえば、ＮＭＯＳトランジスタのチャネル領域はボロンがドープされるが、その最表面に砒素注入層が形成される。他方、ＰＭＯＳトランジスタのチャネル領域の最表面にはボロン注入層が形成される。

なお、当該カウンタードーピング処理について記載されている文献として、たとえば非特許文献１が存在する。

Ｙ．Ｏｋａｙａｍａ ｅｔ ａｌ、「 Ｓｙｍｐ. ｏｎ ＶＬＳＩ ｔｅｃｈ」、２００６年、「Ｓｕｐｐｒｅｓｓｉｏｎ ｅｆｆｅｃｔｓ ｏｆ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｖａｒｉａｔｉｏｎ ｗｉｔｈ ＮｉＦＵＳＩ ｇａｔｅ ｅｌｅｃｔｒｏｄｅｆｏｒ ４５ｎｍ ｎｏｄｅ ａｎｄ ｂｅｙｏｎｄ ＬＳＴＰ ａｎｄ ＳＲＡＭ ｄｅｖｉｃｅｓ」、ｐｐ．１１８−１１９

しかし、カウンタードーピングをある程度の濃度で行うと、トランジスタは埋め込みチャネル構造となる。当該構造の場合には、ドレイン側からの空乏層の広がりを抑制し難くなり、その結果短チャネル特性の劣化が顕著となる。実際のところ、カウンタードーピングを施すことにより閾値電圧を２００ｍＶ以上低下させた場合、ゲート長が小さくなるに連れて、高性能なトランジスタ特性を維持することは困難である。

以上のように、メタルゲートを有するＭＯＳトランジスタで閾値電圧を調整する際に、カウンタードーピング処理により閾値電圧を低下させる。当該場合には、短チャネル特性の劣化（たとえば、短チャネル領域におけるサブスレッショルド係数の増加など）という問題が生じる。

そこで、本発明は、短チャネル特性を劣化させること無しに、トランジスタの閾値電圧を低下させることが可能となる半導体装置の製造方法を提供することを目的とする。さらに、当該半導体装置の製造方法により作成される半導体装置を提供することを目的とする。

上記の目的を達成するために、本発明の一実施例によれば、半導体基板に対して窒素（またはハロゲン元素）を導入した後に、熱処理を施すことによりゲート絶縁膜を形成する。

上記一実施例により、半導体基板とゲート絶縁膜との境界付近の窒素（またはハロゲン元素）の濃度は、ゲート絶縁膜の膜厚方向における中心付近の窒素（またはハロゲン元素）の濃度よりも高くなる。当該窒素（またはハロゲン元素）の濃度分布に起因して、短チャネル特性を劣化させること無く、トランジスタの閾値電圧を低下させることができる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１は、後述する本実施の形態に係る半導体装置の製造方法により作成される、半導体装置の構成を示す断面図（フロントエンドプロセス終了時における断面図）である。ここで、図１の素子分離膜１０２より左側は、ＮＭＯＳトランジスタＮ１００が形成されるＮＭＯＳ領域である。他方、図１の素子分離膜１０２より右側は、ＰＭＯＳトランジスタＰ１００が形成されるＰＭＯＳ領域である。

ＮＭＯＳトランジスタＮ１００は、半導体基板１０１上に形成されたゲート絶縁膜１０７Ｎと、ゲート絶縁膜１０７Ｎ上に形成されたゲート電極（１０８Ｎ，１０９Ｎ）とを備える。他方、ＰＭＯＳトランジスタＰ１００は、半導体基板１０１上に形成されたゲート絶縁膜１０７Ｐと、ゲート絶縁膜１０７Ｐ上に形成されたゲート電極（１０８Ｐ，１０９Ｐ）とを備える。

図１に示す構成において、ゲート電極（１０８Ｐ，１０９Ｐ）の底部およびゲート電極（１０８Ｎ，１０９Ｎ）の底部は、金属層（もしくは金属珪化物層）１０８Ｐ、１０８Ｎで構成されている。

また、ゲート絶縁膜１０７Ｐは、ハロゲン元素（たとえばフッ素）を含んでいる。なお、当該ゲート絶縁膜１０７Ｐには窒素が含まれていても良いが、後述する本発明の効果の観点からは、特に当該ゲート絶縁膜１０７Ｐに窒素が含有されている必要がない。ここで、当該ゲート絶縁膜１０７Ｐ中におけるフッ素濃度分布を図２に示す。

図２は、本実施の形態に係る製造方法により作成された半導体装置に対するＳＩＭＳ（二次イオン質量分析法）測定結果である。図２では、ゲート絶縁膜１０７Ｐおよびそのすぐ下の半導体基板１０１中のフッ素濃度分布を示している。

図２に示すように、半導体基板（シリコン基板）１０１とゲート絶縁膜１０７Ｐとの境界付近のハロゲン元素（フッ素）の濃度は、ゲート絶縁膜１０７Ｐの膜厚方向における中心付近のハロゲン元素（フッ素）の濃度よりも高い。より具体的には、ゲート絶縁膜１０７Ｐにおけるフッ素濃度は、半導体基板１０１との境界付近で高く、ゲート絶縁膜１０７Ｐ上に形成されるゲート電極（より具体的には金属層１０８Ｐ）との境界付近に近づくに連れて低くなっている。なお、図２では、左端部（ゲート絶縁膜１０７Ｐの最表面）の値が極めて高くなっているが、これは、ＳＩＭＳにおける測定誤差であり、無視すべきである。

一方、ゲート絶縁膜１０７Ｎには、少なくとも窒素が含まれている。ここで、当該ゲート絶縁膜１０７Ｎ中に含有される窒素濃度分布は、図２で示した分布傾向と同様である。半導体基板（シリコン基板）１０１とゲート絶縁膜１０７Ｎとの境界付近の窒素の濃度は、ゲート絶縁膜１０７Ｎの膜厚方向における中心付近の窒素の濃度よりも高い（本発明に係る濃度分布）。より具体的には、ゲート絶縁膜１０７Ｎにおける窒素濃度は、半導体基板１０１との境界付近で高く、ゲート絶縁膜１０７Ｎ上に形成されるゲート電極（より具体的には金属層１０８Ｎ）との境界付近に近づくに連れて低くなっている。

当該本発明に係る濃度分布は、次の第一の濃度分布の場合や次の第二の濃度分布の場合と比較して、ＭＯＳトランジスタの閾値電圧をより効果的に低下させることができる。当該事項は、発明者による実験結果により確認することができた。

ここで、第一の濃度分布とは、フッ素または窒素の濃度分布が、ゲート絶縁膜１０７Ｐ，１０７Ｎ内で一様であるケースである。また、第二の濃度分布は、フッ素または窒素の濃度分布が、ゲート絶縁膜１０７Ｐ，１０７Ｎとゲート電極１０８Ｐ，１０８Ｎとの境界付近で高く、ゲート絶縁膜１０７Ｐ，１０７Ｎと半導体基板１０１との境界付近に近づくに連れて低くなるケースである。

なお一般的に、ゲート絶縁膜中の電荷が半導体基板付近に存在する場合の方が、ゲート電極付近に存在する場合よりも、閾値電圧変動に与える影響が大きくなることが知られている。たとえば、ナトリウムなどの可動イオンがゲート絶縁膜中に存在すると、閾値電圧が変動してしまうという問題が過去にはあった。当該問題は、可動イオンの位置が半導体基板側にもゲート電極側にも変わり得えることにより、閾値電圧へ与える影響が変わるために発生していた。当該電荷の位置と閾値電圧との関係が、ゲート絶縁膜１０７Ｎ，１０７Ｐ中に窒素やハロゲン元素が含有されている場合にも成立すると考えられる。つまり、本発明に係る濃度分布の方が第一、二の濃度分布よりも、効率的に閾値電圧を変動させることができるのは、上記事項と関連するものと考えられる。

次に、本実施の形態に係わるＣＭＯＳ型半導体装置の製造方法を、工程断面図を用いて具体的に説明する。

まず、図３に示すように、ＰＭＯＳトランジスタ形成領域（以下、ＰＭＯＳ領域と称する）およびＮＭＯＳトランジスタ形成領域（以下、ＮＭＯＳ領域と称する）を有する、半導体基板１０１を用意する。ここで、当該半導体基板１０１として、たとえばシリコン基板等を採用することができる。

次に、図３に示すように、半導体基板１０１の表面内に素子分離膜１０２を形成する。当該素子分離膜１０２により、ＰＭＯＳ領域とＮＭＯＳ領域とが、電気的に分離される。ここで、当該素子分離膜１０２は、たとえば浅溝素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を実施することにより、作成可能である。

次に、ＰＭＯＳ領域の半導体基板１０１に対して、Ｎウエル１０４を形成する（図３参照）。また、ＮＭＯＳ領域の半導体基板１０１に対して、Ｐウエル１０３を形成する（図３参照）。ここで、上記各ウエル１０３，１０４は、以下の方法を施すことにより形成可能である。

たとえば、フォトリソグラフィー技術を実施することにより、半導体基板１０１上に、ＰＭＯＳ領域に開口部を有するレジストを形成する。その後、当該レジストをマスクとして使用して、Ｐ（リン）イオンを打ち込む。これにより、ＰＭＯＳ領域の半導体基板１０１に対して、Ｎウエル１０４を形成することができる。

また、たとえば、別途フォトリソグラフィー技術を実施することにより、半導体基板１０１上に、ＮＭＯＳ領域に開口部を有するレジストを形成する。その後、当該レジストをマスクとして使用して、ＢＦ₂イオンを打ち込む。これにより、ＮＭＯＳ領域の半導体基板１０１に対して、Ｐウエル１０３を形成することができる。

次に、半導体基板１０１を、酸素を含有する雰囲気中に導入し、当該半導体基板１０１に対して熱処理を施す。これにより、図３に示すように、半導体基板１０１上に、１０ｎｍ程度の膜厚の酸化シリコン膜（以下、犠牲酸化膜と称する）２０１を形成する。当該犠牲酸化膜２０１は、後述する窒素イオンおよびハロゲン元素（たとえばフッ素イオン）の注入処理の際に半導体基板１０１等にダメージが与えられることを抑制するカバー膜として機能する。

次に、犠牲酸化膜２０１を覆うように、半導体基板１０１に対してレジスト２１１を塗布する。そして、フォトリソグラフィー技術を施すことにより、ＮＭＯＳ領域が開口するように、当該レジスト２１１を選択的に除去する。当該レジスト２１１を選択的に除去した後の様子を、図４に示す。図４に示すように、レジスト２１１の開口部（選択的に除去した部分）からは、半導体基板１０１のＮＭＯＳ領域に形成された犠牲酸化膜２０１が露出している。

次に、図４に示すように、上記レジスト２１１をマスクとして使用して、ＮＭＯＳ領域の半導体基板１０１に対して、窒素イオンを導入する。当該窒素イオンの導入は、たとえば、窒素分子（Ｎ₂）の濃度が１×１０¹⁵／ｃｍ²程度で、イオン加速電圧が２０ｋｅＶ程度の条件にて、行うことができる。当該窒素イオン導入により、図４に示すように、ＮＭＯＳ領域の半導体基板１０１の表面付近に、窒素導入領域１０５が形成される。

なお、当該窒素イオンの導入に際して、ＰＭＯＳ領域は、レジスト２１１によりマスクされている。したがって、当該ＰＭＯＳ領域には、窒素イオンは導入されない。当該窒素イオン導入後、レジスト２１１を除去する。

次に、犠牲酸化膜２０１を覆うように、半導体基板１０１に対してレジスト２２１を塗布する。そして、フォトリソグラフィー技術を施すことにより、ＰＭＯＳ領域が開口するように、当該レジスト２２１を選択的に除去する。当該レジスト２２１を選択的に除去した後の様子を、図５に示す。図５に示すように、レジスト２２１の開口部（選択的に除去した部分）からは、半導体基板１０１のＰＭＯＳ領域に形成された犠牲酸化膜２０１が露出している。

次に、図５に示すように、上記レジスト２２１をマスクとして使用して、ＰＭＯＳ領域の半導体基板１０１に対して、ハロゲン元素（ここでは、フッ素イオン）を導入する。当該フッ素イオンの導入は、たとえば、フッ素原子の濃度が２×１０¹⁵／ｃｍ²程度で、イオン加速電圧が１０ｋｅＶ程度の条件にて、行うことができる。当該フッ素イオン導入により、図５に示すように、ＰＭＯＳ領域の半導体基板１０１の表面付近に、フッ素導入領域１０６が形成される。

なお、当該フッ素イオンの導入に際して、ＮＭＯＳ領域は、レジスト２２１によりマスクされている。したがって、当該ＮＭＯＳ領域には、フッ素イオンは導入されない。

次に、レジスト２２１を除去する。その後、半導体基板１０１に対して、１０００℃程度の温度で、２０秒間程度の熱処理（第二の熱処理と把握できる）を施す。これにより、イオン注入処理による、半導体基板１０１のダメージを回復させることができる。

なお、半導体基板１０１および犠牲酸化膜２０１におけるハロゲン元素（ここでは、フッ素）の含有状況を確認した。その結果を、図６に示す。図６は、上記ダメージ回復後の半導体基板１０１に対するフッ素濃度の分布の様子を示す測定結果である。当該測定は、二次イオン質量分析法（ＳＩＭＳ）により行った。図６において、縦軸は、フッ素濃度（任意単位ａ．ｕ．）である、また横軸は、犠牲酸化膜２０１の表面からの深さ（ｎｍ）である。

図６から分かるように、フッ素は、犠牲酸化膜２０１から半導体基板１０１に至って、幅広く分布している。しかし、フッ素は、犠牲酸化膜２０１と半導体基板１０１との境界付近に集まる傾向にあることに、注目すべきである。なお、犠牲酸化膜２０１の表面付近において、フッ素濃度が上昇しているように見える。しかし、これは、周知の通り測定誤差であり、実際のフッ素濃度とは異なる。

なお、第二の熱処理を実施することにより基板ダメージを回復した後、半導体基板１０１および犠牲酸化膜２０１における窒素の含有状況を確認した。その結果は、ＮＭＯＳ領域における窒素濃度分布は、図６と同じ傾向であった。

その後、半導体基板１０１に対して、希フッ酸による溶解処理を施す。これにより、図７に示すように、犠牲酸化膜２０１を除去し、半導体基板１０１の表面を再び露出させる。

次に、半導体基板１０１を酸素を含有している雰囲気中に導入し、熱処理（第一の熱処理と把握できる）を施す。これにより、半導体基板１０１と酸素とが反応し、図８に示すように、半導体基板１０１上に、ゲート絶縁膜１０７Ｎ，１０７Ｐが形成される。ここで、半導体基板１０１がシリコン基板である場合には、ゲート絶縁膜１０７Ｎ，１０７Ｐは、酸化シリコン膜から成る。具体的に、ＰＭＯＳ領域の半導体基板１０１上にゲート絶縁膜１０７Ｐが形成され、ＮＭＯＳ領域の半導体基板１０１上にゲート絶縁膜１０７Ｎが形成される。

また、ゲート絶縁膜１０７Ｎ，１０７Ｐの形成は、同時に行っても良く、または別個独立に行っても良い。なお、当該ゲート絶縁膜１０７Ｐの形成の際に、ハロゲン元素（フッ素）は、半導体基板１０１からゲート絶縁膜１０７Ｐへと拡散する。他方、当該ゲート絶縁膜１０７Ｎの形成の際に、窒素は、半導体基板１０１からゲート絶縁膜１０７Ｎへと拡散する。

ここで、半導体基板１０１およびゲート絶縁膜１０７Ｐにおけるハロゲン元素（ここでは、フッ素）の含有状況を再び確認した。当該測定結果が図２である。上述したように、図２の測定結果は、ＰＭＯＳ領域における、半導体基板１０１およびゲート絶縁膜１０７Ｐ中に含まれるフッ素の分布を示している。ここで、縦軸は、フッ素濃度（任意単位ａ．ｕ．）である。また、横軸は、ゲート絶縁膜１０７Ｐの表面からの深さ（ｎｍ）である。

図２から分かるように、図６の測定結果と比較して、フッ素の濃度が減少している。これは、犠牲酸化膜２０１中のフッ素が、当該犠牲酸化膜２０１の除去と同時に取り除かれたこと、およびその後の熱酸化処理中に外方へ拡散されたこと等が、原因であると考えられる。

また、上述したように、フッ素が、ゲート絶縁膜１０７Ｐと半導体基板１０１との境界付近に集中する傾向にある。より具体的には、ゲート絶縁膜１０７Ｐと半導体基板１０１との境界付近における当該ゲート絶縁膜１０７Ｐ内のフッ素濃度が最も高く、当該境界付近から遠ざかるに連れて、フッ素濃度が低くなる。また、図２に示されているように、ゲート絶縁膜１０７Ｐの膜厚方向の中心付近のフッ素濃度よりも、ゲート絶縁膜１０７Ｐと半導体基板１０１との境界付近におけるフッ素濃度の方が高くなっている。

他方、半導体基板１０１およびゲート絶縁膜１０７Ｎにおける窒素の含有状況を再び確認した。当該測定結果は、上述の通り図２と同じ傾向であった。つまり、犠牲酸化膜２０１中の窒素が、当該犠牲酸化膜２０１の除去と同時に取り除かれたこと、およびその後の熱酸化処理中に外方へ拡散されたこと等が原因して、窒素濃度が減少する傾向にある。

さらに、窒素が、ゲート絶縁膜１０７Ｎと半導体基板１０１との境界付近に集中する傾向にある。より具体的には、ゲート絶縁膜１０７Ｎと半導体基板１０１との境界付近における当該ゲート絶縁膜１０７Ｎ内の窒素濃度が最も高く、当該境界付近から遠ざかるに連れて、窒素濃度が低くなる。また、ゲート絶縁膜１０７Ｎの膜厚方向の中心付近の窒素濃度よりも、ゲート絶縁膜１０７Ｎと半導体基板１０１との境界付近における窒素濃度の方が高くなっている。

当該ゲート絶縁膜１０７Ｎ，１０７Ｐ形成以降のプロセスは、通常のメタルゲート電極形成方法と同じである。つまり、通常のゲートファーストプロセス（ゲート絶縁膜形成後、ゲート電極を形成し、その後ソース・ドレイン領域となる活性領域を形成するプロセス）の結果、図１で示した構造となる。

具体的には、図８で示した半導体基板１０１上に、金属材料（たとえばＴｉＮであり、後に層１０８Ｎ，１０８Ｐとなる）を１０ｎｍ程度堆積させる。そして、当該金属材料上に、ポリシリコン（後に層１０９Ｎ，１０９Ｐとなる）を１００ｎｍ程度堆積させる。その後、所定の形状にパターニングされたレジストをマスクとして用いて、ドライエッチング処理を施す。

当該ドライエッチング処理により、ゲート絶縁膜１０７Ｎ，１０７Ｐおよびゲート電極１０８Ｎ，１０９Ｎ，１０８Ｐ，１０９Ｐをパターニングし、結果としてゲート構造を形成する。

その後は、各ＭＯＳ領域に所定の導電型のイオンを注入することにより、ソース・ドレインエクステンション１１０，１１１を形成する。その後、サイドウォールスペーサー１１２を形成する。そして、各ＭＯＳ領域に所定の導電型のイオン注入を行う。これにより、深いソース・ドレイン領域１１３，１１４を形成する。その後、１０３０℃程度のスパイクアニール処理により、活性領域１１０，１１１，１１３，１１４を電気的に活性化させる。

これにより、図１で示した構造の半導体装置が形成される。なお、その後は層間絶縁膜を堆積させ、バックエンドプロセスとなる。

以上のように、本実施の形態に係わる半導体装置の製造方法では、ＮＭＯＳ領域の半導体基板１０１に対して窒素を導入し、その後に、熱処理によりＮＭＯＳ領域の半導体基板１０１上にゲート絶縁膜１０７Ｎを形成している。他方、ＰＭＯＳ領域の半導体基板１０１に対してハロゲン元素を導入し、その後に、熱処理によりＰＭＯＳ領域の半導体基板１０１上にゲート絶縁膜１０７Ｐを形成している。

したがって、図２を用いて説明したように、半導体基板１０１とゲート絶縁膜１０７Ｎとの境界付近の窒素の濃度は、ゲート絶縁膜１０７Ｎの膜厚方向における中心付近の窒素の濃度よりも高くなる。また、半導体基板１０１とゲート絶縁膜１０７Ｐとの境界付近のハロゲン元素の濃度は、ゲート絶縁膜１０７Ｐの膜厚方向における中心付近のハロゲン元素の濃度よりも高くなる。各ゲート絶縁膜１０７Ｎ，１０７Ｐにおいて、このように窒素またはハロゲン元素が分布されるので、次の３つの効果を有する。

第一の効果は、ＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを低下させることができる、ことである。当該効果は、実験により確認されている。

ゲート絶縁膜１０７Ｎ中の窒素が上記のように分布すると、ゲート絶縁膜１０７Ｎ中に存在する窒素（Ｎ）が、ゲート絶縁膜１０７Ｎ（ＳｉＯ₂）中の酸素（Ｏ）の一部と置換する。これにより、ゲート絶縁膜１０７Ｎとシリコン基板１０１の界面付近にドナー型の準位が発生し、当該界面付近が正に帯電するためと考えられる。

なお、ゲート絶縁膜１０７Ｎに窒素を含有させると、ホットキャリアなどによるデバイス劣化を防ぐことができる。当該デバイス劣化の観点からだけなら、ゲート絶縁膜１０７Ｎ中における窒素濃度分布は、特に限定する必要はないと考えられる。しかし、上記の通り、ＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを低下させるためには、図２で用いて説明した窒素濃度分布が要求される。

第二の効果は、ＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを低下させることができる、ことである。当該効果は、実験により確認されている。

ゲート絶縁膜１０７Ｐ中のハロゲン元素（たとえばフッ素）が上記のように分布すると、ゲート絶縁膜１０７Ｐ中に存在する窒素（フッ素）が、ゲート絶縁膜１０７Ｐ（ＳｉＯ₂）中の酸素（Ｏ）の一部と置換する。これにより、ゲート絶縁膜１０７Ｐとシリコン基板１０１の界面付近にアクセプター型の準位が発生し、当該界面付近が負に帯電するためと考えられる。

なお、負バイアス温度不安定性（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：ＮＢＴＩ）に対する耐性を高めるために、ゲート絶縁膜１０７Ｐ中にフッ素を導入することもできる。たとえば、ＮＢＴＩ耐性を高め、かつボロン突き抜けを抑制するためには、窒素とフッ素の両方をゲート絶縁膜１０７Ｐ中に存在させれば良い。つまり、当該ボロン突き抜けを防ぐ目的で、ゲート絶縁膜１０７Ｐ中に窒素を導入させ、当該窒素の導入に起因したＮＢＴＩ耐性の劣化を防止する目的で、ゲート絶縁膜１０７Ｐ中にフッ素を導入させる。

ところが、ＰＭＯＳトランジスタがメタルから成るゲート電極を備える場合には、当該ゲート電極にボロンを存在させる必要がない。したがって、メタルから成るゲート電極の場合には、上記ボロンの突き抜けは問題とならない。よって、ボロン突き抜け防止のためにゲート電極１０７Ｐに窒素を導入させる必要もないので、当該ゲート電極の場合には、ＮＢＴＩ耐性が悪化することもない。

しかし、本発明の本質的効果であるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐの低下の観点から、本発明では、ゲート絶縁膜１０７Ｐ中にフッ素を上記濃度分布で導入させている。したがって、上記本発明の効果（第二の効果）の観点からは、ゲート絶縁膜１０７Ｐ中に窒素を導入させる必要は無い。

第三の効果は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの短チャネル効果の劣化を抑制できる、ことである。当該効果は、実験により確認されている。

上述の通り、ゲート絶縁膜１０７Ｎ，１０７Ｐ中における窒素またはハロゲン元素の濃度分布が上記分布の場合には、ＭＯＳトランジスタにおける短チャネル効果の劣化は、従来のカウンタードープを用いた場合よりも小さい。

カウンタードープを用いて閾値電圧を低下させた場合には、チャネル部分には、所定の導電型のイオン注入と、当該導電型と逆導電型のイオンの注入が行われる。したがって、双方の導電型同士が相殺し合って実質的なチャネル濃度が薄くなる。よって、ドレイン端からの空乏層の伸びが大きくなり、パンチスルーが起きやすくなる。また、カウンタードープを用いて閾値電圧を低下させた場合には、埋め込みチャネル(ベリッドチャネル)構造となる。したがって、実質的にゲート絶縁膜厚が厚くなる。

カウンタードープを用いて閾値電圧を低下させた場合には、上記事項が原因となって、ＭＯＳトランジスタにおける短チャネル特性が悪化するものと考えられる。

当該カウンタードープを用いた場合に対して、本実施の形態の場合には、チャネル部分に逆導電型のイオン注入を行っているわけではない。したがって、実質的チャネル濃度が低下することはなく、また基本的にベリッドチャネル層を形成しているわけではない。よって、本実施の形態の場合には、上述の短チャネル特性劣化要因（原因）を避けているので、上記第三の効果を奏するものと考えられる。

また、ＮＭＯＳ領域の半導体基板１０１に対して、５×１０¹⁴／ｃｍ²以上の濃度の窒素を導入することが望ましい。また、ＰＭＯＳ領域の半導体基板１０１に対して、３×１０¹⁴／ｃｍ²以上の濃度のフッ素を導入することが望ましい。

当該導入濃度は、十分なＭＯＳトランジスタの閾値電圧の低下効果を得るために必要な量であり、ＭＯＳトランジスタの動作の観点から当該導入量は確認された。つまり、当該導入量未満の場合には、顕著な閾値電圧低下効果を得ることができなかった。当該導入量は、ボロンやリン、砒素のような通常のチャネル注入濃度（１×１０¹⁴／ｃｍ²以下）に比べてかなり濃い量である。しかし、閾値電圧変調のメカニズムが異なるため、また注入後の欠陥回復アニールやゲート絶縁膜１０７Ｎ，１０７Ｐ形成時に半導体基板１０１外に拡散して行く量を考慮すると、上記窒素、フッ素の導入量は妥当である。

なお、ゲート電極下における空乏化を減少させ、ドレイン電流を増大させる観点から、ＭＯＳトランジスタのゲート電極は、金属を含むメタルゲートであることが望まれる。ここで、本実施の形態のように、ゲート絶縁膜１０７Ｎ，１０７Ｐ上に金属層または金属珪化物層を堆積させることにより形成される、底部に金属層（または金属珪化物層）１０８Ｎ，１０９Ｐを含むゲート電極も、上記観点から採用される。

しかし、上記メタルゲート等の場合には、ＭＯＳトランジスタの閾値電圧が非常に増大するという問題が生じる。したがって、当該メタルゲート等の場合に、閾値電圧を低下することができる等の効果を有する本実施の形態に係る製造方法を採用することが特に有益であると言える。

また、ゲートリークを減少させる観点から、ＭＯＳトランジスタのゲート絶縁膜１０７Ｎ，１０７Ｐには、少なくとも高誘電体膜が含まれていることが望まれる。

しかし、ゲート絶縁膜１０７Ｎ，１０７Ｐに高誘電体膜が含まれる場合には、ＭＯＳトランジスタの閾値電圧が非常に増大するという問題が生じる。したがって、ゲート絶縁膜１０７Ｎ，１０７Ｐに少なくとも高誘電体膜が含まれる場合に、閾値電圧を低下することができる等の効果を有する本実施の形態に係る製造方法を採用することが特に有益であると言える。

また、上記のように、半導体基板１０１に対してハロゲン元素（または窒素）を導入した後（より具体的には、犠牲酸化膜２０１の除去前）に、半導体基板１０１のダメージを回復させる熱処理（第二の熱処理と把握できる）を施す。そして、その後に、半導体基板１０１にゲート絶縁膜１０７Ｎ，１０７Ｐを形成する。

当該工程を実施することにより、ゲート酸化膜１０７Ｎ，１０７Ｐ形成時には既にイオン注入よる欠陥は存在しない。したがって、ゲート絶縁膜１０７Ｎ，１０７Ｐの信頼性を高めることができる。また、上記欠陥に起因した接合リーク電流増加も効果的に回避できる。

なお、半導体基板１０１に窒素（またはハロゲン元素）を導入した後に、熱処理により半導体基板１０１上にゲート絶縁膜１０７Ｎ，１０７Ｐを形成する工程（本発明の工程）を、ダマシン工程等のゲートラストプロセスに採用することも可能である。ここで、ゲートラストプロセスとは、ゲート絶縁膜形成、活性領域形成の後、最後にゲート電極を形成するプロセスである。しかし、当該ゲートラストプロセスに本発明の工程を採用した場合には、プロセスが複雑になるというデメリットがある。

そこで、本発明の工程を採用する場合には、プロセスの簡略の観点から、上述したゲートファーストプロセスを採用することが望ましい。

なお、ＰＭＯＳ領域の半導体基板１０１に対して注入させるハロゲン元素として、他に塩素イオン等を採用することも可能である。しかし、フッ素イオンを採用した場合に、最も閾値電圧を抑制する効果を得ることができた。さらに、実用の観点からも、ハロゲン元素として当該フッ素を採用することが最も望ましい。

また、上記ゲート絶縁膜１０７Ｎ形成後の半導体基板１０１に対してプラズマ窒化処理を施すことにより、ゲート絶縁膜１０７Ｎに窒素を導入する工程を、さらに付加しても良い。

上記プラズマ窒化工程を付加することにより、たとえば、ポリシリコンから成るゲート電極１０９Ｎに含まれるボロンが拡散してシリコン基板に入り込む（いわゆるボロンの染み出し）現象を、当該ゲート絶縁膜１０７Ｎは抑制することができる。さらに、当該プラズマ窒化処理により、ゲート絶縁膜１０７Ｎの誘電率の高くなる。したがって、実効的なゲート絶縁膜１０７Ｎの厚さが薄くすることができる。

なお、当該プラズマ窒化処理工程を付加することにより、ＮＭＯＳトランジスタＮ１００を構成するゲート絶縁膜１０７Ｎに含有される窒素濃度は、後述のようになる。つまり、半導体基板１０１とゲート絶縁膜１０７Ｎとの境界付近の窒素の濃度およびゲート絶縁膜１０７Ｎとゲート電極１０８Ｎとの境界付近の窒素の濃度は、ゲート絶縁膜１０７Ｎの膜厚方向における中心付近の窒素の濃度よりも高くなる。しかし、当該構成の場合であっても、少なくとも、半導体基板１０１とゲート絶縁膜１０７Ｎとの境界付近の窒素の濃度は、ゲート絶縁膜１０７Ｎの膜厚方向における中心付近の窒素の濃度よりも高くなる。したがって、プラズマ窒化処理工程を付加したとしても、上述したＮＭＯＳトランジスタＮ１００の閾値電圧を低下させる効果は奏される。

＜実施の形態２＞
実施の形態１では、説明の簡略化のために、半導体基板上に高速論理回路のみを構成する場合について言及した。

本実施の形態では、半導体基板上に、高速論理回路と入出力回路とが形成された、デジタル型の半導体装置（半導体集積回路）の製造方法を念頭に説明を行う。以下、工程断面図を用いて、本実施の形態に係る製造方法を具体的に説明する。

また、以下の説明では、高速動作が要求される高速論理回路を構成する、ＰＭＯＳトランジスタもしくはＮＭＯＳトランジスタを、コアＰＭＯＳもしくはコアＮＭＯＳと称する。また、入出力回路を構成する、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを、Ｉ／ＯＰＭＯＳもしくはＩ／ＯＮＭＯＳと称する。

まず、図９に示すように、第一の領域、第二の領域、第三の領域、および第四の領域を有する半導体基板（以下、シリコン基板）１を用意する。そして、実施の形態１と同様に、当該シリコン基板１の表面内に、ＳＴＩ分離酸化膜２を形成する。図９から分かるように、当該ＳＴＩ分離酸化膜２により、それぞれの領域（第一の領域ないし第四の領域）は、相互に、電気的に分離されている。

ここで、第一の領域には、コアＮＭＯＳが形成される。また、第二の領域には、コアＰＭＯＳが形成される。また、第三の領域には、Ｉ／ＯＮＭＯＳが形成される。また、第四の領域には、Ｉ／ＯＰＭＯＳが形成される。

次に、第一の領域ないし第四の領域に対して各々、所定の導電型のイオン注入を行う。これにより、図９に示すように、Ｐウエル３およびＮウエル４が各々、シリコン基板１の表面内に形成される。

次に、シリコン基板１に対して、酸素を含有する雰囲気中に導入し、当該シリコン基板１に対して熱処理を施す。これにより、図１０に示すように、シリコン基板１上に、約７ｎｍ程度の膜厚のＩ／Ｏ系トランジスタ用ゲート酸化膜（以下、Ｉ／Ｏ系用ゲート酸化膜と称する）５を形成する。

次に、Ｉ／Ｏ系用ゲート酸化膜５を覆うように、シリコン基板１に対してレジスト６を塗布する。そして、フォトリソグラフィー技術を施すことにより、第一の領域（コアＮＭＯＳ形成領域）が開口するように、当該レジスト６を選択的に除去する。当該レジスト６を選択的に除去した後の様子を、図１１に示す。図１１に示すように、レジスト６の開口部からは、第一の領域に形成されたＩ／Ｏ系用ゲート酸化膜５が露出している。

次に、図１１に示すように、上記レジスト６をマスクとして使用して、第一の領域のシリコン基板１に対して、窒素イオンを導入（注入）する。当該窒素イオンの導入は、たとえば、窒素分子（Ｎ₂）の濃度が１×１０¹⁵／ｃｍ²程度で、加速電圧が２０ｋｅＶ程度の条件にて、行う。当該窒素イオン導入により、図１１に示すように、第一の領域のシリコン基板１の表面内に窒素導入領域７が形成される。

なお、当該窒素イオンの導入に際して、第二の領域ないし第四の領域は、レジスト６によりマスクされている（図１１）。したがって、これらの領域には、窒素イオンは導入されない。したがって、少なくともＩ／ＯＮＭＯＳが形成される第三の領域には、窒素イオンは導入されない。

次に、レジスト６を除去する。ここで再び、Ｉ／Ｏ系用ゲート酸化膜５を覆うように、シリコン基板１に対してレジスト８を塗布する。そして、フォトリソグラフィー技術を施すことにより、第二の領域（コアＰＭＯＳ形成領域）が開口するように、当該レジスト８を選択的に除去する。当該レジスト８を選択的に除去した後の様子を、図１２に示す。図１２に示すように、レジスト８の開口部からは、第二の領域に形成されたＩ／Ｏ系用ゲート酸化膜５が露出している。

次に、図１２に示すように、上記レジスト８をマスクとして使用して、第二の領域のシリコン基板１に対して、ハロゲン元素（ここでは、フッ素イオン）を導入（注入）する。当該フッ素イオンの導入は、たとえば、フッ素原子の濃度が２×１０¹⁵／ｃｍ²程度で、加速電圧が１０ｋｅＶ程度の条件にて、行う。当該フッ素イオン導入により、図１２に示すように、第二の領域のシリコン基板１の表面内にフッ素導入領域９が形成される。

なお、当該フッ素イオンの導入に際して、第一の領域、第三の領域、および第四の領域は、レジスト８によりマスクされている（図１２）。したがって、これらの領域には、フッ素イオンは導入されない。したがって、少なくともＩ／ＯＰＭＯＳが形成される第四の領域には、フッ素イオンは導入されない。

次に、レジスト８を除去する。その後、シリコン基板１に対して、１０００℃程度の温度で、２０秒間程度、熱処理（第二の熱処理と把握できる）を施す。これにより、各イオン注入処理による、シリコン基板１のダメージを回復させることができる。

次に、Ｉ／Ｏ系用ゲート酸化膜５を覆うように、シリコン基板１に対してレジスト１０を塗布する。そして、フォトリソグラフィー技術を施すことにより、第一の領域および第二の領域が開口するように、当該レジスト１０を選択的に除去する。当該レジスト１０を選択的に除去した後の様子を、図１３に示す。図１３に示すように、レジスト１０の開口部からは、第一の領域および第二領域の各々に形成されたＩ／Ｏ系用ゲート酸化膜５が露出している。換言すれば、Ｉ／Ｏ系トランジスタが形成される第三の領域および第四の領域は、レジスト１０により覆われている。

次に、上記レジスト１０をマスクとして使用して、シリコン基板１に対して、フッ酸によるウエットエッチング処理を施す。これにより、図１４に示すように、第一の領域および第二の領域に形成されているＩ／Ｏ系用ゲート酸化膜５を除去し、当該第一の領域および第二の領域のシリコン基板１の表面を再び露出させる。なお、図１４は、レジスト１０除去後の工程断面図である。

次に、第一の領域および第二の領域のシリコン基板１上に、コア系トランジスタ用の薄膜ゲート絶縁膜（以下、コア系用ゲート絶縁膜と称する）１１を、約２ｎｍ程度の膜厚で形成する（図１５）。具体的に、最初に、第一の領域および第二の領域のシリコン基板１を酸化させ、各領域にシリコン酸化膜を形成する。その後、シリコン酸化膜上に、高誘電体膜を積層させる。その後、熱処理（第一の熱処理と把握できる）を加えることにより、ＨｆＳｉＯＮ等のコア系用ゲート絶縁膜１１が形成される。

上記熱処理を加えたコア系用ゲート絶縁膜１１の形成により、第一の領域のコア系用ゲート絶縁膜１１内には、実施の形態１で説明した濃度分布で窒素が分布する。また、第二の領域のコア系用ゲート絶縁膜１１内には、実施の形態１で説明した濃度分布でフッ素が分布する。つまり、図２を用いて説明したように、シリコン基板１とコア系用ゲート絶縁膜１１との境界付近の窒素（またはフッ素）の濃度は、コア系用ゲート絶縁膜１１の膜厚方向における中心付近の窒素（フッ素）の濃度よりも高くなる。

次に、図１５に示すように、Ｉ／Ｏ系用ゲート酸化膜５およびコア系用ゲート絶縁膜１１上に、メタル材料（たとえばＴｉＮ層）１２を１０ｎｍ程度堆積させる。さらに、図１５に示すように、メタル材料１２上にポリシリコン１３を１００ｎｍ程度堆積させる。

次に、フォトリソグラフィー技術とドライエッチング処理とを組み合わせることにより、Ｉ／Ｏ系用ゲート酸化膜５、コア系用ゲート絶縁膜１１、メタル材料１２、およびポリシリコン１３をパターニングする。これにより、図１６に示す構成が形成される。

その後は、ソース・ドレインエクステンションを形成し、サイドウォールスペーサーを形成する。そして、イオン注入により深いソース・ドレイン領域を形成し、１０３０℃程度のスパイクアニール処理を施すことにより、活性領域を電気的に活性化させる。ここまでの工程により、コア部（第一の領域および第二の領域）に関しては、図１と同様の構成が完成する。なお、Ｉ／Ｏ部（第三の領域および第四の領域）に関しては、領域７，９が形成されていない点、およびコア系用ゲート絶縁膜１１で無くＩ／Ｏ系用ゲート酸化膜５が形成されている点以外は、図１と同様の構成である。

なお、その後は、層間絶縁膜を堆積させ、バックエンドプロセスとなる。また、本実施の形態において述べた事項以外の事項は、実施の形態１と共通する。したがって、ここでの詳細な説明は省略する。

以上からも分かるように、本実施の形態においても、実施の形態１で述べた効果と同じ効果を奏することができる。

なお、本実施の形態において、薄い酸化膜（コア部のゲート酸化膜）の形成の直前に、Ｆ，Ｎ注入を行うことが良い。これにより、次の効果を有する。つまり、他のチャネル注入と同じようにウエル注入の際にＦ，Ｎ注入を行うと、その後のＩＯ系酸化膜（厚膜酸化膜）形成の際に外方拡散などが起こり、実質的にＦ，Ｎの注入濃度が低下する。しかし、ＩＯ系酸化膜形成後であれば、実質的な濃度の減少を抑えることができ、しきい値電圧調整効果が高く保つことができる。

なお、上記では、Ｉ／Ｏ系用ゲート酸化膜５は、フッ素イオン等のイオン注入処理の際には犠牲膜としても機能している。しかし、当然犠牲膜用の絶縁膜とＩ／Ｏ系用ゲート酸化膜５とを別途独立に形成しても良い。ただし、前者の方が工程が簡略されることは言うまでも無い。

上述した本発明は、ＦＵＳＩを含むメタルゲートトランジスタの適用が予想される製品、即ち、トランジスタの電流駆動能力向上が望まれる全てのシリコン半導体集積回路製品に対して適用可能である。特に、本発明は、高速動作を求められる高速論理回路などに適用できる。

実施の形態１に係る半導体装置の構成を示す断面図である。 ゲート絶縁膜に含有されるフッ素の濃度分布を示す実験結果の図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 犠牲酸化膜を介してフッ素イオンを注入した後の、フッ素の含有濃度分布を示す実験結果の図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。

符号の説明

１，１０１ 半導体基板（シリコン基板）、２，１０２ 素子分離膜（ＳＴＩ分離酸化膜）、３，１０３ Ｐウエル、４，１０４ Ｎウエル、５ Ｉ／Ｏ系用ゲート酸化膜、７，１０５ 窒素導入領域、９，１０６ フッ素導入領域、１１ コア系用ゲート絶縁膜、１２ メタル材料、１３ ポリシリコン、１０７Ｎ （窒素を含む）ゲート絶縁膜、１０７Ｐ （フッ素を含む）ゲート絶縁膜、１０８Ｎ，１０８Ｐ ゲート電極（金属層）、１１０，１１１ ソース・ドレインエクステンション、１１２ サイドウォールスペーサー、１１３，１１４ 深いソース・ドレイン領域、Ｎ１００ ＮＭＯＳトランジスタ、Ｐ１００ ＰＭＯＳトランジスタ。

Claims (15)

1. ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域を有する、半導体基板を備える半導体装置の製造方法において、
   （Ａ）前記ＮＭＯＳ領域の少なくとも一部の前記半導体基板に対して、窒素を導入する工程と、
   （Ｂ）前記工程（Ａ）の後に、第一の熱処理を施すことにより、前記ＮＭＯＳ領域の前記半導体基板上にゲート絶縁膜を形成する工程とを、備えている、
   ことを特徴とする半導体装置の製造方法。
2. （Ｃ）前記半導体基板に対してプラズマ窒化処理を施すことにより、前記ゲート絶縁膜に窒素を導入する工程を、さらに備えている、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記工程（Ａ）は、
   前記半導体基板に対して、５×１０¹⁴／ｃｍ²以上の濃度の前記窒素を導入する工程である、
   ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域を有する、半導体基板を備える半導体装置の製造方法において、
   （Ａ）前記ＰＭＯＳ領域の少なくとも一部の前記半導体基板に対して、ハロゲン元素を導入する工程と、
   （Ｂ）前記工程（Ａ）の後に、第一の熱処理を施すことにより、前記ＰＭＯＳ領域の前記半導体基板上にゲート絶縁膜を形成する工程とを、備えている、
   ことを特徴とする半導体装置の製造方法。
5. 前記工程（Ａ）は、
   前記半導体基板に対して、３×１０¹⁴／ｃｍ²以上の濃度のフッ素を導入する工程である、
   ことを特徴とする請求項４に記載の半導体装置の製造方法。
6. （Ｄ）前記工程（Ａ）と前記工程（Ｂ）との間に、前記半導体基板に対して第二の熱処理を施す工程を、さらに備えている、
   ことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
7. 前記工程（Ｂ）は、
   高誘電体膜を含む前記ゲート絶縁膜を形成する工程である、
   ことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
8. （Ｅ）前記ゲート絶縁膜上に、金属層または金属珪化物層を堆積させることにより、当該金属層または金属珪化物層を含むゲート電極を形成する工程を、さらに備えている、
   ことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
9. 前記ゲート電極は、
   前記ゲート絶縁膜の形成後であり、活性領域の形成前に、形成される、
   ことを特徴とする請求項８に記載の半導体装置の製造方法。
10. ＮＭＯＳトランジスタを有する半導体装置において、
    前記ＮＭＯＳトランジスタは、
    半導体基板上に形成された、窒素が含まれているゲート絶縁膜を、備えており、
    前記半導体基板と前記ゲート絶縁膜との境界付近の前記窒素の濃度は、
    前記ゲート絶縁膜の膜厚方向における中心付近の前記窒素の濃度よりも高い、
    ことを特徴とする半導体装置。
11. 前記ＮＭＯＳトランジスタは、
    前記ゲート絶縁膜上に形成されたゲート電極を、さらに備えており、
    前記半導体基板と前記ゲート絶縁膜との境界付近の前記窒素の濃度および前記ゲート絶縁膜と前記ゲート電極との境界付近の前記窒素の濃度は、
    前記ゲート絶縁膜の膜厚方向における中心付近の前記窒素の濃度よりも高い、
    ことを特徴とする請求項１０に記載の半導体装置。
12. ＰＭＯＳトランジスタを有する半導体装置において、
    前記ＰＭＯＳトランジスタは、
    半導体基板上に形成された、ハロゲン元素が含まれているゲート絶縁膜を、備えており、
    前記半導体基板と前記ゲート絶縁膜との境界付近の前記ハロゲン元素の濃度は、
    前記ゲート絶縁膜の膜厚方向における中心付近の前記ハロゲン元素の濃度よりも高い、
    ことを特徴とする半導体装置。
13. 前記ハロゲン元素は、
    フッ素である、
    ことを特徴とする請求項１２に記載の半導体装置。
14. 前記ゲート電極の少なくとも底部は、
    金属層もしくは金属珪化物層で構成されている、
    ことを特徴とする請求項１０乃至請求項１２のいずれかに記載の半導体装置。
15. 前記ゲート絶縁膜は、
    少なくとも高誘電体膜を含んでいる、
    ことを特徴とする請求項１０乃至請求項１２のいずれかに記載の半導体装置。

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