JP3918442B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にＭＩＭＣ構造の容量素子を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、Ｓｉ（シリコン）基板等の半導体基板上に形成される容量素子は、半導体基板中に形成した低抵抗の拡散層を下部電極層として用いるＭＩＳＣ構造と、半導体基板上に設けられた絶縁膜上に形成した導電層を下部電極層として用いるＭＩＭＣ構造が一般的である。以下、従来のＭＩＳＣ構造の容量素子及びＭＩＭＣ構造の容量素子を図１１及び図１２を用いて簡単に説明する。
【０００３】
従来のＭＩＳＣ構造の容量素子においては、図１１に示されるように、ｐ型半導体基板６０表面のフィールド酸化膜６２及びその下のｐ＋型素子分離領域６４によって分離された素子領域に、下部電極としてのｎ型不純物拡散層６６が設けられている。そして、この下部電極としてのｎ型不純物拡散層６６上に、ＳｉＮ誘電体層６８を介して、上部電極としての第１の上層配線層７０ａが形成されている。また、下部電極としてのｎ型不純物拡散層６６上の層間絶縁膜７２及びＳｉＮ誘電体層６８に開口されたビアホールを介して、下部電極としてのｎ型不純物拡散層６６に接続する第２の上層配線層７０ｂが形成されている。
このようにして、下部電極としてのｎ型不純物拡散層６６と上部電極としての第１の上層配線層７０ａとの間にＳｉＮ誘電体層６８が挟まれてなるＭＩＳＣ構造の容量素子７４が形成されている。そして、このＭＩＳＣ構造の容量素子７４のｐ型半導体基板６０との寄生容量は、下部電極としてのｎ型不純物拡散層６６とｐ型半導体基板６０とのＰＮ接合容量が支配的となる。
【０００４】
また、ＭＩＭＣ構造の容量素子においては、図１２に示されるように、ｐ型半導体基板６０上に絶縁膜７６を介して下部電極としての下層配線層７８が設けられている。そして、この下部電極としての下層配線層７８上に、ＳｉＮ誘電体層８０を介して、上部電極としての第１の上層配線層８２ａが形成されている。また、下部電極としての下層配線層７８上の層間絶縁膜８４に開口されたビアホールを介して、下部電極としての下層配線層７８に接続する第２の上層配線層８２ｂが形成されている。
このようにして、下部電極としての下層配線層７８と上部電極としての第１の上層配線層８２ａとの間にＳｉＮ誘電体層８０が挟まれてなるＭＩＭＣ構造の容量素子８６が形成されている。そして、このＭＩＭＣ構造の容量素子８６のｐ型半導体基板６０との寄生容量は、下部電極としての下層配線層７８とｐ型半導体基板６０との間の絶縁膜の容量が支配的となる。
【０００５】
このため、従来のＭＩＳＣ構造の容量素子７４とＭＩＭＣ構造の容量素子８６を比較すると、一般的にはＭＩＭＣ構造の容量素子８６がその寄生容量を低くすることが可能であり、また特に高周波用途にも適している。従って、高容量、低寄生容量、低寄生抵抗の容量素子を作製する場合には、通常ＭＩＭＣ構造の容量素子が採用されている。
【０００６】
【発明が解決しようとする課題】
しかし、上記従来のＭＩＭＣ構造の容量素子においても、ＭＩＳＣ構造と比較すれば低寄生容量であるとはいえ、その容量素子の下には、絶縁膜を介して、半導体基板があるために、寄生容量をなくすことは不可能である。従って、低寄生容量の高性能な容量素子を実現するためには、ＭＩＭＣ構造の容量素子の寄生容量を更に低減する必要がある。
【０００７】
このようなＭＩＭＣ構造の容量素子の寄生容量を更に低減するための対策として、例えばＳＯＩ（Silicon On Insulator）等の絶縁膜を有する基板、即ちＳＯＩ絶縁性基板を用いる方法がある。この方法は、寄生容量の低減に非常に有効な手段である。しかし、このようなＳＯＩ絶縁性基板を用いた場合、その集積回路の製造工程は、非常に複雑になり、コストの点で不利となるという問題を有している。
【０００８】
また、半導体基板とＭＩＭＣ構造の容量素子との間に介在する層間絶縁膜の膜厚を厚くすることにより、寄生容量を低減するという方法もある。しかし、この方法においては、多層配線構造の層間の配線を接続するための電極形成時に、段差の深い電極を形成しなければならず、その電極部で埋め込まれた配線の形状が非常に悪くなり、コンタクト不良等の問題を引き起こす恐れが生じるという問題がある。
【０００９】
また、低不純物濃度の高抵抗半導体基板を用いる方法も有効である。しかし、この方法においては、高抵抗半導体基板の作製自体が困難であったり、また寄生素子の動作により、ラッチアップ（Latch-Up）を誘発しやすくなったりするなどの問題がある。
【００１０】
そこで本発明は、上記事情に鑑みてなされたものであり、ＭＩＭＣ構造の容量素子の寄生容量を低減することが可能な半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題は、以下に述べる本発明に係る半導体装置及びその製造方法により達成される。
即ち、請求項１に係る半導体装置は、ｐ型の半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層が形成され、容量素子領域及びフォトダイオード領域に、前記ｐ型の半導体層からなる低濃度半導体層並びにアノードとなる半導体層がそれぞれ設けられており、前記低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、前記アノードとなる半導体層上に、カソードとなるｎ型の半導体層が設けられていることを特徴とする。
【００１３】
そして、この場合、半導体基板として、集積回路の製造工程が非常に複雑になるＳＯＩ基板を用いる必要もなく、また基板の作製自体が困難な高抵抗半導体基板を用いる必要もないため、コストの上昇を招いたり、また寄生素子の動作によってラッチアップを誘発したりすることもない。また、半導体基板とＭＩＭＣ構造の容量素子との間に介在する絶縁膜の膜厚を必要以上に厚くすることもないため、多層配線構造の層間の配線のコンタクト不良等を生じることもない。
【００１５】
なお、半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置であって、半導体基板上に、半導体基板よりも低い不純物濃度の所定の導電型の半導体層が形成され、容量素子領域及びフォトダイオード領域に、この所定の導電型の半導体層からなる低濃度半導体層並びにアノード及びカソードの何れか一方となる半導体層がそれぞれ設けられており、低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、アノード及びカソードの何れか一方となる半導体層上に、所定の導電型の半導体層と逆導電型の半導体層からなるアノード及びカソードの何れか他方となる半導体層が設けられている半導体装置としてもよい。ここで、「フォトダイオードのアノード及びカソードのうちの他方となる半導体層」とは、所定の導電型の半導体層によりフォトダイオードの例えばアノードとなる半導体層を形成する場合には、フォトダイオードのカソードとなる半導体層を意味し、所定の導電型の半導体層によりフォトダイオードの例えばカソードとなる半導体層を形成する場合には、フォトダイオードのアノードとなる半導体層を意味するものである。また、この定義は、これ以降の記述においても、適用されるものとする。
【００１６】
このように請求項１に係る半導体装置は、容量素子とフォトダイオードとが混載されている場合に、その容量素子領域のｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度の低濃度半導体層が形成され、この低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されていることにより、即ちＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００１７】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層からなるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減が達成される。
【００１８】
また、請求項２に係る半導体装置は、ｐ型の半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層が形成され、容量素子形成領域、フォトダイオード形成領域、及びバイポーラトランジスタ形成領域に、前記ｐ型の半導体層からなる低濃度半導体層、アノードとなる半導体層、並びに基板用半導体層がそれぞれ設けられており、前記低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、前記アノードとなる半導体層及び前記基板用半導体層上に、ｎ型の半導体層が形成され、前記ｎ型の半導体層からなるカソードとなる半導体層及びコレクタ層がそれぞれ設けられていることを特徴とする。あるいは、半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置であって、半導体基板上に、半導体基板よりも低い不純物濃度の所定の導電型の半導体層が形成され、容量素子形成領域、フォトダイオード形成領域、及びバイポーラトランジスタ形成領域に、この所定の導電型の半導体層からなる低濃度半導体層、アノード及びカソードの何れか一方となる半導体層、並びに基板用半導体層がそれぞれ設けられており、低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、アノード及びカソードの何れか一方となる半導体層及び基板用半導体層上に、所定の導電型の半導体層と逆導電型の半導体層が形成され、この逆導電型の半導体層からなるからなるアノード及びカソードの何れか他方となる半導体層及びコレクタ層がそれぞれ設けられている半導体装置としてもよい。
なお、ここで、「基板用半導体層」とは、バイポーラトランジスタの通常の基板として機能する半導体層をいうものとする。また、この定義は、これ以降の記述においても、適用されるものとする。
【００１９】
このように請求項２に係る半導体装置は、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている場合に、その容量素子領域のｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度の低濃度半導体層が形成され、この低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されていることにより、即ちＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、上記請求項１の場合と同様に、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００２０】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層から構成され、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層が、共にｐ型の半導体層上に形成されたｎ型の半導体層からなるため、容量素子とフォトダイオードとバイポーラトランジスタが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減が達成される。
【００２１】
なお、上記請求項１又は２に係る半導体装置において、容量素子の下部電極層が、ＴｉＮからなることが好適である（請求項３）。
また、上記請求項１又は２に係る半導体装置において、容量素子の誘電体層が、Ｔａ2Ｏ5からなることが好適である（請求項４）。
また、上記請求項１又は２に係る半導体装置において、容量素子の上部電極層が、ＴｉＮからなることが好適である（請求項５）。
【００２２】
更に、上記請求項１又は２に係る半導体装置において、前記ｐ型の半導体層が、１×１０13ｃｍ-3以上５×１０14ｃｍ-3以下の不純物濃度であることが好適である（請求項６）。
また、上記請求項６に係る半導体装置において、前記ｎ型の半導体層が、１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下の不純物濃度であることが好適である（請求項７）。
【００２５】
また、請求項８に係る半導体装置の製造方法は、ｐ型の半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置の製造方法であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノードとなる半導体層を設ける第１の工程と、前記ｐ型の半導体層上に、ｎ型の半導体層を形成して、フォトダイオード形成領域にカソードとなる半導体層を設ける第２の工程と、容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける第３の工程と、前記絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする。あるいは、半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置の製造方法であって、半導体基板上に、半導体基板よりも低い不純物濃度の第１導電型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノード及びカソードの何れか一方となる半導体層を設ける第１の工程と、第１導電型の半導体層上に、第２導電型の半導体層を形成して、フォトダイオード形成領域にアノード及びカソードの何れか他方となる半導体層を設ける第２の工程と、容量素子形成領域の第２導電型の半導体層を選択的に酸化して、第１導電型の半導体層上に絶縁膜を設ける第３の工程と、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする半導体装置の製造方法としてもよい。
【００２６】
このように請求項８に係る半導体装置の製造方法においては、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して、絶縁膜を設け、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００２７】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減が達成される。
【００２８】
また、請求項９に係る半導体装置の製造方法は、ｐ型の半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造方法であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノードとなる半導体層を設け、バイポーラトランジスタ形成領域に基板用半導体層を設ける第１の工程と、前記ｐ型の半導体層上に、ｎ型の半導体層を形成して、フォトダイオード形成領域にカソードとなる半導体層を設けると共に、バイポーラトランジスタ形成領域にコレクタ層を設ける第２の工程と、容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける第３の工程と、前記絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする。あるいは、半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造方法であって、半導体基板上に、半導体基板よりも低い不純物濃度の第１導電型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノード及びカソードの何れか一方となる半導体層を設け、バイポーラトランジスタ形成領域に基板用半導体層を設ける第１の工程と、第１導電型の半導体層上に、第２導電型の半導体層を形成して、フォトダイオード形成領域にアノード及びカソードの何れか他方となる半導体層を設けると共に、バイポーラトランジスタ形成領域にコレクタ層を設ける第２の工程と、容量素子形成領域の第２導電型の半導体層を選択的に酸化して、第１導電型の半導体層上に絶縁膜を設ける第３の工程と、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする半導体装置の製造方法としてもよい。
【００２９】
このように請求項９に係る半導体装置の製造方法においては、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して、絶縁膜を設け、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、上記請求項８の場合と同様に、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００３０】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられ、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層とが、ｐ型の半導体層へのｎ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減が達成される。
【００３１】
なお、上記請求項８又は９に係る半導体装置の製造方法において、容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける際に、同時に素子分離部の前記ｎ型の半導体層を選択的に酸化して、フィールド酸化膜を設けることが好適である（請求項１０）。
この場合、ＭＩＭＣ構造の容量素子の下方の絶縁膜と素子分離部のフィールド酸化膜が、共にｎ型の半導体層の選択的酸化によって同時的に設けられるため、容量素子が混載されている半導体装置の製造プロセスにおいて更に工程の共有化がなされ、更なるコストの低減が達成される。
【００３２】
また、上記請求項９に係る半導体装置の製造方法において、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域の低濃度半導体層等と共に、バイポーラトランジスタ形成領域の基板用半導体層を設けた後に、この基板用半導体層にｐ型の不純物を添加する工程を有することが好適である（請求項１１）。
この場合、バイポーラトランジスタの基板として機能する基板用半導体層の不純物濃度を制御して、所望の特性を実現するために要求される基板の不純物濃度に合せ込むことが可能になるため、所望の特性のバイポーラトランジスタが作製される。
【００３３】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
図１は本発明の一実施形態に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図であり、図２〜図７はそれぞれ図１に示す半導体装置の製造方法を説明するための工程断面図である。
【００３４】
図１に示されるように、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が、不純物濃度１×１０１５ｃｍ−３程度のｐ型半導体基板１０上に混載されている。
このＭＩＭＣ構造の容量素子５０は、厚さ１０〜５０ｎｍ程度のＴｉＮ上部電極層４４と厚さ１０〜２００ｎｍ程度のＴｉＮ下部電極層４８との間に厚さ１０〜７０ｎｍ程度のＴａ２ Ｏ５ 誘電体層４６が介在する積層構造をなしており、その最上層のＴｉＮ上部電極層４８に第１の上層配線層５２ａが接続され、その最下層のＴｉＮ下部電極層４４に下層配線層３４及びビアホールを介して第２の上層配線層５２ｂが接続されている。
【００３５】
そして、このＭＩＭＣ構造の容量素子５０の最下層のＴｉＮ下部電極層４４に接続している下層配線層３４が、厚さ４００〜１５００ｎｍ程度の絶縁膜２２ａ及びＳｉ酸化膜からなる第１の層間絶縁膜３２上に形成されており、この絶縁膜２２ａとｐ型半導体基板１０との間に、膜厚が１０μｍ程度で不純物濃度がｐ型半導体基板１０のそれよりも低い２×１０１４ｃｍ−３程度のｐ−型低濃度半導体層１４ａが介在して設けられている点に本実施形態の特徴がある。
【００３６】
また、ＰＮフォトダイオード３６は、ｐ型半導体基板１０上にｐ＋ 型半導体領域１２を介して設けられた不純物濃度が２×１０１４ｃｍ−３程度のｐ−型アノード層１４ｂと不純物濃度が５×１０１５ｃｍ−３程度のｎ型カソード層２０ｂとのｐｎ接合により構成されており、そのｐ−型アノード層１４ｂにｐ＋型アノード取り出し領域（図示せず）を介してアノード電極（図示せず）が接続し、そのｎ型カソード層２０ｂにｎ＋型カソード取り出し領域（図示せず）を介してカソード電極（図示せず）が接続している。
【００３７】
そして、このＰＮフォトダイオード３６のｐ−型アノード層１４ｂが、ＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａと共に、ｐ型半導体基板１０及びｐ＋ 型半導体領域１２上に同時的に形成されたｐ−型エピタキシャル層からなる点に、本実施形態の特徴がある。
【００３８】
また、縦型ＮＰＮバイポーラトランジスタ３８においては、ｐ型半導体基板１０上にｐ＋ 型半導体領域１２を介して設けられた表面近傍の不純物濃度が１×１０１５ｃｍ−３程度のｐ型基板用半導体層１６上に形成されている。そして、このｐ型基板用半導体層１６上にｐ＋ 型コレクタ埋込み層１８を介して形成されたｎ型コレクタ層２０ｃ、このｎ型コレクタ層２０ｃ表面に形成されたｐ型ベース領域２８、及びｐ型ベース領域２８表面に形成されたｎ＋型エミッタ領域３０から縦型ＮＰＮバイポーラトランジスタ３８が構成されており、そのｎ＋型エミッタ領域３０にエミッタ電極３４Ｅが接続し、そのｐ型ベース領域２８にｐ＋型ベース取り出し領域（図示せず）を介してベース電極３４Ｂが接続し、そのｎ型コレクタ層２０ｃにｐ＋ 型コレクタ埋込み層１８及びｎ＋型コレクタ取り出し領域２４を介してコレクタ電極３４Ｃが接続している。
【００３９】
そして、この縦型ＮＰＮバイポーラトランジスタ３８におけるｐ型基板用半導体層１６が、ＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａ及びＰＮフォトダイオード３６のｐ−型アノード層１４ｂを形成するために成長させたｐ−型エピタキシャル層にＢ (Boron；ボロン)等のｐ型不純物を選択的に添加して形成されたものであり、また、縦型ＮＰＮバイポーラトランジスタ３８のｎ型コレクタ層２０ｃが、ＰＮフォトダイオード３６のｎ型カソード層２０ｂと共に、ｐ− 型エピタキシャル層１４及びｐ型基板用半導体層１６等上に同時的に形成されたｎ型エピタキシャル層からなる点に、本実施形態の特徴がある。
【００４０】
なお、これらＰＮフォトダイオード３６及び縦型ＮＰＮバイポーラトランジスタ３８は、基本的に既存の構造の物を用いる場合を説明したが、上記の特徴を有する限り、他のどのような構造をとろうとも、本発明はそれに制約されることはない。
【００４１】
次に、図１に示すＭＩＭＣ構造の容量素子５０とＰＮフォトダイオード３６と縦型ＮＰＮバイポーラトランジスタ３８とが同一のｐ型半導体基板１０上に混載されている半導体装置の製造方法を、図２〜図８を用いて説明する。
なお、図２〜図８の各工程断面図において、ｐ型半導体基板１０上に形成するＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子の形成領域をそれぞれ容量素子形成領域Ａ、フォトダイオード形成領域Ｂ、及びバイポーラトランジスタ形成領域Ｃとして説明を進める。
【００４２】
先ず、不純物濃度１×１０１５ｃｍ−３程度のｐ型半導体基板１０表面に薄い熱酸化膜を形成した後、通常のフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとして、容量素子形成領域Ａを除く全領域に対し、通常のイオン注入技術を用い、加速電圧３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２程度の条件により例えばＢ (ボロン)等のｐ型不純物を選択的にイオン注入する。
【００４３】
続いて、ｐ型半導体基板１０表面に注入した高濃度のｐ型不純物イオンを温度１２００℃、１時間程度の熱処理により活性化し、更にｐ型半導体基板１０表面に拡散して、ピーク濃度１×１０１８ｃｍ−３程度の高濃度のｐ＋ 型半導体領域１２を形成する。その後、前述の薄い熱酸化膜をフッ酸(ＨＦ)を用いて全面剥離する（図２参照）。
【００４４】
次いで、ｐ型半導体基板１０及びｐ＋ 型半導体領域１２上に、膜厚がおよそ１０μｍで不純物濃度が２×１０１４ｃｍ−３程度の低濃度のｐ−型エピタキシャル層１４を形成する。
なお、このｐ−型エピタキシャル層１４は、後に容量素子形成領域Ａの低濃度半導体層及びフォトダイオード形成領域Ｂのアノードを形成するためのものである（図３参照）。
【００４５】
次いで、ｐ−型エピタキシャル層１４表面に薄い熱酸化膜を形成した後、通常のフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとして、容量素子形成領域Ａ及びフォトダイオード形成領域Ｂを除く全領域のｐ−型エピタキシャル層１４に対し、通常のイオンイオン注入技術を用いて、例えば加速電圧５００ｋｅＶ、ドーズ量１×１０１２ｃｍ−２程度の条件によりＢ (ボロン)等のｐ型不純物を選択的にイオン注入する。
【００４６】
続いて、バイポーラトランジスタ形成領域Ｃ等のｐ−型エピタキシャル層１４に注入した低濃度のｐ型不純物イオンを温度１２００℃、１時間程度の熱処理により活性化し、更に拡散して、表面近傍の不純物濃度が１×１０１５ｃｍ−３程度の低濃度のｐ型基板用半導体層１６を形成する。その後、前述の薄い熱酸化膜をフッ酸を用いて全面剥離する。
【００４７】
なお、このｐ型基板用半導体層１６は、バイポーラトランジスタの基板部として機能する基板用半導体層となるものであるため、その表面近傍の不純物濃度を所望の特性のバイポーラトランジスタに必要な基板濃度に対応させることにより、バイポーラトランジスタ形成領域Ｃに形成するバイポーラトランジスタとの特性上の合わせ込みが可能になる（図４参照）。
【００４８】
次いで、バイポーラトランジスタ形成領域Ｃのｐ型基板用半導体層１６表面に、例えば温度１１００〜１２５０℃、３０〜６０分間の条件によるＳｂ（アンチモン）の気相拡散により、ｎ型不純物であるＳｂを選択的に添加して、コレクタ寄生抵抗低減用の高濃度のｎ＋ 型コレクタ埋込み層１８を形成する。
なお、上記図４に示す工程におけるｐ型基板用半導体層１６を形成する際の熱拡散処理は、このｐ＋ 型コレクタ埋込み層１８を形成する際の熱拡散処理と兼用して、熱拡散処理の回数を低減することも可能である。
【００４９】
続いて、基体全面、即ちｐ− 型エピタキシャル層１４、ｐ型基板用半導体層１６、及びｐ＋ 型コレクタ埋込み層１８上に、通常のバイポーラトランジスタのプロセス工程に沿って、膜厚１μｍ、不純物濃度５×１０１５ｃｍ−３程度のｎ型エピタキシャル層２０を形成する（図５参照）。
【００５０】
次いで、ＬＯＣＯＳ（Local Oxidation of Silicon；選択酸化）法を用いて、厚さ４００〜１５００ｎｍ程度のフィールド酸化膜２２をフォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの素子聞分離部（フィールド部）等に選択的に形成すると同時に、同じ厚さの絶縁膜２２ａを容量素子形成領域Ａに形成する。
【００５１】
即ち、通常用いられているようにｎ型エピタキシャル層２０上にＳｉ酸化膜及びＳｉ窒化膜の積層膜を形成し、この積層膜をフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとするＲｌＥ（Reactive Ion Etching；反応性イオンエッチング）法などにより選択的にエッチング除去して、フィールド酸化膜及び絶縁膜を形成する領域のみを露出する。そして、露出したｎ型エピタキシャル層２０の一部又は全部を除去した後、積層膜のＳｉ窒化膜をマスクとしてｎ型エピタキシャル層２０を選択的に酸化し、ｐ−型エピタキシャル層１４又はｐ型基板用半導体層１６に達するフィールド酸化膜２２及び絶縁膜２２ａを形成する。
【００５２】
なお、このとき、フィールド酸化膜２２及び絶縁膜２２ａを形成する前に、露出したｎ型エピタキシャル層２０を除去しない方法もある。この場合、続けて行われる選択的酸化によって酸化されるｎ型エピタキシャル層２０の厚さによっては、容量素子形成領域Ａにｎ型エピタキシャル層２０が残存する場合もあるが、本発明は、それに制約されることはない。
但し、ここでは、ｐ−型エピタキシャル層１４及びｐ型基板用半導体層１６とフィールド酸化膜２２及び絶縁膜２２ａとの間にｎ型エピタキシャル層２０が残存していない場合を図示する（図６参照）。
【００５３】
次いで、バイポーラトランジスタ及びフォトダイオードの通常の製造プロセスに沿って、バイポーラトランジスタ形成領域Ｃのｐ＋型コレクタ埋込み層１８に接続するｎ＋型コレクタ取り出し領域２４を形成し、フォトダイオード形成領域Ｂのｐ−型エピタキシャル層１４に接続するｐ＋型アノード取り出し領域（図示せず）を形成と共に、フィールド酸化膜２２下にｐ＋型素子分離領域２６を形成して、フォトダイオード形成領域Ｂとバイポーラトランジスタ形成領域Ｃとの分離を行う。
【００５４】
なお、この素子分離に伴って、これ以降、フォトダイオード形成領域Ｂのｎ型エピタキシャル層２０をｎ型カソード層２０ｂと、バイポーラトランジスタ形成領域Ｃのｎ型エピタキシャル層２０をｎ型コレクタ層２０ｃと呼び、容量素子形成領域Ａの絶縁膜２２ａ下方のｐ−型エピタキシャル層１４をｐ−型低濃度半導体層１４ａと、フォトダイオード形成領域Ｂのｎ型カソード層２０ｂ下のｐ−型エピタキシャル層１４をｐ−型アノード層１４ｂと呼ぶことにする。
【００５５】
続いて、フォトダイオード形成領域Ｂのｎ型カソード層２０ｂ表面にｎ＋型カソード取り出し領域（図示せず）を形成すると共に、バイポーラトランジスタ形成領域Ｃのｎ型コレクタ層２０ｃ表面にｐ型ベース領域２８を形成し、更にこのｐ型ベース領域２８表面にｐ＋型ベース取り出し領域（図示せず）をそれぞれ形成する。また、このｐ型ベース領域２８表面にｎ＋型エミッタ領域３０を形成する。
【００５６】
続いて、基体全面に、例えばＳｉ酸化膜からなる第１の層間絶縁膜３２を形成した後、フォトリソグラフィ技術及びエッチング技術を用いて、フォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの所定の位置にコンタクトホールを形成する。そして、厚さ３００〜１０００ｎｍ程度のＡｌ（アルミニウム）合金を主成分とする金属層を基体全面に堆積して各コンタクトホールを埋め込んだ後、この金属層をフォトリソグラフィ技術及びＲ１Ｅ法などを用いてパターニング処理する。
【００５７】
こうして、容量素子形成領域Ａにおいて、その第１の層間絶縁膜３２上に、後に形成する容量素子の下部電極に接続する下層配線層３４を形成する。同様に、フォトダイオード形成領域Ｂにおいて、ｐ−型アノード層１４ｂ及びｎ型カソード層２０ｂにｐ＋型アノード取り出し領域及びｎ＋型カソード取り出し領域を介して接続するアノード電極（図示せず）及びカソード電極（図示せず）をそれぞれ形成する。
【００５８】
また、バイポーラトランジスタ形成領域Ｃにおいて、ｎ＋型エミッタ領域３０に接続するエミッタ電極３４Ｅ、ｐ型ベース領域２８にｐ＋型ベース取り出し領域を介して接続するベース電極３４Ｂ、及びｎ型コレクタ層２０ｃにｐ＋ 型コレクタ埋込み層１８及びｎ＋型コレクタ取り出し領域２４を介して接続するコレクタ電極３４Ｃをそれぞれ形成する。
こうして、フォトダイオード形成領域ＢにＰＮフォトダイオード３６を完成させ、バイポーラトランジスタ形成領域Ｃに縦型ＮＰＮバイポーラトランジスタ３８を完成させる（図７参照）。
【００５９】
なお、これらＰＮフォトダイオード３６及び縦型ＮＰＮバイポーラトランジスタ３８を形成する工程については、基本的に既存の製造プロセスに準ずる形で行う場合を説明したが、容量素子形成領域Ａのｐ−型低濃度半導体層１４ａとＰＮフォトダイオード３６のｐ−型アノード層１４ｂとを形成するためのｐ−型エピタキシャル層１４の形成工程、及びＰＮフォトダイオード３６のｎ型カソード層２０ｂと縦型ＮＰＮバイポーラトランジスタ３８のｎ型コレクタ層２０ｃを形成するためのｎ型エピタキシャル層２０の形成工程を有する限り、その他の構成要素の形成に如何なる方法をとろうとも、本発明はそれに制約されることはない。
【００６０】
また、ここでは、容量素子形成領域Ａにおける下層配線層３４は、ＰＮフォトダイオード３６のアノード電極及びカソード電極並びに縦型ＮＰＮバイポーラトランジスタ３８のエミッタ電極３４Ｅ、ベース電極３４Ｂ、及びコレクタ電極３４Ｃの形成工程と同一の工程において同時的に形成しているが、別の工程において別途形成しても問題ない。また、この下層配線層３４を形成する際に、容量素子形成領域Ａ以外の領域において他の素子間の接続用の配線層を同時的に形成することは当然に可能である。
【００６１】
次いで、基体全面に、例えばｐ(プラズマ)−ＴＥＯＳ（tetraethoxy silane；Ｓｉ（ＯＣ２ Ｈ４ ）法を用いて、Ｓｉ酸化膜を基体全面に堆積した後、更にその平滑化処理を行って、第２の層間絶縁膜４０を形成する。
【００６２】
続いて、フォトリソグラフィ技術及びＲＩＥ法を用いて、下層配線層３４上の第２の層間絶縁膜４０を選択的にエッチングし、下層配線層３４表面を露出する開口部を形成する。その後、スパッタ法又はＣＶＤ（Chemical Vapor Deposition ；化学的気相成長）法を用いて、基体全面に、後に容量素子の下部電極層となるＴｉＮ層を厚さ１０〜２００ｎｍ程度に堆積し、このＴｉ層上に、誘電体層としてのＴａ２ Ｏ５ 層を厚さ１０〜７０ｎｍ程度に堆積し、更にこのＴａ２ Ｏ５ 層上に、後に容量素子の上部電極層となるＴｉＮ層を厚さ１０〜５０ｎｍ程度に堆積する。こうして、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を形成する。
なお、ここで、このＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２の最下層のＴｉ層は、開口部を介して下層配線層３４に接続している。
【００６３】
続いて、フォトリソグラフィ技術及びドライエッチング法を用いて、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を選択的にエッチング除去し、更に連続して第２の層間絶縁膜４０を選択的にエッチング除去して、下層配線層３４上面に達するビアホールを開口する。
【００６４】
続いて、基体全面に、Ａｌ合金を主成分とする金属層を厚さ３００〜１０００ｎｍ程度に堆積してビアホール内を埋め込んだ後、フォトリソグラフィ技術及びＲＩＥ法を用いて、このＡｌ合金を主成分とする金属層及びＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を選択的にパターニングする。
こうして、下層配線層３４に接続しているＴｉＮ下部電極層４４、このＴｉＮ下部電極層４４上のＴａ２ Ｏ５ 誘電体層４６、及びこのＴａ２ Ｏ５ 誘電体層４６上のＴｉＮ上部電極層４８からなる容量素子５０、即ちＴｉＮ上部電極層４４とＴｉＮ下部電極層４８との間にＴａ２ Ｏ５ 誘電体層４６を介在させてなるＭＩＭＣ構造の容量素子５０を形成する。
【００６５】
同時に、このＭＩＭＣ構造の容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａ及び下層配線層３４にビアホールを介して接続する第２の上層配線層５２ｂをそれぞれ形成する。即ち、容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａと、容量素子５０のＴｉＮ下部電極層４４に下層配線層３４を介して接続する第２の上層配線層５２ｂとをそれぞれ形成し、ＭＩＭＣ構造の容量素子５０を完成する（図８参照）。
【００６６】
なお、ここで、図８に示されるように、第２の上層配線層５２ｂとその下の第２の層間絶縁膜４０との間には、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２が残存している。
また、前述の下層配線層３４を形成する場合と同様、この第１及び第２の上層配線層４６ａ、４６ｂを形成する際にも、容量素子形成領域Ａ以外の領域において他の素子間の接続用の配線層を同時的に形成することは当然に可能である。
【００６７】
次いで、図示は省略するが、基体全面にオーバーコート膜を形成し、更に所定の位置にパッド部を開口する。こうして、最終的に、同一のｐ型半導体基板１０上にＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８が混載されている半導体集積回路を完成させる。
【００６８】
以上のように本実施形態によれば、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子がｐ型半導体基板１０上に混載されている半導体装置において、このＭＩＭＣ構造の容量素子５０の最下層のＴｉＮ下部電極層４４に接続している下層配線層３４が絶縁膜２２ａ及び第１の層間絶縁膜３２上に形成されており、この絶縁膜２２ａとｐ型半導体基板１０との間に、膜厚が１０μｍ程度で不純物濃度がｐ型半導体基板１０のそれよりも低い２×１０１４ｃｍ−３程度のｐ−型低濃度半導体層１４ａが介在して設けられていることにより、ＭＩＭＣ構造の容量素子５０の寄生容量の発生を抑制することが可能になるため、低寄生容量のＭＩＭＣ構造の容量素子５０とフォトダイオード３６とバイポーラトランジスタ３８とが混載された高機能、高性能の集積回路を実現することができる。
【００６９】
また、ｐ型半導体基板１０及びｐ＋ 型半導体領域１２上に、膜厚がおよそ１０μｍで不純物濃度がｐ型半導体基板１０の不純物濃度１×１０１５ｃｍ−３程度より低い２×１０１４ｃｍ−３程度のｐ−型エピタキシャル層１４を形成し、このｐ−型エピタキシャル層１４からＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａとＰＮフォトダイオード３６のｐ−型アノード層１４ｂを同時的に形成することにより、また、ｐ− 型エピタキシャル層１４及びｐ型基板用半導体層１６等上にｎ型エピタキシャル層２０を形成し、このｎ型エピタキシャル層２０からＰＮフォトダイオード３６のｎ型カソード層２０ｂと縦型ＮＰＮバイポーラトランジスタ３８のｎ型コレクタ層２０ｃを同時的に形成することにより、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減を達成することができる。
【００７０】
また、ＬＯＣＯＳ法を用いてｎ型エピタキシャル層２０を選択的に酸化し、フォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの素子聞分離部（フィールド部）等並びに容量素子形成領域Ａにフィールド酸化膜２２および絶縁膜２２ａをそれぞれ形成することにより、ＭＩＭＣ構造の容量素子５０の構成に必要な絶縁膜２２ａと素子分離部のフィールド酸化膜２２が共にｎ型エピタキシャル層２０の選択的酸化によって同時的に設けられるため、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が混載されている半導体装置の製造プロセスにおいて、更に工程の共有化がなされ、更なるコストの低減を達成することができる。
【００７１】
また、ＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａとＰＮフォトダイオード３６のｐ−型アノード層１４ｂを形成するためのｐ−型エピタキシャル層１４にＢ (ボロン)等のｐ型不純物を選択的に添加して、表面近傍の不純物濃度が１×１０１５ｃｍ−３程度の低濃度のｐ型基板用半導体層１６を形成することにより、このｐ型基板用半導体層１６の表面近傍の不純物濃度を縦型ＮＰＮバイポーラトランジスタ３８の必要とする基板濃度に対応させ、特性上の合わせ込みが可能になるため、所望の特性の縦型ＮＰＮバイポーラトランジスタ３８を実現し、低寄生容量のＭＩＭＣ構造の容量素子５０とＰＮフォトダイオード３６と所望の特性の縦型ＮＰＮバイポーラトランジスタ３８とが混載された高機能、高性能の集積回路を容易に作製することができる。
【００７２】
なお、上記実施形態においては、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が混載されている半導体装置について説明したが、これらの素子の組み合わせに限定されるものではなく、例えば縦型ＮＰＮバイポーラトランジスタ３８の代わりに、ＣＭＯＳトランジスタが混載されている半導体装置及びその製造方法においても、本発明を適用することが可能である。
【００７３】
次に、本実施形態の変形例について説明する。
本実施形態の第１の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置は、図９に示されるものである。
即ち、上記図１に示される半導体装置と殆ど同様の構成をなしているが、ＭＩＭＣ構造の容量素子５０における第２の上層配線層５２ｂとその下の第２の層間絶縁膜４０との間には、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２が残存していない点が異なる。
【００７４】
この図９に示される半導体装置は、次のような製造方法により作製される。
即ち、上記図２〜図７に示される工程を経た後、上記実施形態の場合と同様にして、基体全面にＳｉ酸化膜を堆積し平滑化処理して第２の層間絶縁膜４０を形成する。続いて、下層配線層３４上の第２の層間絶縁膜４０を選択的にエッチングして、下層配線層３４表面を露出する開口部を形成した後、基体全面に、後に下部電極層となるＴｉＮ層、誘電体層としてのＴａ２ Ｏ５ 層、後に上部電極層となるＴｉＮ層を順に堆積して、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜を形成する。
【００７５】
続いて、フォトリソグラフィ技術及びドライエッチング法を用いて、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を選択的にパターニングして、下層配線層３４に接続しているＴｉＮ下部電極層４４、このＴｉＮ下部電極層４４上のＴａ２ Ｏ５ 誘電体層４６、及びこのＴａ２ Ｏ５ 誘電体層４６上のＴｉＮ上部電極層４８からなるＭＩＭＣ構造の容量素子５０を形成すると共に、このＭＩＭＣ構造の容量素子５０を構成するＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜以外のＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜をエッチング除去する。
【００７６】
続いて、第２の層間絶縁膜４０を選択的にエッチング除去して、下層配線層３４上面に達するビアホールを開口する。そして、Ａｌ合金を主成分とする金属層を堆積してビアホール内を埋め込んだ後、フォトリソグラフィ技術及びＲＩＥ法を用いて、このＡｌ合金を主成分とする金属層を選択的にパターニングして、ＭＩＭＣ構造の容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａ及び下層配線層３４にビアホールを介して接続する第２の上層配線層５２ｂをそれぞれ形成する。
即ち、ＭＩＭＣ構造の容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａと、容量素子５０のＴｉＮ下部電極層４４に下層配線層３４を介して接続する第２の上層配線層５２ｂとをそれぞれ形成し、ＭＩＭＣ構造の容量素子５０を完成する。
【００７７】
このように本実施形態の第１の変形例によれば、ＭＩＭＣ構造の容量素子５０における第２の上層配線層５２ｂとその下の第２の層間絶縁膜４０との間には、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜が残存していないため、上記実施形態の効果に加えて、この第２の上層配線層５２ｂの配線段差を低くすることができる。
【００７８】
また、本実施形態の第２の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置は、図１０に示されるものである。
即ち、上記図１に示されるＭＩＭＣ構造の容量素子５０、即ちＴｉＮ上部電極層４４とＴｉＮ下部電極層４８との間にＴａ２ Ｏ５ 誘電体層４６を介在させてなるＭＩＭＣ構造の容量素子５０の代わりに、上記実施形態における第１の上層配線層５２ａ及び下層配線層３４をそれぞれ上部電極層及び下部電極層として用い、誘電体層としてＳｉＮ誘電体層５４を用いたＭＩＭＣ構造の容量素子５６が形成されている。
【００７９】
この図１０に示される半導体装置は、次のような製造方法により作製される。
即ち、上記図２〜図７に示される工程を経た後、基体全面にＳｉ酸化膜を堆積し平滑化処理して第２の層間絶縁膜４０を形成する。続いて、下層配線層３４上の第２の層間絶縁膜４０を選択的にエッチングして、下層配線層３４表面を露出する開口部を形成した後、基体全面に、誘電体層としてのＳｉＮ誘電体層５４を形成する。
【００８０】
続いて、フォトリソグラフィ技術及びドライエッチング法を用いて、ＳｉＮ誘電体層５４及び第２の層間絶縁膜４０を選択的にエッチング除去して、下層配線層３４上面に達するビアホールを開口する。そして、Ａｌ合金を主成分とする金属層を堆積してビアホール内を埋め込んだ後、フォトリソグラフィ技術及びＲＩＥ法を用いて、このＡｌ合金を主成分とする金属層を選択的にパターニングして、下層配線層３４上方にＳｉＮ誘電体層５４を介して第１の上層配線層５２ａを形成すると共に、下層配線層３４にビアホールを介して接続する第２の上層配線層５２ｂを形成する。
こうして、第１の上層配線層５２ａを上部電極層とし、下層配線層３４を下部電極層とし、これら第１の上層配線層５２ａ及び下層配線層３４に挟まれたＳｉＮ誘電体層５４を誘電体層とするＭＩＭＣ構造の容量素子５６を形成する。
【００８１】
このように本実施形態の第２の変形例によれば、上記実施形態におけるＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２の形成及び加工が不要となる分だけ、製造プロセスを簡略化することができる。
【００８２】
なお、上記実施形態及び第１の変形例に係るＭＩＭＣ構造の容量素子５０にはＴａ２ Ｏ５ 誘電体層４６が使用されているが、このＴａ２ Ｏ５ 誘電体層４６の代わりに、第２の変形例に係るＭＩＭＣ構造の容量素子５６に使用されたＳｉＮ誘電体層を誘電体層として使用してもよい。
【００８３】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置及びその製造方法によれば、次のような効果を奏することができる。即ち、請求項１に係る半導体装置によれば、ＭＩＭＣ構造の容量素子とフォトダイオードとが混載されている場合において、ＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、ＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとが混載された高機能、高性能の集積回路を実現することができる。
【００８５】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層からなるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減を達成することができる。
【００８６】
また、請求項２に係る半導体装置によれば、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている場合において、ＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、上記請求項１の場合と同様にＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとバイポーラトランジスタとが混載された高機能、高性能の集積回路を実現することができる。
【００８７】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層から構成され、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層が、共にｐ型の半導体層上に形成されたｎ型の半導体層からなるため、容量素子とフォトダイオードとバイポーラトランジスタが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減を達成することができる。
【００８９】
また、請求項８に係る半導体装置の製造方法によれば、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して絶縁膜を設け、この絶縁膜上に下部電極層と誘電体層と上部電極層とを順に積層して容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、ＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとが混載された高機能、高性能の集積回路を容易に作製することができる。
【００９０】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減を達成することができる。
【００９１】
また、請求項９に係る半導体装置の製造方法によれば、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して絶縁膜を設け、この絶縁膜上に下部電極層と誘電体層と上部電極層とを順に積層して容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、上記請求項８の場合と同様にＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとバイポーラトランジスタとが混載された高機能、高性能の集積回路を容易に作製することができる。
【００９２】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられ、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層とが、ｐ型の半導体層へのｎ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減を達成することができる。
【００９３】
また、請求項１０に係る半導体装置の製造方法によれば、上記請求項８又は９に係る半導体装置の製造方法において、容量素子形成領域のｎ型の半導体層を選択的に酸化して、ｐ型の半導体層上に絶縁膜を設ける際に、同時に素子分離部の前記ｎ型の半導体層を選択的に酸化してフィールド酸化膜を設けることにより、ＭＩＭＣ構造の容量素子の下方の絶縁膜と素子分離部のフィールド酸化膜が共にｎ型の半導体層の選択的酸化によって同時的に設けられるため、容量素子が混載されている半導体装置の製造プロセスにおいて更に工程の共有化がなされ、更なるコストの低減を達成することができる。
【００９４】
また、請求項１１に係る半導体装置の製造方法によれば、上記請求項９に係る半導体装置の製造方法において、ｐ型の半導体基板上にｐ型の低濃度半導体層を形成して、容量素子形成領域の低濃度半導体層等と共に、バイポーラトランジスタ形成領域の基板用半導体層を設けた後に、この基板用半導体層にｐ型の不純物を添加することにより、バイポーラトランジスタの基板として機能する基板用半導体層の不純物濃度を制御して、所望の特性を実現するために要求される基板の不純物濃度に合せ込むことが可能になるため、所望の特性のバイポーラトランジスタを実現し、低寄生容量の容量素子とフォトダイオードと所望の特性のバイポーラトランジスタとが混載された高機能、高性能の集積回路を容易に作製することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図２】図１に示す半導体装置の製造方法を説明するための工程断面図 (その１)である。
【図３】図１に示す半導体装置の製造方法を説明するための工程断面図 (その２)である。
【図４】図１に示す半導体装置の製造方法を説明するための工程断面図 (その３)である。
【図５】図１に示す半導体装置の製造方法を説明するための工程断面図 (その４)である。
【図６】図１に示す半導体装置の製造方法を説明するための工程断面図 (その５)である。
【図７】図１に示す半導体装置の製造方法を説明するための工程断面図 (その６)である。
【図８】図１に示す半導体装置の製造方法を説明するための工程断面図 (その７)である。
【図９】本発明の一実施形態の第１の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図１０】本発明の一実施形態の第２の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図１１】従来のＭＩＳＣ構造の容量素子を示す概略断面図である。
【図１２】従来のＭＩＭＣ構造の容量素子を示す概略断面図である。
【符号の説明】
１０……Ｐ型半導体基板、１２……ｐ＋ 型半導体領域、１４……ｐ−型エピタキシャル層、１４ａ……ｐ−型低濃度半導体層、１４ｂ……ｐ−型アノード層、１６……ｐ型基板用半導体層、１８……ｎ＋型コレクタ埋め込み層、２０……ｎ型エピタキシャル層、２０ｂ……ｎ型カソード層、２０ｃ……ｎ型コレクタ層、２２……フィールド酸化膜、２２ａ……絶縁膜、２４……ｎ＋型コレクタ取り出し領域、２６……ｐ＋型素子分離領域、２８……ｐ型ベース領域、３０……ｎ＋型エミッタ領域、３２……第１の層間絶縁膜、３４……下層配線層、３４Ｅ……エミッタ電極、３４Ｂ……ベース電極、３４Ｃ……コレクタ電極、３６……ＰＮフォトダイオード、３８……縦型ＮＰＮバイポーラトランジスタ、４０……第２の層間絶縁膜、４２……ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜、４４……ＴｉＮ下部電極層、４６……Ｔａ２ Ｏ５ 誘電体層、４８……ＴｉＮ上部電極層、５０……ＭＩＭＣ構造の容量素子、５２ａ……第１の上層配線層、５２ｂ……第２の上層配線層、５４……ＳｉＮ誘電体層、５６……ＭＩＭＣ構造の容量素子。
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にＭＩＭＣ構造の容量素子を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、Ｓｉ（シリコン）基板等の半導体基板上に形成される容量素子は、半導体基板中に形成した低抵抗の拡散層を下部電極層として用いるＭＩＳＣ構造と、半導体基板上に設けられた絶縁膜上に形成した導電層を下部電極層として用いるＭＩＭＣ構造が一般的である。以下、従来のＭＩＳＣ構造の容量素子及びＭＩＭＣ構造の容量素子を図１１及び図１２を用いて簡単に説明する。
【０００３】
従来のＭＩＳＣ構造の容量素子においては、図１１に示されるように、ｐ型半導体基板６０表面のフィールド酸化膜６２及びその下のｐ＋型素子分離領域６４によって分離された素子領域に、下部電極としてのｎ型不純物拡散層６６が設けられている。そして、この下部電極としてのｎ型不純物拡散層６６上に、ＳｉＮ誘電体層６８を介して、上部電極としての第１の上層配線層７０ａが形成されている。また、下部電極としてのｎ型不純物拡散層６６上の層間絶縁膜７２及びＳｉＮ誘電体層６８に開口されたビアホールを介して、下部電極としてのｎ型不純物拡散層６６に接続する第２の上層配線層７０ｂが形成されている。
このようにして、下部電極としてのｎ型不純物拡散層６６と上部電極としての第１の上層配線層７０ａとの間にＳｉＮ誘電体層６８が挟まれてなるＭＩＳＣ構造の容量素子７４が形成されている。そして、このＭＩＳＣ構造の容量素子７４のｐ型半導体基板６０との寄生容量は、下部電極としてのｎ型不純物拡散層６６とｐ型半導体基板６０とのＰＮ接合容量が支配的となる。
【０００４】
また、ＭＩＭＣ構造の容量素子においては、図１２に示されるように、ｐ型半導体基板６０上に絶縁膜７６を介して下部電極としての下層配線層７８が設けられている。そして、この下部電極としての下層配線層７８上に、ＳｉＮ誘電体層８０を介して、上部電極としての第１の上層配線層８２ａが形成されている。また、下部電極としての下層配線層７８上の層間絶縁膜８４に開口されたビアホールを介して、下部電極としての下層配線層７８に接続する第２の上層配線層８２ｂが形成されている。
このようにして、下部電極としての下層配線層７８と上部電極としての第１の上層配線層８２ａとの間にＳｉＮ誘電体層８０が挟まれてなるＭＩＭＣ構造の容量素子８６が形成されている。そして、このＭＩＭＣ構造の容量素子８６のｐ型半導体基板６０との寄生容量は、下部電極としての下層配線層７８とｐ型半導体基板６０との間の絶縁膜の容量が支配的となる。
【０００５】
このため、従来のＭＩＳＣ構造の容量素子７４とＭＩＭＣ構造の容量素子８６を比較すると、一般的にはＭＩＭＣ構造の容量素子８６がその寄生容量を低くすることが可能であり、また特に高周波用途にも適している。従って、高容量、低寄生容量、低寄生抵抗の容量素子を作製する場合には、通常ＭＩＭＣ構造の容量素子が採用されている。
【０００６】
【発明が解決しようとする課題】
しかし、上記従来のＭＩＭＣ構造の容量素子においても、ＭＩＳＣ構造と比較すれば低寄生容量であるとはいえ、その容量素子の下には、絶縁膜を介して、半導体基板があるために、寄生容量をなくすことは不可能である。従って、低寄生容量の高性能な容量素子を実現するためには、ＭＩＭＣ構造の容量素子の寄生容量を更に低減する必要がある。
【０００７】
このようなＭＩＭＣ構造の容量素子の寄生容量を更に低減するための対策として、例えばＳＯＩ（Silicon On Insulator）等の絶縁膜を有する基板、即ちＳＯＩ絶縁性基板を用いる方法がある。この方法は、寄生容量の低減に非常に有効な手段である。しかし、このようなＳＯＩ絶縁性基板を用いた場合、その集積回路の製造工程は、非常に複雑になり、コストの点で不利となるという問題を有している。
【０００８】
また、半導体基板とＭＩＭＣ構造の容量素子との間に介在する層間絶縁膜の膜厚を厚くすることにより、寄生容量を低減するという方法もある。しかし、この方法においては、多層配線構造の層間の配線を接続するための電極形成時に、段差の深い電極を形成しなければならず、その電極部で埋め込まれた配線の形状が非常に悪くなり、コンタクト不良等の問題を引き起こす恐れが生じるという問題がある。
【０００９】
また、低不純物濃度の高抵抗半導体基板を用いる方法も有効である。しかし、この方法においては、高抵抗半導体基板の作製自体が困難であったり、また寄生素子の動作により、ラッチアップ（Latch-Up）を誘発しやすくなったりするなどの問題がある。
【００１０】
そこで本発明は、上記事情に鑑みてなされたものであり、ＭＩＭＣ構造の容量素子の寄生容量を低減することが可能な半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題は、以下に述べる本発明に係る半導体装置及びその製造方法により達成される。
即ち、請求項１に係る半導体装置は、ｐ型の半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層が形成され、容量素子領域及びフォトダイオード領域に、前記ｐ型の半導体層からなる低濃度半導体層並びにアノードとなる半導体層がそれぞれ設けられており、前記低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、前記アノードとなる半導体層上に、カソードとなるｎ型の半導体層が設けられていることを特徴とする。
【００１３】
そして、この場合、半導体基板として、集積回路の製造工程が非常に複雑になるＳＯＩ基板を用いる必要もなく、また基板の作製自体が困難な高抵抗半導体基板を用いる必要もないため、コストの上昇を招いたり、また寄生素子の動作によってラッチアップを誘発したりすることもない。また、半導体基板とＭＩＭＣ構造の容量素子との間に介在する絶縁膜の膜厚を必要以上に厚くすることもないため、多層配線構造の層間の配線のコンタクト不良等を生じることもない。
【００１５】
なお、半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置であって、半導体基板上に、半導体基板よりも低い不純物濃度の所定の導電型の半導体層が形成され、容量素子領域及びフォトダイオード領域に、この所定の導電型の半導体層からなる低濃度半導体層並びにアノード及びカソードの何れか一方となる半導体層がそれぞれ設けられており、低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、アノード及びカソードの何れか一方となる半導体層上に、所定の導電型の半導体層と逆導電型の半導体層からなるアノード及びカソードの何れか他方となる半導体層が設けられている半導体装置としてもよい。ここで、「フォトダイオードのアノード及びカソードのうちの他方となる半導体層」とは、所定の導電型の半導体層によりフォトダイオードの例えばアノードとなる半導体層を形成する場合には、フォトダイオードのカソードとなる半導体層を意味し、所定の導電型の半導体層によりフォトダイオードの例えばカソードとなる半導体層を形成する場合には、フォトダイオードのアノードとなる半導体層を意味するものである。また、この定義は、これ以降の記述においても、適用されるものとする。
【００１６】
このように請求項１に係る半導体装置は、容量素子とフォトダイオードとが混載されている場合に、その容量素子領域のｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度の低濃度半導体層が形成され、この低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されていることにより、即ちＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００１７】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層からなるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減が達成される。
【００１８】
また、請求項２に係る半導体装置は、ｐ型の半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層が形成され、容量素子形成領域、フォトダイオード形成領域、及びバイポーラトランジスタ形成領域に、前記ｐ型の半導体層からなる低濃度半導体層、アノードとなる半導体層、並びに基板用半導体層がそれぞれ設けられており、前記低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、前記アノードとなる半導体層及び前記基板用半導体層上に、ｎ型の半導体層が形成され、前記ｎ型の半導体層からなるカソードとなる半導体層及びコレクタ層がそれぞれ設けられていることを特徴とする。あるいは、半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置であって、半導体基板上に、半導体基板よりも低い不純物濃度の所定の導電型の半導体層が形成され、容量素子形成領域、フォトダイオード形成領域、及びバイポーラトランジスタ形成領域に、この所定の導電型の半導体層からなる低濃度半導体層、アノード及びカソードの何れか一方となる半導体層、並びに基板用半導体層がそれぞれ設けられており、低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、アノード及びカソードの何れか一方となる半導体層及び基板用半導体層上に、所定の導電型の半導体層と逆導電型の半導体層が形成され、この逆導電型の半導体層からなるからなるアノード及びカソードの何れか他方となる半導体層及びコレクタ層がそれぞれ設けられている半導体装置としてもよい。
なお、ここで、「基板用半導体層」とは、バイポーラトランジスタの通常の基板として機能する半導体層をいうものとする。また、この定義は、これ以降の記述においても、適用されるものとする。
【００１９】
このように請求項２に係る半導体装置は、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている場合に、その容量素子領域のｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度の低濃度半導体層が形成され、この低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されていることにより、即ちＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、上記請求項１の場合と同様に、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００２０】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層から構成され、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層が、共にｐ型の半導体層上に形成されたｎ型の半導体層からなるため、容量素子とフォトダイオードとバイポーラトランジスタが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減が達成される。
【００２１】
なお、上記請求項１又は２に係る半導体装置において、容量素子の下部電極層が、ＴｉＮからなることが好適である（請求項３）。
また、上記請求項１又は２に係る半導体装置において、容量素子の誘電体層が、Ｔａ2Ｏ5からなることが好適である（請求項４）。
また、上記請求項１又は２に係る半導体装置において、容量素子の上部電極層が、ＴｉＮからなることが好適である（請求項５）。
【００２２】
更に、上記請求項１又は２に係る半導体装置において、前記ｐ型の半導体層が、１×１０13ｃｍ-3以上５×１０14ｃｍ-3以下の不純物濃度であることが好適である（請求項６）。
また、上記請求項６に係る半導体装置において、前記ｎ型の半導体層が、１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下の不純物濃度であることが好適である（請求項７）。
【００２５】
また、請求項８に係る半導体装置の製造方法は、ｐ型の半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置の製造方法であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノードとなる半導体層を設ける第１の工程と、前記ｐ型の半導体層上に、ｎ型の半導体層を形成して、フォトダイオード形成領域にカソードとなる半導体層を設ける第２の工程と、容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける第３の工程と、前記絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする。あるいは、半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置の製造方法であって、半導体基板上に、半導体基板よりも低い不純物濃度の第１導電型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノード及びカソードの何れか一方となる半導体層を設ける第１の工程と、第１導電型の半導体層上に、第２導電型の半導体層を形成して、フォトダイオード形成領域にアノード及びカソードの何れか他方となる半導体層を設ける第２の工程と、容量素子形成領域の第２導電型の半導体層を選択的に酸化して、第１導電型の半導体層上に絶縁膜を設ける第３の工程と、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする半導体装置の製造方法としてもよい。
【００２６】
このように請求項８に係る半導体装置の製造方法においては、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して、絶縁膜を設け、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００２７】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減が達成される。
【００２８】
また、請求項９に係る半導体装置の製造方法は、ｐ型の半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造方法であって、前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノードとなる半導体層を設け、バイポーラトランジスタ形成領域に基板用半導体層を設ける第１の工程と、前記ｐ型の半導体層上に、ｎ型の半導体層を形成して、フォトダイオード形成領域にカソードとなる半導体層を設けると共に、バイポーラトランジスタ形成領域にコレクタ層を設ける第２の工程と、容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける第３の工程と、前記絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする。あるいは、半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造方法であって、半導体基板上に、半導体基板よりも低い不純物濃度の第１導電型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノード及びカソードの何れか一方となる半導体層を設け、バイポーラトランジスタ形成領域に基板用半導体層を設ける第１の工程と、第１導電型の半導体層上に、第２導電型の半導体層を形成して、フォトダイオード形成領域にアノード及びカソードの何れか他方となる半導体層を設けると共に、バイポーラトランジスタ形成領域にコレクタ層を設ける第２の工程と、容量素子形成領域の第２導電型の半導体層を選択的に酸化して、第１導電型の半導体層上に絶縁膜を設ける第３の工程と、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、を有することを特徴とする半導体装置の製造方法としてもよい。
【００２９】
このように請求項９に係る半導体装置の製造方法においては、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して、絶縁膜を設け、この絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、上記請求項８の場合と同様に、ＭＩＭＣ構造の容量素子の寄生容量の発生が抑制される。
【００３０】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられ、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層とが、ｐ型の半導体層へのｎ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減が達成される。
【００３１】
なお、上記請求項８又は９に係る半導体装置の製造方法において、容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける際に、同時に素子分離部の前記ｎ型の半導体層を選択的に酸化して、フィールド酸化膜を設けることが好適である（請求項１０）。
この場合、ＭＩＭＣ構造の容量素子の下方の絶縁膜と素子分離部のフィールド酸化膜が、共にｎ型の半導体層の選択的酸化によって同時的に設けられるため、容量素子が混載されている半導体装置の製造プロセスにおいて更に工程の共有化がなされ、更なるコストの低減が達成される。
【００３２】
また、上記請求項９に係る半導体装置の製造方法において、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域の低濃度半導体層等と共に、バイポーラトランジスタ形成領域の基板用半導体層を設けた後に、この基板用半導体層にｐ型の不純物を添加する工程を有することが好適である（請求項１１）。
この場合、バイポーラトランジスタの基板として機能する基板用半導体層の不純物濃度を制御して、所望の特性を実現するために要求される基板の不純物濃度に合せ込むことが可能になるため、所望の特性のバイポーラトランジスタが作製される。
【００３３】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
図１は本発明の一実施形態に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図であり、図２〜図７はそれぞれ図１に示す半導体装置の製造方法を説明するための工程断面図である。
【００３４】
図１に示されるように、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が、不純物濃度１×１０１５ｃｍ−３程度のｐ型半導体基板１０上に混載されている。
このＭＩＭＣ構造の容量素子５０は、厚さ１０〜５０ｎｍ程度のＴｉＮ上部電極層４４と厚さ１０〜２００ｎｍ程度のＴｉＮ下部電極層４８との間に厚さ１０〜７０ｎｍ程度のＴａ２ Ｏ５ 誘電体層４６が介在する積層構造をなしており、その最上層のＴｉＮ上部電極層４８に第１の上層配線層５２ａが接続され、その最下層のＴｉＮ下部電極層４４に下層配線層３４及びビアホールを介して第２の上層配線層５２ｂが接続されている。
【００３５】
そして、このＭＩＭＣ構造の容量素子５０の最下層のＴｉＮ下部電極層４４に接続している下層配線層３４が、厚さ４００〜１５００ｎｍ程度の絶縁膜２２ａ及びＳｉ酸化膜からなる第１の層間絶縁膜３２上に形成されており、この絶縁膜２２ａとｐ型半導体基板１０との間に、膜厚が１０μｍ程度で不純物濃度がｐ型半導体基板１０のそれよりも低い２×１０１４ｃｍ−３程度のｐ−型低濃度半導体層１４ａが介在して設けられている点に本実施形態の特徴がある。
【００３６】
また、ＰＮフォトダイオード３６は、ｐ型半導体基板１０上にｐ＋ 型半導体領域１２を介して設けられた不純物濃度が２×１０１４ｃｍ−３程度のｐ−型アノード層１４ｂと不純物濃度が５×１０１５ｃｍ−３程度のｎ型カソード層２０ｂとのｐｎ接合により構成されており、そのｐ−型アノード層１４ｂにｐ＋型アノード取り出し領域（図示せず）を介してアノード電極（図示せず）が接続し、そのｎ型カソード層２０ｂにｎ＋型カソード取り出し領域（図示せず）を介してカソード電極（図示せず）が接続している。
【００３７】
そして、このＰＮフォトダイオード３６のｐ−型アノード層１４ｂが、ＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａと共に、ｐ型半導体基板１０及びｐ＋ 型半導体領域１２上に同時的に形成されたｐ−型エピタキシャル層からなる点に、本実施形態の特徴がある。
【００３８】
また、縦型ＮＰＮバイポーラトランジスタ３８においては、ｐ型半導体基板１０上にｐ＋ 型半導体領域１２を介して設けられた表面近傍の不純物濃度が１×１０１５ｃｍ−３程度のｐ型基板用半導体層１６上に形成されている。そして、このｐ型基板用半導体層１６上にｐ＋ 型コレクタ埋込み層１８を介して形成されたｎ型コレクタ層２０ｃ、このｎ型コレクタ層２０ｃ表面に形成されたｐ型ベース領域２８、及びｐ型ベース領域２８表面に形成されたｎ＋型エミッタ領域３０から縦型ＮＰＮバイポーラトランジスタ３８が構成されており、そのｎ＋型エミッタ領域３０にエミッタ電極３４Ｅが接続し、そのｐ型ベース領域２８にｐ＋型ベース取り出し領域（図示せず）を介してベース電極３４Ｂが接続し、そのｎ型コレクタ層２０ｃにｐ＋ 型コレクタ埋込み層１８及びｎ＋型コレクタ取り出し領域２４を介してコレクタ電極３４Ｃが接続している。
【００３９】
そして、この縦型ＮＰＮバイポーラトランジスタ３８におけるｐ型基板用半導体層１６が、ＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａ及びＰＮフォトダイオード３６のｐ−型アノード層１４ｂを形成するために成長させたｐ−型エピタキシャル層にＢ (Boron；ボロン)等のｐ型不純物を選択的に添加して形成されたものであり、また、縦型ＮＰＮバイポーラトランジスタ３８のｎ型コレクタ層２０ｃが、ＰＮフォトダイオード３６のｎ型カソード層２０ｂと共に、ｐ− 型エピタキシャル層１４及びｐ型基板用半導体層１６等上に同時的に形成されたｎ型エピタキシャル層からなる点に、本実施形態の特徴がある。
【００４０】
なお、これらＰＮフォトダイオード３６及び縦型ＮＰＮバイポーラトランジスタ３８は、基本的に既存の構造の物を用いる場合を説明したが、上記の特徴を有する限り、他のどのような構造をとろうとも、本発明はそれに制約されることはない。
【００４１】
次に、図１に示すＭＩＭＣ構造の容量素子５０とＰＮフォトダイオード３６と縦型ＮＰＮバイポーラトランジスタ３８とが同一のｐ型半導体基板１０上に混載されている半導体装置の製造方法を、図２〜図８を用いて説明する。
なお、図２〜図８の各工程断面図において、ｐ型半導体基板１０上に形成するＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子の形成領域をそれぞれ容量素子形成領域Ａ、フォトダイオード形成領域Ｂ、及びバイポーラトランジスタ形成領域Ｃとして説明を進める。
【００４２】
先ず、不純物濃度１×１０１５ｃｍ−３程度のｐ型半導体基板１０表面に薄い熱酸化膜を形成した後、通常のフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとして、容量素子形成領域Ａを除く全領域に対し、通常のイオン注入技術を用い、加速電圧３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２程度の条件により例えばＢ (ボロン)等のｐ型不純物を選択的にイオン注入する。
【００４３】
続いて、ｐ型半導体基板１０表面に注入した高濃度のｐ型不純物イオンを温度１２００℃、１時間程度の熱処理により活性化し、更にｐ型半導体基板１０表面に拡散して、ピーク濃度１×１０１８ｃｍ−３程度の高濃度のｐ＋ 型半導体領域１２を形成する。その後、前述の薄い熱酸化膜をフッ酸(ＨＦ)を用いて全面剥離する（図２参照）。
【００４４】
次いで、ｐ型半導体基板１０及びｐ＋ 型半導体領域１２上に、膜厚がおよそ１０μｍで不純物濃度が２×１０１４ｃｍ−３程度の低濃度のｐ−型エピタキシャル層１４を形成する。
なお、このｐ−型エピタキシャル層１４は、後に容量素子形成領域Ａの低濃度半導体層及びフォトダイオード形成領域Ｂのアノードを形成するためのものである（図３参照）。
【００４５】
次いで、ｐ−型エピタキシャル層１４表面に薄い熱酸化膜を形成した後、通常のフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとして、容量素子形成領域Ａ及びフォトダイオード形成領域Ｂを除く全領域のｐ−型エピタキシャル層１４に対し、通常のイオンイオン注入技術を用いて、例えば加速電圧５００ｋｅＶ、ドーズ量１×１０１２ｃｍ−２程度の条件によりＢ (ボロン)等のｐ型不純物を選択的にイオン注入する。
【００４６】
続いて、バイポーラトランジスタ形成領域Ｃ等のｐ−型エピタキシャル層１４に注入した低濃度のｐ型不純物イオンを温度１２００℃、１時間程度の熱処理により活性化し、更に拡散して、表面近傍の不純物濃度が１×１０１５ｃｍ−３程度の低濃度のｐ型基板用半導体層１６を形成する。その後、前述の薄い熱酸化膜をフッ酸を用いて全面剥離する。
【００４７】
なお、このｐ型基板用半導体層１６は、バイポーラトランジスタの基板部として機能する基板用半導体層となるものであるため、その表面近傍の不純物濃度を所望の特性のバイポーラトランジスタに必要な基板濃度に対応させることにより、バイポーラトランジスタ形成領域Ｃに形成するバイポーラトランジスタとの特性上の合わせ込みが可能になる（図４参照）。
【００４８】
次いで、バイポーラトランジスタ形成領域Ｃのｐ型基板用半導体層１６表面に、例えば温度１１００〜１２５０℃、３０〜６０分間の条件によるＳｂ（アンチモン）の気相拡散により、ｎ型不純物であるＳｂを選択的に添加して、コレクタ寄生抵抗低減用の高濃度のｎ＋ 型コレクタ埋込み層１８を形成する。
なお、上記図４に示す工程におけるｐ型基板用半導体層１６を形成する際の熱拡散処理は、このｐ＋ 型コレクタ埋込み層１８を形成する際の熱拡散処理と兼用して、熱拡散処理の回数を低減することも可能である。
【００４９】
続いて、基体全面、即ちｐ− 型エピタキシャル層１４、ｐ型基板用半導体層１６、及びｐ＋ 型コレクタ埋込み層１８上に、通常のバイポーラトランジスタのプロセス工程に沿って、膜厚１μｍ、不純物濃度５×１０１５ｃｍ−３程度のｎ型エピタキシャル層２０を形成する（図５参照）。
【００５０】
次いで、ＬＯＣＯＳ（Local Oxidation of Silicon；選択酸化）法を用いて、厚さ４００〜１５００ｎｍ程度のフィールド酸化膜２２をフォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの素子聞分離部（フィールド部）等に選択的に形成すると同時に、同じ厚さの絶縁膜２２ａを容量素子形成領域Ａに形成する。
【００５１】
即ち、通常用いられているようにｎ型エピタキシャル層２０上にＳｉ酸化膜及びＳｉ窒化膜の積層膜を形成し、この積層膜をフォトリソグラフィ技術によりパターニングしたフォトレジストをマスクとするＲｌＥ（Reactive Ion Etching；反応性イオンエッチング）法などにより選択的にエッチング除去して、フィールド酸化膜及び絶縁膜を形成する領域のみを露出する。そして、露出したｎ型エピタキシャル層２０の一部又は全部を除去した後、積層膜のＳｉ窒化膜をマスクとしてｎ型エピタキシャル層２０を選択的に酸化し、ｐ−型エピタキシャル層１４又はｐ型基板用半導体層１６に達するフィールド酸化膜２２及び絶縁膜２２ａを形成する。
【００５２】
なお、このとき、フィールド酸化膜２２及び絶縁膜２２ａを形成する前に、露出したｎ型エピタキシャル層２０を除去しない方法もある。この場合、続けて行われる選択的酸化によって酸化されるｎ型エピタキシャル層２０の厚さによっては、容量素子形成領域Ａにｎ型エピタキシャル層２０が残存する場合もあるが、本発明は、それに制約されることはない。
但し、ここでは、ｐ−型エピタキシャル層１４及びｐ型基板用半導体層１６とフィールド酸化膜２２及び絶縁膜２２ａとの間にｎ型エピタキシャル層２０が残存していない場合を図示する（図６参照）。
【００５３】
次いで、バイポーラトランジスタ及びフォトダイオードの通常の製造プロセスに沿って、バイポーラトランジスタ形成領域Ｃのｐ＋型コレクタ埋込み層１８に接続するｎ＋型コレクタ取り出し領域２４を形成し、フォトダイオード形成領域Ｂのｐ−型エピタキシャル層１４に接続するｐ＋型アノード取り出し領域（図示せず）を形成と共に、フィールド酸化膜２２下にｐ＋型素子分離領域２６を形成して、フォトダイオード形成領域Ｂとバイポーラトランジスタ形成領域Ｃとの分離を行う。
【００５４】
なお、この素子分離に伴って、これ以降、フォトダイオード形成領域Ｂのｎ型エピタキシャル層２０をｎ型カソード層２０ｂと、バイポーラトランジスタ形成領域Ｃのｎ型エピタキシャル層２０をｎ型コレクタ層２０ｃと呼び、容量素子形成領域Ａの絶縁膜２２ａ下方のｐ−型エピタキシャル層１４をｐ−型低濃度半導体層１４ａと、フォトダイオード形成領域Ｂのｎ型カソード層２０ｂ下のｐ−型エピタキシャル層１４をｐ−型アノード層１４ｂと呼ぶことにする。
【００５５】
続いて、フォトダイオード形成領域Ｂのｎ型カソード層２０ｂ表面にｎ＋型カソード取り出し領域（図示せず）を形成すると共に、バイポーラトランジスタ形成領域Ｃのｎ型コレクタ層２０ｃ表面にｐ型ベース領域２８を形成し、更にこのｐ型ベース領域２８表面にｐ＋型ベース取り出し領域（図示せず）をそれぞれ形成する。また、このｐ型ベース領域２８表面にｎ＋型エミッタ領域３０を形成する。
【００５６】
続いて、基体全面に、例えばＳｉ酸化膜からなる第１の層間絶縁膜３２を形成した後、フォトリソグラフィ技術及びエッチング技術を用いて、フォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの所定の位置にコンタクトホールを形成する。そして、厚さ３００〜１０００ｎｍ程度のＡｌ（アルミニウム）合金を主成分とする金属層を基体全面に堆積して各コンタクトホールを埋め込んだ後、この金属層をフォトリソグラフィ技術及びＲ１Ｅ法などを用いてパターニング処理する。
【００５７】
こうして、容量素子形成領域Ａにおいて、その第１の層間絶縁膜３２上に、後に形成する容量素子の下部電極に接続する下層配線層３４を形成する。同様に、フォトダイオード形成領域Ｂにおいて、ｐ−型アノード層１４ｂ及びｎ型カソード層２０ｂにｐ＋型アノード取り出し領域及びｎ＋型カソード取り出し領域を介して接続するアノード電極（図示せず）及びカソード電極（図示せず）をそれぞれ形成する。
【００５８】
また、バイポーラトランジスタ形成領域Ｃにおいて、ｎ＋型エミッタ領域３０に接続するエミッタ電極３４Ｅ、ｐ型ベース領域２８にｐ＋型ベース取り出し領域を介して接続するベース電極３４Ｂ、及びｎ型コレクタ層２０ｃにｐ＋ 型コレクタ埋込み層１８及びｎ＋型コレクタ取り出し領域２４を介して接続するコレクタ電極３４Ｃをそれぞれ形成する。
こうして、フォトダイオード形成領域ＢにＰＮフォトダイオード３６を完成させ、バイポーラトランジスタ形成領域Ｃに縦型ＮＰＮバイポーラトランジスタ３８を完成させる（図７参照）。
【００５９】
なお、これらＰＮフォトダイオード３６及び縦型ＮＰＮバイポーラトランジスタ３８を形成する工程については、基本的に既存の製造プロセスに準ずる形で行う場合を説明したが、容量素子形成領域Ａのｐ−型低濃度半導体層１４ａとＰＮフォトダイオード３６のｐ−型アノード層１４ｂとを形成するためのｐ−型エピタキシャル層１４の形成工程、及びＰＮフォトダイオード３６のｎ型カソード層２０ｂと縦型ＮＰＮバイポーラトランジスタ３８のｎ型コレクタ層２０ｃを形成するためのｎ型エピタキシャル層２０の形成工程を有する限り、その他の構成要素の形成に如何なる方法をとろうとも、本発明はそれに制約されることはない。
【００６０】
また、ここでは、容量素子形成領域Ａにおける下層配線層３４は、ＰＮフォトダイオード３６のアノード電極及びカソード電極並びに縦型ＮＰＮバイポーラトランジスタ３８のエミッタ電極３４Ｅ、ベース電極３４Ｂ、及びコレクタ電極３４Ｃの形成工程と同一の工程において同時的に形成しているが、別の工程において別途形成しても問題ない。また、この下層配線層３４を形成する際に、容量素子形成領域Ａ以外の領域において他の素子間の接続用の配線層を同時的に形成することは当然に可能である。
【００６１】
次いで、基体全面に、例えばｐ(プラズマ)−ＴＥＯＳ（tetraethoxy silane；Ｓｉ（ＯＣ２ Ｈ４ ）法を用いて、Ｓｉ酸化膜を基体全面に堆積した後、更にその平滑化処理を行って、第２の層間絶縁膜４０を形成する。
【００６２】
続いて、フォトリソグラフィ技術及びＲＩＥ法を用いて、下層配線層３４上の第２の層間絶縁膜４０を選択的にエッチングし、下層配線層３４表面を露出する開口部を形成する。その後、スパッタ法又はＣＶＤ（Chemical Vapor Deposition ；化学的気相成長）法を用いて、基体全面に、後に容量素子の下部電極層となるＴｉＮ層を厚さ１０〜２００ｎｍ程度に堆積し、このＴｉ層上に、誘電体層としてのＴａ２ Ｏ５ 層を厚さ１０〜７０ｎｍ程度に堆積し、更にこのＴａ２ Ｏ５ 層上に、後に容量素子の上部電極層となるＴｉＮ層を厚さ１０〜５０ｎｍ程度に堆積する。こうして、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を形成する。
なお、ここで、このＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２の最下層のＴｉ層は、開口部を介して下層配線層３４に接続している。
【００６３】
続いて、フォトリソグラフィ技術及びドライエッチング法を用いて、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を選択的にエッチング除去し、更に連続して第２の層間絶縁膜４０を選択的にエッチング除去して、下層配線層３４上面に達するビアホールを開口する。
【００６４】
続いて、基体全面に、Ａｌ合金を主成分とする金属層を厚さ３００〜１０００ｎｍ程度に堆積してビアホール内を埋め込んだ後、フォトリソグラフィ技術及びＲＩＥ法を用いて、このＡｌ合金を主成分とする金属層及びＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を選択的にパターニングする。
こうして、下層配線層３４に接続しているＴｉＮ下部電極層４４、このＴｉＮ下部電極層４４上のＴａ２ Ｏ５ 誘電体層４６、及びこのＴａ２ Ｏ５ 誘電体層４６上のＴｉＮ上部電極層４８からなる容量素子５０、即ちＴｉＮ上部電極層４４とＴｉＮ下部電極層４８との間にＴａ２ Ｏ５ 誘電体層４６を介在させてなるＭＩＭＣ構造の容量素子５０を形成する。
【００６５】
同時に、このＭＩＭＣ構造の容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａ及び下層配線層３４にビアホールを介して接続する第２の上層配線層５２ｂをそれぞれ形成する。即ち、容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａと、容量素子５０のＴｉＮ下部電極層４４に下層配線層３４を介して接続する第２の上層配線層５２ｂとをそれぞれ形成し、ＭＩＭＣ構造の容量素子５０を完成する（図８参照）。
【００６６】
なお、ここで、図８に示されるように、第２の上層配線層５２ｂとその下の第２の層間絶縁膜４０との間には、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２が残存している。
また、前述の下層配線層３４を形成する場合と同様、この第１及び第２の上層配線層４６ａ、４６ｂを形成する際にも、容量素子形成領域Ａ以外の領域において他の素子間の接続用の配線層を同時的に形成することは当然に可能である。
【００６７】
次いで、図示は省略するが、基体全面にオーバーコート膜を形成し、更に所定の位置にパッド部を開口する。こうして、最終的に、同一のｐ型半導体基板１０上にＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８が混載されている半導体集積回路を完成させる。
【００６８】
以上のように本実施形態によれば、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子がｐ型半導体基板１０上に混載されている半導体装置において、このＭＩＭＣ構造の容量素子５０の最下層のＴｉＮ下部電極層４４に接続している下層配線層３４が絶縁膜２２ａ及び第１の層間絶縁膜３２上に形成されており、この絶縁膜２２ａとｐ型半導体基板１０との間に、膜厚が１０μｍ程度で不純物濃度がｐ型半導体基板１０のそれよりも低い２×１０１４ｃｍ−３程度のｐ−型低濃度半導体層１４ａが介在して設けられていることにより、ＭＩＭＣ構造の容量素子５０の寄生容量の発生を抑制することが可能になるため、低寄生容量のＭＩＭＣ構造の容量素子５０とフォトダイオード３６とバイポーラトランジスタ３８とが混載された高機能、高性能の集積回路を実現することができる。
【００６９】
また、ｐ型半導体基板１０及びｐ＋ 型半導体領域１２上に、膜厚がおよそ１０μｍで不純物濃度がｐ型半導体基板１０の不純物濃度１×１０１５ｃｍ−３程度より低い２×１０１４ｃｍ−３程度のｐ−型エピタキシャル層１４を形成し、このｐ−型エピタキシャル層１４からＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａとＰＮフォトダイオード３６のｐ−型アノード層１４ｂを同時的に形成することにより、また、ｐ− 型エピタキシャル層１４及びｐ型基板用半導体層１６等上にｎ型エピタキシャル層２０を形成し、このｎ型エピタキシャル層２０からＰＮフォトダイオード３６のｎ型カソード層２０ｂと縦型ＮＰＮバイポーラトランジスタ３８のｎ型コレクタ層２０ｃを同時的に形成することにより、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減を達成することができる。
【００７０】
また、ＬＯＣＯＳ法を用いてｎ型エピタキシャル層２０を選択的に酸化し、フォトダイオード形成領域Ｂ及びバイポーラトランジスタ形成領域Ｃの素子聞分離部（フィールド部）等並びに容量素子形成領域Ａにフィールド酸化膜２２および絶縁膜２２ａをそれぞれ形成することにより、ＭＩＭＣ構造の容量素子５０の構成に必要な絶縁膜２２ａと素子分離部のフィールド酸化膜２２が共にｎ型エピタキシャル層２０の選択的酸化によって同時的に設けられるため、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が混載されている半導体装置の製造プロセスにおいて、更に工程の共有化がなされ、更なるコストの低減を達成することができる。
【００７１】
また、ＭＩＭＣ構造の容量素子５０におけるｐ−型低濃度半導体層１４ａとＰＮフォトダイオード３６のｐ−型アノード層１４ｂを形成するためのｐ−型エピタキシャル層１４にＢ (ボロン)等のｐ型不純物を選択的に添加して、表面近傍の不純物濃度が１×１０１５ｃｍ−３程度の低濃度のｐ型基板用半導体層１６を形成することにより、このｐ型基板用半導体層１６の表面近傍の不純物濃度を縦型ＮＰＮバイポーラトランジスタ３８の必要とする基板濃度に対応させ、特性上の合わせ込みが可能になるため、所望の特性の縦型ＮＰＮバイポーラトランジスタ３８を実現し、低寄生容量のＭＩＭＣ構造の容量素子５０とＰＮフォトダイオード３６と所望の特性の縦型ＮＰＮバイポーラトランジスタ３８とが混載された高機能、高性能の集積回路を容易に作製することができる。
【００７２】
なお、上記実施形態においては、ＭＩＭＣ構造の容量素子５０、ＰＮフォトダイオード３６、及び縦型ＮＰＮバイポーラトランジスタ３８の各素子が混載されている半導体装置について説明したが、これらの素子の組み合わせに限定されるものではなく、例えば縦型ＮＰＮバイポーラトランジスタ３８の代わりに、ＣＭＯＳトランジスタが混載されている半導体装置及びその製造方法においても、本発明を適用することが可能である。
【００７３】
次に、本実施形態の変形例について説明する。
本実施形態の第１の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置は、図９に示されるものである。
即ち、上記図１に示される半導体装置と殆ど同様の構成をなしているが、ＭＩＭＣ構造の容量素子５０における第２の上層配線層５２ｂとその下の第２の層間絶縁膜４０との間には、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２が残存していない点が異なる。
【００７４】
この図９に示される半導体装置は、次のような製造方法により作製される。
即ち、上記図２〜図７に示される工程を経た後、上記実施形態の場合と同様にして、基体全面にＳｉ酸化膜を堆積し平滑化処理して第２の層間絶縁膜４０を形成する。続いて、下層配線層３４上の第２の層間絶縁膜４０を選択的にエッチングして、下層配線層３４表面を露出する開口部を形成した後、基体全面に、後に下部電極層となるＴｉＮ層、誘電体層としてのＴａ２ Ｏ５ 層、後に上部電極層となるＴｉＮ層を順に堆積して、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜を形成する。
【００７５】
続いて、フォトリソグラフィ技術及びドライエッチング法を用いて、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２を選択的にパターニングして、下層配線層３４に接続しているＴｉＮ下部電極層４４、このＴｉＮ下部電極層４４上のＴａ２ Ｏ５ 誘電体層４６、及びこのＴａ２ Ｏ５ 誘電体層４６上のＴｉＮ上部電極層４８からなるＭＩＭＣ構造の容量素子５０を形成すると共に、このＭＩＭＣ構造の容量素子５０を構成するＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜以外のＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜をエッチング除去する。
【００７６】
続いて、第２の層間絶縁膜４０を選択的にエッチング除去して、下層配線層３４上面に達するビアホールを開口する。そして、Ａｌ合金を主成分とする金属層を堆積してビアホール内を埋め込んだ後、フォトリソグラフィ技術及びＲＩＥ法を用いて、このＡｌ合金を主成分とする金属層を選択的にパターニングして、ＭＩＭＣ構造の容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａ及び下層配線層３４にビアホールを介して接続する第２の上層配線層５２ｂをそれぞれ形成する。
即ち、ＭＩＭＣ構造の容量素子５０のＴｉＮ上部電極層４８に接続する第１の上層配線層５２ａと、容量素子５０のＴｉＮ下部電極層４４に下層配線層３４を介して接続する第２の上層配線層５２ｂとをそれぞれ形成し、ＭＩＭＣ構造の容量素子５０を完成する。
【００７７】
このように本実施形態の第１の変形例によれば、ＭＩＭＣ構造の容量素子５０における第２の上層配線層５２ｂとその下の第２の層間絶縁膜４０との間には、ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜が残存していないため、上記実施形態の効果に加えて、この第２の上層配線層５２ｂの配線段差を低くすることができる。
【００７８】
また、本実施形態の第２の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置は、図１０に示されるものである。
即ち、上記図１に示されるＭＩＭＣ構造の容量素子５０、即ちＴｉＮ上部電極層４４とＴｉＮ下部電極層４８との間にＴａ２ Ｏ５ 誘電体層４６を介在させてなるＭＩＭＣ構造の容量素子５０の代わりに、上記実施形態における第１の上層配線層５２ａ及び下層配線層３４をそれぞれ上部電極層及び下部電極層として用い、誘電体層としてＳｉＮ誘電体層５４を用いたＭＩＭＣ構造の容量素子５６が形成されている。
【００７９】
この図１０に示される半導体装置は、次のような製造方法により作製される。
即ち、上記図２〜図７に示される工程を経た後、基体全面にＳｉ酸化膜を堆積し平滑化処理して第２の層間絶縁膜４０を形成する。続いて、下層配線層３４上の第２の層間絶縁膜４０を選択的にエッチングして、下層配線層３４表面を露出する開口部を形成した後、基体全面に、誘電体層としてのＳｉＮ誘電体層５４を形成する。
【００８０】
続いて、フォトリソグラフィ技術及びドライエッチング法を用いて、ＳｉＮ誘電体層５４及び第２の層間絶縁膜４０を選択的にエッチング除去して、下層配線層３４上面に達するビアホールを開口する。そして、Ａｌ合金を主成分とする金属層を堆積してビアホール内を埋め込んだ後、フォトリソグラフィ技術及びＲＩＥ法を用いて、このＡｌ合金を主成分とする金属層を選択的にパターニングして、下層配線層３４上方にＳｉＮ誘電体層５４を介して第１の上層配線層５２ａを形成すると共に、下層配線層３４にビアホールを介して接続する第２の上層配線層５２ｂを形成する。
こうして、第１の上層配線層５２ａを上部電極層とし、下層配線層３４を下部電極層とし、これら第１の上層配線層５２ａ及び下層配線層３４に挟まれたＳｉＮ誘電体層５４を誘電体層とするＭＩＭＣ構造の容量素子５６を形成する。
【００８１】
このように本実施形態の第２の変形例によれば、上記実施形態におけるＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜４２の形成及び加工が不要となる分だけ、製造プロセスを簡略化することができる。
【００８２】
なお、上記実施形態及び第１の変形例に係るＭＩＭＣ構造の容量素子５０にはＴａ２ Ｏ５ 誘電体層４６が使用されているが、このＴａ２ Ｏ５ 誘電体層４６の代わりに、第２の変形例に係るＭＩＭＣ構造の容量素子５６に使用されたＳｉＮ誘電体層を誘電体層として使用してもよい。
【００８３】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置及びその製造方法によれば、次のような効果を奏することができる。即ち、請求項１に係る半導体装置によれば、ＭＩＭＣ構造の容量素子とフォトダイオードとが混載されている場合において、ＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、ＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとが混載された高機能、高性能の集積回路を実現することができる。
【００８５】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層からなるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減を達成することができる。
【００８６】
また、請求項２に係る半導体装置によれば、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている場合において、ＭＩＭＣ構造の容量素子の下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層が介在していることにより、上記請求項１の場合と同様にＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとバイポーラトランジスタとが混載された高機能、高性能の集積回路を実現することができる。
【００８７】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層が、共にｐ型の半導体基板上に形成されたｐ型の半導体層から構成され、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層が、共にｐ型の半導体層上に形成されたｎ型の半導体層からなるため、容量素子とフォトダイオードとバイポーラトランジスタが混載されている半導体装置の製造プロセスにおいて工程の共有化が可能になり、コストの低減を達成することができる。
【００８９】
また、請求項８に係る半導体装置の製造方法によれば、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して絶縁膜を設け、この絶縁膜上に下部電極層と誘電体層と上部電極層とを順に積層して容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、ＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとが混載された高機能、高性能の集積回路を容易に作製することができる。
【００９０】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減を達成することができる。
【００９１】
また、請求項９に係る半導体装置の製造方法によれば、ｐ型の半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して低濃度半導体層を設け、このｐ型の半導体層上に形成したｎ型の半導体層を選択的に酸化して絶縁膜を設け、この絶縁膜上に下部電極層と誘電体層と上部電極層とを順に積層して容量素子を形成することにより、即ちＭＩＭＣ構造の容量素子を形成する際に、その下方の絶縁膜とｐ型の半導体基板との間にｐ型の低濃度半導体層を設けるため、上記請求項８の場合と同様にＭＩＭＣ構造の容量素子の寄生容量の発生を抑制することが可能になるため、低寄生容量の容量素子とフォトダイオードとバイポーラトランジスタとが混載された高機能、高性能の集積回路を容易に作製することができる。
【００９２】
また、このＭＩＭＣ構造の容量素子の下方の低濃度半導体層とフォトダイオードのアノードとなる半導体層とバイポーラトランジスタの基板用半導体層とが、ｐ型の半導体基板上へのｐ型の半導体層の形成によって同時的に設けられ、フォトダイオードのカソードとなる半導体層とバイポーラトランジスタのコレクタ層とが、ｐ型の半導体層へのｎ型の半導体層の形成によって同時的に設けられるため、容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造プロセスにおいて工程の共有化がなされ、コストの低減を達成することができる。
【００９３】
また、請求項１０に係る半導体装置の製造方法によれば、上記請求項８又は９に係る半導体装置の製造方法において、容量素子形成領域のｎ型の半導体層を選択的に酸化して、ｐ型の半導体層上に絶縁膜を設ける際に、同時に素子分離部の前記ｎ型の半導体層を選択的に酸化してフィールド酸化膜を設けることにより、ＭＩＭＣ構造の容量素子の下方の絶縁膜と素子分離部のフィールド酸化膜が共にｎ型の半導体層の選択的酸化によって同時的に設けられるため、容量素子が混載されている半導体装置の製造プロセスにおいて更に工程の共有化がなされ、更なるコストの低減を達成することができる。
【００９４】
また、請求項１１に係る半導体装置の製造方法によれば、上記請求項９に係る半導体装置の製造方法において、ｐ型の半導体基板上にｐ型の低濃度半導体層を形成して、容量素子形成領域の低濃度半導体層等と共に、バイポーラトランジスタ形成領域の基板用半導体層を設けた後に、この基板用半導体層にｐ型の不純物を添加することにより、バイポーラトランジスタの基板として機能する基板用半導体層の不純物濃度を制御して、所望の特性を実現するために要求される基板の不純物濃度に合せ込むことが可能になるため、所望の特性のバイポーラトランジスタを実現し、低寄生容量の容量素子とフォトダイオードと所望の特性のバイポーラトランジスタとが混載された高機能、高性能の集積回路を容易に作製することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図２】図１に示す半導体装置の製造方法を説明するための工程断面図 (その１)である。
【図３】図１に示す半導体装置の製造方法を説明するための工程断面図 (その２)である。
【図４】図１に示す半導体装置の製造方法を説明するための工程断面図 (その３)である。
【図５】図１に示す半導体装置の製造方法を説明するための工程断面図 (その４)である。
【図６】図１に示す半導体装置の製造方法を説明するための工程断面図 (その５)である。
【図７】図１に示す半導体装置の製造方法を説明するための工程断面図 (その６)である。
【図８】図１に示す半導体装置の製造方法を説明するための工程断面図 (その７)である。
【図９】本発明の一実施形態の第１の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図１０】本発明の一実施形態の第２の変形例に係るＭＩＭＣ構造の容量素子とＰＮフォトダイオードと縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図１１】従来のＭＩＳＣ構造の容量素子を示す概略断面図である。
【図１２】従来のＭＩＭＣ構造の容量素子を示す概略断面図である。
【符号の説明】
１０……Ｐ型半導体基板、１２……ｐ＋ 型半導体領域、１４……ｐ−型エピタキシャル層、１４ａ……ｐ−型低濃度半導体層、１４ｂ……ｐ−型アノード層、１６……ｐ型基板用半導体層、１８……ｎ＋型コレクタ埋め込み層、２０……ｎ型エピタキシャル層、２０ｂ……ｎ型カソード層、２０ｃ……ｎ型コレクタ層、２２……フィールド酸化膜、２２ａ……絶縁膜、２４……ｎ＋型コレクタ取り出し領域、２６……ｐ＋型素子分離領域、２８……ｐ型ベース領域、３０……ｎ＋型エミッタ領域、３２……第１の層間絶縁膜、３４……下層配線層、３４Ｅ……エミッタ電極、３４Ｂ……ベース電極、３４Ｃ……コレクタ電極、３６……ＰＮフォトダイオード、３８……縦型ＮＰＮバイポーラトランジスタ、４０……第２の層間絶縁膜、４２……ＴｉＮ／Ｔａ２ Ｏ５ ／ＴｉＮ積層膜、４４……ＴｉＮ下部電極層、４６……Ｔａ２ Ｏ５ 誘電体層、４８……ＴｉＮ上部電極層、５０……ＭＩＭＣ構造の容量素子、５２ａ……第１の上層配線層、５２ｂ……第２の上層配線層、５４……ＳｉＮ誘電体層、５６……ＭＩＭＣ構造の容量素子。
Claims (11)
- ｐ型の半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置であって、
前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層が形成され、容量素子領域及びフォトダイオード領域に、前記ｐ型の半導体層からなる低濃度半導体層並びにアノードとなる半導体層がそれぞれ設けられており、
前記低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、
前記アノードとなる半導体層上に、カソードとなるｎ型の半導体層が設けられていることを特徴とする半導体装置。 - ｐ型の半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置であって、
前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層が形成され、容量素子形成領域、フォトダイオード形成領域、及びバイポーラトランジスタ形成領域に、前記ｐ型の半導体層からなる低濃度半導体層、アノードとなる半導体層、並びに基板用半導体層がそれぞれ設けられており、
前記低濃度半導体層上に、絶縁膜を介して、下部電極層と誘電体層と上部電極層とが順に積層されてなる容量素子が形成されており、
前記アノードとなる半導体層及び前記基板用半導体層上に、ｎ型の半導体層が形成され、前記ｎ型の半導体層からなるカソードとなる半導体層及びコレクタ層がそれぞれ設けられていることを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
前記容量素子の前記下部電極層が、ＴｉＮからなることを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
前記容量素子の前記誘電体層が、Ｔａ2Ｏ5からなることを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
前記容量素子の前記上部電極層が、ＴｉＮからなることを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
前記ｐ型の半導体層が、１×１０13ｃｍ-3以上５×１０14ｃｍ-3以下の不純物濃度であることを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
前記ｎ型の半導体層が、１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下の不純物濃度であることを特徴とする半導体装置。 - ｐ型の半導体基板上に容量素子とフォトダイオードとが混載されている半導体装置の製造方法であって、
前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノードとなる半導体層を設ける第１の工程と、
前記ｐ型の半導体層上に、ｎ型の半導体層を形成して、フォトダイオード形成領域にカソードとなる半導体層を設ける第２の工程と、
容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける第３の工程と、
前記絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。 - ｐ型の半導体基板上に容量素子とフォトダイオードとバイポーラトランジスタとが混載されている半導体装置の製造方法であって、
前記半導体基板上に、前記半導体基板よりも低い不純物濃度のｐ型の半導体層を形成して、容量素子形成領域に低濃度半導体層を設けると共に、フォトダイオード形成領域にアノードとなる半導体層を設け、バイポーラトランジスタ形成領域に基板用半導体層を設ける第１の工程と、
前記ｐ型の半導体層上に、ｎ型の半導体層を形成して、フォトダイオード形成領域にカソードとなる半導体層を設けると共に、バイポーラトランジスタ形成領域にコレクタ層を設ける第２の工程と、
容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける第３の工程と、
前記絶縁膜上に、下部電極層と誘電体層と上部電極層とを順に積層して、容量素子を形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項８又は９に記載の半導体装置の製造方法において、
容量素子形成領域の前記ｎ型の半導体層を選択的に酸化して、前記ｐ型の半導体層上に絶縁膜を設ける際に、同時に素子分離部の前記ｎ型の半導体層を選択的に酸化して、フィールド酸化膜を設けることを特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記第１の工程の後に、前記基板用半導体層にｐ型の不純物を添加する工程を有することを特徴とする半導体装置の製造方法。
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