JP3909509B2 - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路 Download PDFInfo
- Publication number
- JP3909509B2 JP3909509B2 JP06524399A JP6524399A JP3909509B2 JP 3909509 B2 JP3909509 B2 JP 3909509B2 JP 06524399 A JP06524399 A JP 06524399A JP 6524399 A JP6524399 A JP 6524399A JP 3909509 B2 JP3909509 B2 JP 3909509B2
- Authority
- JP
- Japan
- Prior art keywords
- controlled device
- device selection
- signal
- data
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Information Transfer Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はシリアルインタフェース回路に係わり、とくに複数の３線式のシリアルインタフェースをもつデバイスが搭載されたディジタル回路に適したシリアルインタフェース回路に関する。
【０００２】
【従来の技術】
ＲＯＭ、ＲＡＭ、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ等のデータ入力方法の１つに、３線式シリアルインタフェースがある。図３はその説明図で、デバイス３０１への入力データＤＩ用のシリアルデータ入力線３０２、その入力データをとり込むクロックＳＫ用のデータシフトクロック線３０３及びシフトデータ決定用のロード信号ＬＤ用のロード線３０４が備えられている。入力データＤＩはクロックＳＫにより１ビットづつ順次デバイス内のシフトレジスタへとり込まれ、ロード信号ＬＤが当該デバイスに与えられると（当該デバイスが選択されると）、入力データが確定し、デバイス３０１内部で処理される。また、出力データＤＯがある場合には、出力線３０５から出力される。なお、以下ではロード信号はストローブ信号（ＳＴＢ）という。
【０００３】
このような３線式シリアルインタフェースをもつデバイスを複数個搭載したディタル回路では、図４に示したように、各デバイス４０２〜４０４への入力制御を行うために、制御部４０１から各デバイスごとに３本の信号線（データ、クロック、ストローブ用）を配置することになる。また、入力データがなく、出力デバイスとして動作するデバイスの場合も、図５に示したように、各デバイス５０２〜５０４ごとに、出力データＤＯをシフトしてシリアル出力するためのデータシフト用クロック線、そのシフトデータ決定用のロート線、及び出力線を設けることになり、ＲＯＭ、ＲＡＭ等の場合にはこの他にアドレス線も必要である。
【０００４】
また、シリアルデバイスの中には、図３と同様に３線式ではあるが、入力データＤＩをセットする内部レジスタの最上位ビットを出力線ＤＯへ出力するようにしたものがある。この場合には、図６に示したように制御部６０１及び各デバイス６０２〜６０５を接続し、例えばデバイス６０５へ入力データを与えるには、デバイス６０２〜６０４を順次シフトレジスタとして利用し、これらを経由してデバイス６０５へデータが丁度入ったときにストローブ信号を与えることでデータ入力を行う。
【０００５】
【発明が解決しようとする課題】
図４あるいは図５のように、各デバイスと３線式もしくは４線式のインタフェースを構成すると、信号線もしくは制御線が、デバイス数をｎとしたとき３ｎもしくは４ｎ本必要となり、ディジタル回路の配線が複雑化し、工数の増加をまねく。また、図６のようなデバイスのカスケード接続とすれば、信号線の数は減らせるが、デバイスによってはデータ入力に時間がかかってしまうという問題がある。またこのカスケード接続の場合は、シフト用クロックとストローブ信号のタイミングが合わないと、多くのデバイスで誤動作をおこす場合がある。
【０００６】
本発明の目的は、多くのシリアルデバイスを、信号線を増やすことなく、かつデータの伝送時間の増大や誤動作をまねくことのないように制御することのできるシリアルインタフェース回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、入力されたデバイス選択信号に応じて１つの被制御デバイスを選択するための被制御デバイス選択手段と、
この手段により選択された被制御デバイスに対してのみ入力されたデータストローブ信号を出力するゲート手段と、
前記被制御デバイス選択手段に前記デバイス選択信号をシリアル伝送し、
また前記被制御デバイスに入力データをシリアル伝送するための第１の信号線と、
前記被制御デバイス選択手段へ選択用シフトクロックを伝送するための第２の信号線と、
前記被制御デバイス選択手段へ選択用ストローブ信号を伝送するための第３の信号線と、
前記被制御デバイスの各々へデータシフト用クロックを伝送するための第４の信号線と、
前記ゲート手段の各々へデータ用ストローブ信号を伝送するための第５の信号線と、
前記第１の信号線を介して前記被制御デバイス選択信号を前記被制御デバイス選択手段へ送出すると同時に前記第２の信号線を介して前記選択用シフトクロックを前記被制御デバイス選択手段へ送出し、その後前記第３の信号線を介して前記選択用ストローブ信号を前記被制御デバイス選択手段へ送出することにより前記被制御デバイス選択手段に前記被制御デバイス選択信号をセットするように制御するための第１の制御手段と、
この手段により前記被制御デバイス選択信号が前記被制御デバイス選択手段へセットされたのちに、前記第１の信号線を介して入力データを送出すると同時に前記第４の信号線を介して前記データシフト用クロックを送出し、その後前記第５の信号線を介して前記データ用ストローブ信号を前記ゲート手段の各々へ送出することによって、前記被制御デバイス選択手段により選択された被制御デバイスへ前記入力データがセットされるように制御するための第２の制御手段と、
を備えたことを特徴とするシリアルインタフェース回路を開示する。
【０００８】
更に本発明は、入力されたデバイス選択信号に応じて１つの被制御デバイスを選択するための被制御デバイス選択手段と、
この手段により選択された被制御デバイスからの出力データのみを読み出しデータとして出力するためのデータ出力デバイス選択手段と、
前記被制御デバイス選択手段に前記デバイス選択信号をシリアル伝送するための第１の信号線と、
前記被制御デバイス選択手段へ選択用シフトクロックを伝送するための第２の信号線と、
前記被制御デバイス選択手段へ選択用ストローブ信号を伝送するための第３の信号線と、
前記第１の信号線を介して前記被制御デバイス選択信号を前記被制御デバイス選択手段へ送出すると同時に前記第２の信号線を介して前記選択用シフトクロックを前記被制御デバイス選択手段へ送出し、その後前記第３の信号線を介して前記選択用ストローブ信号を前記被制御デバイス選択手段へ送出することにより前記被制御デバイス選択手段に前記被制御デバイス選択信号をセットするように制御するための第１の制御手段と、
この手段により前記被制御デバイス選択信号が前記被制御デバイス選択手段へセットされたのちに、前記データ出力デバイス選択手段から出力された読み出しデータを読み込むための第２の制御手段と、
この手段へ前記データ出力デバイス選択手段からの読み出しデータを伝送するための第４の信号線と、
を備えたことを特徴とするシリアルインタフェース回路を開示する。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。図１は、本発明になるシリアルインタフェースの構成例を示すもので、被制御デバイス１０２、１０３…を制御するための信号線としては、被制御デバイスを決める為やその被制御デバイスを制御するためのデータＳ＿ＤＡＴが流れる信号線１１０、被制御デバイスを制御するためのデータのシフト用クロックＤ＿ＣＬＫが流れる信号線１１１、被制御デバイスを制御するためのデータのシフトを決定するストローブ信号Ｄ＿ＳＴＢが流れる信号線１１２、被制御デバイス選択部を制御するためのデータのシフト用クロックＡ＿ＣＬＫが流れる信号線１１３、被制御デバイス選択部を制御するためのデータのシフトを決定するストローブ信号Ａ＿ＳＴＢが流れる制御線１１４、被制御デバイスからのデータＲ＿ＤＡＴを制御部１０１に伝える信号線１１５が設けられている。制御部１０１は、マイクロコンピュータあるいはロジックゲートで構成されたシーケンサ、ステートマシンあるいはその他の論理回路であり、被制御部１２０を制御する。
【００１０】
被制御部１２０には、被制御デバイス１０２、１０３…の他に、マイクロコンピュータ、ロジックゲートあるいはスイッチ等で構成され、被制御デバイス１０２、１０３…のどれを制御するかを、信号線１１０、１１３、１１４の信号に応じて決定する被制御デバイス選択部１２２、マイクロコンピュータ、ロジックゲートあるいはスイッチ等で構成され、被制御デバイス選択部１２２で決定したデバイスからの出力データを制御線１１５へとり出すデータ出力デバイス選択部１２１、及びロジックゲートあるいはスイッチ等で構成され、被制御デバイス１０２、１０３…ごとに設けられて、被制御デバイス選択部１２２で決定された被制御デバイスへ制御線１１２のストローブ信号を与えるようにする選択器１２３、１２４、…が設けられている。
【００１１】
図２は、被制御デバイス選択部１２２及び選択器１２３、１２４…の構成例を示すブロック図で、被制御デバイス選択部１２２は、Ｄフリップフロップ２０１〜２０８を８個タンデム接続して構成したシフトレジスタと、それらのＱ出力をとり出すＤフリップフロップ２１１〜２１８から成っており、また選択器１２３〜１２６の各々はアンドゲートである。この構成例は４個のシリアルデバイスの入力と４個のシリアルデバイスの出力内の１つを選択可能な構成となっている。この構成で、入力された８ビットのシリアルデータＳ＿ＤＡＴがそのシフト用クロックＡ＿ＣＬＫによりＤフリップフロップ２０１〜２０８にセットされると、ストローブ信号Ａ＿ＳＴＢによりその８ビットのデータがＤフリップフロップ２１１〜２１８にとり込まれる。ここで入力データＳ＿ＤＡＴはその８ビット中の１ビットのみが“１”で他は“０”であるデータとすると、その“１”が例えばＤフリップフロップ２１１であれば、ストローブ信号Ｄ＿ＳＴＢが“１”となったとき選択器１２３出力のみが“１”として出力され、被制御デバイス１０２が選択される。また、Ｄフリップフロップ２１５〜２１８の内の１つが“１”のときは、それに応じてデータ出力デバイス選択部１２１か該当するデバイスから出力データをデータＲ＿ＤＡＴ＿Ｌとしてとり出す。
【００１２】
図７は、図１、２に示したインタフェース回路の動作を示すタイミングチャートである。制御部１０１は、まず被制御デバイスを決定するための選択信号Ａ＿ＤＡＴを、図１、２のデータＳ＿ＤＡＴとして制御線１１０へ送出し、同時にこれと同期してシフト用クロックＡ＿ＣＬＫを信号線１１３へ送出する。これによって図２のシフトレジスタを構成するＤフリップフロップ２０１〜２０８に選択信号Ａ＿ＤＡＴが書き込まれる。次いで制御部１０１がストローブ信号Ａ＿ＳＴＢを信号線１１４へ送出すると、Ｄフリップフロップ２０１〜２０８の各Ｑ出力がＤフリップフロップ２１１〜２１８へそれぞれセットされ、これによって前述のようにＤフリップフロップ２１１〜２１８の１つのみが“１”、他は“０”にセットされた状態となる。
【００１３】
被制御デバイスへのデータ入力のときは、上記の被制御デバイス選択動作につづいて制御部１０１から入力データＤ＿ＤＡＴをデータＳ＿ＤＡＴとして信号線１１０へ送出し、同時にこれと同期してシフト用クロックＤ＿ＣＬＫを信号線１１１へ送出する。これによって各被制御デバイス１０２、１０３…の内部のシフトレジスタに入力データＤ＿ＤＡＴがセットされる。このセットが終わって制御部１０１がストローブ信号Ｄ＿ＳＴＢ＿１をストローブ信号Ｄ＿ＳＴＢとして信号線１１２へ出力すると、選択されている被制御デバイス対応の選択器へのみ選択部１２２から“１”が入力されているので、この被制御デバイスへストローブ信号Ｄ＿ＳＴＢ＿１が入力され、これによって実際に当該デバイスへ入力データがとり込まれる。但しこの動作は、当該被制御デバイスが入力データをいったんシフトレジスタにセットし、その後のストローブ信号でとり込むタイプのものである場合である。しかし、デバイスによってはチップストローブと呼ばれるものもあり、この場合は入力データＤ＿ＤＡＴの入力中にストローブ信号がローレベルになっているとそのデータをとり込む。このタイプのデバイスのときは、制御部１０１は図７のストローブ信号Ｄ＿ＳＴＢ＿２を出力する。
【００１４】
被制御デバイスからデータを読み出す場合は、被制御デバイス選択部１２２からデータ出力デバイス選択部１２１への出力（図２ではＤフリップフロップ２１５〜２１８の出力）の内の１つのみが“１”となっているので、この情報によりデータ出力デバイス選択部１２１が該当するデバイスの出力を選択して信号線１１５へ読み出しデータＲ＿ＤＡＴとして送り出す。
【００１５】
以上の構成によれば、入出力合わせて６本の信号線があれば、被制御デバイスの個数に関係なく入出力インタフェースを実現でき、制御線を大幅に減らすことができ、またデータ入出力の際の時間もとくに増大することはない。とくに出力がないディジタル回路のときは５本の制御線があればよい。なお、以上の説明では、被制御デバイス選択部１２２は、図２にようなシリアル／パラレル変換回路としたが、これはデコーダ型やその他の回路でもよく、その回路に合わせて各信号の形式やタイミングを選べばよい。
【００１６】
【発明の効果】
本発明によれば、３線式シリアルインタフェースを採用するデバイスをｎ個、同時に１個しか制御しない場合、制御線を５本、被制御デバイスからのデータの出力を１本を用いることで、カスケード接続時よりも伝送時間を短縮する事のできる６線式シリアルインタフェースを提供する事ができる。また、カスケード接続の場合よりもデータ伝送のためのクロック数が減少するので誤動作も低減できる。
【図面の簡単な説明】
【図１】本発明になるインタフェース回路の構成例を示すブロック図である。
【図２】被制御デバイス選択部の構成例を示すブロック図である。
【図３】３線式シリアルインタフェースデバイスの説明図である。
【図４】３線式シリアルインタフェースデバイスを複数個搭載したときの入力インタフェースの説明図である。
【図５】３線式シリアルインタフェースデバイスを複数個搭載したときの出力インタフェースの説明図である。
【図６】３線式シリアルインタフェースデバイスのタンデム接続による入力インタフェースの説明図である。
【図７】図１のインタフェース回路の動作を示すタイムチャートである。
【符号の説明】
１０１ 制御部
１０２、１０３ 被制御デバイス
１１０〜１１５ 信号線
１２１ データ出力デバイス選択部
１２２ 被制御デバイス選択部
１２３、１２４ 選択器
【発明の属する技術分野】
本発明はシリアルインタフェース回路に係わり、とくに複数の３線式のシリアルインタフェースをもつデバイスが搭載されたディジタル回路に適したシリアルインタフェース回路に関する。
【０００２】
【従来の技術】
ＲＯＭ、ＲＡＭ、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ等のデータ入力方法の１つに、３線式シリアルインタフェースがある。図３はその説明図で、デバイス３０１への入力データＤＩ用のシリアルデータ入力線３０２、その入力データをとり込むクロックＳＫ用のデータシフトクロック線３０３及びシフトデータ決定用のロード信号ＬＤ用のロード線３０４が備えられている。入力データＤＩはクロックＳＫにより１ビットづつ順次デバイス内のシフトレジスタへとり込まれ、ロード信号ＬＤが当該デバイスに与えられると（当該デバイスが選択されると）、入力データが確定し、デバイス３０１内部で処理される。また、出力データＤＯがある場合には、出力線３０５から出力される。なお、以下ではロード信号はストローブ信号（ＳＴＢ）という。
【０００３】
このような３線式シリアルインタフェースをもつデバイスを複数個搭載したディタル回路では、図４に示したように、各デバイス４０２〜４０４への入力制御を行うために、制御部４０１から各デバイスごとに３本の信号線（データ、クロック、ストローブ用）を配置することになる。また、入力データがなく、出力デバイスとして動作するデバイスの場合も、図５に示したように、各デバイス５０２〜５０４ごとに、出力データＤＯをシフトしてシリアル出力するためのデータシフト用クロック線、そのシフトデータ決定用のロート線、及び出力線を設けることになり、ＲＯＭ、ＲＡＭ等の場合にはこの他にアドレス線も必要である。
【０００４】
また、シリアルデバイスの中には、図３と同様に３線式ではあるが、入力データＤＩをセットする内部レジスタの最上位ビットを出力線ＤＯへ出力するようにしたものがある。この場合には、図６に示したように制御部６０１及び各デバイス６０２〜６０５を接続し、例えばデバイス６０５へ入力データを与えるには、デバイス６０２〜６０４を順次シフトレジスタとして利用し、これらを経由してデバイス６０５へデータが丁度入ったときにストローブ信号を与えることでデータ入力を行う。
【０００５】
【発明が解決しようとする課題】
図４あるいは図５のように、各デバイスと３線式もしくは４線式のインタフェースを構成すると、信号線もしくは制御線が、デバイス数をｎとしたとき３ｎもしくは４ｎ本必要となり、ディジタル回路の配線が複雑化し、工数の増加をまねく。また、図６のようなデバイスのカスケード接続とすれば、信号線の数は減らせるが、デバイスによってはデータ入力に時間がかかってしまうという問題がある。またこのカスケード接続の場合は、シフト用クロックとストローブ信号のタイミングが合わないと、多くのデバイスで誤動作をおこす場合がある。
【０００６】
本発明の目的は、多くのシリアルデバイスを、信号線を増やすことなく、かつデータの伝送時間の増大や誤動作をまねくことのないように制御することのできるシリアルインタフェース回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、入力されたデバイス選択信号に応じて１つの被制御デバイスを選択するための被制御デバイス選択手段と、
この手段により選択された被制御デバイスに対してのみ入力されたデータストローブ信号を出力するゲート手段と、
前記被制御デバイス選択手段に前記デバイス選択信号をシリアル伝送し、
また前記被制御デバイスに入力データをシリアル伝送するための第１の信号線と、
前記被制御デバイス選択手段へ選択用シフトクロックを伝送するための第２の信号線と、
前記被制御デバイス選択手段へ選択用ストローブ信号を伝送するための第３の信号線と、
前記被制御デバイスの各々へデータシフト用クロックを伝送するための第４の信号線と、
前記ゲート手段の各々へデータ用ストローブ信号を伝送するための第５の信号線と、
前記第１の信号線を介して前記被制御デバイス選択信号を前記被制御デバイス選択手段へ送出すると同時に前記第２の信号線を介して前記選択用シフトクロックを前記被制御デバイス選択手段へ送出し、その後前記第３の信号線を介して前記選択用ストローブ信号を前記被制御デバイス選択手段へ送出することにより前記被制御デバイス選択手段に前記被制御デバイス選択信号をセットするように制御するための第１の制御手段と、
この手段により前記被制御デバイス選択信号が前記被制御デバイス選択手段へセットされたのちに、前記第１の信号線を介して入力データを送出すると同時に前記第４の信号線を介して前記データシフト用クロックを送出し、その後前記第５の信号線を介して前記データ用ストローブ信号を前記ゲート手段の各々へ送出することによって、前記被制御デバイス選択手段により選択された被制御デバイスへ前記入力データがセットされるように制御するための第２の制御手段と、
を備えたことを特徴とするシリアルインタフェース回路を開示する。
【０００８】
更に本発明は、入力されたデバイス選択信号に応じて１つの被制御デバイスを選択するための被制御デバイス選択手段と、
この手段により選択された被制御デバイスからの出力データのみを読み出しデータとして出力するためのデータ出力デバイス選択手段と、
前記被制御デバイス選択手段に前記デバイス選択信号をシリアル伝送するための第１の信号線と、
前記被制御デバイス選択手段へ選択用シフトクロックを伝送するための第２の信号線と、
前記被制御デバイス選択手段へ選択用ストローブ信号を伝送するための第３の信号線と、
前記第１の信号線を介して前記被制御デバイス選択信号を前記被制御デバイス選択手段へ送出すると同時に前記第２の信号線を介して前記選択用シフトクロックを前記被制御デバイス選択手段へ送出し、その後前記第３の信号線を介して前記選択用ストローブ信号を前記被制御デバイス選択手段へ送出することにより前記被制御デバイス選択手段に前記被制御デバイス選択信号をセットするように制御するための第１の制御手段と、
この手段により前記被制御デバイス選択信号が前記被制御デバイス選択手段へセットされたのちに、前記データ出力デバイス選択手段から出力された読み出しデータを読み込むための第２の制御手段と、
この手段へ前記データ出力デバイス選択手段からの読み出しデータを伝送するための第４の信号線と、
を備えたことを特徴とするシリアルインタフェース回路を開示する。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。図１は、本発明になるシリアルインタフェースの構成例を示すもので、被制御デバイス１０２、１０３…を制御するための信号線としては、被制御デバイスを決める為やその被制御デバイスを制御するためのデータＳ＿ＤＡＴが流れる信号線１１０、被制御デバイスを制御するためのデータのシフト用クロックＤ＿ＣＬＫが流れる信号線１１１、被制御デバイスを制御するためのデータのシフトを決定するストローブ信号Ｄ＿ＳＴＢが流れる信号線１１２、被制御デバイス選択部を制御するためのデータのシフト用クロックＡ＿ＣＬＫが流れる信号線１１３、被制御デバイス選択部を制御するためのデータのシフトを決定するストローブ信号Ａ＿ＳＴＢが流れる制御線１１４、被制御デバイスからのデータＲ＿ＤＡＴを制御部１０１に伝える信号線１１５が設けられている。制御部１０１は、マイクロコンピュータあるいはロジックゲートで構成されたシーケンサ、ステートマシンあるいはその他の論理回路であり、被制御部１２０を制御する。
【００１０】
被制御部１２０には、被制御デバイス１０２、１０３…の他に、マイクロコンピュータ、ロジックゲートあるいはスイッチ等で構成され、被制御デバイス１０２、１０３…のどれを制御するかを、信号線１１０、１１３、１１４の信号に応じて決定する被制御デバイス選択部１２２、マイクロコンピュータ、ロジックゲートあるいはスイッチ等で構成され、被制御デバイス選択部１２２で決定したデバイスからの出力データを制御線１１５へとり出すデータ出力デバイス選択部１２１、及びロジックゲートあるいはスイッチ等で構成され、被制御デバイス１０２、１０３…ごとに設けられて、被制御デバイス選択部１２２で決定された被制御デバイスへ制御線１１２のストローブ信号を与えるようにする選択器１２３、１２４、…が設けられている。
【００１１】
図２は、被制御デバイス選択部１２２及び選択器１２３、１２４…の構成例を示すブロック図で、被制御デバイス選択部１２２は、Ｄフリップフロップ２０１〜２０８を８個タンデム接続して構成したシフトレジスタと、それらのＱ出力をとり出すＤフリップフロップ２１１〜２１８から成っており、また選択器１２３〜１２６の各々はアンドゲートである。この構成例は４個のシリアルデバイスの入力と４個のシリアルデバイスの出力内の１つを選択可能な構成となっている。この構成で、入力された８ビットのシリアルデータＳ＿ＤＡＴがそのシフト用クロックＡ＿ＣＬＫによりＤフリップフロップ２０１〜２０８にセットされると、ストローブ信号Ａ＿ＳＴＢによりその８ビットのデータがＤフリップフロップ２１１〜２１８にとり込まれる。ここで入力データＳ＿ＤＡＴはその８ビット中の１ビットのみが“１”で他は“０”であるデータとすると、その“１”が例えばＤフリップフロップ２１１であれば、ストローブ信号Ｄ＿ＳＴＢが“１”となったとき選択器１２３出力のみが“１”として出力され、被制御デバイス１０２が選択される。また、Ｄフリップフロップ２１５〜２１８の内の１つが“１”のときは、それに応じてデータ出力デバイス選択部１２１か該当するデバイスから出力データをデータＲ＿ＤＡＴ＿Ｌとしてとり出す。
【００１２】
図７は、図１、２に示したインタフェース回路の動作を示すタイミングチャートである。制御部１０１は、まず被制御デバイスを決定するための選択信号Ａ＿ＤＡＴを、図１、２のデータＳ＿ＤＡＴとして制御線１１０へ送出し、同時にこれと同期してシフト用クロックＡ＿ＣＬＫを信号線１１３へ送出する。これによって図２のシフトレジスタを構成するＤフリップフロップ２０１〜２０８に選択信号Ａ＿ＤＡＴが書き込まれる。次いで制御部１０１がストローブ信号Ａ＿ＳＴＢを信号線１１４へ送出すると、Ｄフリップフロップ２０１〜２０８の各Ｑ出力がＤフリップフロップ２１１〜２１８へそれぞれセットされ、これによって前述のようにＤフリップフロップ２１１〜２１８の１つのみが“１”、他は“０”にセットされた状態となる。
【００１３】
被制御デバイスへのデータ入力のときは、上記の被制御デバイス選択動作につづいて制御部１０１から入力データＤ＿ＤＡＴをデータＳ＿ＤＡＴとして信号線１１０へ送出し、同時にこれと同期してシフト用クロックＤ＿ＣＬＫを信号線１１１へ送出する。これによって各被制御デバイス１０２、１０３…の内部のシフトレジスタに入力データＤ＿ＤＡＴがセットされる。このセットが終わって制御部１０１がストローブ信号Ｄ＿ＳＴＢ＿１をストローブ信号Ｄ＿ＳＴＢとして信号線１１２へ出力すると、選択されている被制御デバイス対応の選択器へのみ選択部１２２から“１”が入力されているので、この被制御デバイスへストローブ信号Ｄ＿ＳＴＢ＿１が入力され、これによって実際に当該デバイスへ入力データがとり込まれる。但しこの動作は、当該被制御デバイスが入力データをいったんシフトレジスタにセットし、その後のストローブ信号でとり込むタイプのものである場合である。しかし、デバイスによってはチップストローブと呼ばれるものもあり、この場合は入力データＤ＿ＤＡＴの入力中にストローブ信号がローレベルになっているとそのデータをとり込む。このタイプのデバイスのときは、制御部１０１は図７のストローブ信号Ｄ＿ＳＴＢ＿２を出力する。
【００１４】
被制御デバイスからデータを読み出す場合は、被制御デバイス選択部１２２からデータ出力デバイス選択部１２１への出力（図２ではＤフリップフロップ２１５〜２１８の出力）の内の１つのみが“１”となっているので、この情報によりデータ出力デバイス選択部１２１が該当するデバイスの出力を選択して信号線１１５へ読み出しデータＲ＿ＤＡＴとして送り出す。
【００１５】
以上の構成によれば、入出力合わせて６本の信号線があれば、被制御デバイスの個数に関係なく入出力インタフェースを実現でき、制御線を大幅に減らすことができ、またデータ入出力の際の時間もとくに増大することはない。とくに出力がないディジタル回路のときは５本の制御線があればよい。なお、以上の説明では、被制御デバイス選択部１２２は、図２にようなシリアル／パラレル変換回路としたが、これはデコーダ型やその他の回路でもよく、その回路に合わせて各信号の形式やタイミングを選べばよい。
【００１６】
【発明の効果】
本発明によれば、３線式シリアルインタフェースを採用するデバイスをｎ個、同時に１個しか制御しない場合、制御線を５本、被制御デバイスからのデータの出力を１本を用いることで、カスケード接続時よりも伝送時間を短縮する事のできる６線式シリアルインタフェースを提供する事ができる。また、カスケード接続の場合よりもデータ伝送のためのクロック数が減少するので誤動作も低減できる。
【図面の簡単な説明】
【図１】本発明になるインタフェース回路の構成例を示すブロック図である。
【図２】被制御デバイス選択部の構成例を示すブロック図である。
【図３】３線式シリアルインタフェースデバイスの説明図である。
【図４】３線式シリアルインタフェースデバイスを複数個搭載したときの入力インタフェースの説明図である。
【図５】３線式シリアルインタフェースデバイスを複数個搭載したときの出力インタフェースの説明図である。
【図６】３線式シリアルインタフェースデバイスのタンデム接続による入力インタフェースの説明図である。
【図７】図１のインタフェース回路の動作を示すタイムチャートである。
【符号の説明】
１０１ 制御部
１０２、１０３ 被制御デバイス
１１０〜１１５ 信号線
１２１ データ出力デバイス選択部
１２２ 被制御デバイス選択部
１２３、１２４ 選択器
Claims (2)
- 入力されたデバイス選択信号に応じて１つの被制御デバイスを選択するための被制御デバイス選択手段と、
この手段により選択された被制御デバイスに対してのみ入力されたデータストローブ信号を出力するゲート手段と、
前記被制御デバイス選択手段に前記デバイス選択信号をシリアル伝送し、また前記被制御デバイスに入力データをシリアル伝送するための第１の信号線と、
前記被制御デバイス選択手段へ選択用シフトクロックを伝送するための第２の信号線と、
前記被制御デバイス選択手段へ選択用ストローブ信号を伝送するための第３の信号線と、
前記被制御デバイスの各々へデータシフト用クロックを伝送するための第４の信号線と、
前記ゲート手段の各々へデータ用ストローブ信号を伝送するための第５の信号線と、
前記第１の信号線を介して前記被制御デバイス選択信号を前記被制御デバイス選択手段へ送出すると同時に前記第２の信号線を介して前記選択用シフトクロックを前記被制御デバイス選択手段へ送出し、その後前記第３の信号線を介して前記選択用ストローブ信号を前記被制御デバイス選択手段へ送出することにより前記被制御デバイス選択手段に前記被制御デバイス選択信号をセットするように制御するための第１の制御手段と、
この手段により前記被制御デバイス選択信号が前記被制御デバイス選択手段へセットされたのちに、前記第１の信号線を介して入力データを送出すると同時に前記第４の信号線を介して前記データシフト用クロックを送出し、その後前記第５の信号線を介して前記データ用ストローブ信号を前記ゲート手段の各々へ送出することによって、前記被制御デバイス選択手段により選択された被制御デバイスへ前記入力データがセットされるように制御するための第２の制御手段と、
を備えたことを特徴とするシリアルインタフェース回路。 - 入力されたデバイス選択信号に応じて１つの被制御デバイスを選択するための被制御デバイス選択手段と、
この手段により選択された被制御デバイスからの出力データのみを読み出しデータとして出力するためのデータ出力デバイス選択手段と、
前記被制御デバイス選択手段に前記デバイス選択信号をシリアル伝送するための第１の信号線と、
前記被制御デバイス選択手段へ選択用シフトクロックを伝送するための第２の信号線と、
前記被制御デバイス選択手段へ選択用ストローブ信号を伝送するための第３の信号線と、
前記第１の信号線を介して前記被制御デバイス選択信号を前記被制御デバイス選択手段へ送出すると同時に前記第２の信号線を介して前記選択用シフトクロックを前記被制御デバイス選択手段へ送出し、その後前記第３の信号線を介して前記選択用ストローブ信号を前記被制御デバイス選択手段へ送出することにより前記被制御デバイス選択手段に前記被制御デバイス選択信号をセットするように制御するための第１の制御手段と、
この手段により前記被制御デバイス選択信号が前記被制御デバイス選択手段へセットされたのちに、前記データ出力デバイス選択手段から出力された読み出しデータを読み込むための第２の制御手段と、
この手段へ前記データ出力デバイス選択手段からの読み出しデータを伝送するための第４の信号線と、
を備えたことを特徴とするシリアルインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06524399A JP3909509B2 (ja) | 1999-03-11 | 1999-03-11 | シリアルインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06524399A JP3909509B2 (ja) | 1999-03-11 | 1999-03-11 | シリアルインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000259559A JP2000259559A (ja) | 2000-09-22 |
| JP3909509B2 true JP3909509B2 (ja) | 2007-04-25 |
Family
ID=13281289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06524399A Expired - Fee Related JP3909509B2 (ja) | 1999-03-11 | 1999-03-11 | シリアルインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3909509B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4615965B2 (ja) * | 2003-11-05 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 通信システム、該通信システムを有する情報処理装置及び制御 |
| US20100231409A1 (en) * | 2006-03-23 | 2010-09-16 | Shinichi Okada | Communication controller circuit for controlling controlled units |
| JP4519938B1 (ja) | 2009-05-29 | 2010-08-04 | 株式会社東芝 | ヘッド分離型カメラ装置及びその制御方法 |
| JP5656448B2 (ja) * | 2010-05-10 | 2015-01-21 | キヤノン株式会社 | 受信装置及び該装置を備えた機器 |
-
1999
- 1999-03-11 JP JP06524399A patent/JP3909509B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000259559A (ja) | 2000-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100915554B1 (ko) | 반도체기억장치 | |
| US7769909B2 (en) | Device and method for access time reduction by speculatively decoding non-memory read commands on a serial interface | |
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| JP2001167575A5 (ja) | ||
| JP3909509B2 (ja) | シリアルインタフェース回路 | |
| JP3562581B2 (ja) | スキュー調整回路及び半導体集積回路 | |
| JP2578144B2 (ja) | 並列データポート選択方法及び装置 | |
| US4194243A (en) | Data processing system having portions of data addressing and instruction addressing information provided by a common source | |
| US4602325A (en) | Programmable controller | |
| JP3595310B2 (ja) | 半導体集積回路 | |
| JPS58129855A (ja) | パルスパタ−ン良否判定回路 | |
| JPS5947394B2 (ja) | 可変長二次元シストレジスタ | |
| US7519848B2 (en) | Data transfer apparatus | |
| JPH10187585A (ja) | アドレスワード判定用電子回路構成 | |
| JPH06290584A (ja) | 半導体記憶装置 | |
| JP3254781B2 (ja) | 半導体装置 | |
| JPH1125030A (ja) | バス拡張制御回路 | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JP2897774B2 (ja) | 出力セレクト回路 | |
| JP3038618B2 (ja) | テスト用回路を内蔵したメモリ装置 | |
| JPH03262048A (ja) | シフトパス構成制御システム | |
| JP3246454B2 (ja) | 同時双方向入出力回路及び信号転送方法 | |
| JPH086896A (ja) | データ処理装置 | |
| JP2002005994A (ja) | 半導体装置のテスト回路 | |
| JP3896251B2 (ja) | データ出力側の数が可変である回路装置および該装置からのデータ読出しのための装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040929 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070116 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130202 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |