JP3960957B2 - 半導体電子デバイス - Google Patents

Description

本発明は、窒化物系化合物半導体を用いた半導体電子デバイスに関する。

窒化物系化合物半導体、例えばＧａＮ系化合物半導体を用いた電界効果トランジスタ（以下ＧａＮ系ＦＥＴという）は、４００℃近い温度環境下においても熱暴走することなく動作するＦＥＴであり、高温動作固体素子として注目を集めている。ＧａＮ系材料では、Ｓｉ結晶、ＧａＡｓ結晶、ＩｎＰ結晶の場合のように大口径の単結晶基板を製造することが困難である。従ってＧａＮの単結晶基板を用いてＧａＮ系材料の結晶層をエピタキシャル成長させてＧａＮ系ＦＥＴの層構造を形成することは難しい。そのため、ＧａＮ系ＦＥＴを製造する場合には、次のような方法でＧａＮ系材料の結晶層の成長が行われている。この例を図３に概略図として示した横型ＧａＮ系ＦＥＴを例にして説明する。

まず、結晶成長用の基板として、サファイアから成る単結晶基板１の上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、結晶成長時の成膜条件（例えば成長温度５００〜６００℃）を適切に選定することにより、基板１の上にはＧａＮ単結晶を主体とする介在層２が成膜される。

そして、この介在層２の上に引き続きＧａＮのエピタキシャル結晶成長を行ってバッファ層３、電子走行層４、電子供給層５およびコンタクト層６を形成する。その後、この半導体積層構造上に、オーミック接合するソース電極７ａとドレイン電極７ｃ、およびショットキー接合あるいはＭＩＳ（金属−絶縁体−半導体）接合するゲート電極７ｂを形成して図３に示した横型ＧａＮ系ＦＥＴが製造される。

しかしながら、基板１とＧａＮ単結晶との格子定数は著しく異なっており、この介在層２には、基板１との間の大きな格子不整合に基づく膜厚方向に垂直に延びる転位欠陥が存在している。半導体積層構造中の転位密度は、通常、１×１０^９〜１×１０^１０ｃｍ^-2程度の値である。そして、介在層２上に、電子走行層４、電子供給層５およびコンタクト層６からなる半導体積層構造を形成する。上記層構造のＦＥＴの場合、ＦＥＴ機能を発揮させるためのＧａＮ結晶の半導体積層構造には、前記介在層２に存在していた転位欠陥がそのまま膜厚方向（縦方向）に伝播していて、その転位欠陥の存在数は、例えば半導体積層構造の１μｍ角の平面内に１００個程度である。そのため、この半導体積層構造を形成するＧａＮ結晶は、品質が劣化した状態になっている。

特開２００３−０５９９４８号公報

従来、窒化物系化合物半導体を用いた電子デバイスでは、電子走行層以外の部分で転位欠陥等が原因で電流が流れ、このリーク電流によって良好なピンチオフ特性が得られないという問題があった。
そこで、このリーク電流発生の一因である転位欠陥を抑制させる方法が各種試みられてきた。例えば特開２００３-０５９９４８号には、シリコン基板上にＡｌＮから成る層とＧａＮから成る層とを交互に複数積層した構造のバッファ層を設け転位欠陥を抑制する方法が提案されている。しかしながらこの方法によっても十分にリーク電流を低減することができず、良好なピンチオフ特性が得られなかった。
そこで、本発明の目的は、上記課題を解決し、ピンチオフ特性に優れた窒化物系化合物半導体を用いた半導体電子デバイスを提供することにある。

請求項１の発明は、窒化物系化合物半導体を用いた半導体電子デバイスにおいて、少なくとも基板と、バッファ層、電子走行層及び電子供給層から成る半導体積層構造と電極とを有し、前記バッファ層は、組成式 Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_ｕＰ_ｖＮ_1-u-ｖ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、ｕ＋ｖ＜１）から成る第1の層と、組成式 Ａｌ_aＩｎ_bＧａ_1-a-bＡｓ_cＰ_dＮ_1-c-d（０≦ａ≦１、０≦ｂ≦１、ａ＋ｂ≦１、０≦ｃ＜１、０≦ｄ＜１、ｃ＋ｄ＜１）から成る第２の層を含み、かつ前記第１の層と前記第２の層はバンドギャップエネルギーが異なり、かつ、前記第１の層の１層当たりの厚みが０．５ｎｍ以上２０ｎｍ以下及び前記第２の層の一層当たりの厚みが０．５ｎｍ以上２０ｎｍ以下であることを特徴とする。

請求項２の発明は、請求項１の発明において、前記第１の層のＡｌ組成ｘに対し、前記第２の層のＡｌ組成ａが（ｘ＋０．５）以上であることを特徴とする。

請求項３の発明は、請求項１の発明において、前記第１の層の１層当たりの厚みが１ｎｍ以上１０ｎｍ以下及び前記第２の層の一層当たりの厚みが１ｎｍ以上１０ｎｍ以下であることを特徴とする。

請求項４の発明は、請求項１乃至３の発明において、前記バッファ層はＭｇ又はＢｅ又はＺｎ又はＣを１×１０^１６ｃｍ^−３以上１×１０^２１ｃｍ^−３以下含むことを特徴とする。

請求項５の発明は、請求項１乃至４のいずれかの発明において、前記バッファ層は、複数の前記第１の層及び複数の前記第２の層を含み、前記第１の層と前記第２の層は交互に積層されていることを特徴とする。

本発明は、バッファ層を材質の異なる二層以上の層で形成することにより、両層の接触面近傍のバンドギャップエネルギーが小さい方の層に蓄積する２次元電子ガスを原因とするリーク電流を抑制し、ピンチオフ特性に優れたＧａＮ系化合物半導体を用いた半導体電子デバイスを提供することを可能とした。
特に１アンペア以上の高電流出力時または１００ボルト以上の高電圧印加時に、ピンチオフ特性に優れ破壊電圧が高く効果が顕著である。

以下本発明を図面に示す実施例に基づいて説明する。本発明に係る半導体電子デバイスは、少なくとも基板と、バッファ層と電子走行層と電子供給層とから成る積層構造と電極を備えており、バッファ層は第１の層と第２の層から成る。また基板とバッファ層の間に介在層を有しても良く、電子供給層と電極の間に接触抵抗を下げるためのコンタクト層を有しても良い。さらに、結晶成長用の基板として、サファイア，ＳｉＣ，Ｓｉ，ＧａＡｓ，又はＧａＰなどの材料から成る基板を利用しても良い。

図１は、本発明の第１の実施例である第１の層と第２の層を夫々１層ずつ有する半導体電子デバイスの例を示す図である。
以下、構成を詳細に説明する。
電子デバイス１００はシリコン基板１、ＧａＮから成る介在層２、ＧａＮから成るバッファ層３、ＧａＮから成る電子走行層４、ＡｌＧａＮから成る電子供給層５、ＧａＮから成るコンタクト層６、Ａｌ／Ｔｉ／Ａｕから成るソース電極７ａ、Ｐｔ／Ａｕから成るゲート電極７ｂ、Ａｌ／Ｔｉ／Ａｕから成るドレイン電極７ｃから成る。
ここでバッファ層３はＧａＮから成る第１の層３ａ、ＡｌＧａＮから成る第２の層３ｂから成り、各々１層ずつが介在層２の上に、第１の層３ａ、第２の層３ｂの順で形成されている。
さらに、第１の層３ａよりも第２の層３ｂのバンドギャップエネルギーが大きいという関係にある。
バッファ層３の上には電子走行層４と電子供給層５がこの順で形成され半導体積層構造を構成し、更に電極との接触抵抗を低減するためのコンタクト層６を介してＡｌ／Ｔｉ／Ａｕから成るソース電極７ａ、Ａｌ／Ｔｉ／Ａｕから成るドレイン電極７ｃが形成されている。なおＰｔ／Ａｕから成るゲート電極７ｂはコンタクト層６を介さずに電子供給層５の上に形成されている。

本発明は、上記のように構成されており、以下、製造方法および作用を詳細に説明する。
成長装置はＭＯＣＶＤ装置を用い、基板はフッ酸等で化学エッチングを加えたシリコン基板１を用いた。
シリコン基板１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０^-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板を８００℃に昇温した。温度が安定したところで、基板１を９００ｒｐｍで回転させ、原料となるトリメチルガリウム（ＴＭＧ）を５８μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎの流量で基板１の表面に導入しＧａＮから成る介在層２の成長を行った。成長時間は４ｍｉｎで介在層２の膜厚は５０ｎｍ程度である。

次いで基板温度を１０３０℃まで上げた後、トリメチルガリウム（ＴＭＧ）を５８μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎ、ビスシクロペンタジエニルマグネシウム（ＣＰ_２Ｍｇ）を０．０１μｍｏｌ/ｍｉｎの流量で介在層２の上に導入してＧａＮから成る第１の層３ａの成長を行った。成長時間は１００ｓｅｃで、第１の層３ａの膜厚は５０ｎｍであった。なお、Ｍｇの添加量は１×１０^１８ｃｍ^−３である。
次に、トリメチルガリウム（ＴＭＧ）を２９μｍｏｌ/ｍｉｎ、トリメチルアルミニウム（ＴＭＡ）を２９μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎ、ビスシクロペンタジエニルマグネシウム（ＣＰ_２Ｍｇ）を０．０１μｍｏｌ/ｍｉｎの流量で第１の層３ａの上に導入してＡｌ_０．５Ｇａ_０．５Ｎから成る第２の層３ｂの成長を行った。成長時間は４０ｓｅｃで、第２の層３ｂの膜厚は２０ｎｍである。なお、Ｍｇの添加量は１×１０^１８ｃｍ^−３である。
この様にバッファ層３として材質の異なる層（３ａ、３ｂ）を挿入することで下から伝播する転位欠陥の方向を曲げて成長方向への伝播を抑止する効果が得られた。
このようにして転位欠陥を１×１０^８ｃｍ^-2程度に抑止し、これによって転位欠陥の少ないＡｌＧａＮ/ＧａＮヘテロ構造が得られた。

その後、トリメチルガリウム（ＴＭＧ）を５８μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎの流量でバッファ層３の上に導入してＧａＮから成る電子走行層４の成長を行った。成長時間は１０００ｓｅｃで、電子走行層４の膜厚は５００ｎｍであった。
次に、トリメチルガリウム（ＴＭＧ）を４１μｍｏｌ/ｍｉｎ、トリメチルアルミニウム（ＴＭＡ）を１７μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎの流量で導入し、ＡｌＧａＮから成る電子供給層５の成長を行った。成長時間は４０ｓｅｃで、電子供給層５の膜厚は２０ｎｍである。

更にトリメチルガリウム（ＴＭＧ）を５８μｍｏｌ/ｍｉｎ、ＳｉＨ_４を０．０１μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎの流量で導入して電子供給層５の上にＧａＮから成るコンタクト層６の成長を行った。コンタクト層６の成長時間は４０ｓｅｃで、コンタクト層６の膜厚は２０ｎｍであった。次いでコンタクト層６上に蒸着によってソース電極７ａ、ゲート電極７ｂ、ドレイン電極７ｃを形成した。

ソース電極７ａとドレイン電極７ｃの間に電圧を印加し、ゲート電極７ｂに逆電圧を印加してピンチオフ特性を調べた。その結果、ゲート電極７ｂへの印加電圧が−３Ｖでピンチオフした。

次に、リーク電流を測定するためにテスト用のサンプルを作成した。コンタクト層６、電子供給層５、電子走行層４をエッチングで取り除き、バッファ層３上に２個のオーミック電極を形成した。２個の電極間に電圧を印加し、リーク電流を測定した結果、０．１μＡであった。この値は、従来の方法で作成した半導体電子デバイスのリーク電流１００μＡに比べて１／１０００程度になっている。また、オフ時の耐圧は５２３Ｖであった。

次に、本発明の第２の実施例について説明する。図２は、本発明の第２の実施例である第１の層と第２の層を夫々３０層ずつ有する半導体電子デバイスの例を示す図である。
以下、構成を詳細に説明する。
電子デバイス２００はシリコン基板１、介在層２、バッファ３、第１の層３ａ_ｎ、第２の層３ｂ_ｎ、電子走行層４、電子供給層５、コンタクト層６、ソース電極７ａ、ゲート電極７ｂ、ドレイン電極７ｃから成る。
第１の層３ａと第２の層３ｂが各々３０層ずつシリコン基板１上の介在層２の上に交互に形成されている。ここで第１の層３ａを構成する各層を３ａ_１、３a_２、…、３ａ_３０、第２の層３ｂを構成する各層を３ｂ_１、３ｂ_２、…、３ｂ_３０という。
さらに、第１の層３ａよりも第２の層３ｂのバンドギャップエネルギーが大きいという関係にある。
バッファ層３の上には電子走行層４と電子供給層５がこの順で形成され積層構造を構成し、更に電極との接触抵抗を低減するためのコンタクト層６を介してＴａシリサイドから成るソース電極７ａ、Ｔａシリサイドから成るドレイン電極７ｃが形成されている。なおＰｔ／Ａｕから成るゲート電極７ｂはコンタクト層６を介さずに電子供給層５の上に形成されている。
なお第１の層３ａを形成する各半導体層３ａ_１、３ａ_２、…、３ａ_３０は、第２の層３ｂを形成する各半導体層３ｂ_１、３ｂ_２、…、３ｂ_３０よりもバンドギャップエネルギーが小さければ必ずしもそのバンドギャップエネルギーは同じでなくても良い。
同様に、第２の層３ｂを形成する各半導体層３ｂ_１、３ｂ_２、…、３ｂ_３０は、第１の層３ａを形成する各半導体層３ａ_１、３ａ_２、…、３ａ_３０よりもバンドギャップエネルギーが大きければ必ずしもそのバンドギャップエネルギーは同じでなくても良い。

本発明は、上記のように構成されており、以下、製造方法および作用を詳細に説明する。製造方法は基本的に実施例１と同様であるが、以下の様な相違がある。

介在層２を形成後、基板温度を１０３０℃まで上げる。トリメチルガリウム（ＴＭＧ）を５８μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎ、ビスシクロペンタジエニルマグネシウム（ＣＰ_２Ｍｇ）を０．０１μｍｏｌ/ｍｉｎの流量で介在層２の上に導入してＧａＮから成る第１の層３ａ_１の成長を行った。成長時間は２０ｓｅｃで、第１の層３ａ_１の膜厚は１０ｎｍであった。なお、Ｍｇの添加量は１×１０^１８ｃｍ^−３である。
次に、トリメチルガリウム（ＴＭＧ）を２９μｍｏｌ/ｍｉｎ、トリメチルアルミニウム（ＴＭＡ）を２９μｍｏｌ/ｍｉｎ、ＮＨ_３を１２ｌ/ｍｉｎ、ビスシクロペンタジエニルマグネシウム（ＣＰ_２Ｍｇ）を０．０１μｍｏｌ/ｍｉｎの流量で導入し、Ａｌ_０．５Ｇａ_０．５Ｎから成る第２の層３ｂ_１の成長を行った。成長時間は２０ｓｅｃで、第２の層３ｂ_１の膜厚は１０ｎｍである。なお、Ｍｇの添加量は１×１０^１８ｃｍ^−３である。
これら、第１の層３ａの成長と第２の層３ｂの成長を交互に３ａ_１、３ｂ_１、３ａ_２、３ｂ_２、…、３ａ_３０、３ｂ_３０の様に繰り返し、各々３０層ずつ形成した。
第２の層３ｂ_３０の上に形成される電子走行層４、電子供給層５、コンタクト層６、電極７ａ、７ｂ、７ｃの製造工程は実施例１と同様である。

実施例１の場合と同様にしてピンチオフ特性を調べた結果、ゲート電極７ｂへの印加電圧が−３Ｖでピンチオフした。この時のオフ時の耐圧は６４８Ｖであった。
またリーク電流は５ｎＡ程度まで低下した。この値は、実施例１で作成した半導体電子デバイス１００のリーク電流に比べて１／２０程度になっている。

なお、リーク電流を低減するためには、バッファ層３は電気的に中性であることが望まれる。ところが、ＧａＮ系化合物半導体中の残留不純物は通常１×１０^１６ｃｍ^−３程度であり、最低でも５×１０^１５ｃｍ^−３程度存在し、ｎ型の導電性を示す。
従って、このｎ型キャリアを補償する為に添加するｐ型不純物は最低１×１０^１６ｃｍ^−３程度は必要であるが、実際はｐ型の活性化率が悪いためｐ型不純物は１×１０^１８ｃｍ^−３程度必要となる。そこで本実施例ではｐ型不純物としてＭｇを１×１０^１８ｃｍ^−３添加した。なお補償の為に添加するｐ型不純物の量が１×１０^２１ｃｍ^−３を超えると、ｐ型となってしまうためｐ型不純物の量は１×１０^２１ｃｍ^−３以下とすることが好ましい。

次に、本発明の第３の実施例について説明する。実施例３は実施例１と構成が同じであり、また製造方法も実施例１とほぼ同じであるが、第１の層及び第２の層の成長時間を変化させて第１の層及び第２の層の厚さを変化させた点で実施例１と異なる。

実施例１の場合と同様にして測定した、膜厚を変えた場合のリーク電流とＣＶ測定により測定した２次元電子ガス密度を表１に示す。

次に、本発明の第４の実施例について説明する。実施例４は実施例１と構成は同じであり、また製造方法も実施例１とほぼ同じであるが、第２の層を成長させる際に導入するトリメチルアルミニウム（ＴＭＡ）の量を変化させて第２の層のＡｌ組成を変化させた点で実施例１と異なる。

実施例１の場合と同様にして測定した、第２の層のＡｌの量を変えた場合のリーク電流を表２に示す。

なお、本発明は前述した実施例に限定されるものではない。例えば実施例において第１の層と第２の層の厚さを同じにしたが、両者の厚さは異なっていても良い。また実施例において第１の層の材質をＧａＮ、第２の層の材質をＡｌＧａＮとしたが、第１の層の材質をＩｎＧａＮ、第２の層の材質をＡｌＧａＮ、第１の層の材質をＩｎＧａＮ、第２の層の材質をＧａＮとしても良い。さらに実施例ではＰｔ／Ａｕから成るゲート電極を用いたが、Ｐｄ、Ｗ、Ｎｉ等を単体もしくは組み合わせたゲート電極も用いることができる。

本発明により、半導体電子デバイスのリーク電流を抑止し、耐圧を向上させることができ、特に高耐圧低オン抵抗で動作するピンチオフ特性に優れた半導体電子デバイスを製造することが可能となる。

本発明の第１の実施形態である半導体電子デバイスの例を示す図である。 本発明の第２の実施形態である半導体電子デバイスの例を示す図である。 従来例の半導体電子デバイスの構成を示す図である。

符号の説明

１ 基板
２ 介在層
３ バッファ層
３ａ 第１の層
３ｂ 第２の層
４ 電子走行層
５ 電子供給層
６ コンタクト層
７ａ ソース電極、
７ｂ ゲート電極
７ｃ ドレイン電極

Claims (5)

1. 窒化物系化合物半導体を用いた半導体電子デバイスにおいて、少なくとも基板と、バッフ
   ァ層、電子走行層及び電子供給層から成る半導体積層構造と電極とを有し、前記バッファ
   層は、組成式 Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_ｕＰ_ｖＮ_1-u-ｖ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋
   ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、ｕ＋ｖ＜１）から成る第1の層と、組成式 Ａｌ_aＩｎ_bＧａ_1-a-bＡｓ_cＰ_dＮ_1-c-d（０≦ａ≦１、０≦ｂ≦１、ａ＋ｂ≦１、０≦ｃ＜１、０≦ｄ
   ＜１、ｃ＋ｄ＜１）から成る第２の層を含み、かつ前記第１の層と前記第２の層はバンド
   ギャップエネルギーが異なり、かつ、前記第１の層の１層当たりの厚みが０．５ｎｍ以上２０ｎｍ以下及び前記第２の層の一層当たりの厚みが０．５ｎｍ以上２０ｎｍ以下であることを特徴とする半導体電子デバイス。
2. 前記第１の層のＡｌ組成ｘに対し、前記第２の層のＡｌ組成ａが（ｘ＋０．５）以上であることを特徴とする請求項１に記載の半導体電子デバイス。
3. 前記第１の層の１層当たりの厚みが１ｎｍ以上１０ｎｍ以下及び前記第２の層の一層当たりの厚みが１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１に記載の半導体電子デバイス。
4. 前記バッファ層はＭｇ又はＢｅ又はＺｎ又はＣを１×１０^１６ｃｍ^−３以上１×１０^２１ｃｍ^−３以下含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体電子デバイス。
5. 前記バッファ層は、複数の前記第１の層及び複数の前記第２の層を含み、前記第１の層と前記第２の層は交互に積層されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体電子デバイス。
   

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