JP3948035B2 - 張り合わせｓｏｉ基板の作成方法 - Google Patents
張り合わせｓｏｉ基板の作成方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、張り合わせＳＯＩ基板の作製方法に係わり、特に、熱酸化法以外の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にでき、またＳＯＩ基板に様々な素子を埋め込むことにより高集積化を実現でき、さらにＭＯＳトランジスターのショートチャネル効果を抑制することが可能な張り合わせＳＯＩ基板の作製方法に関する。
【０００２】
【従来の技術】
酸化膜のような絶縁膜上の単結晶シリコン(Silicon on Insulator : SOI)層に形成されたＭＯＳトランジスターは、通常のＭＯＳトランジスターに比べて優れた耐放射線特性及びラッチアップ特性を有するとともに、ショートチャネル効果の抑制にも優れている。特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得られることから、近年最も注目される技術の一つになっている。
【０００３】
上記ウエハー張り合わせ技術を用いてＳＯＩ基板を作製する方法の一つとして、最近、Smart Cut（登録商標） Technology (Smart Cut （登録商標） Process)と称するものがフランスのSOITEC社において商業化されている。
【０００４】
以下、図面を参照して上記 Smart Cut（登録商標） Processについて説明する。図１５（ａ）〜図１５（ｄ）は、従来の張り合わせＳＯＩ基板の作製方法（Smart Cut（登録商標） Process ）を示す断面図である。先ず、図１５（ａ）に示すように、第１のＳｉウエハー1101の上には厚さが例えば４００ｎｍの酸化膜層1102が熱酸化法により形成される。
【０００５】
次に、図１５（ｂ）に示すように、第１のＳｉウエハー1101には酸化膜層602を通して例えば水素イオン1109が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2 程度のドーズ量でイオン注入が行われる。この際のイオン注入エネルギーは該イオン注入のピークレンジ（Ｒｐ）1103が第１のＳｉウエハー1101中に存するように設定され、具体的にはＲｐは酸化膜層1102と第１のＳｉウエハー1101との境界面から２５０ｎｍ程度の深さに設定される。
【０００６】
次に、上記酸化膜層1102の表面が洗浄された後、図１５（ｃ）に示すように、酸化膜層1102の表面と第２のＳｉウエハー1104の表面とが張り合わされる。この張り合わせは室温にて行われる。
【０００７】
この後、上記張り合わされた第１、第２のウエハー1101、1104 は、図示せぬ拡散炉に入れられ、この拡散炉によって４００℃〜５００℃程度の低温でアニールされる。この際に、第１のウエハー1101は上記イオン注入のピークレンジ（Ｒｐ）1103において切断される。これにより、図１５（ｄ）に示すように、第２のウエハー1104の上には酸化膜層（絶縁膜）1102を介して厚さが２５０ｎｍ程度のＳＯＩ層（単結晶シリコン層）1105が形成される。この結果、張り合わせＳＯＩ基板1110が形成される。
【０００８】
次に、上記ＳＯＩ層1105の表面を５０ｎｍ程度研磨することにより、ＳＯＩ層1105の表面における切断に伴うダメージが除去される。この後、この張り合わせＳＯＩ基板1110は１１００℃の高温でアニールされる。これは、張り合わせＳＯＩ基板1110の張り合わせ強度を強化するとともに、ＳＯＩ層1105の表面近傍における結晶欠陥を低減するための処理である。このようにして従来の張り合わせＳＯＩ基板が作製される。この方法によれば、厚さのばらつきが±５ｎｍという極めて均一性の高いＳＯＩ層1105をウエハーの全表面上に形成することができる。
【０００９】
この後、上記張り合わせＳＯＩ基板におけるＳＯＩ層1105には図示せぬＭＯＳトランジスターが形成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の張り合わせＳＯＩ基板及びその作製方法（Smart Cut（登録商標） Process)には、以下のような問題点がある。前述したように、ＳＯＩ層に形成されたＭＯＳトランジスターはショートチャネル効果の抑制にも優れているが、トランジスターの微細化がより進むにつれて、ＳＯＩ層に形成されたＭＯＳトランジスターであってもショートチャネル効果が生じる。つまり、ＭＯＳトランジスターのゲート長が短くなることにより、ドレインからの電気力線がチャネルが形成される部分のＳＯＩ層を通ってソースに達し、その結果、リーク電流が増大してしまうという問題が生じる。
【００１１】
上記の方法により作製された張り合わせＳＯＩ基板におけるＳＯＩ層の厚さの均一性は、イオン注入時にイオンが通過するところの埋め込み酸化膜厚の均一性及びイオン注入自体のピークレンジ（Ｒｐ）の面内均一性により定まる。このため、埋め込み酸化膜の形成方法は膜厚均一性の優れたプロセスを用いる必要があり、具体的には、上記の従来の張り合わせＳＯＩ基板の作製方法で用いられているように、熱酸化法に限定されてしまう。しかし、例えば裏面ゲート電極のような埋込素子を有する張り合わせＳＯＩ基板の作製方法では、上記埋め込み酸化膜の大半を熱酸化法以外の方法であるＣＶＤ（Chemical Vapor Deposition ）法により形成せざるをえず、ＣＶＤ法により形成すると、この埋め込み酸化膜の膜厚が不均一になる。さらに、ＣＶＤ法により形成された埋め込み酸化膜は平坦化に伴う研磨工程をも施す必要がある場合があるため、この埋め込み酸化膜の膜厚均一性は熱酸化膜に比較して５倍以上悪くなる。また、ＳＯＩ基板に高集積化を実現するための様々な素子を埋め込む構造とすると、この素子が形成される材質によっては、注入されるイオンの飛程が異なる場合もあるため、このような場合はイオン注入自体のピークレンジ（Ｒｐ）の面内均一性が悪化することとなる。したがって、上記従来の張り合わせＳＯＩ基板の作製方法では、ＳＯＩ基板に様々な素子を埋め込む構造としたり、また埋め込み酸化膜をＣＶＤ法により形成すると、熱酸化法により形成する場合のような膜厚均一性の優れたＳＯＩ層を形成することができない。
【００１２】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ＭＯＳトランジスターのショートチャネル効果を抑制することが可能な張り合わせＳＯＩ基板の作製方法を提供することにある。
【００１３】
また、この発明の目的は、熱酸化法以外の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にできる張り合わせＳＯＩ基板の作製方法を提供することにある。
【００１４】
また、この発明の目的は、ＳＯＩ層の厚さの均一性を損なうことなく、ＳＯＩ基板に様々な素子を埋め込むことにより高集積化を実現した張り合わせＳＯＩ基板の作製方法を提供することにある。
【００１５】
【課題を解決するための手段】
この発明に係る張り合わせＳＯＩ基板の作製方法は、上記課題を解決するため、Ｓｉウエハーの表面上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上に素子を形成する工程と、上記素子及び上記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜を平坦化する工程と、上記Ｓｉウエハーに上記第１、第２の絶縁膜及び上記素子を通してにSmart Cut（登録商標）法おけるイオン注入を行うことにより、該Ｓｉウエハーにおける一定の深さにイオン注入のピークレンジを形成する工程と、上記第２の絶縁膜の表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、を具備することを特徴とする。
【００１６】
また、上記第２の絶縁膜を形成する工程における該第２の絶縁膜をＣＶＤ法により形成することを特徴とする。
【００１７】
また、Ｓｉウエハーの表面にＳｉ以外の材質から構成される研磨ストッパー層を形成することにより、該Ｓｉウエハーの表面に段差を設ける工程と、上記研磨ストッパー層の相互間に素子を設ける工程と、上記素子及び上記研磨ストッパー層の上に絶縁膜を設ける工程と、上記絶縁膜を平坦化する工程と、上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層を通してSmart Cut（登録商標）法におけるイオン注入を行うことにより、該Ｓｉウエハー中に該イオン注入のピークレンジを形成する工程と、上記絶縁膜の表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨する工程と、を具備することを特徴とする。
【００１８】
また、Ｓｉウエハーの表面の一部をドライエッチング法でエッチング除去することにより、該Ｓｉウエハーの表面に段差を設ける工程と、上記段差の部分の上にＳｉ以外の材質から構成される研磨ストッパー層を形成する工程と、上記研磨ストッパー層の相互間に素子を設ける工程と、上記素子及び上記研磨ストッパー層の上に絶縁膜を設ける工程と、上記絶縁膜を平坦化する工程と、上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層を通してSmart Cut（登録商標）法におけるイオン注入を行うことにより、該Ｓｉウエハー中に該イオン注入のピークレンジを形成する工程と、上記絶縁膜の表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨する工程と、を具備することを特徴とする。
【００１９】
また、上記平坦化する工程における平坦化の手段としてＣＭＰ法を用いることを特徴とする。
【００２０】
また、上記素子が裏面ゲート電極、配線、抵抗又はキャパシタであることを特徴とする。
【００２１】
また、上記化学的に研磨する工程によりＭＯＳトランジスターの活性領域にのみ選択的にＳＯＩ層を形成することを特徴とする。
【００２２】
また、上記化学的に研磨する工程における研磨選択比（但し、研磨選択比とはＲｓｉ／Ｒｓｏｉであり、Ｒｓｉとは研磨面の全面がシリコン基板である場合の化学的研磨におけるシリコン基板の膜減り速度であり、Ｒｓｏｉとは研磨が研磨ストッパー層にまで達した際に研磨ストッパー層間に残るＳＯＩ層の膜減り速度である。）を３７とすることを特徴とする。
【００２３】
上記張り合わせＳＯＩ基板の作製方法によりＳＯＩ基板に形成されたＭＯＳトランジスターでは、ゲート電極の下方に裏面ゲート電極を設け、この裏面ゲート電極とゲート電極とによりチャネル形成領域を挟む構成としている。したがって、ＭＯＳトランジスターを駆動させた場合、ドレインからの電気力線が裏面ゲート電極に終端されるため、従来のＭＯＳトランジスターのようにドレインからの電気力線がチャネルを通ってソースに達することを抑制できる。この結果、リーク電流を抑制することができる。このようにして、ＭＯＳトランジスターのショートチャネル効果を抑制することができ、そしてＭＯＳトランジスターの特性ばらつきを抑制することができる。
【００２４】
上記張り合わせＳＯＩ基板の作製方法では、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨している。このため、研磨後のＳＯＩ層の厚さのばらつきを縮小することができる。つまり、研磨ストッパー層及びＳｉウエハーの上に平坦化された絶縁膜を形成した場合は、厳密にはこの絶縁膜に膜厚ばらつきが生じており、さらに各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差により、Ｓｉウエハーの切断後のＳＯＩ層の厚さも不均一なものとなるが、上記の化学的研磨を行えば、上記切断後のＳＯＩ層の厚さのばらつきを縮小することができる。また、上記化学的に研磨する工程における研磨選択比を３７とすることにより、研磨後のＳＯＩ層の厚さのばらつきを１／３７に縮小することができる。
【００２５】
また、上記張り合わせＳＯＩ基板の作製方法では、上記絶縁膜にキャパシタ等の素子を埋め込むことにより、張り合わせＳＯＩ基板を用いた半導体装置を製造する場合に高集積化が実現でき、この場合においてもＳＯＩ層の厚さの均一性を損なうことがない。
【００２６】
【発明の実施の形態及び実施例】
以下、図面を参照してこの発明を実施例により説明する。図１〜図６は、この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図である。図７（ａ）は、ＭＯＳトランジスターを示す平面図であって、このＭＯＳトランジスターは上記作製方法により作製された張り合わせＳＯＩ基板に形成されたものであり、図７（ｂ）は、図７（ａ）の７ａー７ａ線に沿った断面図である。
【００２７】
先ず、図１に示すように、第１のＳｉウエハー１０１の表面上には厚さが例えば５０ｎｍの第１のシリコン酸化膜１０２が熱酸化法により形成される。
【００２８】
次に、図２に示すように、第１のシリコン酸化膜１０２の上には、後述するＭＯＳトランジスターのチャネル領域の上方に位置する裏面ゲート電極１０３が形成される。この裏面ゲート電極１０３の形成は、例えばＣＶＤ（Chemical VaporDeposition ）法による構造物材料のデポジション、リソグラフィー技術及びドライエッチング技術によるパターニングといった一連のプロセスによって行われる。
【００２９】
具体的には、第１のシリコン酸化膜１０２の上には例えば多結晶シリコン膜がＣＶＤ法により堆積され、この多結晶シリコン膜の上にはチャネル領域の上方に位置する図示せぬレジスト膜が形成される。このレジスト膜をマスクとして上記多結晶シリコン膜をエッチングすることにより、第１のシリコン酸化膜１０２の上に多結晶シリコンからなる裏面電極103 が形成される。そして、上記レジスト膜は除去される。
【００３０】
この後、図３に示すように、裏面ゲート電極１０３及び第１のシリコン酸化膜１０２の上には第２のシリコン酸化膜１０６がＣＶＤ法により堆積される。この後、このシリコン酸化膜１０６の表面はＣＭＰ（Chemical Mechanical Polishing ）などの手段で平坦化される。尚、このＣＭＰ平坦化法は多層ストッパーを用いる技術であるから、ＣＭＰを用いる場合は裏面ゲート電極１０３及び第１のシリコン酸化膜１０２の上に第２のシリコン酸化膜１０６及びＢＰＳＧ膜等を積層した構造とする必要があるが、これを用いれば、平坦化後のシリコン酸化膜１０６の膜厚ばらつきを±３０ｎｍ程度に抑制することができる。よって、膜厚均一性の高いシリコン酸化膜106 を形成することができる。
【００３１】
次に、図４に示すように、第１のＳｉウエハー１０１には第１、第２のシリコン酸化膜１０２、１０６及び裏面ゲート電極１０３を通してSmart Cut（登録商標）法におけるイオン注入が行われる。この際のイオン注入は、例えば水素イオン１０９が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2 程度のドーズ量（これは半導体プロセスにおけるソース／ドレイン領域形成時のドーズ量の１０倍程度）で行われる。また、イオン注入エネルギーは該イオン注入のピークレンジが第１のＳｉウエハー１０１中に存するように設定され、具体的にはピークレンジは、第１のシリコン酸化膜１０２と第１のＳｉウエハー１０１との境界面から例えば２５０ｎｍ程度の深さに設定される。尚、酸化膜中及びＳｉ中における各種イオン注入の飛程はほぼ等しいため、上記ピークレンジ（Ｒｐ２）１０５は場所によらずＳｉウエハー１０１中の表面からほぼ一定の深さになる。
【００３２】
この後、図５に示すように、第２のＳｉ酸化膜１０６の表面の粗さ及び表面に付着した塵等がＣＭＰなどの手段を施すことにより除去される。次に、第２のＳｉウエハー１０７を準備し、第２のシリコン酸化膜１０６の表面と第２のＳｉウエハー１０７の表面とが張り合わされる。この張り合わせは室温にて行われる。
【００３３】
この後、上記張り合わされた第１、第２のＳｉウエハー１０１、１０７は、図示せぬ拡散炉に入れられ、この拡散炉によって４００℃〜５００℃程度の低温でアニールされる。この際に、第１のＳｉウエハー１０１は上記イオン注入のピークレンジ（Ｒｐ２）１０５において切断される。これにより、図６に示すように、第２のＳｉウエハー１０７の上には第１、第２のシリコン酸化膜１０２、１０６を介してＳＯＩ層（単結晶シリコン層）１０８が形成される。このようにしてＭＯＳトランジスターのチャネルを含む領域の下部に裏面ゲート電極１０３が埋め込まれたＳＯＩ基板１２０が得られる。
【００３４】
次に、上記ＳＯＩ層１０８の表面を５０ｎｍ程度研磨することにより、ＳＯＩ層１０８の表面における切断に伴うダメージが除去される。この後、この張り合わせＳＯＩ基板１２０は１１００℃の高温でアニールされる。これは、張り合わせＳＯＩ基板１２０の張り合わせ強度を強化するとともに、ＳＯＩ層１０８の表面近傍における結晶欠陥を低減するための処理である。
【００３５】
この後、図７（ａ）に示すように、ＳＯＩ層１０８の表面上におけるＭＯＳＦＥＴ活性領域７０１以外の部分には素子分離領域（素子分離酸化膜）７０２が設けられる。
【００３６】
次に、上記ＭＯＳＦＥＴ活性領域７０１において、図７（ｂ）に示すように、裏面ゲート電極１０３の上方に位置するＳＯＩ層１０８の上には図示せぬゲート絶縁膜を介してゲート電極７０３が形成される。この後、このゲート電極７０２の両側に位置するＳＯＩ層１０８には図示せぬソース／ドレイン領域の拡散層が形成される。
【００３７】
上記裏面ゲート電極１０３は図示せぬ配線層に電気的に接続される。この配線層は、裏面ゲート電極１０３の電位を制御するためのものであり、通常、ｎＭＯＳトランジスターに対してはグランド（接地電位）に接続され、ｐＭＯＳトランジスターに対しては電源に接続される。
【００３８】
上記第１の実施例によれば、図７（ｂ）に示すように、ゲート電極７０３の下方に裏面ゲート電極１０３を設け、この裏面ゲート電極１０３とゲート電極７０３とによりチャネル形成領域を挟み、この裏面ゲート電極１０３を図示せぬ配線層と電気的に接続して接地電位又は電源電位に固定する構成としている。したがって、ＭＯＳトランジスターを駆動させた場合、ドレインからの電気力線が固定された電位を有する裏面ゲート電極１０３に終端されるため、従来のＭＯＳトランジスターのようにドレインからの電気力線がチャネルを通ってソースに達することを抑制できる。この結果、リーク電流を抑制することができる。このようにして、ＭＯＳトランジスターのショートチャネル効果を抑制することができ、そしてＭＯＳトランジスターの特性ばらつきを抑制することができる。尚、このリーク電流の抑制という効果は、裏面ゲート電極１０３とＳＯＩ層１０８との間の酸化膜（第１のシリコン酸化膜１０２）の膜厚が薄いほど、あるいはＭＯＳトランジスターのチャネルが形成される領域のＳＯＩ層１０８の厚さが薄いほど大きい。
【００３９】
尚、上記第１の実施例では、ＭＯＳトランジスターの下部に裏面ゲート電極１０３を埋め込んでいるが、ＭＯＳトランジスターの下部に裏面ゲート電極１０３とともに又は裏面ゲート電極１０３の他に配線、抵抗、キャパシター等の素子を埋め込むことも可能である。これにより、張り合わせＳＯＩ基板を用いた半導体装置を製造する場合に高集積化が実現できる。
【００４０】
図８〜図１３は、この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図である。図１３（ａ）、（ｂ）は、上記作製方法におけるＳＯＩ層の化学的研磨による平坦化工程を示す断面図であり、図１３（ａ）は、図１２に示す張り合わせＳＯＩ基板の作製工程におけるＳＯＩ層の厚さの状態をより正確に表現したものである。
【００４１】
先ず、図８に示すように、第１のＳｉウエハー（Ｓｉ基板）８０１の表面におけるＭＯＳＦＥＴ活性領域８０３には、例えば窒化Ｓｉ膜を含む図示せぬ熱酸化マスク層がリソグラフィー技術等を用いて選択的に形成される。この後、上記熱酸化マスク層をマスクとして酸化膜を選択的に成長させることにより、第１のＳｉウエハー８０１の表面における素子分離領域にはＳｉ以外の材質から構成される研磨ストッパー層として例えばＬＯＣＯＳ酸化膜８０２が形成される。この際、このＬＯＣＯＳ酸化膜８０２の約４５％はＳｉ基板８０１の内部方向に形成されるので、ＬＯＣＯＳ酸化膜８０２下部とＭＯＳＦＥＴ活性領域８０３表面との間には段差８０４が形成される。この後、上記熱酸化マスク層がウエットエッチングを含む各種エッチング技術を用いて除去される。
【００４２】
また、図には示していないが、上記研磨ストッパー層（ＬＯＣＯＳ酸化膜）８０２はエッチング法（例えば、ドライエッチング法）によっても形成することが可能である。エッチング法の場合は、まず、第１のＳｉウエハー８０１の表面におけるＭＯＳトランジスター活性領域８０３にリソグラフィー技術によってレジスト膜が被覆される。この後、このレジスト膜をマスクとして例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ（Reactive Ion Etching）を所定の時間行うことにうより、素子分離領域のウエハー８０１表面がエッチング除去される。これにより、ウエハー８０１表面には段差８０４が形成される。尚、上記所定の時間はエッチングレートから所望の段差を得るための時間を逆算すればよい。そして、段差８０４の部分の上には、Ｓｉ以外の材質から構成される研磨ストッパー層として例えばシリコン酸化膜が形成される。
【００４３】
次に、図９に示すように、第１のＳｉウエハー８０１及びＬＯＣＯＳ酸化膜８０２の上には熱酸化法により１００ｎｍ程度の図示せぬ酸化膜が形成され、ＭＯＳＦＥＴ活性領域８０３の上方に位置する該酸化膜の上にはリソグラフィー技術等を用いて例えば多結晶シリコン層からなる裏面ゲート電極８０５が形成される。
【００４４】
この後、裏面ゲート電極８０５及びＬＯＣＯＳ酸化膜８０２の上には厚さが４００ｎｍ程度のシリコン酸化膜８０６がＣＶＤ法により形成される。
【００４５】
この後、上記シリコン酸化膜８０６の表面が平坦化される。尚、この平坦化は、任意の方法で行われるが、特殊なＣＭＰ（Chemical Mechanical Polishing ）平坦化法を用いることも可能であり、これを用いればＭＯＳＦＥＴ活性領域８０３上における平坦化後のシリコン酸化膜８０６の膜厚ばらつきを±３０ｎｍ程度に抑制することができる。
【００４６】
次に、図１０に示すように、第１のＳｉウエハー８０１には平坦化されたシリコン酸化膜８０６の表面からSmart Cut（登録商標）法におけるイオン注入８０９が行われる。この際のイオン注入エネルギーは、該イオン注入のピークレンジ（Ｒｐ）８０７が第１のＳｉウエハー８０１中に存するように設定され、具体的には、Ｒｐはシリコン酸化膜８０６と第１のＳｉウエハー８０１の境界面から２５０ｎｍ程度の深さに設定される。尚、酸化膜中及びＳｉ中における各種イオンの飛程はほぼ等しいため、上記ピークレンジ（Ｒｐ）２０６は場所によらずＳｉウエハー８０１中の表面からほぼ一定の深さになるが、ＣＶＤ法により形成されたシリコン酸化膜８０６の膜厚は従来のような熱酸化法によるものより不均一となるため、従来の張り合わせＳＯＩ基板の作製方法の場合より大きなＲｐのばらつきを生ずる。
【００４７】
この後、上記シリコン酸化膜８０６の表面が洗浄された後、第２のＳｉウエハー８０８を準備し、図１１に示すように、シリコン酸化膜８０６の表面と第２のＳｉウエハー８０８の表面とが張り合わされる。この張り合わせは室温にて行われる。
【００４８】
次に、上記張り合わされた第１、第２のＳｉウエハー８０１、８０８は４００℃〜５００℃程度の低温でアニールされる。この際に、第１のＳｉウエハー８０１は上記イオン注入のピークレンジ（Ｒｐ）８０７において切断される。これにより、図１２に示すように、第２のＳｉウエハー８０８の上には裏面ゲート電極８０５、シリコン酸化膜８０６及びＬＯＣＯＳ酸化膜８０２を介してＳＯＩ層（単結晶シリコン層）８１１が形成される。この結果、ＳＯＩ基板８２０が得られる。
【００４９】
このようにして得られたＳＯＩ基板８２０におけるＳＯＩ層８１１の厚さの状態をより仔細に記述したのが図１３（ａ）である。図１３（ａ）によれば、第１のＳｉウエハー８０１の切断面（Ｒｐ面）は一定ではなく、ＳＯＩ層８１１の厚さにはあるばらつき（ΔＲｐ）１３０４があることがわかる。上述したプロセスの場合、ΔＲｐの最大の原因はシリコン酸化膜８０６の膜厚ばらつき（膜厚の不均一性）であり、また、厳密には各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差もΔＲｐの原因となる。これらにより、ΔＲｐは場所によって±５０ｎｍ程度となる。
【００５０】
この後、図１３（ｂ）に示すように、上記切断後のＳＯＩ層８１１の表面は、研磨砥粒を含まないアルカリ系研磨液による化学的研磨（以下、「選択研磨」ともいう。）により研磨選択比３７の条件で研磨ストッパー層（ＬＯＣＯＳ酸化膜）８０２をストッパーとして研磨される。これにより、研磨面の全域に研磨ストッパー層８０２の表面が露出され、この研磨ストッパー層８０２の間にのみＳＯＩ層８１１が残る状態とされる。
【００５１】
上記の選択研磨について以下に詳しく説明する。エチレンジアミン水溶液やアンモニア水溶液のようなアルカリ溶液からなる研磨液を用いて、上記切断後のＳＯＩ層８１１の表面が化学的に研磨される。そして、この化学的研磨においては研磨圧力と研磨定磐の回転数との設定が重要である。ここで、研磨圧力とは研磨面にかかる圧力であり、研磨定磐の回転数とは張り合わせＳＯＩ基板８２０を支持する保持定磐と対向する状態で配置される研磨定磐の回転数である。
【００５２】
なお、上記研磨液には０．０００５％のエチレンジアミン溶液を用い、研磨液の流量を６０ｃｍ3 ／ｍｉｎに設定し、２０℃の室温雰囲気で研磨を行うこととする。また、保持定磐の回転数は研磨定磐の回転数と等しくする。
【００５３】
図１４は、上記の条件で第１のＳｉウエハー（シリコン基板）８０１の切断面を研磨した場合であって、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積を横軸にして、上記ＳＯＩ層の膜減り速度Ｒｓｏｉに対するシリコンの膜減り速度Ｒｓｉの比を縦軸にプロットしたグラフＦ5 を示すものである。ただし、シリコン基板の膜減り速度Ｒｓｉとは、研磨面の全面がシリコン基板である場合の化学的研磨におけるシリコン基板の膜減り速度である。また、ＳＯＩ層の膜減り速度Ｒｓｏｉとは、研磨が研磨ストッパー層８０２にまで達した際に研磨ストッパー層８０２間に残るＳＯＩ層８１１の膜減り速度である。
【００５４】
ここで、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積に対してシリコン基板の膜減り速度Ｒｓｉの微分係数とＳＯＩ層の膜減り速度Ｒｓｏｉの微分係数とがほぼ等しくなる値が選択研磨の最適値となる。したがって、この最適値は、グラフＦ5 において極大値を示す値となり、具体的には、ｗ×ｒｏｔ＝１３０００付近、Ｒｓｉ／Ｒｓｏｉ＝３７になる。これが、上記の研磨選択比（Ｒｓｉ／Ｒｓｏｉ）３７に相当し、選択研磨によりＳＯＩ層８１１を平坦化する場合の最適条件である。
【００５５】
この後、素子分離領域（研磨ストッパー層としてのＬＯＣＯＳ酸化膜）８０２の相互間にのみ残されたＳＯＩ層８１１（ＭＯＳＦＥＴ活性領域８０３）の上には図示せぬゲート酸化膜を介して多結晶シリコンからなる図示せぬゲート電極が形成され、このゲート電極は裏面ゲート電極８０５の上方に位置している。そして、ゲート電極の両側面下に位置するＳＯＩ層８１１には図示せぬソース／ドレイン領域の拡散層が形成される。この結果、ＭＯＳＦＥＴ活性領域８０３には図示せぬＭＯＳトランジスターが形成される。
【００５６】
上記第２の実施例によれば、素子分離領域のＳｉ以外の材質から構成される層（ＬＯＣＯＳ酸化膜）を研磨ストッパー層８０２として研磨選択比３７の条件で選択研磨を行うことにより、図１３（ａ）に示すＳＯＩ層８１１の厚さのばらつきΔＲｐを１／３７に縮小できる。すなわち、図１３（ａ）に示すＳＯＩ層８１１の厚さのばらつきΔＲｐが±５０ｎｍ程度ある場合においは、研磨選択比３７の条件でＳＯＩ層８１１を研磨すれば、図１３（ｂ）に示すように、選択研磨後のＳＯＩ層８１１の厚さのばらつきΔＴｓｏｉ（Ｔｓｏｉ.1とＴｓｏｉ.2の差）を約±２ｎｍまで抑制することができる。
【００５７】
つまり、図９に示す工程において、ＬＯＣＯＳ酸化膜８０２及び裏面ゲート電極８０５の上に熱酸化法以外の方法、例えばＣＶＤ法によりシリコン酸化膜８０６を形成し、このシリコン酸化膜８０６を平坦化しても、厳密には膜厚ばらつきが生じており、さらに各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差により、第１のＳｉウエハー８０１の切断後のＳＯＩ層８１１の厚さも不均一なものとなるが、上記研磨選択比３７の条件で選択研磨を行えば、上記切断後のＳＯＩ層８１１の厚さのばらつきΔＲｐを１／３７に縮小できるということである。
【００５８】
尚、上記第２の実施例では、第１のＳｉウエハー２０１の表面に研磨ストッパー層（ＬＯＣＯＳ酸化膜）２０２をＬＯＣＯＳ法により形成しているが、この研磨ストッパー層の形成方法はＬＯＣＯＳ法に限定されるものではなく、研磨ストッパー層を他の方法により形成することも可能である。
【００５９】
また、図９に示すように、ＭＯＳＦＥＴ活性領域８０３に裏面ゲート電極８０５を形成しているが、この発明は他のものに応用することも可能であり、ＭＯＳＦＥＴ活性領域８０３に裏面ゲート電極８０５とともに又は裏面ゲート電極８０５の他に配線、抵抗、キャパシター等の素子を埋め込むことも可能である。これにより、張り合わせＳＯＩ基板を用いた半導体装置を製造する場合に高集積化が実現でき、この場合においてもＳＯＩ層８１１の厚さの均一性を損なうことがない。
【００６０】
【発明の効果】
以上説明したようにこの発明によれば、ゲート電極の下方に裏面ゲート電極を設け、この裏面ゲート電極とゲート電極とによりチャネル形成領域を挟む構成としている。また、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨している。したがって、ＭＯＳトランジスターのショートチャネル効果を抑制することが可能な張り合わせＳＯＩ基板の作製方法を提供することができる。また、熱酸化法以外の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にできる張り合わせＳＯＩ基板の作製方法を提供することができる。また、ＳＯＩ層の厚さの均一性を損なうことなく、ＳＯＩ基板に様々な素子を埋め込むことにより高集積化を実現した張り合わせＳＯＩ基板の作製方法を提供することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図。
【図２】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図１の次の工程を示す断面図。
【図３】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図２の次の工程を示す断面図。
【図４】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図３の次の工程を示す断面図。
【図５】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図４の次の工程を示す断面図。
【図６】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図５の次の工程を示す断面図。
【図７】 図７（ａ）は、この発明の第１の実施例による張り合わせＳＯＩ基板に形成されたＭＯＳトランジスターを示す平面図であり、図７（ｂ）は、図７（ａ）の７ａー７ａ線に沿った断面図。
【図８】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図。
【図９】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図８の次の工程を示す断面図。
【図１０】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図９の次の工程を示す断面図。
【図１１】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図１０の次の工程を示す断面図。
【図１２】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図１１の次の工程を示す断面図。
【図１３】 図１３（ａ）は、この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであって、図１２に示す張り合わせＳＯＩ基板の作製工程におけるＳＯＩ層の厚さの状態をより正確に表現した断面図であり、図１３（ｂ）は、上記作製方法におけるＳＯＩ層の化学的研磨による平坦化工程を示すものであって、図１３（ａ）の次の工程を示す断面図。
【図１４】 研磨定磐の回転数と研磨圧力との積に対するシリコン基板とＳＯＩ層との膜減り速度比を示すグラフ。
【図１５】 図１５（ａ）〜図１５（ｄ）は、従来の張り合わせＳＯＩ基板の作製方法を示す断面図。
【符号の説明】
１０１…第１のＳｉウエハー、１０２…第１のシリコン酸化膜、１０３…裏面ゲート電極、１０５…イオン注入のピークレンジ（Ｒｐ２）、１０６…第２のシリコン酸化膜、１０６ａ…平坦化された酸化膜表面、１０７…第２のシリコンウエハー、１０８…ＳＯＩ層、１０９…水素イオン、１２０…ＳＯＩ基板、７０１…ＭＯＳＦＥＴ活性領域、７０２…素子分離領域、７０３…ゲート電極、８０１…第１のＳｉウエハー（Ｓｉ基板）、８０２…研磨ストッパー層（ＬＯＣＯＳ酸化膜、素子分離領域）、８０３…ＭＯＳトランジスター活性領域、８０４…段差、８０５…裏面ゲート電極、８０６…シリコン酸化膜、８０７…イオン注入のピークレンジ（Ｒｐ）、８０８…第２のＳｉウエハー、８０９…Smart Cut（登録商標） 法におけるイオン注入、８１１…ＳＯＩ層（単結晶シリコン層）、１３０４…ＳＯＩ層の厚さのばらつき（ΔＲｐ）、８２０…ＳＯＩ基板、１１０１…第１のＳｉウエハー、１１０２…酸化膜層、１１０３…イオン注入のピークレンジ（Ｒｐ）、１１０４…第２のＳｉウエハー、１１０５…ＳＯＩ層（単結晶シリコン層）、１１０９…水素イオン。
【発明の属する技術分野】
この発明は、張り合わせＳＯＩ基板の作製方法に係わり、特に、熱酸化法以外の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にでき、またＳＯＩ基板に様々な素子を埋め込むことにより高集積化を実現でき、さらにＭＯＳトランジスターのショートチャネル効果を抑制することが可能な張り合わせＳＯＩ基板の作製方法に関する。
【０００２】
【従来の技術】
酸化膜のような絶縁膜上の単結晶シリコン(Silicon on Insulator : SOI)層に形成されたＭＯＳトランジスターは、通常のＭＯＳトランジスターに比べて優れた耐放射線特性及びラッチアップ特性を有するとともに、ショートチャネル効果の抑制にも優れている。特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得られることから、近年最も注目される技術の一つになっている。
【０００３】
上記ウエハー張り合わせ技術を用いてＳＯＩ基板を作製する方法の一つとして、最近、Smart Cut（登録商標） Technology (Smart Cut （登録商標） Process)と称するものがフランスのSOITEC社において商業化されている。
【０００４】
以下、図面を参照して上記 Smart Cut（登録商標） Processについて説明する。図１５（ａ）〜図１５（ｄ）は、従来の張り合わせＳＯＩ基板の作製方法（Smart Cut（登録商標） Process ）を示す断面図である。先ず、図１５（ａ）に示すように、第１のＳｉウエハー1101の上には厚さが例えば４００ｎｍの酸化膜層1102が熱酸化法により形成される。
【０００５】
次に、図１５（ｂ）に示すように、第１のＳｉウエハー1101には酸化膜層602を通して例えば水素イオン1109が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2 程度のドーズ量でイオン注入が行われる。この際のイオン注入エネルギーは該イオン注入のピークレンジ（Ｒｐ）1103が第１のＳｉウエハー1101中に存するように設定され、具体的にはＲｐは酸化膜層1102と第１のＳｉウエハー1101との境界面から２５０ｎｍ程度の深さに設定される。
【０００６】
次に、上記酸化膜層1102の表面が洗浄された後、図１５（ｃ）に示すように、酸化膜層1102の表面と第２のＳｉウエハー1104の表面とが張り合わされる。この張り合わせは室温にて行われる。
【０００７】
この後、上記張り合わされた第１、第２のウエハー1101、1104 は、図示せぬ拡散炉に入れられ、この拡散炉によって４００℃〜５００℃程度の低温でアニールされる。この際に、第１のウエハー1101は上記イオン注入のピークレンジ（Ｒｐ）1103において切断される。これにより、図１５（ｄ）に示すように、第２のウエハー1104の上には酸化膜層（絶縁膜）1102を介して厚さが２５０ｎｍ程度のＳＯＩ層（単結晶シリコン層）1105が形成される。この結果、張り合わせＳＯＩ基板1110が形成される。
【０００８】
次に、上記ＳＯＩ層1105の表面を５０ｎｍ程度研磨することにより、ＳＯＩ層1105の表面における切断に伴うダメージが除去される。この後、この張り合わせＳＯＩ基板1110は１１００℃の高温でアニールされる。これは、張り合わせＳＯＩ基板1110の張り合わせ強度を強化するとともに、ＳＯＩ層1105の表面近傍における結晶欠陥を低減するための処理である。このようにして従来の張り合わせＳＯＩ基板が作製される。この方法によれば、厚さのばらつきが±５ｎｍという極めて均一性の高いＳＯＩ層1105をウエハーの全表面上に形成することができる。
【０００９】
この後、上記張り合わせＳＯＩ基板におけるＳＯＩ層1105には図示せぬＭＯＳトランジスターが形成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の張り合わせＳＯＩ基板及びその作製方法（Smart Cut（登録商標） Process)には、以下のような問題点がある。前述したように、ＳＯＩ層に形成されたＭＯＳトランジスターはショートチャネル効果の抑制にも優れているが、トランジスターの微細化がより進むにつれて、ＳＯＩ層に形成されたＭＯＳトランジスターであってもショートチャネル効果が生じる。つまり、ＭＯＳトランジスターのゲート長が短くなることにより、ドレインからの電気力線がチャネルが形成される部分のＳＯＩ層を通ってソースに達し、その結果、リーク電流が増大してしまうという問題が生じる。
【００１１】
上記の方法により作製された張り合わせＳＯＩ基板におけるＳＯＩ層の厚さの均一性は、イオン注入時にイオンが通過するところの埋め込み酸化膜厚の均一性及びイオン注入自体のピークレンジ（Ｒｐ）の面内均一性により定まる。このため、埋め込み酸化膜の形成方法は膜厚均一性の優れたプロセスを用いる必要があり、具体的には、上記の従来の張り合わせＳＯＩ基板の作製方法で用いられているように、熱酸化法に限定されてしまう。しかし、例えば裏面ゲート電極のような埋込素子を有する張り合わせＳＯＩ基板の作製方法では、上記埋め込み酸化膜の大半を熱酸化法以外の方法であるＣＶＤ（Chemical Vapor Deposition ）法により形成せざるをえず、ＣＶＤ法により形成すると、この埋め込み酸化膜の膜厚が不均一になる。さらに、ＣＶＤ法により形成された埋め込み酸化膜は平坦化に伴う研磨工程をも施す必要がある場合があるため、この埋め込み酸化膜の膜厚均一性は熱酸化膜に比較して５倍以上悪くなる。また、ＳＯＩ基板に高集積化を実現するための様々な素子を埋め込む構造とすると、この素子が形成される材質によっては、注入されるイオンの飛程が異なる場合もあるため、このような場合はイオン注入自体のピークレンジ（Ｒｐ）の面内均一性が悪化することとなる。したがって、上記従来の張り合わせＳＯＩ基板の作製方法では、ＳＯＩ基板に様々な素子を埋め込む構造としたり、また埋め込み酸化膜をＣＶＤ法により形成すると、熱酸化法により形成する場合のような膜厚均一性の優れたＳＯＩ層を形成することができない。
【００１２】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ＭＯＳトランジスターのショートチャネル効果を抑制することが可能な張り合わせＳＯＩ基板の作製方法を提供することにある。
【００１３】
また、この発明の目的は、熱酸化法以外の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にできる張り合わせＳＯＩ基板の作製方法を提供することにある。
【００１４】
また、この発明の目的は、ＳＯＩ層の厚さの均一性を損なうことなく、ＳＯＩ基板に様々な素子を埋め込むことにより高集積化を実現した張り合わせＳＯＩ基板の作製方法を提供することにある。
【００１５】
【課題を解決するための手段】
この発明に係る張り合わせＳＯＩ基板の作製方法は、上記課題を解決するため、Ｓｉウエハーの表面上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の上に素子を形成する工程と、上記素子及び上記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜を平坦化する工程と、上記Ｓｉウエハーに上記第１、第２の絶縁膜及び上記素子を通してにSmart Cut（登録商標）法おけるイオン注入を行うことにより、該Ｓｉウエハーにおける一定の深さにイオン注入のピークレンジを形成する工程と、上記第２の絶縁膜の表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、を具備することを特徴とする。
【００１６】
また、上記第２の絶縁膜を形成する工程における該第２の絶縁膜をＣＶＤ法により形成することを特徴とする。
【００１７】
また、Ｓｉウエハーの表面にＳｉ以外の材質から構成される研磨ストッパー層を形成することにより、該Ｓｉウエハーの表面に段差を設ける工程と、上記研磨ストッパー層の相互間に素子を設ける工程と、上記素子及び上記研磨ストッパー層の上に絶縁膜を設ける工程と、上記絶縁膜を平坦化する工程と、上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層を通してSmart Cut（登録商標）法におけるイオン注入を行うことにより、該Ｓｉウエハー中に該イオン注入のピークレンジを形成する工程と、上記絶縁膜の表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨する工程と、を具備することを特徴とする。
【００１８】
また、Ｓｉウエハーの表面の一部をドライエッチング法でエッチング除去することにより、該Ｓｉウエハーの表面に段差を設ける工程と、上記段差の部分の上にＳｉ以外の材質から構成される研磨ストッパー層を形成する工程と、上記研磨ストッパー層の相互間に素子を設ける工程と、上記素子及び上記研磨ストッパー層の上に絶縁膜を設ける工程と、上記絶縁膜を平坦化する工程と、上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層を通してSmart Cut（登録商標）法におけるイオン注入を行うことにより、該Ｓｉウエハー中に該イオン注入のピークレンジを形成する工程と、上記絶縁膜の表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨する工程と、を具備することを特徴とする。
【００１９】
また、上記平坦化する工程における平坦化の手段としてＣＭＰ法を用いることを特徴とする。
【００２０】
また、上記素子が裏面ゲート電極、配線、抵抗又はキャパシタであることを特徴とする。
【００２１】
また、上記化学的に研磨する工程によりＭＯＳトランジスターの活性領域にのみ選択的にＳＯＩ層を形成することを特徴とする。
【００２２】
また、上記化学的に研磨する工程における研磨選択比（但し、研磨選択比とはＲｓｉ／Ｒｓｏｉであり、Ｒｓｉとは研磨面の全面がシリコン基板である場合の化学的研磨におけるシリコン基板の膜減り速度であり、Ｒｓｏｉとは研磨が研磨ストッパー層にまで達した際に研磨ストッパー層間に残るＳＯＩ層の膜減り速度である。）を３７とすることを特徴とする。
【００２３】
上記張り合わせＳＯＩ基板の作製方法によりＳＯＩ基板に形成されたＭＯＳトランジスターでは、ゲート電極の下方に裏面ゲート電極を設け、この裏面ゲート電極とゲート電極とによりチャネル形成領域を挟む構成としている。したがって、ＭＯＳトランジスターを駆動させた場合、ドレインからの電気力線が裏面ゲート電極に終端されるため、従来のＭＯＳトランジスターのようにドレインからの電気力線がチャネルを通ってソースに達することを抑制できる。この結果、リーク電流を抑制することができる。このようにして、ＭＯＳトランジスターのショートチャネル効果を抑制することができ、そしてＭＯＳトランジスターの特性ばらつきを抑制することができる。
【００２４】
上記張り合わせＳＯＩ基板の作製方法では、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨している。このため、研磨後のＳＯＩ層の厚さのばらつきを縮小することができる。つまり、研磨ストッパー層及びＳｉウエハーの上に平坦化された絶縁膜を形成した場合は、厳密にはこの絶縁膜に膜厚ばらつきが生じており、さらに各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差により、Ｓｉウエハーの切断後のＳＯＩ層の厚さも不均一なものとなるが、上記の化学的研磨を行えば、上記切断後のＳＯＩ層の厚さのばらつきを縮小することができる。また、上記化学的に研磨する工程における研磨選択比を３７とすることにより、研磨後のＳＯＩ層の厚さのばらつきを１／３７に縮小することができる。
【００２５】
また、上記張り合わせＳＯＩ基板の作製方法では、上記絶縁膜にキャパシタ等の素子を埋め込むことにより、張り合わせＳＯＩ基板を用いた半導体装置を製造する場合に高集積化が実現でき、この場合においてもＳＯＩ層の厚さの均一性を損なうことがない。
【００２６】
【発明の実施の形態及び実施例】
以下、図面を参照してこの発明を実施例により説明する。図１〜図６は、この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図である。図７（ａ）は、ＭＯＳトランジスターを示す平面図であって、このＭＯＳトランジスターは上記作製方法により作製された張り合わせＳＯＩ基板に形成されたものであり、図７（ｂ）は、図７（ａ）の７ａー７ａ線に沿った断面図である。
【００２７】
先ず、図１に示すように、第１のＳｉウエハー１０１の表面上には厚さが例えば５０ｎｍの第１のシリコン酸化膜１０２が熱酸化法により形成される。
【００２８】
次に、図２に示すように、第１のシリコン酸化膜１０２の上には、後述するＭＯＳトランジスターのチャネル領域の上方に位置する裏面ゲート電極１０３が形成される。この裏面ゲート電極１０３の形成は、例えばＣＶＤ（Chemical VaporDeposition ）法による構造物材料のデポジション、リソグラフィー技術及びドライエッチング技術によるパターニングといった一連のプロセスによって行われる。
【００２９】
具体的には、第１のシリコン酸化膜１０２の上には例えば多結晶シリコン膜がＣＶＤ法により堆積され、この多結晶シリコン膜の上にはチャネル領域の上方に位置する図示せぬレジスト膜が形成される。このレジスト膜をマスクとして上記多結晶シリコン膜をエッチングすることにより、第１のシリコン酸化膜１０２の上に多結晶シリコンからなる裏面電極103 が形成される。そして、上記レジスト膜は除去される。
【００３０】
この後、図３に示すように、裏面ゲート電極１０３及び第１のシリコン酸化膜１０２の上には第２のシリコン酸化膜１０６がＣＶＤ法により堆積される。この後、このシリコン酸化膜１０６の表面はＣＭＰ（Chemical Mechanical Polishing ）などの手段で平坦化される。尚、このＣＭＰ平坦化法は多層ストッパーを用いる技術であるから、ＣＭＰを用いる場合は裏面ゲート電極１０３及び第１のシリコン酸化膜１０２の上に第２のシリコン酸化膜１０６及びＢＰＳＧ膜等を積層した構造とする必要があるが、これを用いれば、平坦化後のシリコン酸化膜１０６の膜厚ばらつきを±３０ｎｍ程度に抑制することができる。よって、膜厚均一性の高いシリコン酸化膜106 を形成することができる。
【００３１】
次に、図４に示すように、第１のＳｉウエハー１０１には第１、第２のシリコン酸化膜１０２、１０６及び裏面ゲート電極１０３を通してSmart Cut（登録商標）法におけるイオン注入が行われる。この際のイオン注入は、例えば水素イオン１０９が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2 程度のドーズ量（これは半導体プロセスにおけるソース／ドレイン領域形成時のドーズ量の１０倍程度）で行われる。また、イオン注入エネルギーは該イオン注入のピークレンジが第１のＳｉウエハー１０１中に存するように設定され、具体的にはピークレンジは、第１のシリコン酸化膜１０２と第１のＳｉウエハー１０１との境界面から例えば２５０ｎｍ程度の深さに設定される。尚、酸化膜中及びＳｉ中における各種イオン注入の飛程はほぼ等しいため、上記ピークレンジ（Ｒｐ２）１０５は場所によらずＳｉウエハー１０１中の表面からほぼ一定の深さになる。
【００３２】
この後、図５に示すように、第２のＳｉ酸化膜１０６の表面の粗さ及び表面に付着した塵等がＣＭＰなどの手段を施すことにより除去される。次に、第２のＳｉウエハー１０７を準備し、第２のシリコン酸化膜１０６の表面と第２のＳｉウエハー１０７の表面とが張り合わされる。この張り合わせは室温にて行われる。
【００３３】
この後、上記張り合わされた第１、第２のＳｉウエハー１０１、１０７は、図示せぬ拡散炉に入れられ、この拡散炉によって４００℃〜５００℃程度の低温でアニールされる。この際に、第１のＳｉウエハー１０１は上記イオン注入のピークレンジ（Ｒｐ２）１０５において切断される。これにより、図６に示すように、第２のＳｉウエハー１０７の上には第１、第２のシリコン酸化膜１０２、１０６を介してＳＯＩ層（単結晶シリコン層）１０８が形成される。このようにしてＭＯＳトランジスターのチャネルを含む領域の下部に裏面ゲート電極１０３が埋め込まれたＳＯＩ基板１２０が得られる。
【００３４】
次に、上記ＳＯＩ層１０８の表面を５０ｎｍ程度研磨することにより、ＳＯＩ層１０８の表面における切断に伴うダメージが除去される。この後、この張り合わせＳＯＩ基板１２０は１１００℃の高温でアニールされる。これは、張り合わせＳＯＩ基板１２０の張り合わせ強度を強化するとともに、ＳＯＩ層１０８の表面近傍における結晶欠陥を低減するための処理である。
【００３５】
この後、図７（ａ）に示すように、ＳＯＩ層１０８の表面上におけるＭＯＳＦＥＴ活性領域７０１以外の部分には素子分離領域（素子分離酸化膜）７０２が設けられる。
【００３６】
次に、上記ＭＯＳＦＥＴ活性領域７０１において、図７（ｂ）に示すように、裏面ゲート電極１０３の上方に位置するＳＯＩ層１０８の上には図示せぬゲート絶縁膜を介してゲート電極７０３が形成される。この後、このゲート電極７０２の両側に位置するＳＯＩ層１０８には図示せぬソース／ドレイン領域の拡散層が形成される。
【００３７】
上記裏面ゲート電極１０３は図示せぬ配線層に電気的に接続される。この配線層は、裏面ゲート電極１０３の電位を制御するためのものであり、通常、ｎＭＯＳトランジスターに対してはグランド（接地電位）に接続され、ｐＭＯＳトランジスターに対しては電源に接続される。
【００３８】
上記第１の実施例によれば、図７（ｂ）に示すように、ゲート電極７０３の下方に裏面ゲート電極１０３を設け、この裏面ゲート電極１０３とゲート電極７０３とによりチャネル形成領域を挟み、この裏面ゲート電極１０３を図示せぬ配線層と電気的に接続して接地電位又は電源電位に固定する構成としている。したがって、ＭＯＳトランジスターを駆動させた場合、ドレインからの電気力線が固定された電位を有する裏面ゲート電極１０３に終端されるため、従来のＭＯＳトランジスターのようにドレインからの電気力線がチャネルを通ってソースに達することを抑制できる。この結果、リーク電流を抑制することができる。このようにして、ＭＯＳトランジスターのショートチャネル効果を抑制することができ、そしてＭＯＳトランジスターの特性ばらつきを抑制することができる。尚、このリーク電流の抑制という効果は、裏面ゲート電極１０３とＳＯＩ層１０８との間の酸化膜（第１のシリコン酸化膜１０２）の膜厚が薄いほど、あるいはＭＯＳトランジスターのチャネルが形成される領域のＳＯＩ層１０８の厚さが薄いほど大きい。
【００３９】
尚、上記第１の実施例では、ＭＯＳトランジスターの下部に裏面ゲート電極１０３を埋め込んでいるが、ＭＯＳトランジスターの下部に裏面ゲート電極１０３とともに又は裏面ゲート電極１０３の他に配線、抵抗、キャパシター等の素子を埋め込むことも可能である。これにより、張り合わせＳＯＩ基板を用いた半導体装置を製造する場合に高集積化が実現できる。
【００４０】
図８〜図１３は、この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図である。図１３（ａ）、（ｂ）は、上記作製方法におけるＳＯＩ層の化学的研磨による平坦化工程を示す断面図であり、図１３（ａ）は、図１２に示す張り合わせＳＯＩ基板の作製工程におけるＳＯＩ層の厚さの状態をより正確に表現したものである。
【００４１】
先ず、図８に示すように、第１のＳｉウエハー（Ｓｉ基板）８０１の表面におけるＭＯＳＦＥＴ活性領域８０３には、例えば窒化Ｓｉ膜を含む図示せぬ熱酸化マスク層がリソグラフィー技術等を用いて選択的に形成される。この後、上記熱酸化マスク層をマスクとして酸化膜を選択的に成長させることにより、第１のＳｉウエハー８０１の表面における素子分離領域にはＳｉ以外の材質から構成される研磨ストッパー層として例えばＬＯＣＯＳ酸化膜８０２が形成される。この際、このＬＯＣＯＳ酸化膜８０２の約４５％はＳｉ基板８０１の内部方向に形成されるので、ＬＯＣＯＳ酸化膜８０２下部とＭＯＳＦＥＴ活性領域８０３表面との間には段差８０４が形成される。この後、上記熱酸化マスク層がウエットエッチングを含む各種エッチング技術を用いて除去される。
【００４２】
また、図には示していないが、上記研磨ストッパー層（ＬＯＣＯＳ酸化膜）８０２はエッチング法（例えば、ドライエッチング法）によっても形成することが可能である。エッチング法の場合は、まず、第１のＳｉウエハー８０１の表面におけるＭＯＳトランジスター活性領域８０３にリソグラフィー技術によってレジスト膜が被覆される。この後、このレジスト膜をマスクとして例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ（Reactive Ion Etching）を所定の時間行うことにうより、素子分離領域のウエハー８０１表面がエッチング除去される。これにより、ウエハー８０１表面には段差８０４が形成される。尚、上記所定の時間はエッチングレートから所望の段差を得るための時間を逆算すればよい。そして、段差８０４の部分の上には、Ｓｉ以外の材質から構成される研磨ストッパー層として例えばシリコン酸化膜が形成される。
【００４３】
次に、図９に示すように、第１のＳｉウエハー８０１及びＬＯＣＯＳ酸化膜８０２の上には熱酸化法により１００ｎｍ程度の図示せぬ酸化膜が形成され、ＭＯＳＦＥＴ活性領域８０３の上方に位置する該酸化膜の上にはリソグラフィー技術等を用いて例えば多結晶シリコン層からなる裏面ゲート電極８０５が形成される。
【００４４】
この後、裏面ゲート電極８０５及びＬＯＣＯＳ酸化膜８０２の上には厚さが４００ｎｍ程度のシリコン酸化膜８０６がＣＶＤ法により形成される。
【００４５】
この後、上記シリコン酸化膜８０６の表面が平坦化される。尚、この平坦化は、任意の方法で行われるが、特殊なＣＭＰ（Chemical Mechanical Polishing ）平坦化法を用いることも可能であり、これを用いればＭＯＳＦＥＴ活性領域８０３上における平坦化後のシリコン酸化膜８０６の膜厚ばらつきを±３０ｎｍ程度に抑制することができる。
【００４６】
次に、図１０に示すように、第１のＳｉウエハー８０１には平坦化されたシリコン酸化膜８０６の表面からSmart Cut（登録商標）法におけるイオン注入８０９が行われる。この際のイオン注入エネルギーは、該イオン注入のピークレンジ（Ｒｐ）８０７が第１のＳｉウエハー８０１中に存するように設定され、具体的には、Ｒｐはシリコン酸化膜８０６と第１のＳｉウエハー８０１の境界面から２５０ｎｍ程度の深さに設定される。尚、酸化膜中及びＳｉ中における各種イオンの飛程はほぼ等しいため、上記ピークレンジ（Ｒｐ）２０６は場所によらずＳｉウエハー８０１中の表面からほぼ一定の深さになるが、ＣＶＤ法により形成されたシリコン酸化膜８０６の膜厚は従来のような熱酸化法によるものより不均一となるため、従来の張り合わせＳＯＩ基板の作製方法の場合より大きなＲｐのばらつきを生ずる。
【００４７】
この後、上記シリコン酸化膜８０６の表面が洗浄された後、第２のＳｉウエハー８０８を準備し、図１１に示すように、シリコン酸化膜８０６の表面と第２のＳｉウエハー８０８の表面とが張り合わされる。この張り合わせは室温にて行われる。
【００４８】
次に、上記張り合わされた第１、第２のＳｉウエハー８０１、８０８は４００℃〜５００℃程度の低温でアニールされる。この際に、第１のＳｉウエハー８０１は上記イオン注入のピークレンジ（Ｒｐ）８０７において切断される。これにより、図１２に示すように、第２のＳｉウエハー８０８の上には裏面ゲート電極８０５、シリコン酸化膜８０６及びＬＯＣＯＳ酸化膜８０２を介してＳＯＩ層（単結晶シリコン層）８１１が形成される。この結果、ＳＯＩ基板８２０が得られる。
【００４９】
このようにして得られたＳＯＩ基板８２０におけるＳＯＩ層８１１の厚さの状態をより仔細に記述したのが図１３（ａ）である。図１３（ａ）によれば、第１のＳｉウエハー８０１の切断面（Ｒｐ面）は一定ではなく、ＳＯＩ層８１１の厚さにはあるばらつき（ΔＲｐ）１３０４があることがわかる。上述したプロセスの場合、ΔＲｐの最大の原因はシリコン酸化膜８０６の膜厚ばらつき（膜厚の不均一性）であり、また、厳密には各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差もΔＲｐの原因となる。これらにより、ΔＲｐは場所によって±５０ｎｍ程度となる。
【００５０】
この後、図１３（ｂ）に示すように、上記切断後のＳＯＩ層８１１の表面は、研磨砥粒を含まないアルカリ系研磨液による化学的研磨（以下、「選択研磨」ともいう。）により研磨選択比３７の条件で研磨ストッパー層（ＬＯＣＯＳ酸化膜）８０２をストッパーとして研磨される。これにより、研磨面の全域に研磨ストッパー層８０２の表面が露出され、この研磨ストッパー層８０２の間にのみＳＯＩ層８１１が残る状態とされる。
【００５１】
上記の選択研磨について以下に詳しく説明する。エチレンジアミン水溶液やアンモニア水溶液のようなアルカリ溶液からなる研磨液を用いて、上記切断後のＳＯＩ層８１１の表面が化学的に研磨される。そして、この化学的研磨においては研磨圧力と研磨定磐の回転数との設定が重要である。ここで、研磨圧力とは研磨面にかかる圧力であり、研磨定磐の回転数とは張り合わせＳＯＩ基板８２０を支持する保持定磐と対向する状態で配置される研磨定磐の回転数である。
【００５２】
なお、上記研磨液には０．０００５％のエチレンジアミン溶液を用い、研磨液の流量を６０ｃｍ3 ／ｍｉｎに設定し、２０℃の室温雰囲気で研磨を行うこととする。また、保持定磐の回転数は研磨定磐の回転数と等しくする。
【００５３】
図１４は、上記の条件で第１のＳｉウエハー（シリコン基板）８０１の切断面を研磨した場合であって、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積を横軸にして、上記ＳＯＩ層の膜減り速度Ｒｓｏｉに対するシリコンの膜減り速度Ｒｓｉの比を縦軸にプロットしたグラフＦ5 を示すものである。ただし、シリコン基板の膜減り速度Ｒｓｉとは、研磨面の全面がシリコン基板である場合の化学的研磨におけるシリコン基板の膜減り速度である。また、ＳＯＩ層の膜減り速度Ｒｓｏｉとは、研磨が研磨ストッパー層８０２にまで達した際に研磨ストッパー層８０２間に残るＳＯＩ層８１１の膜減り速度である。
【００５４】
ここで、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積に対してシリコン基板の膜減り速度Ｒｓｉの微分係数とＳＯＩ層の膜減り速度Ｒｓｏｉの微分係数とがほぼ等しくなる値が選択研磨の最適値となる。したがって、この最適値は、グラフＦ5 において極大値を示す値となり、具体的には、ｗ×ｒｏｔ＝１３０００付近、Ｒｓｉ／Ｒｓｏｉ＝３７になる。これが、上記の研磨選択比（Ｒｓｉ／Ｒｓｏｉ）３７に相当し、選択研磨によりＳＯＩ層８１１を平坦化する場合の最適条件である。
【００５５】
この後、素子分離領域（研磨ストッパー層としてのＬＯＣＯＳ酸化膜）８０２の相互間にのみ残されたＳＯＩ層８１１（ＭＯＳＦＥＴ活性領域８０３）の上には図示せぬゲート酸化膜を介して多結晶シリコンからなる図示せぬゲート電極が形成され、このゲート電極は裏面ゲート電極８０５の上方に位置している。そして、ゲート電極の両側面下に位置するＳＯＩ層８１１には図示せぬソース／ドレイン領域の拡散層が形成される。この結果、ＭＯＳＦＥＴ活性領域８０３には図示せぬＭＯＳトランジスターが形成される。
【００５６】
上記第２の実施例によれば、素子分離領域のＳｉ以外の材質から構成される層（ＬＯＣＯＳ酸化膜）を研磨ストッパー層８０２として研磨選択比３７の条件で選択研磨を行うことにより、図１３（ａ）に示すＳＯＩ層８１１の厚さのばらつきΔＲｐを１／３７に縮小できる。すなわち、図１３（ａ）に示すＳＯＩ層８１１の厚さのばらつきΔＲｐが±５０ｎｍ程度ある場合においは、研磨選択比３７の条件でＳＯＩ層８１１を研磨すれば、図１３（ｂ）に示すように、選択研磨後のＳＯＩ層８１１の厚さのばらつきΔＴｓｏｉ（Ｔｓｏｉ.1とＴｓｏｉ.2の差）を約±２ｎｍまで抑制することができる。
【００５７】
つまり、図９に示す工程において、ＬＯＣＯＳ酸化膜８０２及び裏面ゲート電極８０５の上に熱酸化法以外の方法、例えばＣＶＤ法によりシリコン酸化膜８０６を形成し、このシリコン酸化膜８０６を平坦化しても、厳密には膜厚ばらつきが生じており、さらに各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差により、第１のＳｉウエハー８０１の切断後のＳＯＩ層８１１の厚さも不均一なものとなるが、上記研磨選択比３７の条件で選択研磨を行えば、上記切断後のＳＯＩ層８１１の厚さのばらつきΔＲｐを１／３７に縮小できるということである。
【００５８】
尚、上記第２の実施例では、第１のＳｉウエハー２０１の表面に研磨ストッパー層（ＬＯＣＯＳ酸化膜）２０２をＬＯＣＯＳ法により形成しているが、この研磨ストッパー層の形成方法はＬＯＣＯＳ法に限定されるものではなく、研磨ストッパー層を他の方法により形成することも可能である。
【００５９】
また、図９に示すように、ＭＯＳＦＥＴ活性領域８０３に裏面ゲート電極８０５を形成しているが、この発明は他のものに応用することも可能であり、ＭＯＳＦＥＴ活性領域８０３に裏面ゲート電極８０５とともに又は裏面ゲート電極８０５の他に配線、抵抗、キャパシター等の素子を埋め込むことも可能である。これにより、張り合わせＳＯＩ基板を用いた半導体装置を製造する場合に高集積化が実現でき、この場合においてもＳＯＩ層８１１の厚さの均一性を損なうことがない。
【００６０】
【発明の効果】
以上説明したようにこの発明によれば、ゲート電極の下方に裏面ゲート電極を設け、この裏面ゲート電極とゲート電極とによりチャネル形成領域を挟む構成としている。また、上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨している。したがって、ＭＯＳトランジスターのショートチャネル効果を抑制することが可能な張り合わせＳＯＩ基板の作製方法を提供することができる。また、熱酸化法以外の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にできる張り合わせＳＯＩ基板の作製方法を提供することができる。また、ＳＯＩ層の厚さの均一性を損なうことなく、ＳＯＩ基板に様々な素子を埋め込むことにより高集積化を実現した張り合わせＳＯＩ基板の作製方法を提供することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図。
【図２】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図１の次の工程を示す断面図。
【図３】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図２の次の工程を示す断面図。
【図４】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図３の次の工程を示す断面図。
【図５】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図４の次の工程を示す断面図。
【図６】 この発明の第１の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図５の次の工程を示す断面図。
【図７】 図７（ａ）は、この発明の第１の実施例による張り合わせＳＯＩ基板に形成されたＭＯＳトランジスターを示す平面図であり、図７（ｂ）は、図７（ａ）の７ａー７ａ線に沿った断面図。
【図８】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示す断面図。
【図９】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図８の次の工程を示す断面図。
【図１０】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図９の次の工程を示す断面図。
【図１１】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図１０の次の工程を示す断面図。
【図１２】 この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであり、図１１の次の工程を示す断面図。
【図１３】 図１３（ａ）は、この発明の第２の実施例による張り合わせＳＯＩ基板の作製方法を示すものであって、図１２に示す張り合わせＳＯＩ基板の作製工程におけるＳＯＩ層の厚さの状態をより正確に表現した断面図であり、図１３（ｂ）は、上記作製方法におけるＳＯＩ層の化学的研磨による平坦化工程を示すものであって、図１３（ａ）の次の工程を示す断面図。
【図１４】 研磨定磐の回転数と研磨圧力との積に対するシリコン基板とＳＯＩ層との膜減り速度比を示すグラフ。
【図１５】 図１５（ａ）〜図１５（ｄ）は、従来の張り合わせＳＯＩ基板の作製方法を示す断面図。
【符号の説明】
１０１…第１のＳｉウエハー、１０２…第１のシリコン酸化膜、１０３…裏面ゲート電極、１０５…イオン注入のピークレンジ（Ｒｐ２）、１０６…第２のシリコン酸化膜、１０６ａ…平坦化された酸化膜表面、１０７…第２のシリコンウエハー、１０８…ＳＯＩ層、１０９…水素イオン、１２０…ＳＯＩ基板、７０１…ＭＯＳＦＥＴ活性領域、７０２…素子分離領域、７０３…ゲート電極、８０１…第１のＳｉウエハー（Ｓｉ基板）、８０２…研磨ストッパー層（ＬＯＣＯＳ酸化膜、素子分離領域）、８０３…ＭＯＳトランジスター活性領域、８０４…段差、８０５…裏面ゲート電極、８０６…シリコン酸化膜、８０７…イオン注入のピークレンジ（Ｒｐ）、８０８…第２のＳｉウエハー、８０９…Smart Cut（登録商標） 法におけるイオン注入、８１１…ＳＯＩ層（単結晶シリコン層）、１３０４…ＳＯＩ層の厚さのばらつき（ΔＲｐ）、８２０…ＳＯＩ基板、１１０１…第１のＳｉウエハー、１１０２…酸化膜層、１１０３…イオン注入のピークレンジ（Ｒｐ）、１１０４…第２のＳｉウエハー、１１０５…ＳＯＩ層（単結晶シリコン層）、１１０９…水素イオン。
Claims (10)
- Ｓｉウエハーの表面上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の上に素子を形成する工程と、
上記素子及び上記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜を平坦化する工程と、
上記Ｓｉウエハーに上記第１、第２の絶縁膜及び上記素子を通してSmart Cut （登録商標）法におけるイオン注入を行うことにより、該Ｓｉウエハーにおける一定の深さにイオン注入のピークレンジを形成する工程と、
上記第２の絶縁膜の表面に半導体ウエハーを張り合わせる工程と、
上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、
を具備することを特徴とする張り合わせＳＯＩ基板の作製方法。 - 上記第２の絶縁膜を形成する工程における該第２の絶縁膜をＣＶＤ法により形成することを特徴とする請求項１記載の張り合わせＳＯＩ基板の作製方法。
- Ｓｉウエハーの表面にＳｉ以外の材質から構成される研磨ストッパー層を形成することにより、該Ｓｉウエハーの表面に段差を設ける工程と、
上記研磨ストッパー層の相互間に素子を設ける工程と、上記素子及び上記研磨ストッパー層の上に絶縁膜を設ける工程と、
上記絶縁膜を平坦化する工程と、
上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層を通してSmart Cut（登録商標）法におけるイオン注入を行うことにより、該Ｓｉウエハー中に該イオン注入のピークレンジを形成する工程と、
上記絶縁膜の表面に半導体ウエハーを張り合わせる工程と、
上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、
上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨する工程と、
を具備することを特徴とする張り合わせＳＯＩ基板の作製方法。 - 上記段差を設ける工程において、上記研磨ストッパー層をＬＯＣＯＳ法により形成することを特徴とする請求項３記載の張り合わせＳＯＩ基板の作製方法。
- Ｓｉウエハーの表面の一部をドライエッチング法でエッチング除去することにより、該Ｓｉウエハーの表面に段差を設ける工程と、
上記段差の部分の上にＳｉ以外の材質から構成される研磨ストッパー層を形成する工程と、上記研磨ストッパー層の相互間に素子を設ける工程と、
上記素子及び上記研磨ストッパー層の上に絶縁膜を設ける工程と、
上記絶縁膜を平坦化する工程と、
上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層を通してSmart Cut（登録商標）法におけるイオン注入を行うことにより、該Ｓｉウエハー中に該イオン注入のピークレンジを形成する工程と、
上記絶縁膜の表面に半導体ウエハーを張り合わせる工程と、
上記Ｓｉウエハーを上記イオン注入のピークレンジの部分で切断する工程と、
上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー層をストッパーとして研磨砥粒を含まないアルカリ系研磨液により化学的に研磨する工程と、
を具備することを特徴とする張り合わせＳＯＩ基板の作製方法。 - 上記平坦化する工程における平坦化の手段としてＣＭＰ法を用いることを特徴とする請求項１、３又は５記載の張り合わせＳＯＩ基板の作製方法。
- 上記絶縁膜を設ける工程における該絶縁膜をＣＶＤ法により形成することを特徴とする請求項３又は５記載の張り合わせＳＯＩ基板の作製方法。
- 上記素子が裏面ゲート電極、配線、抵抗又はキャパシタであることを特徴とする請求項１、３又は５記載の張り合わせＳＯＩ基板の作製方法。
- 上記化学的に研磨する工程によりＭＯＳトランジスターの活性領域にのみ選択的にＳＯＩ層を形成することを特徴とする請求項３又は５記載の張り合わせＳＯＩ基板の作製方法。
- 上記化学的に研磨する工程における研磨選択比（但し、研磨選択比とはＲｓｉ／Ｒｓｏｉであり、Ｒｓｉとは研磨面の全面がシリコン基板である場合の化学的研磨におけるシリコン基板の膜減り速度であり、Ｒｓｏｉとは研磨が研磨ストッパー層にまで達した際に研磨ストッパー層間に残るＳＯＩ層の膜減り速度である。）を３７とすることを特徴とする請求項３又は５記載の張り合わせＳＯＩ基板の作製方法。
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