JP3813489B2

JP3813489B2 - Multilayer semiconductor device

Info

Publication number: JP3813489B2
Application number: JP2001331187A
Authority: JP
Inventors: 博行十楚; 義樹曽田; 雄一佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-10-29
Filing date: 2001-10-29
Publication date: 2006-08-23
Anticipated expiration: 2021-10-29
Also published as: JP2003133510A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップを有する半導体基板を複数互いに積層した、高機能化及び小型化（薄型化）に有用な積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＣＳＰ（Chip Size Package)式の半導体装置が広く用いられている。
【０００３】
上記半導体装置においては、実装効率を高めるために、ＢＧＡ(Ball Grid Array)タイプの半導体装置を複数積み重ね、電気的に接続した積層半導体装置が知られている。このような積層半導体装置としては、例えば特開平１１−２６０９９９号公報や、特開平１１−３１７４９４号公報に開示されたものが挙げられる。
【０００４】
上記特開平１１−２６０９９９号公報に記載の積層半導体装置は、上面又は内部に半導体素子を搭載し、下面に球状金属接続部材を備えた１又は２以上の回路基板と、上面に複数の受動部品を搭載し、下面に球状金属接続部材を備えた少なくとも１つの回路基板とを、該球状金属接続部材で基板間を接続して積層してなるものである。
【０００５】
上記受動部品としては、半導体装置の高速化に伴う、スイッチングノイズの低減のためのバイパスコンデンサや、信号ラインの終端における信号の反射を抑制するために、信号ラインの終端に挿入された終端抵抗が挙げられる。これら受動部品は、表面実装できるようにチップ部品化されている。
【０００６】
前記特開平１１−３１７４９４号公報に記載の積層半導体装置は、図６に示すように、キャリア２１にチップセレクトチップ２３とメモリチップ２４とを搭載し、スタックバンプ２７によるスタック用のスタックパッドを設け、上記キャリア２１を所望の段数スタックした、チップセレクタ入り三次元メモリモジュールである。このような三次元メモリモジュールは、スタックバンプ２７を介して実装基板２９上に実装されて使用される。
【０００７】
上記各公報に記載の積層半導体装置は、実装基板上に電気的に、機械的に接続されて用いられる。また、実装基板上には、搭載した半導体素子や、メモリチップ２４や、チップセレクトチップ２３の搭載位置と異なる位置上に、外部接続端子や、配線パターン、さらに必要に応じて受動部品が設けられている。
【０００８】
【発明が解決しようとする課題】
ところが、上記各従来では、大型化を招来するという問題を生じている。つまり、特開平１１−２６０９９９号公報に記載の積層半導体装置は、受動部品のための基板を別に設けたため、高さが高くなり大型化するという問題を有している。一方、特開平１１−３１７４９４号公報に記載の積層半導体装置は、キャリア２１上にチップセレクトチップ２３とメモリチップ２４との双方を搭載しているため、チップセレクトチップ２３の搭載部分、キャリア２１の面積が大きくなり、やはり大型化するという問題を有している。
【０００９】
【課題を解決するための手段】
本発明の積層型半導体装置は、以上の課題を解決するために、半導体チップを保持する基板を有する半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、互いに隣り合う各半導体装置間の電気的導通を確保するための接続部が上記各半導体装置間の間隔を維持するように設けられ、上記各基板の内の少なくとも一つの基板は、その表面の面積が他の基板における表面の面積より大きく設定されて、上記他の基板より外方に突出した突出部を有していることを特徴としている。
【００１０】
ところで、上記構成は、実装基板上に実装、つまり電気的、機械的に取り付けられて使用される。このような実装基板では、上記構成を搭載する面積以外に、外部との接続や、受動素子を搭載したり、それらの間を接続するための実装基板用配線パターンを形成したりする部分が必要なため、上記構成よりも表面の面積が大きく設定されていることが多い。
【００１１】
このことにより、単に、互いに大きさのそろった各半導体装置のみを積層した従来の積層型半導体装置を実装基板上に実装した場合、実装基板上に従来の積層型半導体装置がない、何ら電子部品が存在しない空間を有することになる。
【００１２】
一方、本発明の構成によれば、半導体装置の基板における表面の面積より表面の面積が大きく設定されて、上記半導体装置より外方に突出した突出部を有している半導体装置を、少なくとも一つ用いることで、上記突出部に受動素子などの電子部品を配置して、上記空間も利用できるようになり、上記構成の実装効率を向上でき、大型化を回避できる。
【００１３】
本発明の他の積層型半導体装置は、以上の課題を解決するために、半導体チップを保持する基板を有する半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、互いに隣り合う各半導体装置間の電気的導通を確保するための接続部が上記各半導体装置間の間隔を維持するように設けられ、上記各基板は、その表面の面積が他の基板における表面の面積より、基板の厚さ方向に沿って順次大きくなるように設定されており、最も小さい基板以外の各基板は、それと隣り合う、小さい基板より外方に突出した突出部を有していることを特徴としている。
【００１４】
上記構成では、突出部をより多く設けることができて、実装効率をより向上でき、大型化の回避をより確実化できる。
【００１５】
上記積層型半導体装置においては、互いに積層された各半導体装置を保持する実装基板が設けられ、より大きい基板を有する半導体装置は、実装基板に対して他の半導体装置より離間した位置に配置されていることが好ましい。
【００１６】
上記構成は、より大きい基板を有する半導体装置を、実装基板に対して他の半導体装置より離間した位置に配置したことにより、より大きい基板を有する半導体装置と、実装基板との間の空間を、より広く確保することを確実化できて、実装効率をより向上でき、大型化の回避をより確実化できる。
【００１７】
上記積層型半導体装置では、上記突出部は、実装基板に対面するように設けられていることが望ましい。
【００１８】
上記積層型半導体装置においては、上記実装基板に対面する突出部上に、電子部品が取り付けられていることが好ましい。
【００１９】
上記積層型半導体装置では、上記突出部に対面する実装基板上に、電子部品が取り付けられていることが望ましい。
【００２０】
上記積層型半導体装置においては、上記接続部側の基板上に、半導体チップが保持されていることが好ましい。
【００２１】
【発明の実施の形態】
本発明の実施の形態について図１ないし図５に基づいて説明すれば、以下の通りである。
【００２２】
本発明の積層型半導体装置は、図１に示すように、略長方形板状の半導体装置１を２つ以上、各半導体装置１の厚さ方向に互いに積層して有している。上記半導体装置１は、略長方形板状の基板２と、基板２の中央部にワイヤボンディング方式にて搭載された半導体チップ３とを備えている。
【００２３】
基板２の素材としては、シリコン樹脂等の耐薬品性及び耐熱性に優れ、弾性を有するものであればよく、また、グラスファイバーを含ませた強化樹脂であってもよい。半導体チップ３としては、略長方形板状の樹脂製やセラミック製のパッケージに収納されたＣＰＵ(Central Processing Unit）やメモリが挙げられる。以下では、同一の機能・サイズを有する半導体チップ３を複数それぞれ用いた例を挙げるが、上記各半導体チップ３は相互に異なる機能やサイズをそれぞれ有していてもよい。
【００２４】
まず、積層する前の上記半導体装置１について説明する。半導体装置１では、図２に示すように、半導体チップ３は、Ｃｕ箔により配線パターンが形成された基板２の中央部に設けられた貫通開口部２ａ内に半導体チップ３を仮固定し、半導体チップ３と基板２の配線パターンとをＡｕワイヤ７により接続し、貫通開口部２ａ内に半導体チップ３をトランスファーモールド法による樹脂封止部８により封止して設けられている。
【００２５】
よって、半導体チップ３における、Ａｕワイヤ７により接続される各端子を有する前面の反対面となる背面は、後述する第二表面２ｃと面一となっている。樹脂封止部８も、第二表面２ｃ側にて、第二表面２ｃと面一となっている。また、半導体チップ３の前面及びＡｕワイヤ７を覆う側の樹脂封止部８の表面は、それが後述する第一表面２ｂから基板２の厚さ方向に突出する高さを後述する外部端子部５による接続部６の高さより低くなるように設定されている。
【００２６】
このように、半導体チップ３の各端子を接続部６側に設定すると共に、樹脂封止部８を、その背面を第二表面２ｃと面一とし、その前面を接続部６より低く設定したことにより、半導体装置１を積層したときに得られる積層型半導体装置の厚さを小さくできて、薄型化が可能となる。
【００２７】
半導体装置１の基板２には、半導体チップ３の搭載部分と相違する位置、例えば上記基板２の周辺部である各端部のそれぞれの表面上に、互いに隣り合う上記各半導体装置１を電気的に接続し、かつ機械的に結合するためのランド部４と、外部端子部５とが互いに対応するもの同士を電気的に接続して設けられている。なお、図では、ランド部４と外部端子部５とを、基板２の長手方向または短手方向両端部に設けたように図示しているが、四周辺部にそれぞれ設けることが好ましい。
【００２８】
外部端子部５は、半導体チップ３における、Ａｕワイヤ７により結線した前面側となる基板２の第一表面２ｂに、かつ互いに隣り合う他の半導体装置１のランド部４に対面する位置に設けられている。よって、ランド部４は、第一表面２ｂの反対面である第二表面２ｃにそれぞれ設けられている。なお、後述する最上段となる半導体装置１１では、ランド部４の形成を省いてもよい。
【００２９】
外部端子部５は、略球状のはんだボールをリフロー処理により形成されており、よって、基板２上にて、基板２の厚さ方向の外方に向かって立設されていて、各半導体装置１を互いに積層したとき、互いに隣り合う各半導体装置１を電気的に接続すると共に互いに離間した状態で機械的に結合できるものとなっている。
【００３０】
ランド部４と、外部端子部５と、半導体チップ３との相互間の電気的な接続は、第一表面２ｂ上の配線パターン、第二表面２ｃ上の配線パターン、及び基板２を厚さ方向に貫通したスルーホール２ｄに充填された導電体部を介して行われている。
【００３１】
上記スルーホール２ｄは、互いに対応するランド部４と外部端子部５とを電気的に接続するために、基板２をその厚さ方向に貫通するように設けられている。上記スルーホール２ｄには、アルミニウムや銅のような導電体が充填されている。上記導電体における外部端子部５の形成面とは反対側の、基板２上の露出端面は、ランド部４となっている。
【００３２】
本発明の積層型半導体装置では、これらのような各半導体装置１をそれらの厚さ方向に互いに重ね合わせ、加熱して積層したときに、互いに対面した位置のランド部４と、外部端子部５とによって、図１に示すように、略円柱状の接続部６がマトリックス状（碁盤の目状）にそれぞれ形成されている。
【００３３】
上記各接続部６の相互間での間隔は、特に限定されないが、互いの絶縁状態を維持しながら、全体の小型化を図るために、基板２の表面方向における外部端子部５の直径程度が好ましい。上記間隔が上記直径のとき、上記各接続部６のピッチは、上記直径の２倍程度となる。上記接続部６によって、積層により隣り合う各半導体装置１は、互いに間隔を有しながら（離間しながら）、電気的に接続され、かつ機械的に結合されることになる。
【００３４】
そして、上記積層型半導体装置においては、互いに隣り合う各半導体装置１内における最上段（半導体装置１の厚さ方向端部で、ランド部４側）の半導体装置１１が、他の半導体装置１より表面の面積を大きくして、他の半導体装置１よりそれらの表面方向に沿って外方に突出する、片持ち構造（ひさし構造）の突出部１１ａを有している。
【００３５】
また、このような突出部１１ａの接続部６側の表面上には、図３にも示すように、スイッチングノイズを除去するコンデンサや、信号の反射を除去する終端抵抗といった受動素子９が電子部品として設けられ、その受動素子９を半導体装置１１の配線パターンや、信号ラインや、バスラインに接続するための突出部配線パターンが設けられている。
【００３６】
上記受動素子９としては、他に、スイッチやコイルを用いることができる。さらに、受動素子９に代えて、能動素子、例えばトランジスタ、ダイオード、フォトダイオードといった、電子部品や、ＣＳＰ、ＩＣチップ（フリップチップ接続）といった電子部品も用いることもできる。上記受動素子９や能動素子は、実装が容易なことからチップ型が好ましい。
【００３７】
このような積層型半導体装置は、図４に示すように、実装基板１０上に実装、つまり電気的、機械的に取り付けられて使用される。このような実装基板１０では、積層型半導体装置を搭載する面積以外に、外部との接続や、受動素子を搭載したり、それらの間を接続するための実装基板用配線パターンを形成したりする部分が必要なため、半導体装置１よりも表面の面積が大きく設定されていることが多い。
【００３８】
このことにより、単に、半導体装置１のみを積層した従来の積層型半導体装置を実装基板１０上に実装した場合、実装基板１０上に従来の積層型半導体装置がない空間を有することになる。
【００３９】
ところが、本発明では、半導体装置１の表面の面積より表面の面積が大きく設定されて、上記半導体装置１より外方に突出した突出部１１ａを有している半導体装置１１を、少なくとも一つ用いることで、上記突出部１１ａに受動素子９などを配置して、上記空間も利用できるようになり、実装効率を向上できる。
【００４０】
また、本発明においては、特開平１１−２６０９９９号公報に記載のように、別層に受動部品のための回路基板を設けた場合と比べて、高速化などのための受動素子９を半導体装置１や半導体装置１１に対してより近くに配置できて、より高速化できる。
【００４１】
本発明の一変形例としては、図５に示すように、最上段の半導体装置１１の下段に、半導体装置１１より小さいが、半導体装置１より表面の面積が大きい半導体装置１２を設け、その半導体装置１２の下段に半導体装置１というように、下段から上段に向かって、半導体装置の外形サイズ（表面の面積）が順次大きくなるように積層してもよい。
【００４２】
これにより、半導体装置１１と実装基板１０との間の空間に、より多くの突出部を設けることができ、上記各突出部にそれぞれ受動素子９などを設けることによって、より一層実装効率及び高速化の改善が可能となる。
【００４３】
さらに、図４に示すように、半導体装置１１の突出部１１ａに対面する、実装基板１０上にも受動素子９などを設けてもよい。これによって、より一層実装効率及び高速化の改善が可能となる。
【００４４】
なお、上記では、半導体チップ３を基板２に対してワイヤボンディング方式にて搭載した例を挙げたが、それ以外の、例えばフリップチップ方式にて搭載した半導体装置を用いることも可能である。
【００４５】
【発明の効果】
本発明の積層型半導体装置は、以上のように、半導体チップを保持する基板を有する半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、上記各基板の内の少なくとも一つの基板は、その表面の面積が他の基板における表面の面積より大きく設定されて、上記他の基板より外方に突出した突出部を有している構成である。
【００４６】
それゆえ、上記構成は、半導体装置の基板における表面の面積より表面の面積が大きく設定されて、上記半導体装置より外方に突出した突出部を有している半導体装置を、少なくとも一つ用いることで、上記突出部に受動素子などの電子部品を配置して、上記構成の実装効率を向上でき、大型化を回避できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の積層型半導体装置の正面構成図である。
【図２】上記積層型半導体装置に用いる半導体装置の構成図であって、（ａ）は平面図、（ｂ）は正面図、（ｃ）裏面図である。
【図３】上記積層型半導体装置の裏面側から見た斜視図である。
【図４】上記積層型半導体装置を実装基板に実装したときの正面構成図である。
【図５】上記積層型半導体装置の一変形例を示す正面構成図である。
【図６】従来の積層型半導体装置を示す正面構成図である。
【符号の説明】
１、１１、１２半導体装置
２基板
３半導体チップ
６接続部
９受動素子（電子部品）
１１ａ突出部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a stacked semiconductor device that is useful for high functionality and downsizing (thinning), in which a plurality of semiconductor substrates having semiconductor chips are stacked on each other.
[0002]
[Prior art]
2. Description of the Related Art In recent years, CSP (Chip Size Package) type semiconductor devices have been widely used to meet the demand for downsizing electronic devices and to be compatible with automation of assembly processes.
[0003]
As the semiconductor device, a stacked semiconductor device in which a plurality of BGA (Ball Grid Array) type semiconductor devices are stacked and electrically connected is known in order to increase mounting efficiency. Examples of such a laminated semiconductor device include those disclosed in JP-A-11-260999 and JP-A-11-317494.
[0004]
The laminated semiconductor device described in JP-A-11-260999 includes one or more circuit boards having a semiconductor element mounted on the upper surface or inside and a spherical metal connecting member on the lower surface, and a plurality of passive components on the upper surface. And at least one circuit board having a spherical metal connecting member on the lower surface is laminated by connecting the substrates with the spherical metal connecting member.
[0005]
As the passive component, there are a bypass capacitor for reducing switching noise accompanying the increase in the speed of the semiconductor device, and a termination resistor inserted at the end of the signal line in order to suppress signal reflection at the end of the signal line. Can be mentioned. These passive components are made into chip components so that they can be surface-mounted.
[0006]
As shown in FIG. 6, the stacked semiconductor device described in Japanese Patent Laid-Open No. 11-317494 includes a chip 21 having a chip select chip 23 and a memory chip 24 mounted on a carrier 21 and a stack pad for stacking by stack bumps 27. A three-dimensional memory module containing a chip selector in which the carrier 21 is stacked in a desired number of stages. Such a three-dimensional memory module is used by being mounted on a mounting substrate 29 via stack bumps 27.
[0007]
The stacked semiconductor devices described in the above publications are used by being electrically and mechanically connected on a mounting substrate. On the mounting substrate, external connection terminals, wiring patterns, and, if necessary, passive components are provided at positions different from the mounting positions of the mounted semiconductor elements, the memory chip 24, and the chip select chip 23. ing.
[0008]
[Problems to be solved by the invention]
However, each of the conventional techniques has a problem of causing an increase in size. In other words, the stacked semiconductor device described in Japanese Patent Application Laid-Open No. 11-260999 has a problem that the substrate becomes higher and the size is increased because a substrate for passive components is provided separately. On the other hand, since the stacked semiconductor device described in Japanese Patent Application Laid-Open No. 11-317494 has both the chip select chip 23 and the memory chip 24 mounted on the carrier 21, the mounting portion of the chip select chip 23, the carrier 21 There is a problem that the area is increased and the size is increased.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, a stacked semiconductor device of the present invention is provided with a plurality of semiconductor devices each having a substrate holding a semiconductor chip stacked in the thickness direction of the substrate, and adjacent to each other. A connection portion for ensuring electrical continuity between the semiconductor devices is provided so as to maintain a distance between the semiconductor devices, and at least one of the substrates has a surface area of another substrate. It is characterized by having a projecting portion which is set to be larger than the surface area of the substrate and projects outward from the other substrate.
[0010]
By the way, the above configuration is used by being mounted on a mounting substrate, that is, electrically or mechanically attached. In such a mounting board, in addition to the area where the above configuration is mounted, it is necessary to have a part for connecting to the outside, mounting passive elements, and forming a wiring pattern for mounting board for connecting between them. For this reason, the surface area is often set larger than that of the above configuration.
[0011]
As a result, when a conventional stacked semiconductor device in which only semiconductor devices of the same size are stacked is mounted on a mounting substrate, there is no conventional stacked semiconductor device on the mounting substrate. Will have a non-existent space.
[0012]
On the other hand, according to the configuration of the present invention, at least one semiconductor device having a protrusion that protrudes outward from the semiconductor device, the surface area of which is set larger than the surface area of the substrate of the semiconductor device, is provided. By using one, an electronic component such as a passive element can be arranged on the projecting portion so that the space can be used, the mounting efficiency of the configuration can be improved, and an increase in size can be avoided.
[0013]
In order to solve the above problems, another stacked semiconductor device of the present invention is provided with a plurality of semiconductor devices each having a substrate for holding a semiconductor chip stacked in the thickness direction of the substrate, and adjacent to each other. Connection portions for ensuring electrical continuity between the matching semiconductor devices are provided so as to maintain the spacing between the semiconductor devices, and the surface area of each substrate is greater than the surface area of other substrates. Each of the substrates other than the smallest substrate has a protruding portion that protrudes outward from the smaller substrate, which is adjacent to the smallest substrate, and is set so as to increase sequentially along the thickness direction of the substrate. It is said.
[0014]
In the above configuration, more protrusions can be provided, mounting efficiency can be further improved, and avoidance of an increase in size can be ensured.
[0015]
In the stacked semiconductor device, a mounting substrate for holding the semiconductor devices stacked on each other is provided, and the semiconductor device having a larger substrate is disposed at a position spaced apart from the other semiconductor devices with respect to the mounting substrate. Preferably it is.
[0016]
In the above configuration, the semiconductor device having a larger substrate is disposed at a position spaced apart from the other semiconductor device with respect to the mounting substrate, so that a space between the semiconductor device having the larger substrate and the mounting substrate is obtained. It can be ensured to secure a wider area, the mounting efficiency can be further improved, and the avoidance of enlargement can be further ensured.
[0017]
In the stacked semiconductor device, it is preferable that the protruding portion is provided so as to face the mounting substrate.
[0018]
In the stacked semiconductor device, it is preferable that an electronic component is attached on the protruding portion facing the mounting substrate.
[0019]
In the stacked semiconductor device, it is preferable that an electronic component is attached on a mounting substrate facing the protruding portion.
[0020]
In the stacked semiconductor device, it is preferable that a semiconductor chip is held on the substrate on the connection portion side.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described with reference to FIGS. 1 to 5 as follows.
[0022]
As shown in FIG. 1, the stacked semiconductor device of the present invention has two or more substantially rectangular plate-like semiconductor devices 1 stacked in the thickness direction of each semiconductor device 1. The semiconductor device 1 includes a substantially rectangular plate-like substrate 2 and a semiconductor chip 3 mounted on the central portion of the substrate 2 by a wire bonding method.
[0023]
The material of the substrate 2 may be any material that is excellent in chemical resistance and heat resistance, such as silicon resin, and has elasticity, and may be a reinforced resin containing glass fiber. Examples of the semiconductor chip 3 include a CPU (Central Processing Unit) and a memory housed in a substantially rectangular plate-shaped resin or ceramic package. In the following, an example in which a plurality of semiconductor chips 3 having the same function and size are used will be described. However, the semiconductor chips 3 may have different functions and sizes.
[0024]
First, the semiconductor device 1 before being stacked will be described. In the semiconductor device 1, as shown in FIG. 2, the semiconductor chip 3 is temporarily fixed in a through opening 2 a provided in the center of the substrate 2 on which a wiring pattern is formed by Cu foil. The chip 3 and the wiring pattern of the substrate 2 are connected by an Au wire 7, and the semiconductor chip 3 is provided in the through opening 2a by being sealed by a resin sealing portion 8 by a transfer molding method.
[0025]
Therefore, the back surface of the semiconductor chip 3 opposite to the front surface having the terminals connected by the Au wires 7 is flush with the second surface 2c described later. The resin sealing portion 8 is also flush with the second surface 2c on the second surface 2c side. Further, the front surface of the semiconductor chip 3 and the surface of the resin sealing portion 8 on the side covering the Au wire 7 have an external terminal portion whose height protrudes in the thickness direction of the substrate 2 from a first surface 2b described later. 5 is set to be lower than the height of the connecting portion 6.
[0026]
Thus, while setting each terminal of the semiconductor chip 3 to the connection part 6 side, the back surface of the resin sealing part 8 was flush with the second surface 2c, and the front surface was set lower than the connection part 6. Accordingly, the thickness of the stacked semiconductor device obtained when the semiconductor device 1 is stacked can be reduced, and the thickness can be reduced.
[0027]
The substrate 2 of the semiconductor device 1 is electrically connected to each of the semiconductor devices 1 adjacent to each other at a position different from the mounting portion of the semiconductor chip 3, for example, on each surface of each end portion that is a peripheral portion of the substrate 2. The land portion 4 and the external terminal portion 5 that are connected to each other and mechanically coupled to each other are electrically connected to each other. In the drawing, the land portions 4 and the external terminal portions 5 are illustrated as being provided at both ends in the longitudinal direction or the short direction of the substrate 2, but it is preferable to provide them at the four peripheral portions.
[0028]
The external terminal portion 5 is provided on the first surface 2 b of the substrate 2 on the front surface side connected by the Au wire 7 in the semiconductor chip 3 and at a position facing the land portion 4 of another semiconductor device 1 adjacent to each other. ing. Accordingly, the land portions 4 are respectively provided on the second surface 2c, which is the opposite surface of the first surface 2b. Note that the land portion 4 may be omitted in the uppermost semiconductor device 11 described later.
[0029]
The external terminal portion 5 is formed by reflow processing of a substantially spherical solder ball. Therefore, the external terminal portion 5 is erected outwardly in the thickness direction of the substrate 2 on the substrate 2. When the semiconductor devices are stacked on each other, the adjacent semiconductor devices 1 can be electrically connected and mechanically coupled to each other while being separated from each other.
[0030]
The electrical connection between the land portion 4, the external terminal portion 5, and the semiconductor chip 3 is performed by connecting the wiring pattern on the first surface 2b, the wiring pattern on the second surface 2c, and the substrate 2 in the thickness direction. This is done through a conductor portion filled in a through hole 2d penetrating through the hole.
[0031]
The through hole 2d is provided so as to penetrate the substrate 2 in the thickness direction in order to electrically connect the land portion 4 and the external terminal portion 5 corresponding to each other. The through hole 2d is filled with a conductor such as aluminum or copper. The exposed end surface on the substrate 2 on the side opposite to the surface on which the external terminal portion 5 is formed in the conductor is a land portion 4.
[0032]
In the stacked semiconductor device according to the present invention, when the semiconductor devices 1 as described above are stacked in the thickness direction and stacked by heating, the land portions 4 and the external terminal portions 5 at positions facing each other are stacked. As shown in FIG. 1, the substantially cylindrical connection portions 6 are respectively formed in a matrix shape (a grid pattern).
[0033]
The interval between the connecting portions 6 is not particularly limited, but the diameter of the external terminal portion 5 in the surface direction of the substrate 2 is approximately equal to the surface of the substrate 2 in order to reduce the overall size while maintaining mutual insulation. preferable. When the distance is the diameter, the pitch of the connection portions 6 is about twice the diameter. By the connection portion 6, the semiconductor devices 1 adjacent to each other by stacking are electrically connected and mechanically coupled while being spaced apart from each other.
[0034]
In the stacked semiconductor device, the semiconductor device 11 at the uppermost stage (at the end of the semiconductor device 1 in the thickness direction and on the land portion 4 side) in each of the adjacent semiconductor devices 1 is different from the other semiconductor devices 1. The surface area is increased, and a protruding portion 11a of a cantilever structure (eave structure) that protrudes outward from the other semiconductor devices 1 along the surface direction thereof is provided.
[0035]
Further, as shown in FIG. 3, a passive element 9 such as a capacitor for removing switching noise and a terminal resistor for removing signal reflection is provided on the surface of the protruding portion 11a on the connection portion 6 side. And a protruding portion wiring pattern for connecting the passive element 9 to the wiring pattern of the semiconductor device 11, the signal line, and the bus line.
[0036]
In addition, a switch or a coil can be used as the passive element 9. Furthermore, instead of the passive element 9, an active element such as an electronic component such as a transistor, a diode, or a photodiode, or an electronic component such as a CSP or an IC chip (flip chip connection) can also be used. The passive element 9 and the active element are preferably chip-type because they are easy to mount.
[0037]
As shown in FIG. 4, such a stacked semiconductor device is mounted on a mounting substrate 10, that is, electrically and mechanically attached. In such a mounting substrate 10, in addition to the area where the stacked semiconductor device is mounted, connection to the outside, passive elements are mounted, and a wiring pattern for a mounting substrate for connecting between them is formed. Since a portion is necessary, the surface area is often set larger than that of the semiconductor device 1.
[0038]
Thus, when a conventional stacked semiconductor device in which only the semiconductor device 1 is stacked is mounted on the mounting substrate 10, the mounting substrate 10 has a space where there is no conventional stacked semiconductor device.
[0039]
However, in the present invention, at least one semiconductor device 11 is used which has a surface area larger than the surface area of the semiconductor device 1 and has a protruding portion 11 a protruding outward from the semiconductor device 1. As a result, the passive element 9 and the like can be arranged on the protruding portion 11a so that the space can be used, and the mounting efficiency can be improved.
[0040]
In the present invention, as described in Japanese Patent Application Laid-Open No. 11-260999, the passive device 9 for increasing the speed is provided in the semiconductor device as compared with the case where the circuit board for the passive component is provided in another layer. 1 and the semiconductor device 11 can be arranged closer to each other, and the speed can be further increased.
[0041]
As a modification of the present invention, as shown in FIG. 5, a semiconductor device 12 that is smaller than the semiconductor device 11 but has a larger surface area than the semiconductor device 1 is provided below the uppermost semiconductor device 11. The semiconductor device 1 may be stacked on the lower stage of the device 12 so that the outer size (surface area) of the semiconductor device sequentially increases from the lower stage to the upper stage.
[0042]
As a result, a larger number of protrusions can be provided in the space between the semiconductor device 11 and the mounting substrate 10, and the mounting efficiency and speed can be further increased by providing each of the protrusions with the passive element 9. Can be improved.
[0043]
Furthermore, as shown in FIG. 4, a passive element 9 or the like may be provided on the mounting substrate 10 that faces the protruding portion 11 a of the semiconductor device 11. This makes it possible to further improve the mounting efficiency and speed.
[0044]
In the above example, the semiconductor chip 3 is mounted on the substrate 2 by the wire bonding method. However, other semiconductor devices, for example, mounted by the flip chip method can be used.
[0045]
【The invention's effect】
As described above, in the stacked semiconductor device of the present invention, a plurality of semiconductor devices each having a substrate for holding a semiconductor chip are stacked in the thickness direction of the substrate, and at least one of the substrates is provided. Each of the substrates has a configuration in which the surface area is set larger than the surface area of the other substrate and has a protruding portion protruding outward from the other substrate.
[0046]
Therefore, the above configuration uses at least one semiconductor device having a surface area larger than the surface area of the substrate of the semiconductor device and having a protruding portion protruding outward from the semiconductor device. Thus, an electronic component such as a passive element is arranged on the protruding portion, so that the mounting efficiency of the above configuration can be improved and an increase in size can be avoided.
[Brief description of the drawings]
FIG. 1 is a front view of a stacked semiconductor device according to the present invention.
2A and 2B are configuration diagrams of a semiconductor device used in the stacked semiconductor device, wherein FIG. 2A is a plan view, FIG. 2B is a front view, and FIG. 2C is a rear view.
FIG. 3 is a perspective view of the stacked semiconductor device as viewed from the back side.
FIG. 4 is a front configuration diagram when the stacked semiconductor device is mounted on a mounting substrate;
FIG. 5 is a front configuration diagram showing a modification of the stacked semiconductor device.
FIG. 6 is a front configuration diagram showing a conventional stacked semiconductor device.
[Explanation of symbols]
1, 11, 12 Semiconductor device 2 Substrate 3 Semiconductor chip 6 Connection portion 9 Passive element (electronic component)
11a protrusion

Claims

A plurality of BGA type semiconductor devices having a substrate for holding a semiconductor chip are provided stacked on each other in the thickness direction of the substrate,
Connection portions for ensuring electrical continuity between adjacent BGA type semiconductor devices are provided so as to maintain the spacing between the respective BGA type semiconductor devices,
At least one of the substrates has a protrusion that protrudes outward from the other substrate, the surface area of which is set larger than the surface area of the other substrate. A stacked semiconductor device.

A plurality of BGA type semiconductor devices having a substrate for holding a semiconductor chip are provided stacked on each other in the thickness direction of the substrate,
Connection portions for ensuring electrical continuity between adjacent BGA type semiconductor devices are provided so as to maintain the spacing between the respective BGA type semiconductor devices,
Each of the above substrates is set such that the surface area of each substrate is sequentially larger along the thickness direction of the substrate than the surface area of the other substrate,
Each of the substrates other than the smallest substrate has a protruding portion that protrudes outward from the smaller substrate adjacent to the substrate.

A mounting substrate for holding each BGA type semiconductor device stacked on each other is provided,
3. The stacked semiconductor device according to claim 1 , wherein the BGA type semiconductor device having a larger substrate is disposed at a position spaced apart from other BGA type semiconductor devices with respect to the mounting substrate.

4. The stacked semiconductor device according to claim 3, wherein the protruding portion is provided so as to face the mounting substrate.

The stacked semiconductor device according to claim 4, wherein an electronic component is mounted on the protruding portion facing the mounting substrate.

6. The stacked semiconductor device according to claim 4, wherein an electronic component is mounted on the mounting substrate facing the protruding portion.

7. The stacked semiconductor device according to claim 1, wherein a semiconductor chip is held on the substrate on the connection portion side.