JP3891008B2 - 表示装置及び情報機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置及びその駆動用回路に係わり、特に液晶（低音ポリシリコンを含む）、有機ＥＬを用いた表示装置及びその駆動用回路に関する。
【０００２】
【従来の技術】
近年、大画面で高精細なアクティブマトリクス型液晶表示装置は、ノートPC用表示装置、デスクトップPC用モニタや、TV用モニタ等への適用に伴い、活発に開発が進められている。これらの大画面・高精細なアクティブマトリクス型液晶表示装置では、特に視野角が重要な画像特性となる。一般的に普及しているＴＮ型液晶表示方式は、基板の垂直方向に電界を印加し、基板と垂直な面内で液晶分子の方向を制御するために、原理的に画質特性の視野角に対する依存性が大きい。これに対し、原理的に非常に優れた視野角特性を実現することが可能な横電界方式（ＩＰＳ）が注目されている。横電界方式は、通常のＴＮ型液晶表示方式のように基板の垂直方向に電界を印加するのではなく、液晶に印加する電界方向を基板に対して略平行な方向とし、基板面内で液晶分子の方向を制御して光を変調する方式である。このようなＩＰＳ型液晶表示装置は、櫛歯状に配置された画素電極と共通電極とを各画素領域内に設ける事によって、液晶に印加する電界方向を基板に対してほぼ平行な方向に制御する。
【０００３】
このＩＰＳ型液晶表示装置では、上述の通り画素電極と共通電極とを櫛歯状に配置するために開口率（透過率）が低くなる問題を有する。この透過率の問題は、櫛歯電極の距離を広くすることで改善する事が出来る。そして、櫛歯電極を広げた場合には、櫛歯電極間に印加する電圧を高くする必要があり、また、印加電圧を高くする事によって液晶の応答速度を向上させることも可能となる。その一方、印加電圧を高くする場合、液晶パネルを駆動する駆動用ICの耐圧増加、駆動電力の増大、及びTFT特性の経時劣化等の新たな問題が発生する。このようなＩＰＳ型液晶表示装置の特性上の課題である開口率と応答速度とを、液晶表示素子に供給する駆動電圧を増大させる事無く、且つ薄膜トランジスタに対する電気的負荷を増大させる事無く向上させる液晶表示装置及びその駆動方式が、特開２００１−２２８４５６などに開示されている。この方式は、走査線方向に対して夫々独立した共通電極配線を設け、画素電極への変調電圧を隣接する信号配線の電圧極性が逆方向となるように供給する方式である。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の駆動方式は、大画面・高精細な液晶表示装置を構成する場合に、夫々独立して設けた共通電極配線の波形遅延（歪み）が画質に大きな影響を及ぼす。大画面液晶表示装置では、共通電極配線の配線長が長くなるため、各共通電極配線の配線抵抗値は大きくなり、それと同時に配線容量も増加する。従って、各共通電極配線の時定数は大きくなり、所望の共通電極の電位へ到達するために必要とする時間が長くなる。高精細な液晶表示装置では、１フレーム期間で走査する水平ラインの数が多いため１水平期間が短くなり、大画面化して時定数が大きくなった共通電極配線では、共通電極の電位が１水平期間内に所望の共通電極電圧まで到達できない課題が生じる。また、この課題が生じる液晶パネルにおいては、横スメアと呼ばれる表示むらが発生しやすくなるなどの画質劣化も問題となる。
【０００５】
本発明の目的は、横スメア等の表示むらを低減した表示装置及びその駆動回路を提供することである。
【０００６】
【課題を解決するための手段】
本発明第１の実施の形態は、複数本のドレイン線と、前記ドレイン線と直交する複数本のゲート線と、前記ゲート線と略平行な複数本の共通電極線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近に夫々形成したスイッチング素子と、前記スイッチング素子の出力端に接続された画素電極と、前記画素電極と対峙し、且つ前記共通電極線と接続された画素電極と、保持容量とで構成される画素部と、前記配線部と前記画素部を含むアレイ基板と、前記アレイ基板と対向して設置される対向基板と、前記アレイ基板と前記対向基板とで狭持される液晶層と、前記アレイ基板と前期対向基板の外側に設置された２枚の偏光板とで構成される液晶パネルと、前記ドレイン線に表示と対応した階調信号を出力する信号出力回路と、前期ゲート線を１水平期間毎に順次走査するゲート走査駆動回路と、前記共通電極線に対して夫々独立に駆動する共通電極駆動回路とから構成される液晶表示装置において、１本の前記共通電極線に接続され１水平ラインを構成する前記画素部と隣接する２本の前記ゲート線のうち、一方の該ゲート線に略半数の該画素部を接続し、前記１水平ラインを構成する残りの該画素部が、もう一方の該ゲート線に接続される画素配列であり、ある水平期間において、前記ゲート走査駆動回路が前記一方のゲート線を選択すると、前期信号出力回路は前記略半数の画素部の画素電極に対応する階調信号を印加し、該画素電極の階調信号と、前記共通電極駆動回路が共通電極に印加した共通電極電圧とにより発生する電界で液晶の回転を制御し、前記水平期間の次の水平期間において、前記ゲート走査駆動回路が前記もう一方のゲート線を選択すると、前記信号出力回路は前記残りの画素部の画素電極に対応する階調信号を印加し、該画素電極の階調信号と、前記共通電極駆動回路が共通電極に印加した共通電極電圧とにより発生する電界で液晶の回転を制御することで、前記１本の共通電極線に接続された１水平ラインを構成する全ての画素部の液晶を活性化することを特徴とする。
【０００７】
また、１本の前記共通電極線に接続された１水平ラインを構成する前記画素部が、該画素部に隣接する２本のゲート線に、１画素毎に交互に接続されることを特徴とする。
【０００８】
本発明第２の実施の形態は、複数本のドレイン線と、前記ドレイン線と直交する複数本のゲート線と、前記ゲート線と略平行な複数本の共通電極線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近に夫々形成したスイッチング素子と、前記スイッチング素子の出力端に接続された画素電極と、前記画素電極と対峙し、且つ前記共通電極線と接続された画素電極と、保持容量とで構成される画素部と、前記配線部と前記画素部を含むアレイ基板と、前記アレイ基板と対向して設置される対向基板と、前記アレイ基板と前記対向基板とで狭持される液晶層と、前記アレイ基板と前記対向基板の外側に設置された２枚の偏光板とで構成される液晶パネルと、前記ゲート線を１水平期間毎に順次走査するゲート走査駆動回路と、前記共通電極線に対して夫々独立に駆動する共通電極駆動回路とから構成される液晶表示装置において、所定の時分割数に応じた複数の前記ドレイン線から、任意にドレイン線を選択する事が出来る時分割スイッチと、前記時分割スイッチの選択、非選択状態を制御する複数の制御信号と、複数の前記時分割スイッチに階調信号を伝播する複数の階調信号線と、前記階調信号を所定の時分割数に対応した時系列で出力端子から前記階調信号線へ出力する信号出力回路とを有し、１本の前記共通電極線に接続された１水平ラインを構成する前記画素部と隣接する前記２本のゲート線に、前記所定の時分割数に応じた複数の該画素部を交互に接続する画素配列とし、ある水平期間において、前記ゲート走査駆動回路が２本の該ゲート線のうち、一方の該ゲート線を選択すると、前記時分割スイッチにより選択状態となった１本または複数本の前記ドレイン線に、前記時分割スイッチを介して、前記階調信号線により伝播される前記階調信号が印加することで、選択状態となっている前記所定の時分割数に応じた複数の画素部の画素電極に階調信号を順次印加し、該画素電極の階調信号と、前記共通電極駆動回路が共通電極に印加した共通電極電圧とにより発生する電界で液晶の回転を制御し、前記水平期間の次の水平期間において、前記ゲート走査駆動回路が２本の該ゲート線のうち、もう一方の該ゲート線を選択すると、前記時分割スイッチにより選択状態となった１本又は複数本の前記ドレイン線に、前記時分割スイッチを介して、前記階調信号線により伝播される前記階調信号が順次印加することで、選択状態となっている前記所定の時分割数に応じた複数の画素部の画素電極に階調信号を印加し、該画素電極の階調信号と、前記共通電極駆動回路が共通電極に印加した共通電極電圧とにより発生する電界で液晶の回転を制御することで、前記１本の共通電極線に接続された１水平ラインを構成する全ての画素部の液晶を活性化することを特徴とする。
【０００９】
また、本発明第１の形態、及び本発明第２の形態に関して、前記信号出力回路は、隣接する出力端子から互いに異なる極性の階調信号を出力し、前記共通電極駆動回路は、前記１本の共通電極線に接続された１水平ラインを構成する画素部が隣接する２本のゲート線のうち、最初に選択される該ゲート線の選択期間中、又は該選択期間の前に、該共通電極線に印加する共通電極電圧の極性を変化させることを特徴とする。
【００１０】
また、最初に、前記時分割スイッチが前記複数のドレイン線全てを選択し、該時分割スイッチを介して、階調信号を該ドレイン線に印加し、その後、前記所定の時分割数で分割された複数の各選択期間で、順に１つのドレイン線を非選択状態とすることで、該ドレイン線に階調信号を順に保持させていき、選択状態にある前記ゲート線上の全ての画素部にある液晶セルを活性化し、且つ、前記信号出力回路は、該各選択期間で保持状態となる画素部に対応した階調信号を、前記所定の時分割数に応じて時系列で出力する事を特徴とする。
【００１１】
また、前記所定の時分割数で分割された複数の選択期間の他に初期選択期間を設け、最初に、前記初期選択期間で、前記時分割スイッチが前記複数のドレイン線全てを選択して、該時分割スイッチを介し階調信号を該ドレイン線に印加し、その後、前記所定の時分割数で分割された複数の各選択期間で、順に１つのドレイン線のみを選択状態とする事で、該ドレイン線に階調信号を順に保持させていき、選択状態にある前記ゲート線上の全ての画素部にある液晶セルを活性化し、且つ、前記信号出力回路は、前記初期選択期間を除く前記各選択時間で保持状態となる画素に対応した階調信号を、前記所定の時分割数に応じて時系列で出力することを特徴とする。
【００１２】
また、前記表示部がR（赤）、G（緑）、及びB（青）の３つの画素で１ピクセルを構成する場合においては、前記時分割スイッチによる時分割数が、R、G、及びBに対応した３時分割であることを特徴とする。
【００１３】
また、前記ゲート走査駆動回路、前記共通電極駆動回路、前記時分割スイッチ、及び前記スイッチング素子等を、前記アレイ基板上にｐｏｌｙ−Ｓｉを用いた薄膜トランジスタで構成することを特徴とする。
【００１４】
また、中央制御の働きをし、計算、論理、及び実効決定を行い、入力装置、出力装置、及び記憶装置との信号の伝送を行う中央処理装置と、命令やデータの記憶に使用される該記憶装置と、情報を、情報機器に入力するための該入力装置と、該情報機器の内部から外部へ情報を出力し、更に表示用の信号を出力する該出力装置で構成される液晶表示装置を備えた該情報機器において、本発明第１の実施の形態、及び本発明第２の実施の形態である液晶表示装置を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明における第１の実施の形態を、図１と図２を用いて説明する。
【００１６】
図１は、本発明第１の実施の形態に係わる液晶表示装置の構成を示す図である。図１において、液晶表示装置の水平解像度に対応した複数本のドレイン線２００（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、…）と、液晶表示装置の垂直解像度より１本多い複数本のゲート線４００（Ｇ０、Ｇ１、Ｇ２、Ｇ３、…）が交差して配置される。また、垂直解像度に対応した複数本の共通電極線（以下、コモン電圧線）６００（Ｃ０、Ｃ１、Ｃ２、…）が、ゲート線４００と平行に配置される。例えば、液晶表示装置の解像度がＸＧＡ（１０２４×ＲＧＢ×７６８）のカラー表示パネルの場合には、ドレイン線２００は１０２４×３本となり、ゲート線４００は７６８＋１本となり、コモン電圧線６００は７６８本配置される。
【００１７】
信号出力回路１００は、外部から液晶表示装置に転送される表示データに対応した階調信号を、各ドレイン線２００に出力する。ゲート走査駆動回路３００は、各ゲート線４００を順次駆動する。また、コモン駆動回路５００は、各コモン電圧線６００を駆動する。ここで、信号出力回路１００は、コモン電圧線６００の電位（コモン電位）に対して電位が高い階調信号（正極性階調信号）と、コモン電位に対して電位が低い階調信号（負極性階調信号）とを、１水平周期で交流して出力する。ゲート走査駆動回路３００は、１水平期間で１つの水平ラインを選択し、これを順次繰り返す事により全てのゲート線４００を走査する。また、コモン駆動回路５００は、各コモン線６００を独立して駆動し、正極性コモン電位と負極性コモン電位をフレーム周期で交流化して出力する。
【００１８】
ドレイン線２００とゲート線４００が交差して配置された交差部付近には、表示画素８００（Ｐ００、Ｐ０１、…、Ｐ１０、Ｐ１１、…、Ｐ２０、Ｐ２１、…）がマトリクス状に配置される。１つの表示画素８００は、スイッチング素子８０１と液晶容量８０２から構成される。ここには図示しないが、１フレーム期間で液晶容量８０２に保持した電位の変動を抑制するために保持容量も構成される。
【００１９】
ここで、表示画素８００に含まれるスイッチング素子８０１がｎＭＯＳからなるＴＦＴの場合について説明する。各スイッチング素子８０１のドレイン端子はドレイン線２００に接続され、ソース端子は、１端がコモン電圧線６００に接続された液晶容量８０２のもう一端に接続され、ゲート線から供給されるゲートＯＮ電圧がゲート端子に印加されスイッチング素子がＯＮ状態となった場合に、信号出力回路から転送される階調信号を液晶容量に充電する構成となっている。
【００２０】
本発明第１の実施例においては、１水平ラインの表示画素（Ｐｎ０、Ｐｎ１、Ｐｎ２、Ｐｎ３、Ｐｎ４、Ｐｎ５、…）（ｎ＝０、１、２、…）のうち、偶数番目の表示画素（Ｐｎ０、Ｐｎ２、Ｐｎ４、…）に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ（ｎ＝０、１、２、３、…）に接続し、奇数番目の表示画素（Ｐｎ１、Ｐｎ３、Ｐｎ５、…）に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ＋１（ｎ＝０、１、２、３、…）に接続する。この配置により、ゲート線Ｇｎ＋１にゲートＯＮ電圧が印加された場合に、第ｎ水平ラインで選択される表示画素は、奇数番目（Ｐｎ１、Ｐｎ３、Ｐｎ５、…）のみとなり、コモン電圧線Ｃｎに対する負荷は、従来の線順次駆動に比べ約半分になる。また、ゲート線Ｇｎ＋１より同時に選択される第ｎ＋１水平ラインの表示画素も、偶数番目（Ｐｎ０、Ｐｎ２、Ｐｎ４、…）のみとなり、コモン電圧線Ｃｎ＋１に対する負荷も、従来の線順次駆動に比べ約半分になる。本発明第１の実施例での説明では、上記構成について説明するが、表示画素の接続方法としては、上記以外に、１水平ラインの表示画素（Ｐｎ０、Ｐｎ１、Ｐｎ２、Ｐｎ３、Ｐｎ４、Ｐｎ５、…）（ｎ＝０、１、２、…）のうち、奇数番目の表示画素（Ｐｎ１、Ｐｎ３、Ｐｎ５、…）に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ（ｎ＝０、１、２、３、…）に接続し、偶数番目の表示画素（Ｐｎ０、Ｐｎ２、Ｐｎ４、…）に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ＋１（ｎ＝０、１、２、３、…）に接続しても良い。この配置でも、ゲート線Ｇｎ＋１により選択される第ｎ水平ラインと第ｎ＋１水平ラインに対応するコモン電圧線Ｃｎ、及びＣｎ＋１に対する負荷も、従来の線順次駆動に比べ約半分になる。これにより、従来方式に比べ、コモン電圧線がコモン電極へ供給するコモン電圧の到達速度は、約２倍（時定数が約半分）となり、大画面・高精細パネルにおける駆動が可能となる。
【００２１】
以上、本発明第１の実施例である液晶表示装置の動作を説明するために、図２に示すタイミングチャートを用い説明する。
【００２２】
図２において、Ｔｆは１フレーム周期であり、Ｔｈは１水平周期である。Ｇ０、Ｇ１、Ｇ２、Ｇ３、…は、ゲート走査駆動回路３００により順次駆動されるゲート線４００の駆動波形である。各ゲート線Ｇ０、Ｇ１、Ｇ２、Ｇ３、…は、ゲート走査駆動回路３００により、１水平周期Ｔｈ毎に順次ゲートＯＮ電圧（Ｈｉ電圧）を印加される。各ゲート線がゲートＯＮ電圧を印加される期間は、１水平期間Ｔｈ以内である。
【００２３】
以下に、最初のフレーム周期Ｔｆで偶数水平ラインに正極性階調信号を書込み、奇数水平ラインに負極性階調信号を書込む動作について説明する。
【００２４】
まず、ゲート走査駆動回路３００は、ゲート線Ｇ０にゲートＯＮ電圧を印加して、ゲート線Ｇ０に接続される第０水平ラインの偶数番目の表示画素Ｐ００、Ｐ０２、Ｐ０４、…のスイッチング素子をＯＮ状態とする。コモン駆動回路５００は、第０水平ラインに対応するコモン電圧線Ｃ０に正極性階調信号を液晶容量に書込むための正極性コモン電位（Ｌｏｗレベル）を印加する。このとき、信号出力回路１００は、ゲート線Ｇ０により選択されている第０水平ラインの偶数番目の表示画素Ｐ００、Ｐ０２、Ｐ０４、…に対応した正極性階調信号を、対応する各ドレイン線Ｄ０、Ｄ２、Ｄ４、…に出力する。ゲート線Ｇ０がＨｉレベルの状態で、第０水平ラインの偶数番目の表示画素に所望する正極性階調信号が印加された後、ゲート線Ｇ０はＯＦＦ状態（Ｌｏｗレベル）となり、１フレーム期間のあいだ書込まれた階調信号を保持する。次に、ゲート線Ｇ１にゲートＯＮ電圧が印加されると、第０水平ラインの奇数番目の表示画素（Ｐ０１、Ｐ０３、Ｐ０５、…）と、第１水平ラインの偶数番目の表示画素（Ｐ１０、Ｐ１２、Ｐ１４、…）が選択状態となる。第０水平ラインには正極性階調信号を書込むため、先ほどと同様にコモン電圧線Ｃ０には、コモン駆動回路５００により正極性コモン電位を印加する。逆に、第１水平ラインには負極性階調信号を書込むため、第１水平ラインに対応するコモン電圧線Ｃ１には、負極性コモン電位（Ｈｉレベル）を印加する。そして、信号出力回路１００は、第０水平ラインの奇数番目の表示画素（Ｐ０１、Ｐ０３、Ｐ０５、…）に接続されているドレイン線Ｄ１、Ｄ３、Ｄ５、…に、各表示画素に対応する正極性階調信号を出力する。また同時に、第１水平ラインの偶数番目の表示画素（Ｐ１０、Ｐ１２、Ｐ１４、…）に接続されているドレイン線Ｄ０、Ｄ２、Ｄ４、…に、各表示画素に対応する負極性階調信号を出力する。これにより、各表示画素に、それぞれ所望の正極性階調信号、又は負極性階調信号が書き込まれた段階でゲート線Ｇ１はＯＦＦレベルとなり保持状態となる。従って、上述のようにゲート線Ｇ０、Ｇ１の２水平期間を経て、第０水平ライン上にある全ての表示画素に、正極性階調信号が保持される。次に、ゲート線Ｇ２にゲートＯＮ電圧が印加されると、第１水平ラインの奇数番目の表示画素（Ｐ１１、Ｐ１３、Ｐ１５、…）と、第２水平ラインの偶数番目の表示画素（Ｐ２０、Ｐ２２、Ｐ２４、…）が選択状態となる。第１水平ラインには負極性階調信号を書込むため、先ほどと同様にコモン電圧線Ｃ１には負極性コモン電位を印加する。逆に、第２水平ラインには正極性階調信号を書込むため、第２水平ラインに対応するコモン電圧線Ｃ２には、正極性コモン電位を印加する。そして、信号出力回路１００は、第１水平ラインの奇数番目の表示画素（Ｐ１１、Ｐ１３、Ｐ１５、…）に接続されているドレイン線Ｄ１、Ｄ３、Ｄ５、…に、各表示画素に対応する負極性階調信号を出力する。また同時に、第２水平ラインの偶数番目の表示画素（Ｐ２０、Ｐ２２、Ｐ２４、…）に接続されるドレイン線Ｄ０、Ｄ２、Ｄ４、…に、各表示画素に対応する正極性階調信号を出力する。これにより、各表示画素に、それぞれ所望の正極性階調信号、又は負極性階調信号が書き込まれた段階でゲート線Ｇ２はＯＦＦレベルとなり保持状態となる。従って、上述のようにゲート線Ｇ１、Ｇ２の２水平期間を経て、第１水平ライン上にある全ての表示画素に、負極性階調信号が保持される。以上の動作を順次繰り返す事により、最初のフレームにおいて偶数水平ライン全てに正極性階調信号を保持させ、奇数水平ライン全てに負極性階調信号を保持させることが可能となる。
【００２５】
以下で、次フレームにおいて、偶数水平ラインに負極性階調信号を書込み、奇数水平ラインに正極性階調信号を書込む動作について説明する。
【００２６】
まず、ゲート線Ｇ０にゲートＯＮ電圧が印加される。第０水平ラインの表示画素は、前フレームで保持した正極性階調信号と逆の負極性階調信号を書込むため、ゲート電圧Ｇ０の選択期間中、又はゲート電圧Ｇ０を選択する前のタイミングで、今までコモン電圧線Ｃ０に印加していた正極性コモン電位から負極性コモン電位に反転する。従ってコモン電圧線６００に印加されるコモン電位の交流周期は、図２に示すようにフレーム周期Ｔｆとなる。また、今までと同様に、信号出力回路１００は、第０水平ラインの偶数番目の表示画素Ｐ００、Ｐ０２、Ｐ０４、…に対応した負極性階調信号を、対応する各ドレイン線Ｄ０、Ｄ２、Ｄ４、…に出力し、所望する負極性階調信号が印加された後、ゲート線Ｇ０はＯＦＦ状態（Ｌｏｗレベル）となり、１フレーム期間のあいだ書込まれた階調信号を保持する。次に、ゲート線Ｇ１にゲートＯＮ電圧が印加されると、第０水平ラインの奇数番目の表示画素（Ｐ０１、Ｐ０３、Ｐ０５、…）と、第１水平ラインの偶数番目の表示画素（Ｐ１０、Ｐ１２、Ｐ１４、…）が選択状態となる。第０水平ラインには負極性階調信号を書込むため、コモン電圧線Ｃ０には引き続き負極性コモン電位が印加される。また、第１水平ラインには正極性階調信号を書込むため、第１水平ラインに対応するコモン電圧線Ｃ１には、反転した極性である正極性コモン電位を印加する。この時の反転するタイミングは上述したタイミングと同じである。そして、信号出力回路１００は、第０水平ラインの奇数番目の表示画素（Ｐ０１、Ｐ０３、Ｐ０５、…）に接続されているドレイン線Ｄ１、Ｄ３、Ｄ５、…に、各表示画素に対応する負極性階調信号を出力する。また同時に、第１水平ラインの偶数番目の表示画素（Ｐ１０、Ｐ１２、Ｐ１４、…）に接続されているドレイン線Ｄ０、Ｄ２、Ｄ４、…に、各表示画素に対応する正極性階調信号を出力する。各表示画素に、それぞれ所望の正極性階調信号、又は負極性階調信号が書き込まれた段階で、ゲート線Ｇ１はＯＦＦレベルとなり保持状態となる。次に、ゲート線Ｇ２にゲートＯＮ電圧が印加されると、第１水平ラインの奇数番目の表示画素（Ｐ１１、Ｐ１３、Ｐ１５、…）と、第２水平ラインの偶数番目の表示画素（Ｐ２０、Ｐ２２、Ｐ２４、…）が選択状態となる。第１水平ラインには正極性階調信号を書込むため、先ほどと同様にコモン線Ｃ１には正極性コモン電位を印加する。逆に、第２水平ラインには負極性階調信号を書込むため、第２水平ラインに対応するコモン線Ｃ２には、負極性コモン電位を印加する。ここでの交流化のタイミングも上述の通りである。そして、信号出力回路１００は、第１水平ラインの奇数番目の表示画素（Ｐ１１、Ｐ１３、Ｐ１５、…）に接続されているドレイン線Ｄ１、Ｄ３、Ｄ５、…に、各表示画素に対応する正極性階調信号を出力する。また同時に、第２水平ラインの偶数番目の表示画素（Ｐ２０、Ｐ２２、Ｐ２４、…）に接続されるドレイン線Ｄ０、Ｄ２、Ｄ４、…に、各表示画素に対応する負極性階調信号を出力する。各表示画素に、それぞれ所望の正極性階調信号、又は負極性階調信号が書き込まれた段階で、ゲート線Ｇ２はＯＦＦレベルとなり保持状態となる。従って、コモン電圧線６００に印加するコモン電位の極性をフレーム周期で反転させる事により、各表示画素で保持する階調信号の極性を交流化することが可能となる。
【００２７】
以上で述べたように、本発明第１の実施例では、１水平ラインの表示画素のうち、偶数番目の表示画素を選択状態とするゲート線と、奇数番目の表示画素を選択状態とするゲート線を分離し、２水平期間のうち、前半の水平期間で半分の階調信号の保持を確定し、後半の水平期間で、残り半分の階調信号の保持を確定させ、１水平ライン上にある全ての表示画素への書込みを行う事により、１水平期間における各コモン電圧線の負荷を従来の半分とする事が可能となるため、従来の方式に比べコモン電位、及び階調信号の書込み速度が速くなる。従って、これにより液晶表示パネルの高精細化、大型化、及び高画質化が可能となる。
【００２８】
また、本発明第１の実施例において、表示画素部のスイッチング素子であるＭＯＳ−ＴＦＴはアモルファスＳｉで形成しても良いし、低温ｐｏｌｙＳｉで形成しても良い。
【００２９】
また、本発明第１の実施例において、スイッチング素子８０１をｎＭＯＳ−ＴＦＴとして説明したが、それ以外のスイッチング素子であるｐＭＯＳ−ＴＦＴであっても良い。
【００３０】
更に、本発明第１の実施例において、信号出力回路１００、ゲート走査駆動回路３００、及びコモン駆動回路５００は、外付けのＬＳＩチップで構成可能であり、また、低温ｐｏｌｙＳｉのＴＦＴで構成した回路を、画素部を形成した基板上に形成することで液晶パネルに内蔵する事も可能である。更に、信号出力回路１００のみを外付けＬＳＩとし、それ以外のゲート走査駆動回路３００とコモン駆動回路５００を液晶パネル内に低温ｐｏｌｙＳｉを用いて内蔵するハイブリッド方式も可能である。また、液晶表示パネル内に内蔵する低温ｐｏｌｙＳｉの回路は、ｐＭＯＳ単チャネル、ｎＭＯＳ単チャネル、又はｃＭＯＳ構成であっても良い。
【００３１】
以下、本発明第２の実施の形態を、図3から図6を用いて説明する。本発明第２の実施の形態は、本発明第１の実施の形態を用いてＲＧＢ時分割駆動を行った場合である。
【００３２】
図3は、本発明第2の実施の形態に係わる液晶表示装置の構成を示す図である。図３において、液晶表示パネルの水平解像度に対応した複数本のドレイン線２００（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、…）と、液晶表示装置の垂直解像度より１本多い複数本のゲート線４００（Ｇ０、Ｇ１、Ｇ２、Ｇ３、…）が交差して配置される。また、垂直解像度に対応した複数本のコモン電圧線６００（Ｃ０、Ｃ１、Ｃ２、…）が、ゲート線４００と平行に配置される。例えば、液晶表示パネルの解像度がＸＧＡ（１０２４×ＲＧＢ×７６８）のカラー表示パネルの場合には、ドレイン線２００は１０２４×３本となり、ゲート線４００は７６８＋１本となり、コモン電圧線６００は７６８本配置される。信号出力回路１００は、外部から液晶表示装置に転送される表示データに対応した階調信号を、信号線１０１（ＤＲ０、ＤＲ１、…）に出力する。各信号線１０１は、時分割スイッチ群７００に含まれる各時分割スイッチ７０１、７０２、及び７０３に接続されており、各時分割スイッチのもう一端は、隣接する３つのドレイン線２００（Ｄ０、Ｄ１、Ｄ２、又はＤ３、Ｄ４、Ｄ５、又は、…）に接続される。図３中の９００は時分割スイッチ群７００のコントローラであり、時分割スイッチを制御するための制御信号９０１を出力する。時分割スイッチ７０１は、制御信号９０１のＳＡにより制御され、時分割スイッチ７０１が選択状態となると、信号線ＤＲ０、ＤＲ１、…と、ドレイン線Ｄ０、Ｄ３、…が接続状態となり、信号出力回路１００が出力する階調信号を表示画素８００へ転送することが可能となる。同様に時分割スイッチ７０２は制御信号ＳＢにより制御され、時分割スイッチ７０３は制御信号ＳＣにより制御され、それぞれ選択状態の時に各信号線ＤＲとドレイン線Ｄとを接続する。ゲート走査駆動回路３００は、各ゲート線４００を順次駆動する。また、コモン駆動回路５００は、各コモン電圧線６００を駆動する。ここで、信号出力回路１００は、コモン電圧線６００の電位（コモン電位）に対して電位が高い階調信号（正極性階調信号）と、コモン電位に対して電位が低い階調信号（負極性階調信号）とを、１水平周期で交流して出力する。ゲート走査駆動回路３００は、１水平期間で１つの水平ラインを選択し、これを順次繰り返す事により全てのゲート線４００を走査する。また、コモン駆動回路５００は、各コモン電圧線６００を独立して駆動し、正極性コモン電位と負極性コモン電位をフレーム周期で交流化して出力する。
【００３３】
ドレイン線２００とゲート線４００が交差して配置された交差部付近には、表示画素８００（Ｐ００、Ｐ０１、…、Ｐ１０、Ｐ１１、…、Ｐ２０、Ｐ２１、…）がマトリクス上に配置される。１つの表示画素８００は、スイッチング素子８０１と液晶容量８０２から構成される。ここには図示しないが、１フレーム期間で液晶容量８０２に保持した電位の変動を抑制するために保持容量も構成される。ここで、表示画素８００に含まれるスイッチング素子８０１がｎＭＯＳからなるＴＦＴの場合について説明する。各スイッチング素子８０１のドレイン端子はドレイン線２００に接続され、ソース端子は、１端がコモン電圧線６００に接続された液晶容量８０２のもう一端に接続され、ゲート線から供給されるゲートＯＮ電圧がゲート端子に印加されスイッチング素子がＯＮ状態となった場合に、ドレイン線２００の容量に保持されている階調信号を液晶容量に充電できる構成となっている。
【００３４】
本発明第２の実施例においては、１水平ラインの表示画素（Ｐｎ０、Ｐｎ１、Ｐｎ２、Ｐｎ３、Ｐｎ４、Ｐｎ５、…）（ｎ＝０、１、２、…）のうち隣接する３つの表示画素を１つのグループとして、隣接するグループの表示画素に含まれるスイッチング素子のゲート端子を異なるゲート線に接続する。この説明の場合では、ある表示画素グループ（Ｐｎ０、Ｐｎ１、Ｐｎ２）…に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ（ｎ＝０、１、２、３、…）に接続し、もう一方の表示画素グループ（Ｐｎ３、Ｐｎ４、Ｐｎ５）…に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ＋１（ｎ＝０、１、２、３、…）に接続する。この配置により、ゲート線Ｇｎ＋１にゲートＯＮ電圧が印加された場合に、第ｎ水平ラインで選択される表示画素は１水平ラインに含まれる表示画素の半分になるため、コモン電圧線Ｃｎに対する負荷は従来の線順次駆動に比べ約半分になる。また、ゲート線Ｇｎ＋１より同時に選択される第ｎ＋１水平ラインの表示画素も、１水平ラインに含まれる表示画素の半分となるため、コモン電圧線Ｃｎ＋１に対する負荷も、従来の線順次駆動に比べ約半分になる。従って、各コモン電圧線の負荷容量が従来の半分になるため、時定数も約半分となり、従って高精細・大画面の液晶表示装置においてもコモン電圧線から供給されるコモン電圧の収束時間も約半分近く短縮される。本発明第２の実施例での説明では、上記構成について説明するが、表示画素の接続方法としては、上記以外に、１水平ラインの表示画素（Ｐｎ０、Ｐｎ１、Ｐｎ２、Ｐｎ３、Ｐｎ４、Ｐｎ５、…）（ｎ＝０、１、２、…）のうち、表示画素グループ（Ｐｎ３、Ｐｎ４、Ｐｎ５）…に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ（ｎ＝０、１、２、３、…）に接続し、表示画素グループ（Ｐｎ０、Ｐｎ１、Ｐｎ２）…に含まれるスイッチング素子のゲート端子をゲート線Ｇｎ＋１（ｎ＝０、１、２、３、…）に接続しても良い。この配置でも、ゲート線Ｇｎ＋１により選択される第ｎ水平ラインと第ｎ＋１水平ラインに対応するコモン電圧線Ｃｎ、及びＣｎ＋１に対する負荷も、従来の線順次駆動に比べ約半分になる。
【００３５】
以上、本発明第２の実施例である液晶表示装置の動作を説明する。本発明第２の実施例におけるゲート走査駆動回路３００、及びコモン駆動回路５００の動作は、本発明第１の実施例と同じであるため省略する。従って、図４のタイミングチャートでは、本発明第２の実施例における信号出力回路１００、時分割スイッチ群７００、及びコントローラ９００の動作を説明する。
【００３６】
図４において、Ｔｈは１水平周期である。Ｇ０、Ｇ１…は、ゲート走査駆動回路３００により順次駆動されるゲート線４００の駆動波形である。各ゲート線Ｇ０、Ｇ１…は、ゲート走査駆動回路３００により、１水平周期Ｔｈ毎に順次ゲートＯＮ電圧（Ｈｉ電圧）を印加される。各ゲート線がゲートＯＮ電圧を印加される期間は、１水平期間Ｔｈ以内である。また、１水平期間Ｔｈを３つの期間に時分割し、最初の期間Ｔａ内で制御信号ＳＡを選択状態とする事で信号線ＤＲ０、ＤＲ１…と、ドレイン線Ｄ０、Ｄ３、…とを接続する。次の期間であるＴｂ内で制御信号ＳＢを選択状態とする事で信号線ＤＲ０、ＤＲ１…と、ドレイン線Ｄ１、Ｄ４、…とを接続する。最後の期間Ｔｃ内で制御信号ＳＣを選択状態とする事で信号線ＤＲ０、ＤＲ１…と、ドレイン線Ｄ２、Ｄ５…とを接続する。これにより、１水平期間内で隣接する３つのドレイン線Ｄ０、Ｄ１、Ｄ２に、信号線１０１から供給される階調信号を時分割で供給する事が可能となる。
【００３７】
以下に、本発明第２の実施例において第０水平ラインに正極性表示信号を書き込む際の動作について説明する。まず、ゲート走査駆動回路３００は、ゲート線Ｇ０にゲートＯＮ電圧を印加して、ゲート線Ｇ０に接続される第０水平ラインの表示画素グループ（Ｐ００、Ｐ０１、Ｐ０２）…のスイッチング素子をＯＮ状態とする。コモン駆動回路５００は、第０水平ラインに対応するコモン電圧線Ｃ０に正極性階調信号を液晶容量に書込むための正極性コモン電位（Ｌｏｗレベル）を印加する。３つに時分割した最初の期間Ｔａ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ００に対応する正極性階調信号は、制御信号ＳＡにより選択状態となった時分割スイッチ７０１及びドレイン線Ｄ０を介して、表示画素Ｐ００の液晶容量に印加される。次に、期間Ｔｂ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ０１に対応する正極性階調信号は、制御信号ＳＢにより選択状態となった時分割スイッチ７０２及びドレイン線Ｄ１を介して、表示画素Ｐ０１の液晶容量に印加される。そして、最後の期間Ｔｃ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ０２に対応する正極性階調信号は、制御信号ＳＣにより選択状態となった時分割スイッチ７０３及びドレイン線Ｄ２を介して、表示画素Ｐ０２の液晶容量に印加される。このように、３つの隣接する表示画素グループにそれぞれ所望の階調信号を印加して、保持状態とした後、ゲート線Ｇ０はＯＦＦ状態（Ｌｏｗレベル）となり、１フレーム期間のあいだ書込まれた階調信号を保持する。
【００３８】
次に、ゲート線Ｇ１にゲートＯＮ電圧が印加されると、第０水平ラインのもう一方の表示画素グループ（Ｐ０３、Ｐ０４、Ｐ０５）…と、第１水平ラインの表示画素グループ（Ｐ１０、Ｐ１１、Ｐ１２）…が選択状態となる。第０水平ラインには正極性階調信号を書込むため、先ほどと同様にコモン電圧線Ｃ０には、コモン駆動回路５００により正極性コモン電位が印加されている。また、第１水平ラインには、本発明第１の実施例で説明したように負極性階調信号を書込むため、第１水平ラインに対応するコモン電圧線Ｃ１には、負極性コモン電位（Ｈｉレベル）を印加する。そして、１水平期間を３つに時分割した最初の期間Ｔａ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０３に対応する正極性階調信号は、制御信号ＳＡにより選択状態となった時分割スイッチ７０１及びドレイン線Ｄ３を介して、表示画素Ｐ０３の液晶容量に印加される。次に、期間Ｔｂ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０４に対応する正極性階調信号は、制御信号ＳＢにより選択状態となった時分割スイッチ７０２及びドレイン線Ｄ４を介して、表示画素Ｐ０４の液晶容量に印加される。そして、最後の期間Ｔｃ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０５に対応する正極性階調信号は、制御信号ＳＣにより選択状態となった時分割スイッチ７０３及びドレイン線Ｄ５を介して、表示画素Ｐ０５の液晶容量に印加される。
【００３９】
このように、もう一方の表示画素グループにそれぞれ所望の階調信号を印加して、保持状態とした後、ゲート線Ｇ１はＯＦＦ状態（Ｌｏｗレベル）となる。また、この間には、同じくゲート線Ｇ１により選択状態となった第１水平ラインの表示画素グループ（Ｐ１０、Ｐ１１、Ｐ１２）…にも、同様に負極性階調信号が印加される。従って、上述のようにゲート線Ｇ０、Ｇ１の２水平期間を経て、第０水平ライン上にある全ての表示画素に、正極性階調信号が保持される。
【００４０】
本発明第２の実施例において、もう１つの時分割駆動方式について図５を用いて説明する。図５において、Ｔｈは１水平周期である。Ｇ０、Ｇ１…は、ゲート走査駆動回路３００により順次駆動されるゲート線４００の駆動波形である。各ゲート線Ｇ０、Ｇ１…は、ゲート走査駆動回路３００により、１水平周期Ｔｈ毎に順次ゲートＯＮ電圧（Ｈｉ電圧）を印加される。各ゲート線がゲートＯＮ電圧を印加される期間は、１水平期間Ｔｈ以内である。また、１水平期間Ｔｈを３つの期間Ｔａ、Ｔｂ、及びＴｃに分割する。最初の期間Ｔａ内で制御信号ＳＡ、ＳＢ、及びＳＣを全て選択状態とする事で信号線ＤＲ０、ＤＲ１…と、ドレイン線（Ｄ０、Ｄ１、Ｄ２）及び（Ｄ３、Ｄ４、Ｄ５）を接続し、このＴａ期間内で制御信号ＳＡをＯＦＦレベルとすることで時分割スイッチ７０１をＯＦＦ状態とし、信号線ＤＲ０、ＤＲ１とドレイン線Ｄ０、Ｄ３とを切り離す。次の期間であるＴｂ内で制御信号ＳＢ、ＳＣを継続して選択状態とし、このＴｂ期間内に制御信号ＳＢをＯＦＦレベルとする事で、時分割スイッチ７０２をＯＦＦ状態として、信号線ＤＲ０、ＤＲ１とドレイン線Ｄ１、Ｄ４とを切り離す。最後の期間であるＴｃ内で制御信号ＳＣを継続して選択状態とし、このＴｃ期間内に制御信号ＳＣをＯＦＦレベルとする事で、時分割スイッチ７０３をＯＦＦ状態として、信号線ＤＲ０、ＤＲ１とドレイン線Ｄ２、Ｄ５とを切り離す。
【００４１】
以下に、本発明第２の実施例において第０水平ラインに正極性表示信号を書き込む際の動作について説明する。まず、ゲート走査駆動回路３００は、ゲート線Ｇ０にゲートＯＮ電圧を印加して、ゲート線Ｇ０に接続される第０水平ラインの表示画素グループ（Ｐ００、Ｐ０１、Ｐ０２）…のスイッチング素子をＯＮ状態とする。コモン駆動回路５００は、第０水平ラインに対応するコモン電圧線Ｃ０に正極性階調信号を液晶容量に書込むための正極性コモン電位（Ｌｏｗレベル）を印加する。
【００４２】
３つに時分割した最初の期間Ｔａ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ００に対応する正極性階調信号は、制御信号ＳＡにより選択状態となった時分割スイッチ７０１及びドレイン線Ｄ０を介して、表示画素Ｐ００の液晶容量に印加される。次に、期間Ｔｂ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ０１に対応する正極性階調信号は、制御信号ＳＢにより選択状態となった時分割スイッチ７０２及びドレイン線Ｄ１を介して、表示画素Ｐ０１の液晶容量に印加される。そして、最後の期間Ｔｃ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ０２に対応する正極性階調信号は、制御信号ＳＣにより選択状態となった時分割スイッチ７０３及びドレイン線Ｄ２を介して、表示画素Ｐ０２の液晶容量に印加される。このように、３つの隣接する表示画素グループにそれぞれ所望の階調信号を印加して、保持状態とした後、ゲート線Ｇ０はＯＦＦ状態（Ｌｏｗレベル）となり、１フレーム期間のあいだ書込まれた階調信号を保持する。
【００４３】
次に、ゲート線Ｇ１にゲートＯＮ電圧が印加されると、第０水平ラインのもう一方の表示画素グループ（Ｐ０３、Ｐ０４、Ｐ０５）…と、第１水平ラインの表示画素グループ（Ｐ１０、Ｐ１１、Ｐ１２）…が選択状態となる。第０水平ラインには正極性階調信号を書込むため、先ほどと同様にコモン電圧線Ｃ０には、コモン駆動回路５００により正極性コモン電位が印加されている。また、第１水平ラインには、本発明第１の実施例で説明したように負極性階調信号を書込むため、第１水平ラインに対応するコモン電圧線Ｃ１には、負極性コモン電位（Ｈｉレベル）を印加する。そして、１水平期間を３つに時分割した最初の期間Ｔａ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０３に対応する正極性階調信号は、制御信号ＳＡにより選択状態となった時分割スイッチ７０１及びドレイン線Ｄ３を介して、表示画素Ｐ０３の液晶容量に印加される。次に、期間Ｔｂ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０４に対応する正極性階調信号は、制御信号ＳＢにより選択状態となった時分割スイッチ７０２及びドレイン線Ｄ４を介して、表示画素Ｐ０４の液晶容量に印加される。そして、最後の期間Ｔｃ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０５に対応する正極性階調信号は、制御信号ＳＣにより選択状態となった時分割スイッチ７０３及びドレイン線Ｄ５を介して、表示画素Ｐ０５の液晶容量に印加される。
【００４４】
このように、もう一方の表示画素グループにそれぞれ所望の階調信号を印加して、保持状態とした後、ゲート線Ｇ１はＯＦＦ状態（Ｌｏｗレベル）となる。また、この間には、同じくゲート線Ｇ１により選択状態となった第１水平ラインの表示画素グループ（Ｐ１０、Ｐ１１、Ｐ１２）…にも、同様に負極性階調信号が印加される。従って、上述のようにゲート線Ｇ０、Ｇ１の２水平期間を経て、第０水平ライン上にある全ての表示画素に、正極性階調信号が保持される。
【００４５】
本発明第２の実施例において、更にもう１つの時分割駆動方式について図６を用いて説明する。図６において、Ｔｈは１水平周期である。Ｇ０、Ｇ１…は、ゲート走査駆動回路３００により順次駆動されるゲート線４００の駆動波形である。各ゲート線Ｇ０、Ｇ１…は、ゲート走査駆動回路３００により、１水平周期Ｔｈ毎に順次ゲートＯＮ電圧（Ｈｉ電圧）を印加される。各ゲート線がゲートＯＮ電圧を印加される期間は、１水平期間Ｔｈ以内である。また、１水平期間Ｔｈを３つの期間Ｔａ、Ｔｂ、及びＴｃに分割する。最初の期間Ｔａ内のうち、プリチャージ期間であるＴｐ期間内のみ制御信号ＳＡ、ＳＢ、及びＳＣを全て選択状態とし、信号線ＤＲ０、ＤＲ１…に接続されたドレイン線（Ｄ０、Ｄ１、Ｄ２）、（Ｄ３、Ｄ４、Ｄ５）をある一定電位までプリチャージする。プリチャージ期間Ｔｐ後、残りのＳＢ及びＳＣをＯＦＦ状態とし、信号線ＤＲ０、ＤＲ１、…を介してドレイン線Ｄ０、Ｄ３、…に信号出力回路１００が出力する階調信号を書込む。次の期間であるＴｂ内で制御信号ＳＢのみを選択状態とする事で信号線ＤＲ０、ＤＲ１…と、ドレイン線Ｄ１、Ｄ４、…とを接続する。最後の期間Ｔｃ内で制御信号ＳＣを選択状態とする事で信号線ＤＲ０、ＤＲ１…と、ドレイン線Ｄ２、Ｄ５…とを接続する。これにより、１水平期間内で隣接する３つのドレイン線Ｄ０、Ｄ１、Ｄ２に、信号線１０１から供給される階調信号を時分割で供給する事が可能となり、且つパネル構成を変更することなくプリチャージを行う事が可能となる。
【００４６】
以下に、本発明第２の実施例において第０水平ラインに正極性表示信号を書き込む際の動作について説明する。まず、ゲート走査駆動回路３００は、ゲート線Ｇ０にゲートＯＮ電圧を印加して、ゲート線Ｇ０に接続される第０水平ラインの表示画素グループ（Ｐ００、Ｐ０１、Ｐ０２）…のスイッチング素子をＯＮ状態とする。コモン駆動回路５００は、第０水平ラインに対応するコモン電圧線Ｃ０に正極性階調信号を液晶容量に書込むための正極性コモン電位（Ｌｏｗレベル）を印加する。プリチャージ期間において、ドレイン線Ｄ０、Ｄ１、及びＤ２は、信号出力回路１００が信号線ＤＲ０出力するＰ００に対応した正極性階調信号に向けてプリチャージされ、プリチャージ期間後には、制御信号ＳＡにより選択状態となった時分割スイッチ７０１及びドレイン線Ｄ０を介して、表示画素Ｐ００の液晶容量に所望の階調信号が印加される。次に、期間Ｔｂ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ０１に対応する正極性階調信号は、制御信号ＳＢにより選択状態となった時分割スイッチ７０２及びドレイン線Ｄ１を介して、表示画素Ｐ０１の液晶容量に印加される。そして、最後の期間Ｔｃ内において、信号出力回路１００が信号線ＤＲ０に出力した表示画素Ｐ０２に対応する正極性階調信号は、制御信号ＳＣにより選択状態となった時分割スイッチ７０３及びドレイン線Ｄ２を介して、表示画素Ｐ０２の液晶容量に印加される。このように、３つの隣接する表示画素グループにそれぞれ所望の階調信号を印加して、保持状態とした後、ゲート線Ｇ０はＯＦＦ状態（Ｌｏｗレベル）となり、１フレーム期間のあいだ書込まれた階調信号を保持する。次に、ゲート線Ｇ１にゲートＯＮ電圧が印加されると、第０水平ラインのもう一方の表示画素グループ（Ｐ０３、Ｐ０４、Ｐ０５）…と、第１水平ラインの表示画素グループ（Ｐ１０、Ｐ１１、Ｐ１２）…が選択状態となる。第０水平ラインには正極性階調信号を書込むため、先ほどと同様にコモン電圧線Ｃ０には、コモン駆動回路５００により正極性コモン電位が印加されている。また、第１水平ラインには、本発明第１の実施例で説明したように負極性階調信号を書込むため、第１水平ラインに対応するコモン電圧線Ｃ１には、負極性コモン電位（Ｈｉレベル）を印加する。そして、プリチャージ期間において、ドレイン線Ｄ３、Ｄ４、及びＤ５は信号出力回路１００がＤＲ１に出力するＰ０３に対応した負極性階調信号に向けてプリチャージされ、プリチャージ期間後には、制御信号ＳＡにより選択状態となった時分割スイッチ７０１及びドレイン線Ｄ３を介して、表示画素Ｐ０３の液晶容量に所望の階調信号が印加される。次に、期間Ｔｂ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０４に対応する正極性階調信号は、制御信号ＳＢにより選択状態となった時分割スイッチ７０２及びドレイン線Ｄ４を介して、表示画素Ｐ０４の液晶容量に印加される。そして、最後の期間Ｔｃ内において、信号出力回路１００が信号線ＤＲ１に出力した表示画素Ｐ０５に対応する正極性階調信号は、制御信号ＳＣにより選択状態となった時分割スイッチ７０３及びドレイン線Ｄ５を介して、表示画素Ｐ０５の液晶容量に印加される。
【００４７】
このように、もう一方の表示画素グループにそれぞれ所望の階調信号を印加して、保持状態とした後、ゲート線Ｇ１はＯＦＦ状態（Ｌｏｗレベル）となる。また、この間には、同じくゲート線Ｇ１により選択状態となった第１水平ラインの表示画素グループ（Ｐ１０、Ｐ１１、Ｐ１２）…にも、同様に負極性階調信号が印加される。従って、上述のようにゲート線Ｇ０、Ｇ１の２水平期間を経て、第０水平ライン上にある全ての表示画素に、正極性階調信号が保持される。
【００４８】
以上で述べたように、本発明第２の実施例では、１水平ラインに含まれる表示画素を隣接する３つの表示画素でグループわけし、互いに隣接する表示画素グループのが異なるゲート線により選択されるように接続して、２水平期間のうち、前半の水平期間で、ある表示画素グループに時分割スイッチを用いて時分割で階調信号を印加し、後半の水平期間で、もう一方の表示画素グループに時分割スイッチを用いて時分割で階調信号を印加する事により、１水平ライン上にある全ての表示画素への書込みを行う事により、１水平期間における各コモン電圧線の負荷を従来の約半分とする事が可能となるため、従来の方式に比べコモン電位、及び階調信号の書込み速度が速くなる。従って、これにより液晶表示パネルの高精細化、大型化、及び高画質化が可能となる。
【００４９】
また、本発明第２の実施例において、表示画素部のスイッチング素子であるＭＯＳ−ＴＦＴはアモルファスＳｉで形成しても良いし、低温ｐｏｌｙＳｉで形成しても良い。
【００５０】
また、本発明第２の実施例において、コモン電位を交流化するタイミングは、本発明第１の実施例において説明した通りである。
【００５１】
また、本発明第２の実施例において、スイッチング素子８０１をｎＭＯＳ−ＴＦＴとして説明したが、それ以外のスイッチング素子であるｐＭＯＳ−ＴＦＴ等であっても良い。
【００５２】
更に、本発明第２の実施例において、信号出力回路１００、ゲート走査駆動回路３００、時分割スイッチ群７００、及びコモン駆動回路５００は、外付けのＬＳＩチップで構成可能であり、また、低温ｐｏｌｙＳｉで作られたＴＦＴにより構成した回路を、表示画素部を構成した基板上に同時に形成する事により液晶パネル内に内蔵する事も可能である。更に、信号出力回路１００のみを外付けＬＳＩとし、それ以外のゲート走査駆動回路３００、時分割スイッチ群７００、及びコモン駆動回路５００を液晶パネル内に低温ｐｏｌｙＳｉを用いて内蔵するハイブリッド方式も可能である。また、液晶表示パネル内に内蔵する低温ｐｏｌｙＳｉの回路は、ｐＭＯＳ単チャネル、ｎＭＯＳ単チャネル、或いはｃＭＯＳ構成であって良い。
【００５３】
更に、本発明第２の実施例において、信号出力回路１００を外付けＩＣとする場合には時分割駆動である事から出力端子数の削減が可能となるため、低コスト化が見込まれる。また、信号出力回路１００を内蔵する場合にも、時分割駆動とする事からＤＡＣ回路やデータラッチ回路の削減が可能となるため、回路の小規模化（狭額縁化）が見こめる。
【００５４】
また、本発明第２の実施例に関してＲＧＢ時分割駆動を例えとして説明したが、分割数はこれに限定せず、任意の数ｎで分割しても良い。この場合、分割数ｎに応じて、表示信号線ＤＲに対応するドレイン線Ｄの本数もｎとなり、時分割スイッチの制御信号もｎ本（或いはｎ×２本）となり、また、分割期間もそれに応じて変更し、且つ各選択期間で電圧保持状態となる表示画素及びドレイン線に対応した階調信号を信号出力回路１００により順次出力することにより可能となる。
【００５５】
また、本発明第２の実施例における、ＲＧＢのカラー画素の配列について、これを限定しない。同様に、各選択期間において保持状態とする画素電極、及びドレイン線に対応するカラー画素の順番も限定しない。
【００５６】
以下、本発明第３の実施の形態を、図７を用いて説明する。
【００５７】
本発明第３の実施の形態は、本発明第１の実施例から本発明第２の実施例で述べた液晶表示装置を備えた情報機器である。この本発明第３の実施の形態である情報機器とは、例えば、コンピューターであり、図７に示す本発明第３の実施の形態である液晶表示装置を備えた情報機器の構成図に示すように、情報機器１０００の主な構成要素は、液晶表示装置１００１、中央処理装置１００２、入力装置１００３、記憶装置１００４、出力装置１００５、及び電源回路１００６である。中央処理装置１００２は、中央制御の働きをし、計算、論理、及び実行決定が行なわれる。また、１００７はシステムバスであり、中央処理装置、入力装置、出力装置と記憶装置等の信号の伝送を行なう。記憶装置１００４は命令やデータの記憶に使われる。入力装置１００３は、情報を情報機器に入力するところであり、入力情報はデータでもプログラムでも良い。また、出力装置１００５は、情報機器の内部から外の世界に情報を出力することろであり、プリンタに書き出したり、磁気テープや磁気ディスクのような補助記憶装置に記憶したりする。また、出力装置１００５は、表示装置のデジタルＩ／Ｆ信号を出力し、例えば、表示データ信号、及び１水平期間中に１回の割合で有効になる水平同期信号、１フレーム期間中に１回の割合で有効になる垂直同期信号、クロック信号、有効な表示データの範囲を示すディスプタイミング信号等を含む信号を表示装置である液晶表示装置１００１に出力する。また、電源回路１００６は、液晶表示装置１００１、及び情報機器１０００のその他の電源を必要とする構成要素に電源を供給している。また、電源回路１００６は、液晶表示装置１００１が必要とする階調基準電圧を生成し出力している。本発明第１の実施例から本発明第２の実施例で述べた液晶表示装置１００１を使用する事により、大画面、高精細、及び高画質な表示装置を有する情報機器１０００を実現できる。
【００５８】
１水平ラインの表示画素のうち、偶数番目の表示画素を選択状態とするゲート線と、奇数番目の表示画素を選択状態とするゲート線を分離し、２水平期間のうち、前半の水平期間で半分の階調信号の保持を確定し、後半の水平期間で、残り半分の階調信号の保持を確定させる事により、１水平ライン上にある全ての表示画素への書込みを行う事で、１水平期間における各コモン線の負荷を従来の半分とする事が可能となるため、従来の方式に比べコモン電位、及び階調信号の書込み速度が速くなる。従って、これにより液晶表示パネルの高精細化、大型化、及び高画質化が可能となる。
【００５９】
また、時分割駆動を併用する事により信号出力回路を外付けＬＳＩとする場合には、ＬＳＩ出力端子数の削減が可能となるため、低コスト化が見込まれる。また、信号出力回路を内蔵する場合にも、時分割駆動とする事からＤＡＣ回路やデータラッチ回路の削減が可能となるため、回路の小規模化（狭額縁化）が見こめる。
【００６０】
【発明の効果】
本発明によれば、横スメア等の表示むらを低減するという効果を奏する。
【図面の簡単な説明】
【図１】本発明第１の実施の形態に係わる、液晶表示装置の構成を示す図である。
【図２】本発明第１の実施の形態に係わる、電圧波形及びタイミングチャートである。
【図３】本発明第２の実施の形態に係わる、液晶表示装置の構成を示す図である。
【図４】本発明第２の実施の形態に係わる、電圧波形及びタイミングチャートである。
【図５】本発明第２の実施の形態に係わる、電圧波形及びタイミングチャートである。
【図６】本発明第２の実施の形態に係わる、電圧波形及びタイミングチャートである。
【図７】本発明第３の実施の形態に係わる、液晶表示装置を備えた情報機器の構成を示すブロック図である。
【符号の説明】
１００…信号出力回路、１０１…信号線、２００…ドレイン線、３００…ゲート走査駆動回路、４００…ゲート線、５００…コモン駆動回路、６００…コモン線、７００…時分割スイッチ群、７０１…時分割スイッチ、７０２…時分割スイッチ、７０３…時分割スイッチ、８００…表示画素、８０１…スイッチング素子、８０２…液晶容量、９００…コントローラ、９０１…制御信号、１０００…情報機器、１００１…液晶表示装置、１００２…中央処理装置、１００３…入力装置、１００４…記憶装置、１００５…出力装置、１００６…電源回路、１００７…システムバス。

Claims (5)

1. 複数本のドレイン線と、前記ドレイン線と直交する複数本のゲート線と、前記ゲート線と略平行な複数本の共通電極線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近に夫々形成したスイッチング素子と、前記スイッチング素子の出力端に接続された画素電極と、前記画素電極と対峙し、且つ前記共通電極線と接続された共通電極と、保持容量とで構成される画素部とを含むアレイ基板と、前記アレイ基板と対向して設置される対向基板と、前記アレイ基板と前記対向基板とで狭持される液晶層と、前記アレイ基板と前記対向基板の外側に設置された２枚の偏光板とで構成される表示パネルと、
   前記ゲート線を１水平期間毎に順次走査するゲート走査駆動回路と、
   前記共通電極線に対して夫々独立に駆動する共通電極駆動回路とから構成される表示装置において、
   所定の時分割数に応じた複数の前記ドレイン線から、任意にドレイン線を選択する事が出来る時分割スイッチと、
   前記時分割スイッチの選択、非選択状態を制御する複数の制御信号線と、
   複数の前記時分割スイッチに階調信号を伝播する複数の階調信号線と、
   表示データに対応した前記階調信号を所定の時分割数に対応した時系列で出力端子から前記階調信号線へ出力する信号出力回路とを有し、
   １本の前記共通電極線に接続された１水平ラインを構成する前記画素部と隣接する前記２本のゲート線に、前記所定の時分割数に応じた複数の該画素部を交互に接続する画素配列とし、
   ある水平期間において、前記ゲート走査駆動回路が２本の該ゲート線のうち、一方の該ゲート線を選択すると、
   前記時分割スイッチにより選択状態となった１本又は複数本の前記ドレイン線に、前記時分割スイッチを介して、前記階調信号線により伝播される前記階調信号が印加することで、選択状態となっている前記所定の時分割数に応じた複数の画素部の画素電極に階調信号を順次印加し、該画素電極の階調信号と、前記共通電極駆動回路が共通電極に印加した共通電極電圧とにより発生する電界で液晶の方向を制御し、
   前記水平期間の次の水平期間において、前記ゲート走査駆動回路が２本の該ゲート線のうち、もう一方の該ゲート線を選択すると、
   前記時分割スイッチにより選択状態となった１本又は複数本の前記ドレイン線に、前記時分割スイッチを介して、前記階調信号線により伝播される前記階調信号が順次印加することで、選択状態となっている前記所定の時分割数に応じた複数の画素部の画素電極に階調信号を印加し、該画素電極の階調信号と、前記共通電極駆動回路が共通電極に印加した共通電極電圧とにより発生する電界で液晶の方向を制御することで、前記１本の共通電極線に接続された１水平ラインを構成する全ての画素部の液晶を活性化し、
   前記所定の時分割数で分割された最初の選択期間に、前記時分割スイッチが前記複数のドレイン線全てを選択し、該時分割スイッチを介して、前記階調信号を該複数のドレイン線に印加し、
   該複数のドレイン線の選択状態を維持した状態から、前記所定の時分割数で分割された残りの各選択期間で、順に１つのドレイン線を非選択状態とする事で、該ドレイン線に前記階調信号を順に保持させていき、選択状態にある前記ゲート線上の全ての画素部にある液晶セルを活性化し、
   且つ、前記信号出力回路は、該各選択期間で保持状態となる画素部に対応した階調信号を、前記所定の時分割数に応じて時系列で出力することを特徴とする表示装置。
2. 請求項１記載の表示装置において、
   前記信号出力回路は、隣接する出力端子から互いに異なる極性の階調信号を出力し、
   前記共通電極駆動回路は、前記１本の共通電極線に接続された１水平ラインを構成する画素部が隣接する２本のゲート線のうち、最初に選択される該ゲート線の選択期間中又は 該選択期間の前に、該共通電極線に印加する共通電極電圧の極性を変化させることを特徴とする表示装置。
3. 請求項１記載の表示装置において、
   前記表示部がＲ（赤）、Ｇ（緑）、及びＢ（青）の３つの画素で１ピクセルを構成する場合においては、
   前記時分割スイッチによる時分割数が、Ｒ、Ｇ、及びＢに対応した３時分割であることを特徴とする表示装置。
4. 請求項１記載の表示装置において、
   前記ゲート走査駆動回路、前記共通電極駆動回路、前記時分割スイッチ、及び前記スイッチング素子等を、前記アレイ基板上にｐｏｌｙ−Ｓｉを用いた薄膜トランジスタで構成することを特徴とする表示装置。
5. 中央制御の働きをし、計算、論理、及び実行決定を行ない、入力装置、出力装置、及び記憶装置との信号の伝送を行なう中央処理装置と、
   命令やデータの記憶に使用される該記憶装置と、
   情報を、情報機器に入力するための該入力装置と、
   該情報機器の内部から外部へ情報を出力し、更に表示用の信号を出力する該出力装置で
   構成される表示装置を備えた該情報機器において、
   該表示装置は、請求項１記載の表示装置であることを特徴とする情報機器。

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