JP3871148B2 - 半導体メモリ装置のデータ出力バッファ - Google Patents
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、外部から印加される一定周期のクロック信号を使用する半導体メモリ装置のデータ出力バッファに関するものである。
【０００２】
【従来の技術】
半導体メモリ装置において、読出／書込メモリとして代表的なダイナミックＲＡＭは、基本的に、行アドレスストローブ信号をチップの外部から入力してデータの読出及び書込動作を遂行する。
【０００３】
図５及び図６を参照して、従来の技術によるダイナミックＲＡＭのデータ出力過程を説明する。行アドレスストローブ信号バーＲＡＳが論理“ロウ”の状態に活性化された後に行アドレス信号ＲＡが入力され、そして、行アドレスストローブ信号バーＲＡＳがアクティブサイクルに入った以後、列アドレスストローブ信号バーＣＡＳが論理“ロウ”の状態に活性化されると、列アドレス信号ＣＡが入力される。これによって、該当するアドレスで指定されるメモリセルに記憶されたデータがセンスアンプを介して感知され、データ出力バッファを通じて出力される。
【０００４】
このとき、このデータ出力バッファ内では、出力活性化信号バーＯＥに従ってデータ経路が遮断又は連結される。この出力活性化信号バーＯＥは、チップ外部の中央処理装置（ＣＰＵ）からチップ内に供給される制御クロック信号と、チップ内のデータ感知状態に関する信号とを利用して得られる。これは、当該分野でよく知られた技術である。
【０００５】
通常の半導体メモリ装置、例えばダイナミックＲＡＭにおいて、行アドレスストローブ信号バーＲＡＳが活性化された後に出力データが発生されるまでの時間ｔRAC は、ほぼ一定となっている。同様に、列アドレスストローブ信号バーＣＡＳが活性化された後に出力データが発生されるまでの時間ｔCAC も、一定となっている。これは、行アドレスストローブ信号バーＲＡＳによって行アドレス信号ＲＡが入力され、列アドレスストローブ信号バーＣＡＳによって列アドレス信号ＣＡが入力された後、指定されたメモリセルからデータが感知され、出力データとして発生するまでの過程が、順次に進行するビットライン及びデータバスへの信号転送によって行われるためである。
【０００６】
このようなデータ伝送上の根本的な特性のため、実際に有効な出力データをデータ出力バッファを通じて発生させるためには、時間ｔRAC に合わせて、出力活性化信号バーＯＥによりデータ出力バッファが駆動されなければならない。
【０００７】
通常の非同期式（asynchronous）ダイナミックＲＡＭにおいて、出力活性化信号バーＯＥは、列アドレスストローブ信号バーＣＡＳが活性化された後、一定時間経過してから活性化されるので、データ出力上の誤動作、すなわち、不要なときにデータ出力バッファが駆動されて間違った出力データが発生してしまうようなことはない。要するに、システムクロック信号を使用しない従来の半導体メモリ装置においては、センスアンプを介して転送されるデータがデータ出力バッファの入力側に現れる時点を考慮して、出力活性化信号バーＯＥの活性化時点を設定するので、データの入力時点に合わせてデータ出力バッファを駆動させることができる。
【０００８】
しかしながら、よく知られているように、中央処理装置の動作周波数に比べて、半導体メモリ装置の動作周波数の進歩速度は劣勢にあり、ダイナミックＲＡＭ等の半導体メモリ装置の開発は、動作速度の高速化（又はデータアクセス時間の短縮）を指向する高性能ダイナミックＲＡＭ（high-performanceＤＲＡＭ）においては、中央処理装置から供給されるクロックに同期させて読出及び書込動作を制御する方向に進めるのが望ましい。
【０００９】
このような半導体メモリ装置においては、システムクロック信号の多様なパルス周期に同期させてデータ出力のタイミングを制御しなければならないので、上記の時間ｔCAC に合わせてデータ出力バッファが駆動されるようにする必要がある。
【００１０】
例えば、中央処理装置から供給される３３ＭＨｚから１００ＭＨｚに至る周波数可変範囲を有するシステムクロック信号の中で、６６ＭＨｚのシステムクロック信号が供給されるとき、列アドレスストローブ信号バーＣＡＳが活性化した直後のシステムクロック信号のパルスを第１パルスとして数えると、第２パルスの立上エッジ以後にデータ出力バッファを活性化させるように設計した場合、少なくとも第１パルス及び第２パルスの各立上エッジの間の時間、すなわち１周期に該当する１５ｎｓ以後にデータ出力バッファが駆動される。
【００１１】
一方、１００ＭＨｚのシステムクロック信号が供給されるとき、列アドレスストローブ信号バーＣＡＳが活性化された後のシステムクロック信号の第３パルスの立上エッジ以後に、データ出力バッファを駆動するように設計した場合、少なくとも２周期に該当する時間、すなわち２０ｎｓ以後にデータ出力バッファが駆動される。
【００１２】
ところが、列アドレスストローブ信号バーＣＡＳが活性化された後にデータがデータ出力バッファの入力側に現れる時間が２５ｎｓ、周波数が６６ＭＨｚとなる場合には、データがデータ出力バッファの入力側に現れる前にデータ出力バッファが早めに駆動されてしまうことになり、出力データの誤りが発生する。
【００１３】
【発明が解決しようとする課題】
したがって本発明の目的は、多様な周波数のシステムクロック信号を使用する半導体メモリ装置において、システムクロック信号の周波数に関係なく安定したデータ出力動作を遂行できるデータ出力バッファを提供することにある。
【００１４】
また、本発明の他の目的は、多様な周波数のシステムクロック信号を使用する半導体メモリ装置について、システムクロック信号の周波数に関係なく安定したデータ出力動作を遂行することができるデータ出力バッファ制御装置及びデータ出力バッファを有する半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するために本発明は、特に、外部から供給される一定周期のクロック信号を使用すると共に、アドレスによって指定されるメモリセルからデータを読出すためにセンスアンプを有する半導体メモリ装置について、前記クロック信号を基に、論理状態の変化を２以上の異なる時点で設定可能な制御信号を発生するための２つ以上の遅延手段と、制御信号の発生に関与する遅延手段の数を選択信号に応じて選択して制御信号の論理状態の変化時点を設定する選択手段と、該制御信号に応じて、センスアンプから出力されるデータが入力されるデータ出力バッファと、を備えるようにすることを大きな特徴とする。
【００１６】
また、前記データ出力バッファに、制御信号に応じて入力されるデータを一時貯蔵するラッチ回路を備えることを特徴とする。
【００１７】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００１８】
図１は、図２に示すようなデータ出力バッファを制御するための本発明に係る制御回路の一例を示す回路図である。この図１に示すように、本発明による制御回路１００は、チップの外部から印加されるシステムクロック信号ＳＣを入力とするパルス成形部１０と、パルス成形部１０の出力を所定時間遅延させる第１遅延部２０と、パルス成形部１０及び第１遅延部２０からの２つの出力を、選択信号としての列アドレス組合せ信号ＣＬ２により制御される伝送ゲートＴＧ１及びＴＧ２を介することで、いずれか一方を選択的に伝送する選択部３０と、選択部３０の出力を所定時間遅延させて、データ出力バッファに供給される制御信号ＳＣＤＯを発生する第２遅延部３５とから構成される。
【００１９】
パルス成形部１０は、この例では、５個の直列接続されたインバータＩ１〜Ｉ５と、システムクロック信号ＳＣ及びインバータＩ５の出力を入力とするＮＡＮＤゲートＮＤ１とを備えている。それにより、システムクロック信号ＳＣの所定の変化点（この実施例の場合システムクロック信号ＳＣの論理“ハイ”への上昇点）から、インバータＩ１〜Ｉ５に応じた時間（すなわちインバータの数に応じた時間）で論理状態の変化する信号を発生する。尚、パルス成形部１０に入力される信号は、この例ではシステムクロック信号ＳＣとされているが、このシステムクロック信号ＳＣから得られた一定の周期を有する内部のクロック信号を使用することもできる。
【００２０】
また、列アドレス組合せ信号ＣＬ２は、列アドレスストローブ信号バーＣＡＳが活性化された後、システムクロック信号ＳＣの第２パルス（前述と同様に信号バーＣＡＳの活性化直後のパルスを第１パルスとした場合）の立上エッジ以後から出力データを発生させるということを意味する（「待ち時間“latency ”」) 信号であって、列アドレスストローブ信号バーＣＡＳの入力により有効に入力された列アドレス信号の組合せによって得られるものである。
【００２１】
さらに、図２に示すように、データ出力バッファの制御信号ＳＣＤＯは、データ出力バッファに待ち時間情報を知らせる待ち時間情報信号ＹＥＰと共に入力される。この待ち時間情報信号ＹＥＰは、アドレスが入力されてから、列アドレスストローブ信号バーＣＡＳが活性化された後のシステムクロック信号ＳＣの何番目のパルスの立上エッジに同期して出力データを発生させるかを、データ出力バッファに知らせる信号で、システムクロック信号ＳＣの第１パルスの立上エッジ（又は第１の周期の開始点）に該当する場合を除いて、論理“ロウ”の状態にある。
【００２２】
したがって、制御信号ＳＣＤＯは、この例において、列アドレスストローブ信号バーＣＡＳが論理“ロウ”の状態にエネーブルとされた後、システムクロック信号ＳＣの第２パルスの上昇点でエネーブルとされる条件を有している。列アドレスストローブ信号バーＣＡＳが継続して論理“ハイ”の状態を維持するとき、すなわち、プリチャージの状態にあるときには、制御信号ＳＣＤＯは、所定の手段（図示を省略）により、論理“ロウ”の状態に維持されるようになっている。
【００２３】
図２は、本発明に係るデータ出力バッファ２００の構成例を示す回路図である。次に、このデータ出力バッファ２００について説明する。
【００２４】
待ち時間情報信号ＹＥＰ及び制御信号ＳＣＤＯを入力とするＮＯＲゲートＮＲ１の出力は、センスアンプ（図示せず）から出力されるデータＤＯ及び相補データバーＤＯをそれぞれ入力とする伝送ゲートＴＧ３及びＴＧ４で構成されたデータ入力部４０を制御する。
【００２５】
データ入力部４０の伝送ゲートＴＧ３及びＴＧ４の出力は、それぞれラッチ部４５及び４６で一時貯蔵されてから、データＤＯ、バーＤＯをそれぞれ駆動するためのドライバ５０及び６０に伝送される。ドライバ５０のプルアップトランジスタＰＴ１は、供給電圧として、半導体メモリ装置内から昇圧された電圧Ｖｐｐを使用するようになっているが、これは、出力用プルアップトランジスタＮＴ３のゲート電位を十分に上昇させ、電源電圧Ｖｃｃが、データ出力ノード２０１に十分に供給されるようにするためである。また、ドライバ５０、６０の信号伝送を制御するデータ出力信号ＨＺは、図５に示す従来例に適用されているデータ出力バッファの出力活性化信号バーＯＥと同じ機能を有する。
【００２６】
以下、図３及び図４を参照して、この実施例のデータ出力状態を説明する。
【００２７】
図３に示すタイミング図は、図１に示した列アドレス組合せ信号ＣＬ２が論理“ハイ”の状態となる場合、すなわち、待ち時間が“２”であり、システムクロック信号ＳＣの周波数範囲が３３〜６６ＭＨｚである場合のデータ出力制御状態を示す。
【００２８】
論理“ハイ”の状態となる列アドレス組合せ信号ＣＬ２により、伝送ゲートＴＧ１がＯＮとなるので、制御信号ＳＣＤＯは、パルス成形部１０→第１遅延部２０→伝送ゲートＴＧ１→第２遅延部３５を通じて発生される。したがって、列アドレスストローブ信号バーＣＡＳが論理“ロウ”の状態に活性化された後、システムクロック信号ＳＣの第２パルスの立上エッジ（又はシステムクロック信号ＳＣの第１の周期終了点、すなわち第２パルスの上昇点）から、第１、第２遅延部２０、３５による所定の遅延時間ｔD の後に、制御信号ＳＣＤＯが論理“ハイ”の状態に活性化される。
【００２９】
列アドレス組合せ信号ＣＬ２が論理“ハイ”の状態となる、すなわち、待ち時間が“２”である場合には、待ち時間情報信号ＹＥＰは論理“ロウ”の状態なので、データ出力バッファ２００のＮＯＲゲートＮＲ１の出力は、制御信号ＳＣＤＯの論理“ハイ”の状態のパルスによって論理“ロウ”の状態となる。この制御信号ＳＣＤＯの論理“ハイ”の状態のパルスは、パルス成形部１０によって決定される短いパルス幅を有するので、その短いパルス幅に応じた時間だけ、データ入力部４０の伝送ゲートＴＧ３及びＴＧ４はＯＮとなる。そして、その制御信号ＳＣＤＯが論理“ハイ”の状態で印加される短い時間の間に、センスアンプから供給されたデータＤＯ、バーＤＯがラッチ回路４５及び４６にそれぞれ供給され、一時貯蔵される。その後、データ出力信号ＨＺが論理“ハイ”の状態に活性化されることによって、出力データＤOUT が発生される。
【００３０】
図３に示すタイミング図の制御信号ＳＣＤＯの波形で、点線で示された論理“ハイ”の状態のパルスは、上述の従来例における問題が起こる場合の例で、図１及び図２に示した本発明に係る構成を使用しない場合（すなわち、この場合第１遅延部２０を備えない）の状態を示している。
【００３１】
結果的に、制御信号ＳＣＤＯの発生にかかる時間ｔA がおよそ３０ｎｓの場合、この時間ｔA に合わせてデータ出力バッファを駆動することが可能となる。
【００３２】
一方、図４に示すタイミング図は、図１に示した列アドレス組合せ信号ＣＬ２が論理“ロウ”の状態の場合、すなわち、待ち時間が“３”で、システムクロック信号ＳＣの周波数範囲が６６〜１００ＭＨｚの場合のデータ出力制御状態を示す。
【００３３】
列アドレス組合せ信号ＣＬ２が論理“ロウ”の状態なので、伝送ゲートＴＧ２がＯＮとなるため、制御信号ＳＣＤＯは、パルス成形部１０→伝送ゲートＴＧ２→第２遅延部３５を通じて伝送され、列アドレスストローブ信号バーＣＡＳが活性化された後のシステムクロック信号ＳＣの第３パルスの立上エッジ以後（又はシステムクロック信号の第２の周期終了点以後）に、上述と同様に短い期間の間、論理“ハイ”の状態に活性化される。
【００３４】
そして、図３に示す場合と同様に、待ち時間情報信号ＹＥＰが論理“ロウ”の状態であるので、論理“ハイ”の状態の制御信号ＳＣＤＯによって、データ出力バッファ２００のデータ入力部４０が駆動される。その後のデータ出力バッファ２００内における過程は、図３の場合と同じである。
【００３５】
結局、図４に示すように待ち時間が“３”で、１００ＭＨｚの周波数を有するシステムクロック信号ＳＣが印加される場合、制御信号ＳＣＤＯの発生にかかる時間ｔA がおよそ３０ｎｓであるので、図３の場合のように、第１遅延部２０を通じて遅延を行わなくても、３０ｎｓの時間ｔA に合わせてデータ出力バッファを駆動することができる。
【００３６】
以上より分かるように、制御信号ＳＣＤＯを発生する制御回路１００は、システムクロック信号ＳＣの周波数の高低に関係なく、半導体メモリ装置内で一定に発生する列アドレスストローブ信号バーＣＡＳの活性化以後、データが出力バッファの入力側に現れる時点に合うようにして、データ出力バッファを制御できることになる。
【００３７】
【発明の効果】
以上述べてきたように本発明は、一定周期のシステムクロック信号を使用する半導体メモリ装置において、中央処理装置から供給されるシステムクロック信号の周波数に無関係に、希望の時点で出力データを発生させることを可能とできるので、データ出力動作の信頼性が一層向上するようになるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデータ出力バッファの制御信号を発生する回路を示す回路図。
【図２】本発明に係るデータ出力バッファの回路図。
【図３】図１に示す回路において、データ出力バッファの制御信号が第１遅延部を介して発生される場合のデータ出力状態を示すタイミング図。
【図４】図１に示す回路において、データ出力バッファ制御信号がパルス成形部のみを介して発生される場合のデータ出力状態を示すタイミング図。
【図５】従来のダイナミックＲＡＭにおけるデータ出力過程を示すタイミング図。
【図６】従来のダイナミックＲＡＭで使用されるデータ出力バッファの回路図。
【符号の説明】
１００ 制御回路
１０ パルス成形部
２０ 第１遅延部
３０ 選択部
３５ 第２遅延部
２００ データ出力バッファ
４０ データ入力部
４５、４６ ラッチ部
５０、６０ ドライバ
２０１ 出力ノード
ＳＣＤＯ 制御信号
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、外部から印加される一定周期のクロック信号を使用する半導体メモリ装置のデータ出力バッファに関するものである。
【０００２】
【従来の技術】
半導体メモリ装置において、読出／書込メモリとして代表的なダイナミックＲＡＭは、基本的に、行アドレスストローブ信号をチップの外部から入力してデータの読出及び書込動作を遂行する。
【０００３】
図５及び図６を参照して、従来の技術によるダイナミックＲＡＭのデータ出力過程を説明する。行アドレスストローブ信号バーＲＡＳが論理“ロウ”の状態に活性化された後に行アドレス信号ＲＡが入力され、そして、行アドレスストローブ信号バーＲＡＳがアクティブサイクルに入った以後、列アドレスストローブ信号バーＣＡＳが論理“ロウ”の状態に活性化されると、列アドレス信号ＣＡが入力される。これによって、該当するアドレスで指定されるメモリセルに記憶されたデータがセンスアンプを介して感知され、データ出力バッファを通じて出力される。
【０００４】
このとき、このデータ出力バッファ内では、出力活性化信号バーＯＥに従ってデータ経路が遮断又は連結される。この出力活性化信号バーＯＥは、チップ外部の中央処理装置（ＣＰＵ）からチップ内に供給される制御クロック信号と、チップ内のデータ感知状態に関する信号とを利用して得られる。これは、当該分野でよく知られた技術である。
【０００５】
通常の半導体メモリ装置、例えばダイナミックＲＡＭにおいて、行アドレスストローブ信号バーＲＡＳが活性化された後に出力データが発生されるまでの時間ｔRAC は、ほぼ一定となっている。同様に、列アドレスストローブ信号バーＣＡＳが活性化された後に出力データが発生されるまでの時間ｔCAC も、一定となっている。これは、行アドレスストローブ信号バーＲＡＳによって行アドレス信号ＲＡが入力され、列アドレスストローブ信号バーＣＡＳによって列アドレス信号ＣＡが入力された後、指定されたメモリセルからデータが感知され、出力データとして発生するまでの過程が、順次に進行するビットライン及びデータバスへの信号転送によって行われるためである。
【０００６】
このようなデータ伝送上の根本的な特性のため、実際に有効な出力データをデータ出力バッファを通じて発生させるためには、時間ｔRAC に合わせて、出力活性化信号バーＯＥによりデータ出力バッファが駆動されなければならない。
【０００７】
通常の非同期式（asynchronous）ダイナミックＲＡＭにおいて、出力活性化信号バーＯＥは、列アドレスストローブ信号バーＣＡＳが活性化された後、一定時間経過してから活性化されるので、データ出力上の誤動作、すなわち、不要なときにデータ出力バッファが駆動されて間違った出力データが発生してしまうようなことはない。要するに、システムクロック信号を使用しない従来の半導体メモリ装置においては、センスアンプを介して転送されるデータがデータ出力バッファの入力側に現れる時点を考慮して、出力活性化信号バーＯＥの活性化時点を設定するので、データの入力時点に合わせてデータ出力バッファを駆動させることができる。
【０００８】
しかしながら、よく知られているように、中央処理装置の動作周波数に比べて、半導体メモリ装置の動作周波数の進歩速度は劣勢にあり、ダイナミックＲＡＭ等の半導体メモリ装置の開発は、動作速度の高速化（又はデータアクセス時間の短縮）を指向する高性能ダイナミックＲＡＭ（high-performanceＤＲＡＭ）においては、中央処理装置から供給されるクロックに同期させて読出及び書込動作を制御する方向に進めるのが望ましい。
【０００９】
このような半導体メモリ装置においては、システムクロック信号の多様なパルス周期に同期させてデータ出力のタイミングを制御しなければならないので、上記の時間ｔCAC に合わせてデータ出力バッファが駆動されるようにする必要がある。
【００１０】
例えば、中央処理装置から供給される３３ＭＨｚから１００ＭＨｚに至る周波数可変範囲を有するシステムクロック信号の中で、６６ＭＨｚのシステムクロック信号が供給されるとき、列アドレスストローブ信号バーＣＡＳが活性化した直後のシステムクロック信号のパルスを第１パルスとして数えると、第２パルスの立上エッジ以後にデータ出力バッファを活性化させるように設計した場合、少なくとも第１パルス及び第２パルスの各立上エッジの間の時間、すなわち１周期に該当する１５ｎｓ以後にデータ出力バッファが駆動される。
【００１１】
一方、１００ＭＨｚのシステムクロック信号が供給されるとき、列アドレスストローブ信号バーＣＡＳが活性化された後のシステムクロック信号の第３パルスの立上エッジ以後に、データ出力バッファを駆動するように設計した場合、少なくとも２周期に該当する時間、すなわち２０ｎｓ以後にデータ出力バッファが駆動される。
【００１２】
ところが、列アドレスストローブ信号バーＣＡＳが活性化された後にデータがデータ出力バッファの入力側に現れる時間が２５ｎｓ、周波数が６６ＭＨｚとなる場合には、データがデータ出力バッファの入力側に現れる前にデータ出力バッファが早めに駆動されてしまうことになり、出力データの誤りが発生する。
【００１３】
【発明が解決しようとする課題】
したがって本発明の目的は、多様な周波数のシステムクロック信号を使用する半導体メモリ装置において、システムクロック信号の周波数に関係なく安定したデータ出力動作を遂行できるデータ出力バッファを提供することにある。
【００１４】
また、本発明の他の目的は、多様な周波数のシステムクロック信号を使用する半導体メモリ装置について、システムクロック信号の周波数に関係なく安定したデータ出力動作を遂行することができるデータ出力バッファ制御装置及びデータ出力バッファを有する半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するために本発明は、特に、外部から供給される一定周期のクロック信号を使用すると共に、アドレスによって指定されるメモリセルからデータを読出すためにセンスアンプを有する半導体メモリ装置について、前記クロック信号を基に、論理状態の変化を２以上の異なる時点で設定可能な制御信号を発生するための２つ以上の遅延手段と、制御信号の発生に関与する遅延手段の数を選択信号に応じて選択して制御信号の論理状態の変化時点を設定する選択手段と、該制御信号に応じて、センスアンプから出力されるデータが入力されるデータ出力バッファと、を備えるようにすることを大きな特徴とする。
【００１６】
また、前記データ出力バッファに、制御信号に応じて入力されるデータを一時貯蔵するラッチ回路を備えることを特徴とする。
【００１７】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００１８】
図１は、図２に示すようなデータ出力バッファを制御するための本発明に係る制御回路の一例を示す回路図である。この図１に示すように、本発明による制御回路１００は、チップの外部から印加されるシステムクロック信号ＳＣを入力とするパルス成形部１０と、パルス成形部１０の出力を所定時間遅延させる第１遅延部２０と、パルス成形部１０及び第１遅延部２０からの２つの出力を、選択信号としての列アドレス組合せ信号ＣＬ２により制御される伝送ゲートＴＧ１及びＴＧ２を介することで、いずれか一方を選択的に伝送する選択部３０と、選択部３０の出力を所定時間遅延させて、データ出力バッファに供給される制御信号ＳＣＤＯを発生する第２遅延部３５とから構成される。
【００１９】
パルス成形部１０は、この例では、５個の直列接続されたインバータＩ１〜Ｉ５と、システムクロック信号ＳＣ及びインバータＩ５の出力を入力とするＮＡＮＤゲートＮＤ１とを備えている。それにより、システムクロック信号ＳＣの所定の変化点（この実施例の場合システムクロック信号ＳＣの論理“ハイ”への上昇点）から、インバータＩ１〜Ｉ５に応じた時間（すなわちインバータの数に応じた時間）で論理状態の変化する信号を発生する。尚、パルス成形部１０に入力される信号は、この例ではシステムクロック信号ＳＣとされているが、このシステムクロック信号ＳＣから得られた一定の周期を有する内部のクロック信号を使用することもできる。
【００２０】
また、列アドレス組合せ信号ＣＬ２は、列アドレスストローブ信号バーＣＡＳが活性化された後、システムクロック信号ＳＣの第２パルス（前述と同様に信号バーＣＡＳの活性化直後のパルスを第１パルスとした場合）の立上エッジ以後から出力データを発生させるということを意味する（「待ち時間“latency ”」) 信号であって、列アドレスストローブ信号バーＣＡＳの入力により有効に入力された列アドレス信号の組合せによって得られるものである。
【００２１】
さらに、図２に示すように、データ出力バッファの制御信号ＳＣＤＯは、データ出力バッファに待ち時間情報を知らせる待ち時間情報信号ＹＥＰと共に入力される。この待ち時間情報信号ＹＥＰは、アドレスが入力されてから、列アドレスストローブ信号バーＣＡＳが活性化された後のシステムクロック信号ＳＣの何番目のパルスの立上エッジに同期して出力データを発生させるかを、データ出力バッファに知らせる信号で、システムクロック信号ＳＣの第１パルスの立上エッジ（又は第１の周期の開始点）に該当する場合を除いて、論理“ロウ”の状態にある。
【００２２】
したがって、制御信号ＳＣＤＯは、この例において、列アドレスストローブ信号バーＣＡＳが論理“ロウ”の状態にエネーブルとされた後、システムクロック信号ＳＣの第２パルスの上昇点でエネーブルとされる条件を有している。列アドレスストローブ信号バーＣＡＳが継続して論理“ハイ”の状態を維持するとき、すなわち、プリチャージの状態にあるときには、制御信号ＳＣＤＯは、所定の手段（図示を省略）により、論理“ロウ”の状態に維持されるようになっている。
【００２３】
図２は、本発明に係るデータ出力バッファ２００の構成例を示す回路図である。次に、このデータ出力バッファ２００について説明する。
【００２４】
待ち時間情報信号ＹＥＰ及び制御信号ＳＣＤＯを入力とするＮＯＲゲートＮＲ１の出力は、センスアンプ（図示せず）から出力されるデータＤＯ及び相補データバーＤＯをそれぞれ入力とする伝送ゲートＴＧ３及びＴＧ４で構成されたデータ入力部４０を制御する。
【００２５】
データ入力部４０の伝送ゲートＴＧ３及びＴＧ４の出力は、それぞれラッチ部４５及び４６で一時貯蔵されてから、データＤＯ、バーＤＯをそれぞれ駆動するためのドライバ５０及び６０に伝送される。ドライバ５０のプルアップトランジスタＰＴ１は、供給電圧として、半導体メモリ装置内から昇圧された電圧Ｖｐｐを使用するようになっているが、これは、出力用プルアップトランジスタＮＴ３のゲート電位を十分に上昇させ、電源電圧Ｖｃｃが、データ出力ノード２０１に十分に供給されるようにするためである。また、ドライバ５０、６０の信号伝送を制御するデータ出力信号ＨＺは、図５に示す従来例に適用されているデータ出力バッファの出力活性化信号バーＯＥと同じ機能を有する。
【００２６】
以下、図３及び図４を参照して、この実施例のデータ出力状態を説明する。
【００２７】
図３に示すタイミング図は、図１に示した列アドレス組合せ信号ＣＬ２が論理“ハイ”の状態となる場合、すなわち、待ち時間が“２”であり、システムクロック信号ＳＣの周波数範囲が３３〜６６ＭＨｚである場合のデータ出力制御状態を示す。
【００２８】
論理“ハイ”の状態となる列アドレス組合せ信号ＣＬ２により、伝送ゲートＴＧ１がＯＮとなるので、制御信号ＳＣＤＯは、パルス成形部１０→第１遅延部２０→伝送ゲートＴＧ１→第２遅延部３５を通じて発生される。したがって、列アドレスストローブ信号バーＣＡＳが論理“ロウ”の状態に活性化された後、システムクロック信号ＳＣの第２パルスの立上エッジ（又はシステムクロック信号ＳＣの第１の周期終了点、すなわち第２パルスの上昇点）から、第１、第２遅延部２０、３５による所定の遅延時間ｔD の後に、制御信号ＳＣＤＯが論理“ハイ”の状態に活性化される。
【００２９】
列アドレス組合せ信号ＣＬ２が論理“ハイ”の状態となる、すなわち、待ち時間が“２”である場合には、待ち時間情報信号ＹＥＰは論理“ロウ”の状態なので、データ出力バッファ２００のＮＯＲゲートＮＲ１の出力は、制御信号ＳＣＤＯの論理“ハイ”の状態のパルスによって論理“ロウ”の状態となる。この制御信号ＳＣＤＯの論理“ハイ”の状態のパルスは、パルス成形部１０によって決定される短いパルス幅を有するので、その短いパルス幅に応じた時間だけ、データ入力部４０の伝送ゲートＴＧ３及びＴＧ４はＯＮとなる。そして、その制御信号ＳＣＤＯが論理“ハイ”の状態で印加される短い時間の間に、センスアンプから供給されたデータＤＯ、バーＤＯがラッチ回路４５及び４６にそれぞれ供給され、一時貯蔵される。その後、データ出力信号ＨＺが論理“ハイ”の状態に活性化されることによって、出力データＤOUT が発生される。
【００３０】
図３に示すタイミング図の制御信号ＳＣＤＯの波形で、点線で示された論理“ハイ”の状態のパルスは、上述の従来例における問題が起こる場合の例で、図１及び図２に示した本発明に係る構成を使用しない場合（すなわち、この場合第１遅延部２０を備えない）の状態を示している。
【００３１】
結果的に、制御信号ＳＣＤＯの発生にかかる時間ｔA がおよそ３０ｎｓの場合、この時間ｔA に合わせてデータ出力バッファを駆動することが可能となる。
【００３２】
一方、図４に示すタイミング図は、図１に示した列アドレス組合せ信号ＣＬ２が論理“ロウ”の状態の場合、すなわち、待ち時間が“３”で、システムクロック信号ＳＣの周波数範囲が６６〜１００ＭＨｚの場合のデータ出力制御状態を示す。
【００３３】
列アドレス組合せ信号ＣＬ２が論理“ロウ”の状態なので、伝送ゲートＴＧ２がＯＮとなるため、制御信号ＳＣＤＯは、パルス成形部１０→伝送ゲートＴＧ２→第２遅延部３５を通じて伝送され、列アドレスストローブ信号バーＣＡＳが活性化された後のシステムクロック信号ＳＣの第３パルスの立上エッジ以後（又はシステムクロック信号の第２の周期終了点以後）に、上述と同様に短い期間の間、論理“ハイ”の状態に活性化される。
【００３４】
そして、図３に示す場合と同様に、待ち時間情報信号ＹＥＰが論理“ロウ”の状態であるので、論理“ハイ”の状態の制御信号ＳＣＤＯによって、データ出力バッファ２００のデータ入力部４０が駆動される。その後のデータ出力バッファ２００内における過程は、図３の場合と同じである。
【００３５】
結局、図４に示すように待ち時間が“３”で、１００ＭＨｚの周波数を有するシステムクロック信号ＳＣが印加される場合、制御信号ＳＣＤＯの発生にかかる時間ｔA がおよそ３０ｎｓであるので、図３の場合のように、第１遅延部２０を通じて遅延を行わなくても、３０ｎｓの時間ｔA に合わせてデータ出力バッファを駆動することができる。
【００３６】
以上より分かるように、制御信号ＳＣＤＯを発生する制御回路１００は、システムクロック信号ＳＣの周波数の高低に関係なく、半導体メモリ装置内で一定に発生する列アドレスストローブ信号バーＣＡＳの活性化以後、データが出力バッファの入力側に現れる時点に合うようにして、データ出力バッファを制御できることになる。
【００３７】
【発明の効果】
以上述べてきたように本発明は、一定周期のシステムクロック信号を使用する半導体メモリ装置において、中央処理装置から供給されるシステムクロック信号の周波数に無関係に、希望の時点で出力データを発生させることを可能とできるので、データ出力動作の信頼性が一層向上するようになるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデータ出力バッファの制御信号を発生する回路を示す回路図。
【図２】本発明に係るデータ出力バッファの回路図。
【図３】図１に示す回路において、データ出力バッファの制御信号が第１遅延部を介して発生される場合のデータ出力状態を示すタイミング図。
【図４】図１に示す回路において、データ出力バッファ制御信号がパルス成形部のみを介して発生される場合のデータ出力状態を示すタイミング図。
【図５】従来のダイナミックＲＡＭにおけるデータ出力過程を示すタイミング図。
【図６】従来のダイナミックＲＡＭで使用されるデータ出力バッファの回路図。
【符号の説明】
１００ 制御回路
１０ パルス成形部
２０ 第１遅延部
３０ 選択部
３５ 第２遅延部
２００ データ出力バッファ
４０ データ入力部
４５、４６ ラッチ部
５０、６０ ドライバ
２０１ 出力ノード
ＳＣＤＯ 制御信号
Claims (8)
- 外部から供給される一定周期のクロック信号を使用する半導体メモリ装置において、
前記クロック信号の変化点に応じて所定のパルス幅のパルス信号を成形するパルス成形手段と、前記パルス成形手段の出力を基に、論理状態の変化を２以上の異なる時点で設定可能な制御信号を発生するための２つ以上の遅延手段と、制御信号の発生に関与する遅延手段の数を選択信号に応じて選択して制御信号の論理状態の変化時点を設定する選択手段と、該制御信号に応じてメモリセルからのデータを受入れてラッチした後、データ出力信号に応じて、前記データに従って出力データを発生するデータ出力バッファと、を備えていることを特徴とする半導体メモリ装置。 - 選択信号は、アドレス信号の組合せによって得られる請求項１記載の半導体メモリ装置。
- 制御信号がクロック信号に同期するようになっている請求項１記載の半導体メモリ装置。
- 外部から供給される一定周期のクロック信号及びアドレスストローブ信号を使用すると共に、データ出力バッファを有する半導体メモリ装置において、
アドレスストローブ信号入力後のクロック信号の変化点に応じて所定のパルス幅のパルス信号を成形するパルス成形手段と、前記パルス成形手段の出力を基に、論理状態の変化を２以上の異なる時点で設定可能な制御信号を発生するための２つ以上の遅延手段と、制御信号の発生に関与する遅延手段の数を選択信号に応じて選択して制御信号の論理状態の変化時点を設定する選択手段とを備え、
データ出力バッファが、該制御信号に応じてメモリセルからのデータを受入れてラッチした後、データ出力信号に応じて、前記データに従って出力データを発生するように構成されていることを特徴とする半導体メモリ装置。 - 選択信号は、アドレス信号の組合せによって得られる請求項４記載の半導体メモリ装置。
- 外部から供給される一定周期のクロック信号を使用すると共に、アドレスによって指定されるメモリセルからデータを読出すためにセンスアンプを有する半導体メモリ装置において、
前記クロック信号の変化点に応じて所定のパルス幅のパルス信号を成形するパルス成形手段と、前記パルス成形手段の出力を基に、論理状態の変化を２以上の異なる時点で設定可能な制御信号を発生するための２つ以上の遅延手段と、
制御信号の発生に関与する遅延手段の数を選択信号に応じて選択して制御信号の論理状態の変化時点を設定する選択手段と、
該制御信号に応じて前記センスアンプから出力されるデータを受入れてラッチした後、データ出力信号に応じて、前記データに従って出力データを発生するデータ出力バッファと、を備えていることを特徴とする半導体メモリ装置。 - データ出力バッファは、制御信号に応じて入力されるデータを一時貯蔵するラッチ回路を更に備えている請求項６記載の半導体メモリ装置。
- 外部から供給される一定周期のクロック信号を使用する半導体メモリ装置において、
前記クロック信号の変化点に応じて、所定のパルス幅のパルス信号を成形するパルス成形手段と、
パルス成形手段の出力を遅延する第１遅延手段と、
パルス成形手段及び第１遅延手段の各出力をそれぞれ入力とし、これら出力のうちのいずれかを、アドレス信号を組合せて得られる選択信号に応じて選択して出力する選択手段と、
選択手段の出力を遅延して制御信号として出力する第２遅延手段と、
該制御信号に応じてメモリセルからのデータを受入れてラッチした後、データ出力信号に応じて、前記データに従って出力データを発生するデータ出力バッファと、を備えていることを特徴とする半導体メモリ装置。
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