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JP3863729B2 - Display device - Google Patents

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JP3863729B2
JP3863729B2 JP2001095258A JP2001095258A JP3863729B2 JP 3863729 B2 JP3863729 B2 JP 3863729B2 JP 2001095258 A JP2001095258 A JP 2001095258A JP 2001095258 A JP2001095258 A JP 2001095258A JP 3863729 B2 JP3863729 B2 JP 3863729B2
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Sanyo Electric Co Ltd
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Description

【0001】
【発明の属する技術分野】
本発明は表示装置に関し、特に携帯可能な表示装置に用いて好適な表示装置に関する。
【0002】
【従来の技術】
近年、携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。
【0003】
図6に従来例に係る液晶表示装置の一表示画素の回路構成図を示す。絶縁性基板(不図示)上に、ゲート信号線51、ドレイン信号線61とが交差して形成されており、その交差部近傍に両信号線51、61に接続された画素選択薄膜トランジスタ72が設けられている。以下、薄膜トランジスタをTFTと略す。画素選択TFT72のソース11sは液晶21の表示電極80に接続されている。
【0004】
また、表示電極80の電圧を1フィールド期間、保持するための補助容量85が設けられており、この補助容量85の一方の端子86は画素選択TFT72のソース11sに接続され、他方の電極87には各表示画素に共通の電位が印加されている。
【0005】
ここで、ゲート信号線51に走査信号(Hレベル)が印加されると、画素選択TFT72はオン状態となり、ドレイン信号線61からアナログ映像信号が表示電極80に伝達されると共に、補助容量85に保持される。表示電極80に印加された映像信号電圧が液晶21に印加され、その電圧に応じて液晶21が配向することにより液晶表示を得ることができる。
【0006】
したがって、動画像、静止画像に関係なく液晶表示を行うことができる。かかる液晶表示装置に静止画像を表示する場合は、例えば携帯電話の液晶表示部の一部に携帯電話を駆動するためのバッテリの残量表示として、乾電池の画像を表示する。
【0007】
しかしながら、上述した構成の液晶表示装置においては、静止画像を表示する場合であっても、動画像を表示する場合と同様に、走査信号で画素選択TFT72をオン状態にして、映像信号を各表示画素に再書き込みする必要が生じていた。
【0008】
そのため、走査信号及び映像信号等の駆動信号を発生するためのドライバ回路、及びドライバ回路の動作タイミングを制御するための各種信号を発生する外部LSIは常時動作するため、常に大きな電力を消費していた。このため、限られた電源しか備えていない携帯電話等では、その使用可能時間が短くなるという欠点があった。
【0009】
これに対して、各表示画素にスタティック型メモリを備えた液晶表示装置が特開平8−194205号に開示されている。同公報の一部を引用して説明すると、この液晶表示装置は、図7に示すように、2段インバータINV1,INV2を正帰還させた形のメモリ、即ちスタティック型メモリをデジタル映像信号の保持回路として用いることにより、消費電力を低減するものである。
【0010】
ここで、スタティック型メモリに保持された2値デジタル映像信号に応じて、スイッチ素子24は参照線Vrefと表示電極80との間の抵抗値を制御し、液晶21のバイアス状態を調整している。一方、共通電極には交流信号Vcomを入力する。本装置は理想上、静止画像のように表示画像に変化がなければ、メモリへのリフレッシュは不要である。
【0011】
【発明が解決しようとする課題】
上述したように、デジタル映像信号を保持するための保持回路(スタティック型メモリ)を備えた液晶表示装置では、低階調度の静止画像を表示すると共に、消費電力を低減するのに適している。
【0012】
しかしながら、上述した構成の液晶表示装置は以下の問題点を有していた。この問題点について図8を参照しながら説明する。いま、画素選択TFT72のソース11sが「L(ロウ)」レベルであり、インバータINV1の出力ノードに「H(ハイ)」レベルが保持されているとする。
【0013】
この保持状態から、外部回路よりドレイン信号線61に「H」を出力し、スタティック型メモリに「H」の書き込みを行う場合、インバータINV2のNチャネル型TFTがオンしているので、図8(a)の破線で示すように、ドレイン信号線61→画素選択TFT72→Nチャネル型TFTの経路で電流が流れる。つまり、「H」レベルと「L」レベルの引っ張り合いが起こり、「H」の低下により誤書き込みが生じるおそれがある。「H」のデータを正常に書き込むためには、画素選択TFT72のソース11sの電位がインバータINV1のしきい値電圧より高いという条件を満足しなければならないが、上記の電流経路が存在するために画素選択TFT72のソース11sが低下することによりこの条件を満足しないおそれがある。
【0014】
同様の問題は、INV1の出力ノードに「L」レベルが保持されている場合も生じる(図8(b)を参照)。この保持状態から、外部回路よりドレイン信号線61に「L」を出力し、スタティック型メモリに「L」の書き込みを行う場合、インバータINV2のPチャネル型TFTがオンしているので、図の破線で示すように、Pチャネル型TFT→画素選択TFT72→ドレイン信号線61の経路で電流が流れる。「L」のデータを正常に書き込むためには、画素選択TFT72のソース11sの電位がインバータINV1のしきい値電圧より低いという条件を満足しなければならないが、上記の電流経路が存在するために画素選択TFT72のソース11sが上昇することによりこの条件を満足しないおそれがある。
【0015】
しかしながら、従来、保持回路の第1及び第2のインバータ回路を構成するPチャネル型TFT及びNチャネル型TFTのサイズL、W(Lはチャネル長、Wはチャネル長)は同一に設計され(例えば、L/W=12/2)ていたため、第1及び第2のインバータ回路のしきい値は同じであった。
【0016】
このため、低い電源電圧VDD下で保持回路110に映像信号データを書き込む場合、Pチャネル型TFTのようにしきい値Vthやオン電流Ion等の特性がばらつくデバイスを用いると、上述した書き込みの条件を満たせず、書き込みが行えなかったり、書き込み時間が長くなるという不具合を生じていた。
【0017】
そこで、本発明は上述した従来技術の課題に鑑みて為されたものであり、表示画素内に設けられ、映像信号データを保持する保持回路への書き込みを円滑に行えるようにすることを目的とする。
【0018】
【課題を解決するための手段】
本願に開示される発明のうち、主なものは以下の通りである。
【0019】
本発明の表示装置は、基板上の一方向に配置された複数のゲート信号線と、ゲート線と交差する方向に配置された複数のドレイン信号線と、ゲート信号線からの走査信号により表示画素を選択する画素選択トランジスタと、表示画素内に配置され、画素選択トランジスタを通してドレイン信号線から入力される映像信号を保持する保持回路とを備え、保持回路に保持された映像信号に応じて表示を行う表示装置であって、保持回路はドレイン信号線からの映像信号が入力される第1のインバータ回路と、第1のインバータ回路の出力を入力に正帰還する第2のインバータ回路と、から成り、第1のインバータ回路のしきい値VT1を前記第2のインバータ回路のしきい値VT2より小さく設定した。
【0020】
いま、第1のインバータ回路の出力ノードに「H」レベルが保持されており、ドレイン信号線から保持回路に「H」の書き込みを行う場合を考えると、前述したように、「H」レベルと「L」レベルの引っ張り合いが起こり、第1のインバータ回路の入力電位が低下するが、本発明によれば、第1のインバータ回路のしきい値VT1は第2のインバータ回路2のしきい値VT2に比して低く設定されているので、保持回路の保持ループがすみやかに形成され、映像信号データの書き込みを高速にかつ確実に行うことができる。
【0021】
また、本発明の好ましい実施態様は次のとおりである。
【0022】
(A)第1及び第2のインバータ回路はCMOS型インバータ回路であって、第1のインバータ回路のPチャネル型トランジスタのL/W(Lはチャネル長、Wはチャネル幅)を第2のインバータ回路のPチャネル型トランジスタのL/W(Lはチャネル長、Wはチャネル幅)より大きくした。
【0023】
(B)第1及び第2のインバータ回路はCMOS型インバータ回路であって、第1のインバータ回路のNチャネル型トランジスタのL/W(Lはチャネル長、Wはチャネル幅)を第2のインバータ回路のNチャネル型トランジスタのL/W(Lはチャネル長、Wはチャネル幅)より小さくした。
【0024】
【発明の実施の形態】
本発明の第1の実施形態に係る表示装置について図1の回路構成図を参照しながら説明する。本実施形態は液晶表示装置に応用した場合に対応する。
【0025】
絶縁性基板(不図示)上に、ゲート信号線51、ドレイン信号線61とが交差して形成されており、その交差部近傍に両信号線51、61に接続された画素選択薄膜TFT72が設けられている。
【0026】
保持回路110は、正帰還ループを構成する第1及び第2のインバータ回路INV1,INV2から成る。第1のインバータ回路INV1の入力には、画素選択TFT72のソース11sが接続され、その出力は第2のインバータ回路INV2に入力されている。そして第2のインバータ回路INV2の出力は、第1のインバータ回路INV1の入力に接続されている。
【0027】
第1のインバータ回路INV1は、CMOS型インバータ回路であって、電源電圧VDDと接地電圧VSSの間に縦列に接続されたPチャネル型のTFTQP1とNチャネル型のTFTQN1から成る。第2のインバータ回路INV2は、同様にCMOS型インバータ回路であって、電源電圧VDDと接地電圧VSSの間に縦列に接続されたPチャネル型のTFTQP2とNチャネル型のTFTQN2から成る。
【0028】
本実施形態によれば、デジタル映像信号を保持する保持回路110への書き込みを円滑に行えるようにするため、以下の構成を採用した。
【0029】
第1の構成は、第1のインバータ回路INV1のしきい値VT1は前記第2のインバータ回路INV2のしきい値VT2より小さく設定されている。そのようなしきい値の設定を行うために、第1のインバータ回路INV1のPチャネル型TFTQP1のL/W(例えば、L/W=12μm/2μm)を第2のインバータ回路INV2のPチャネル型TFTQP2のL/W(例えば、L/W=10μm/2μm)より大きくした。また、第1のインバータ回路INV1のNチャネル型TFTQN1のL/W(例えば、L/W=10μm/5μm)を第2のインバータ回路INV2のNチャネル型TFTQN2のL/W(例えば、L/W=12μm/2μm)より小さくした。
【0030】
いま、第1のインバータ回路INV1の出力ノードに「H」レベルが保持されており、ドレイン信号線61から保持回路110に「H」の書き込みを行う場合を考えると、前述したように、「H」レベルと「L」レベルの引っ張り合いが起こり、第1のインバータ回路INV1の入力電位が低下するが、第1のインバータ回路INV1のしきい値VT1は低く設定されているので、保持回路110に供給される電源電圧VDDが低くても、入力電位がVT1より高いという書き込み条件を満足しやすい。
【0031】
これにより第1のインバータ回路INV1の出力は「H」から「L」にすみやかに反転する。また、第2のインバータ回路INV2のしきい値VT2は相対的に高く設定されているので、第1のインバータ回路INV1の出力が「H」から「L」に反転するのを受けて、第2のインバータ回路INV2の出力は「L」から「H」に反転しやすくなる。こうして、保持回路110の新たな保持ループがすみやかに形成されるので、映像信号データの書き込みを高速にかつ確実に行うことができる。
【0032】
画素選択TFT72がNチャネル型である場合、ドレイン信号線61から「H」のデジタル映像信号を書き込む際に、画素選択TFT72のしきい値Vtn分の電圧ロスが生じるため、書き込み条件は厳しくなり、上述した構成は特に有効である。また、反対に、第1のインバータ回路INV1の出力ノードに「L」レベルが保持されており、ドレイン信号線61から保持回路110に「L」の書き込みを行う場合には、そのような電圧ロスは生じない。したがって、第1のインバータ回路INV1のしきい値VT1を低く設定した場合の弊害は生じない。
【0033】
第2の構成は、第2のインバータ回路INV2の出力抵抗は画素選択TFT72のオン抵抗より大きく設定されており、後述するようにドレイン信号線61からの映像信号データに応じて第1のインバータ回路INV1が反転動作可能に構成されている。
【0034】
具体的には、第2のインバータ回路INV2のNチャネル型TFTQN2のオン抵抗を画素選択TFT72のオン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Nチャネル型TFTQN2のL/W(Lはチャネル長、Wはチャネル幅)は、画素選択TFT72のL/Wより大きくすればよい。
【0035】
第1のインバータ回路の出力ノードに「H」レベルが保持されており、ドレイン信号線から「H」レベルのデジタル映像信号が入力された場合、ドレイン信号線61からNチャネル型TFTQN2への電流経路が生じるが、かかる構成によれば、第1のインバータ回路INV1の入力電位である、画素選択TFT72のソース11sの電位が、第1のインバータ回路INV1のしきい値電圧以上となるように、オン抵抗の設定がされるので、かかるデジタル映像信号は正確に書き込まれ、かつ保持される。
【0036】
また同様に、第2のインバータ回路INV2のPチャネル型TFTQP2のオン抵抗は、画素選択TFT72のオン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Pチャネル型TFTQP2のL/W(Lはチャネル長、Wはチャネル幅)は、画素選択TFT72のL/Wより大きくすればよい。
【0037】
第1のインバータ回路INV1の出力ノードに「L」レベルが保持されており、ドレイン信号線61から「L」レベルのデジタル映像信号が入力される場合、第2のインバータ回路INV2のPチャネル型TFTQP2からドレイン信号線への電流経路が生じるが、かかる構成によれば、第1のインバータ回路INV1の入力電位である、画素選択TFT72のソース11sの電位が、第1のインバータ回路INV1のしきい値電圧以下となるように、オン抵抗の設定がされるので、かかる映像信号は正確に書き込まれ、かつ保持される。
【0038】
保持回路110に保持された2値のデジタル映像信号は、相補的な出力信号D,*Dとして、信号選択回路120の信号選択TFT121,122のゲートに印加されている。信号選択回路120は出力信号D,*Dに応じて信号A,信号Bのいずれかを選択して液晶21の表示電極に印加する。信号選択TFT121,122はNチャネル型TFTである。
【0039】
次に、上述した構成の装置の動作を説明する。ゲート信号線51からの走査信号Gが「H」に立ち上がり、画素選択TFT72がオンする。そして、ドレイン信号線61からのデジタル映像信号が画素選択TFT72を介して保持回路110に書き込まれる。ここで、ドレイン信号線61からのデジタル映像信号を切り換える時に、レベルの引っ張り合いが起こっても、上述した構成により誤書き込みが防止される。
【0040】
次に、本発明の第2の実施形態に係る表示装置について図2、図3を参照しながら説明する。本実施形態は液晶表示装置に応用した場合に対応する。図2は、一表示画素200の構成を示す回路図であり、図3はこの表示画素200を含む表示装置の全体回路図である。本表示装置は、アナログ映像信号に応じた表示(フルカラーの動画像)を行うアナログ表示モードと、保持回路110で保持したデジタル映像信号に応じた表示(静止画像)を行うデジタル表示モードとを選択可能な液晶表示装置である。
【0041】
絶縁基板10(不図示)上に、走査信号を供給するゲートドライバ50に接続された複数のゲート信号線51が一方向に配置されており、これらのゲート信号線51と交差する方向に複数のドレイン信号線61が配置されている。
【0042】
ドレイン信号線61には、ドレインドライバ60から出力されるサンプリングパルスのタイミングに応じて、サンプリングトランジスタSP1,SP2,…,SPnがオンし、データ信号線62のデータ信号(アナログ映像信号又はデジタル映像信号)が供給される。
【0043】
液晶表示パネル100は、ゲート信号線51からの走査信号により選択されると共に、ドレイン信号線61からのデータ信号が供給される複数の表示画素200がマトリックス状に配置されて構成されている。
【0044】
以下、表示画素200の詳細な構成について説明する。ゲート信号線51とドレイン信号線61の交差部近傍には、Pチャネル型TFT41及びNチャネル型42から成る回路選択回路40が設けられている。TFT41,42の両ドレインはドレイン信号線61に接続されると共に、それらの両ゲートは回路選択信号線88に接続されている。TFT41,42は、回路選択信号線88からの選択信号に応じていづれか一方がオンする。また、後述するように回路選択回路40と対を成して、回路選択回路43が設けられている。
【0045】
これにより、後述するアナログ表示モード(フルカラー動画像対応)とデジタル表示モード(低消費電力、静止画像対応)とを選択して切換えることが可能となる。また、回路選択回路40に隣接して、Nチャネル型TFT71及びNチャネル型TFT72から成る画素選択回路70が配置されている。画素選択TFT71,72はそれぞれ回路選択回路40の回路選択TFT41,42と縦列に接続されると共に、それらの両ゲートにはゲート信号線51が接続されている。TFT71,72はゲート信号線51からの走査信号に応じて両方が同時にオンするように構成されている。
【0046】
また、アナログ映像信号を保持するための補助容量85が設けられている。補助容量85の一方の電極86はTFT71のソース71sに接続されている。他方の電極87は共通の補助容量線SCLに接続され、バイアス電圧Vscが供給されている。TFT70のゲートが開いてアナログ映像信号が液晶21に印加されると、その信号は1フィールド期間保持されなければならないが、液晶21のみではその信号の電圧は時間経過とともに次第に低下してしまう。そうすると、表示むらとして現れてしまい良好な表示が得られなくなる。そこで、その電圧を1フィールド期間保持するために補助容量85を設けている。
【0047】
この補助容量85と液晶21との間には、回路選択回路43のPチャネル型TFT44が設けられ、回路選択回路43のTFT41と同時にオンオフするように構成されている。また、画素選択回路70のTFT72と液晶21の表示電極80との間には、保持回路110、信号選択回路120が設けられている。
【0048】
保持回路110は、図2に示したように、正帰還ループを構成する第1及び第2のインバータ回路INV1,INV2から成る。第1のインバータ回路INV1の入力には、画素選択TFT72のソース11sが接続され、その出力は第2のインバータ回路INV2に入力されている。そして第2のインバータ回路INV2の出力は、第1のインバータ回路INV1の入力に接続されている。
【0049】
デジタル表示モードにおいては、回路選択信号線88の電位が「H」となり、かつゲート信号線51の走査信号が「H」となると、保持回路110は書き込み可能となる。
【0050】
デジタル映像信号を保持する保持回路110への書き込みを円滑に行えるようにするため、第1の実施形態と同様な以下の構成を採用した。第1の構成は、第1のインバータ回路INV1のしきい値VT1は前記第2のインバータ回路INV2のしきい値VT2より小さく設定されている。詳細な構成については第1の実施形態と同様なので説明を省略する。
【0051】
また第2の構成は、第2のインバータ回路INV2の出力抵抗は画素選択TFT72のオン抵抗より大きく設定されており、後述するようにドレイン信号線61からのデジタル映像信号に応じて第1のインバータ回路INV1が反転動作可能に構成されている。
【0052】
具体的には、第2のインバータ回路INV2のNチャネル型TFTQN2のオン抵抗を画素選択TFT72及び回路選択TFT42の合成オン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Nチャネル型TFTQN2のL/W(Lはチャネル長、Wはチャネル幅)は、画素選択TFT72のL/Wと回路選択TFT42のL/Wの和よりより大きくすればよい。
【0053】
第1のインバータ回路の出力ノードに「H」レベルが保持されており、ドレイン信号線から「H」レベルのデジタル映像信号が入力された場合、ドレイン信号線61から、画素選択TFT72及び回路選択TFT42を経由して、Nチャネル型TFTQN2への電流経路が生じるが、かかる構成によれば、第1のインバータ回路INV1の入力電位が、第1のインバータ回路INV1のしきい値電圧以上となるように、オン抵抗の設定がされるので、かかるデジタル映像信号は正確に書き込まれ、かつ保持される。
【0054】
また同様に、第2のインバータ回路INV2のPチャネル型TFTQP2のオン抵抗は、画素選択TFT72と回路選択TFT42の合成オン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Pチャネル型TFTQP2のL/W(Lはチャネル長、Wはチャネル幅)は、画素選択TFT72のL/Wと回路選択TFT42のL/Wより大きくすればよい。
【0055】
第1のインバータ回路INV1の出力ノードに「L」レベルが保持されており、ドレイン信号線61から「L」レベルのデジタル映像信号が入力される場合、第2のインバータ回路INV2のPチャネル型TFTから、画素選択TFT72及び回路選択TFT42を経由して、ドレイン信号線への電流経路が生じるが、かかる構成によれば、第1のインバータ回路INV1の入力電位が、第1のインバータ回路INV1のしきい値電圧以下となるように、オン抵抗の設定がされるので、かかる映像信号は正確に書き込まれ、かつ保持される。
【0056】
信号選択回路120は、保持回路110に保持されたデジタル映像信号に応じて信号を選択する回路であって、2つのNチャネル型TFT121、122で構成されている。TFT121、122のゲートには保持回路110からの相補的な出力信号がそれぞれ印加されているので、TFT121、122は相補的にオンオフする。
【0057】
ここで、TFT122がオンすると交流駆動信号(信号B)が選択され、TFT121がオンするとその対向電極信号VCOM(信号A)が選択され、回路選択回路43のTFT45を介して、液晶21に電圧を印加する表示電極80に供給される。
【0058】
次に、表示画素200の周辺回路について説明すると、表示画素200の絶縁性基板10とは別基板の外付け回路基板90には、ドライバスキャン用LSI91が設けられている。この外付け回路基板90のドライバスキャン用LSI91から垂直スタート信号STVがゲートドライバ50に入力され、水平スタート信号STHがドレインドライバ60に入力される。また映像信号がデータ線62に入力される。
【0059】
次に、図2乃至図4を参照しながら、上述した構成の表示装置の駆動方法について説明する。図4は、液晶表示装置がデジタル表示モードに選択された場合のタイミング図である。
(1)アナログ表示モードの場合
モード切換信号MDに応じて、アナログ表示モードが選択されると、データ信号線62にアナログ映像信号が出力される状態に設定されると共に、回路選択信号線88が「L」となり、回路選択回路40,43のTFT41,44がオンする。
【0060】
また、水平スタート信号STHに基づくサンプリング信号に応じてサンプリングトランジスタSPがオンしデータ信号線62のアナログ映像信号がドレイン信号線61に供給される。
【0061】
また、垂直スタート信号STVに基づいて、走査信号がゲート信号線51に供給される。走査信号に応じて、TFT71がオンすると、ドレイン信号線61からアナログ映像信号Sigが表示電極80に伝達されると共に、補助容量85に保持される。表示電極80に印加された映像信号電圧が液晶21に印加され、その電圧に応じて液晶21が配向することにより液晶表示を得ることができる。
【0062】
このアナログ表示モードでは、フルカラーの動画像を表示するのに好適である。ただし、外付け回路基板90のLSI91、各ドライバ50,60にはそれらを駆動するために、絶えず電力が消費されている。
(2)デジタル表示モード
モード切換信号MDに応じて、デジタル表示モードが選択されると、データ信号線62にデジタル映像信号が出力される状態に設定されると共に、回路選択信号線88の電位が「H」となり、保持回路110が動作可能な状態になる。また、回路選択回路40,43のTFT41,44がオフすると共に、TFT42,45がオンする。
【0063】
また、外付け回路基板90のドライバスキャン用LSI91から、ゲートドライバ50及びドレインドライバ60にスタート信号STV,STHがそれぞれ入力される。それに応じてサンプリング信号が順次発生し、それぞれのサンプリング信号に応じてサンプリングトランジスタSP1,SP2,…,SPnが順にオンしてデジタル映像信号Sigをサンプリングして各ドレイン信号線61に供給する。
【0064】
ここで第1行、即ち走査信号G1が印加されるゲート信号線51について説明する。まず、走査信号G1によってゲート信号線51に接続された各表示画素P11、P12、…P1nの各TFTが1水平走査期間オンする。
【0065】
第1行第1列の表示画素P11に注目すると、サンプリング信号SP1によってサンプリングしたデジタル映像信号S11がドレイン信号線61に入力される。そして走査信号G1が「H」になり、TFT70がオン状態になっているため、そのドレイン信号D1が保持回路110に書き込まれる。
【0066】
この書き込み時には、データを書き換える場合に、レベル引っ張り合いが起こるが、上述した構成によれば、誤書き込みが防止される。
【0067】
この保持回路110で保持された信号は、信号選択回路120に入力されて、この信号選択回路120で信号A又は信号Bを選択して、その選択した信号が表示電極80に印加され、その電圧が液晶21に印加される。こうしてゲート信号線51から最終行のゲート信号線51まで走査することにより、1画面分(1フィールド期間)の書き込みが終了する。
【0068】
その後、保持回路110に保持されたデータに基づく表示(静止画像の表示)を行う。なお、このデジタル表示モード時には、ゲートドライバ50並びにドレインドライバ60及び外付けのドライバスキャン用LSI91への電圧供給を停止しそれらの駆動を止める。保持回路110には常に電圧VDD,VSSを供給して駆動し、また対向電極電圧を対向電極32に、各信号A及びBを信号選択回路120に供給する。
【0069】
即ち、保持回路110にこの保持回路を駆動するためのVDD、VSSを供給し、対向電極には対向電極電圧VCOM(信号A)を印加し、液晶表示パネル100がノーマリーホワイト(NW)の場合には、信号Aには対向電極32と同じ電位の電圧を印加し、信号Bには液晶を駆動するための交流電圧(例えば60Hz)を印加するのみである。そうすることにより、1画面分を保持して静止画像として表示することができる。また他のゲートドライバ50、ドレインドライバ60及び外付けLSI91には電圧が印加されていない状態である。
【0070】
このとき、ドレイン信号線61にデジタル映像信号で「H(ハイ)」が保持回路110に入力された場合には、信号選択回路120において第1のTFT121には「L」が入力されることになるので第1のTFT121はオフとなり、他方の第2のTFT122には「H」が入力されることになるので第2のTFT122はオンとなる。
【0071】
そうすると、信号Bが選択されて液晶には信号Bの電圧が印加される。即ち、信号Bの交流電圧が印加され、液晶が電界によって立ち上がるため、NWの表示パネルでは表示としては黒表示として観察できる。
【0072】
ドレイン信号線61にデジタル映像信号で「L」が保持回路110に入力された場合には、信号選択回路120において第1のTFT121には「H」が入力されることになるので第1のTFT121はオンとなり、他方の第2のTFT122には「L」が入力されることになるので第2のTFT122はオフとなる。そうすると、信号Aが選択されて液晶には信号Aの電圧が印加される。即ち、対向電極32と同じ電圧が印加されるため、電界が発生せず液晶は立ち上がらないため、NWの表示パネルでは表示としては白表示として観察できる。
【0073】
このように、1画面分を書き込みそれを保持することにより静止画像として表示できるが、その場合には、各ドライバ50,60及びLSI91の駆動を停止するので、その分、低消費電力化することができる。
【0074】
上述したように、本発明の実施形態によれば、1つの液晶表示パネル100でフルカラーの動画像表示(アナログ表示モードの場合)と、デジタル階調表示(デジタル表示モードの場合)という2種類の表示に対応することができる。また、保持回路110の書き込み時の誤動作を防止することができる。
【0075】
また、上述の実施形態ではアナログ表示モードとデジタル表示モードを選択可能な表示装置について説明したが、本発明はデジタル映像信号を書き込み、保持する回路110を備え、その保持信号に応じて画像表示を行う表示装置に広く適用することができるものである。
【0076】
また、本発明の表示装置は、液晶表示装置の中でも特に、反射型液晶表示装置に適用することが好ましい。そこで、この反射型液晶表示装置のデバイス構造について図5を参照しながら説明する。
【0077】
図5に示すように、一方の絶縁性基板10上に、多結晶シリコンから成り島化された半導体層11上にゲート絶縁膜12を形成し、半導体層11の上方であってゲート絶縁膜12上にゲート電極13を形成する。
【0078】
ゲート電極13の両側に位置する下層の半導体層11には、ソース11s及びドレイン11dが形成されている。ゲート電極13及びゲート絶縁膜12上には層間絶縁膜14を堆積し、そのドレイン11dに対応した位置及びソース11sに対応した位置にコンタクトホール15が形成されており、そのコンタクトホール15を介してドレイン11dはドレイン電極16に接続されており、ソース11sは層間絶縁膜14上に設けた平坦化絶縁膜17に設けたコンタクトホール18も介して表示電極19に接続されている。
【0079】
平坦化絶縁膜17上に形成された各表示電極19はアルミニウム(Al)等の反射材料から成っている。各表示電極19及び平坦化絶縁膜17上には液晶21を配向するポリイミド等から成る配向膜20が形成されている。
【0080】
他方の絶縁性基板30上には、赤(R)、緑(G)、青(B)の各色を呈するカラーフィルタ31、ITO(Indium Tin Oxide)等の透明導電性膜から成る対向電極32、及び液晶21を配向する配向膜33が順に形成されている。カラー表示としない場合にはカラーフィルタ31は不要である。
【0081】
こうして形成された一対の絶縁性基板10,30の周辺を接着性シール材によって接着し、それによって形成された空隙に液晶21を充填して、反射型液晶表示装置が完成する。
【0082】
図中点線矢印で示すように、観察者1側から入射した外光は、対向電極基板30から順に入射し、表示電極19によって反射されて、観察者1側に出射し、表示を観察者1が観察することができる。
【0083】
このように、反射型液晶表示装置は外光を反射させて表示を観察する方式であり、透過型の液晶表示装置のように、観察者側と反対側にいわゆるバックライトを用いる必要が無いため、そのバックライトを点灯させるための電力を必要としない。従って、本発明の表示装置として、バックライト不要で低消費電力化に適した反射型液晶表示装置であることが好ましい。
【0084】
上述の実施の形態においては、1画面の全ドットスキャン期間には、対向電極電圧及び信号A及びBの電圧は印加している場合について示したが、本発明はそれに限定されるものではなく、この期間においてもこれらの各電圧を印加しなくても良い。しかしながら消費電力を低減させるためには、好ましくは印加しない方が良い。
【0085】
また、上述の実施の形態においては、デジタル表示モードにおいて、1ビットのデジタルデータ信号を入力した場合について説明したが、本発明はそれに限定されるものではなく、複数ビットのデジタルデータ信号の場合でも適用することが可能である。
【0086】
そうすることにより、多階調の表示を行うことができる。その際、入力するビット数に応じた保持回路及び信号選択回路の数にする必要がある。
【0087】
また、上述の実施の形態においては、静止画像を液晶表示パネルの一部に表示する場合を説明したが、本願はそれに限定されるものではなく、全表示画素に静止画を表示することも可能であり、本願発明の特有の効果を奏するものである。
【0088】
上述の実施の形態においては、反射型液晶表示装置の場合について説明したが、1画素内でTFT、保持回路、信号選択回路及び信号配線を除く領域に透明電極を配置することにより、透過型液晶表示装置にも用いることができる。また、透過型液晶表示装置に用いた場合にも、1画面を表示した後に、ゲートドライバ50並びにドレインドライバ60及び外付けのドライバスキャン用LSI91への電圧供給を停止することにより、その分の消費電力の低減を図ることができる。
【0089】
【発明の効果】
本発明の表示装置によれば、保持回路を構成する第1のインバータ回路のしきい値を第2のインバータ回路のしきい値より小さく設定したので、ドレイン信号線から画素選択トランジスタを通して映像信号を円滑に書き込むことができる。
【0090】
これにより、表示装置に供給される電源電圧が低い場合であっても、映像信号の誤書き込みや、書き込み速度の低下を防止できる。結果として、表示装置の低電圧化が可能になるため、低消費電力の表示装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る液晶表示装置の一表示画素を示す回路構成図である。
【図2】本発明の第2の実施形態に係る液晶表示装置の一表示画素を示す回路構成図である。
【図3】本発明の第2の実施形態に係る表示装置を液晶表示装置に応用した場合の装置全体の回路構成図である。
【図4】液晶表示装置がデジタル表示モードに選択された場合のタイミング図である。
【図5】反射射型液晶表示装置の断面図である。
【図6】従来例に係る液晶表示装置の回路構成図である。
【図7】従来例に係る液晶表示装置の他の回路構成図である。
【図8】従来例に係る液晶表示装置の問題点を示す回路構成図である。
【符号の説明】
21 液晶
40 回路選択回路
41,42 回路選択TFT
43 回路選択回路
50 ゲートドライバ
51 ゲート信号線
60 ドレインドライバ
61 ドレイン信号線
62 データ信号線
70 画素選択回路
71,72 画素選択TFT
80 表示電極
85 補助容量
88 回路選択信号線
100 液晶表示パネル
110 保持回路
120 信号選択回路
200 表示画素
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device, and more particularly to a display device suitable for use in a portable display device.
[0002]
[Prior art]
In recent years, portable display devices such as mobile TVs and mobile phones have been required as market needs. In response to such demands, research and development has been actively conducted in order to cope with the reduction in size, weight, and power consumption of display devices.
[0003]
FIG. 6 shows a circuit configuration diagram of one display pixel of a liquid crystal display device according to a conventional example. A gate signal line 51 and a drain signal line 61 are formed so as to intersect each other on an insulating substrate (not shown), and a pixel selection thin film transistor 72 connected to both signal lines 51 and 61 is provided in the vicinity of the intersection. It has been. Hereinafter, the thin film transistor is abbreviated as TFT. The source 11 s of the pixel selection TFT 72 is connected to the display electrode 80 of the liquid crystal 21.
[0004]
Further, an auxiliary capacitor 85 for holding the voltage of the display electrode 80 for one field period is provided. One terminal 86 of the auxiliary capacitor 85 is connected to the source 11 s of the pixel selection TFT 72, and the other electrode 87 is connected to the other electrode 87. A common potential is applied to each display pixel.
[0005]
Here, when a scanning signal (H level) is applied to the gate signal line 51, the pixel selection TFT 72 is turned on, and an analog video signal is transmitted from the drain signal line 61 to the display electrode 80 and also to the auxiliary capacitor 85. Retained. A video signal voltage applied to the display electrode 80 is applied to the liquid crystal 21, and the liquid crystal 21 is aligned according to the voltage, whereby a liquid crystal display can be obtained.
[0006]
Therefore, liquid crystal display can be performed regardless of a moving image or a still image. When a still image is displayed on such a liquid crystal display device, for example, an image of a dry cell is displayed as a battery remaining amount display for driving the mobile phone on a part of the liquid crystal display unit of the mobile phone.
[0007]
However, in the liquid crystal display device having the above-described configuration, even when a still image is displayed, the pixel selection TFT 72 is turned on by a scanning signal to display a video signal as in the case of displaying a moving image. There was a need to rewrite the pixels.
[0008]
For this reason, driver circuits for generating drive signals such as scanning signals and video signals, and external LSIs for generating various signals for controlling the operation timing of the driver circuits always operate, and thus always consume large power. It was. For this reason, a mobile phone or the like having only a limited power source has a drawback that the usable time is shortened.
[0009]
On the other hand, a liquid crystal display device having a static memory in each display pixel is disclosed in Japanese Patent Laid-Open No. 8-194205. Describing a part of the publication, this liquid crystal display device, as shown in FIG. 7, retains a digital video signal in a memory in which two-stage inverters INV1 and INV2 are positively fed back, that is, a static memory. By using it as a circuit, power consumption is reduced.
[0010]
Here, according to the binary digital video signal held in the static memory, the switch element 24 controls the resistance value between the reference line Vref and the display electrode 80 and adjusts the bias state of the liquid crystal 21. . On the other hand, an AC signal Vcom is input to the common electrode. Ideally, this apparatus does not require a refresh to the memory if there is no change in the display image as in a still image.
[0011]
[Problems to be solved by the invention]
As described above, a liquid crystal display device provided with a holding circuit (static memory) for holding a digital video signal is suitable for displaying a low gradation still image and reducing power consumption.
[0012]
However, the liquid crystal display device having the above-described configuration has the following problems. This problem will be described with reference to FIG. Now, it is assumed that the source 11s of the pixel selection TFT 72 is at the “L (low)” level and the “H (high)” level is held at the output node of the inverter INV1.
[0013]
In this holding state, when “H” is output from the external circuit to the drain signal line 61 and “H” is written to the static memory, the N-channel TFT of the inverter INV2 is turned on. As indicated by a broken line in a), a current flows through the path of the drain signal line 61 → the pixel selection TFT 72 → the N-channel TFT. That is, the “H” level and the “L” level are pulled, and there is a possibility that erroneous writing occurs due to the decrease in “H”. In order to normally write “H” data, the condition that the potential of the source 11s of the pixel selection TFT 72 is higher than the threshold voltage of the inverter INV1 must be satisfied. This condition may not be satisfied because the source 11s of the pixel selection TFT 72 is lowered.
[0014]
The same problem occurs when the “L” level is held at the output node of INV1 (see FIG. 8B). In this holding state, when “L” is output from the external circuit to the drain signal line 61 and “L” is written to the static memory, the P-channel TFT of the inverter INV2 is turned on. As shown in FIG. 5, current flows through a path of P-channel TFT → pixel selection TFT 72 → drain signal line 61. In order to normally write “L” data, the condition that the potential of the source 11s of the pixel selection TFT 72 is lower than the threshold voltage of the inverter INV1 must be satisfied. If the source 11s of the pixel selection TFT 72 rises, this condition may not be satisfied.
[0015]
However, conventionally, the sizes L and W (L is the channel length and W is the channel length) of the P-channel TFT and the N-channel TFT constituting the first and second inverter circuits of the holding circuit are designed to be the same (for example, , L / W = 12/2), the threshold values of the first and second inverter circuits were the same.
[0016]
For this reason, when video signal data is written to the holding circuit 110 under a low power supply voltage VDD, if a device such as a P-channel TFT whose characteristics such as the threshold value Vth and the on-current Ion vary is used, the above-described write conditions are satisfied. It was not satisfied, writing could not be performed, and the writing time was long.
[0017]
Accordingly, the present invention has been made in view of the above-described problems of the prior art, and an object thereof is to enable smooth writing to a holding circuit provided in a display pixel and holding video signal data. To do.
[0018]
[Means for Solving the Problems]
Among the inventions disclosed in the present application, main ones are as follows.
[0019]
A display device according to the present invention includes a plurality of gate signal lines arranged in one direction on a substrate, a plurality of drain signal lines arranged in a direction crossing the gate line, and a display pixel by a scanning signal from the gate signal line. And a holding circuit that is arranged in the display pixel and holds a video signal input from the drain signal line through the pixel selection transistor, and displays according to the video signal held in the holding circuit. The holding circuit includes a first inverter circuit to which the video signal from the drain signal line is input, and a second inverter circuit that positively feeds back the output of the first inverter circuit to the input. The threshold value VT1 of the first inverter circuit is set smaller than the threshold value VT2 of the second inverter circuit.
[0020]
Considering the case where “H” level is held at the output node of the first inverter circuit and “H” is written from the drain signal line to the holding circuit, as described above, “L” level pulling occurs and the input potential of the first inverter circuit is lowered. According to the present invention, the threshold value VT1 of the first inverter circuit is equal to the threshold value of the second inverter circuit 2. Since it is set lower than VT2, the holding loop of the holding circuit is formed quickly, and video signal data can be written at high speed and reliably.
[0021]
The preferred embodiments of the present invention are as follows.
[0022]
(A) The first and second inverter circuits are CMOS inverter circuits, and the L / W (L is the channel length and W is the channel width) of the P-channel transistor of the first inverter circuit is the second inverter. It was made larger than L / W (L is the channel length, W is the channel width) of the P-channel transistor of the circuit.
[0023]
(B) The first and second inverter circuits are CMOS inverter circuits, and the L / W (L is the channel length and W is the channel width) of the N-channel transistor of the first inverter circuit is the second inverter. It was made smaller than L / W (L is the channel length and W is the channel width) of the N-channel transistor of the circuit.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
A display device according to a first embodiment of the present invention will be described with reference to the circuit configuration diagram of FIG. This embodiment corresponds to a case where it is applied to a liquid crystal display device.
[0025]
A gate signal line 51 and a drain signal line 61 are formed on an insulating substrate (not shown) so as to intersect with each other, and a pixel selection thin film TFT 72 connected to both signal lines 51 and 61 is provided in the vicinity of the intersection. It has been.
[0026]
The holding circuit 110 includes first and second inverter circuits INV1 and INV2 that constitute a positive feedback loop. The source 11s of the pixel selection TFT 72 is connected to the input of the first inverter circuit INV1, and the output thereof is input to the second inverter circuit INV2. The output of the second inverter circuit INV2 is connected to the input of the first inverter circuit INV1.
[0027]
The first inverter circuit INV1 is a CMOS type inverter circuit, and is composed of a P-channel type TFT QP1 and an N-channel type TFT QN1 connected in series between the power supply voltage VDD and the ground voltage VSS. Similarly, the second inverter circuit INV2 is a CMOS inverter circuit, and includes a P-channel TFT QP2 and an N-channel TFT QN2 connected in series between the power supply voltage VDD and the ground voltage VSS.
[0028]
According to the present embodiment, the following configuration is adopted to enable smooth writing to the holding circuit 110 that holds the digital video signal.
[0029]
In the first configuration, the threshold value VT1 of the first inverter circuit INV1 is set smaller than the threshold value VT2 of the second inverter circuit INV2. In order to set such a threshold value, L / W (for example, L / W = 12 μm / 2 μm) of the P-channel TFT QP1 of the first inverter circuit INV1 is used as the P-channel TFT QP2 of the second inverter circuit INV2. L / W (for example, L / W = 10 μm / 2 μm). Further, L / W (for example, L / W = 10 μm / 5 μm) of the N-channel TFT QN1 of the first inverter circuit INV1 is L / W (for example, L / W of the N-channel TFT QN2 of the second inverter circuit INV2). = 12 μm / 2 μm).
[0030]
Considering the case where “H” level is held at the output node of the first inverter circuit INV1 and “H” is written from the drain signal line 61 to the holding circuit 110, as described above, “H”. ”Level and“ L ”level are pulled, and the input potential of the first inverter circuit INV1 is lowered. However, since the threshold value VT1 of the first inverter circuit INV1 is set low, the holding circuit 110 Even if the supplied power supply voltage VDD is low, it is easy to satisfy the write condition that the input potential is higher than VT1.
[0031]
As a result, the output of the first inverter circuit INV1 is quickly inverted from “H” to “L”. Further, since the threshold value VT2 of the second inverter circuit INV2 is set to be relatively high, the second inverter circuit INV2 receives the inversion of the output of the first inverter circuit INV1 from “H” to “L”. The output of the inverter circuit INV2 is easily inverted from “L” to “H”. In this way, a new holding loop of the holding circuit 110 is formed promptly, so that video signal data can be written at high speed and reliably.
[0032]
When the pixel selection TFT 72 is an N-channel type, a voltage loss corresponding to the threshold value Vtn of the pixel selection TFT 72 occurs when writing a digital video signal of “H” from the drain signal line 61, so that the writing condition becomes severe. The above-described configuration is particularly effective. On the other hand, when the “L” level is held at the output node of the first inverter circuit INV1, and “L” is written from the drain signal line 61 to the holding circuit 110, such a voltage loss occurs. Does not occur. Therefore, no adverse effect occurs when the threshold value VT1 of the first inverter circuit INV1 is set low.
[0033]
In the second configuration, the output resistance of the second inverter circuit INV2 is set to be larger than the ON resistance of the pixel selection TFT 72, and the first inverter circuit according to the video signal data from the drain signal line 61 as will be described later. INV1 is configured to be capable of inverting operation.
[0034]
Specifically, the on-resistance of the N-channel TFT QN2 of the second inverter circuit INV2 is set larger than the on-resistance of the pixel selection TFT 72. For such on-resistance setting, for example, the L / W of the N-channel TFT QN2 (L is the channel length and W is the channel width) may be made larger than the L / W of the pixel selection TFT 72.
[0035]
When the “H” level is held at the output node of the first inverter circuit and the “H” level digital video signal is input from the drain signal line, the current path from the drain signal line 61 to the N-channel TFT QN2 However, according to such a configuration, the input potential of the first inverter circuit INV1 is turned on so that the potential of the source 11s of the pixel selection TFT 72 is equal to or higher than the threshold voltage of the first inverter circuit INV1. Since the resistance is set, the digital video signal is accurately written and held.
[0036]
Similarly, the on-resistance of the P-channel TFT QP2 of the second inverter circuit INV2 is set larger than the on-resistance of the pixel selection TFT 72. In order to set such on-resistance, for example, the L / W of the P-channel TFT QP2 (L is the channel length and W is the channel width) may be set larger than the L / W of the pixel selection TFT 72.
[0037]
When the “L” level is held at the output node of the first inverter circuit INV1, and the “L” level digital video signal is input from the drain signal line 61, the P-channel TFT QP2 of the second inverter circuit INV2 is input. In this configuration, the potential of the source 11s of the pixel selection TFT 72, which is the input potential of the first inverter circuit INV1, is the threshold value of the first inverter circuit INV1. Since the on-resistance is set so as to be equal to or lower than the voltage, the video signal is accurately written and held.
[0038]
The binary digital video signal held in the holding circuit 110 is applied to the gates of the signal selection TFTs 121 and 122 of the signal selection circuit 120 as complementary output signals D and * D. The signal selection circuit 120 selects either the signal A or the signal B in accordance with the output signals D and * D and applies it to the display electrode of the liquid crystal 21. The signal selection TFTs 121 and 122 are N-channel TFTs.
[0039]
Next, the operation of the apparatus configured as described above will be described. The scanning signal G from the gate signal line 51 rises to “H”, and the pixel selection TFT 72 is turned on. Then, the digital video signal from the drain signal line 61 is written into the holding circuit 110 via the pixel selection TFT 72. Here, even when level pulling occurs when switching the digital video signal from the drain signal line 61, the above-described configuration prevents erroneous writing.
[0040]
Next, a display device according to a second embodiment of the present invention will be described with reference to FIGS. This embodiment corresponds to a case where it is applied to a liquid crystal display device. FIG. 2 is a circuit diagram showing a configuration of one display pixel 200, and FIG. 3 is an overall circuit diagram of a display device including the display pixel 200. This display device selects an analog display mode for performing display (full-color moving image) according to an analog video signal and a digital display mode for performing display (still image) according to a digital video signal held by the holding circuit 110. It is a possible liquid crystal display device.
[0041]
On the insulating substrate 10 (not shown), a plurality of gate signal lines 51 connected to a gate driver 50 that supplies a scanning signal are arranged in one direction, and a plurality of gate signal lines 51 intersect with these gate signal lines 51. A drain signal line 61 is arranged.
[0042]
Sampling transistors SP1, SP2,..., SPn are turned on to the drain signal line 61 in accordance with the timing of the sampling pulse output from the drain driver 60, and the data signal (analog video signal or digital video signal) of the data signal line 62 is turned on. ) Is supplied.
[0043]
The liquid crystal display panel 100 is configured by a plurality of display pixels 200 which are selected by a scanning signal from the gate signal line 51 and are supplied with a data signal from the drain signal line 61 arranged in a matrix.
[0044]
Hereinafter, a detailed configuration of the display pixel 200 will be described. In the vicinity of the intersection of the gate signal line 51 and the drain signal line 61, a circuit selection circuit 40 including a P-channel TFT 41 and an N-channel type 42 is provided. Both drains of the TFTs 41 and 42 are connected to the drain signal line 61, and both gates thereof are connected to the circuit selection signal line 88. One of the TFTs 41 and 42 is turned on in response to a selection signal from the circuit selection signal line 88. Further, as will be described later, a circuit selection circuit 43 is provided in a pair with the circuit selection circuit 40.
[0045]
As a result, it is possible to select and switch between an analog display mode (corresponding to a full-color moving image) and a digital display mode (corresponding to low power consumption and still images) described later. In addition, a pixel selection circuit 70 including an N-channel TFT 71 and an N-channel TFT 72 is disposed adjacent to the circuit selection circuit 40. The pixel selection TFTs 71 and 72 are connected in series with the circuit selection TFTs 41 and 42 of the circuit selection circuit 40, respectively, and a gate signal line 51 is connected to both gates thereof. The TFTs 71 and 72 are configured such that both are turned on simultaneously in accordance with the scanning signal from the gate signal line 51.
[0046]
In addition, an auxiliary capacitor 85 for holding an analog video signal is provided. One electrode 86 of the auxiliary capacitor 85 is connected to the source 71 s of the TFT 71. The other electrode 87 is connected to a common auxiliary capacitance line SCL and supplied with a bias voltage Vsc. When the gate of the TFT 70 is opened and an analog video signal is applied to the liquid crystal 21, the signal must be held for one field period. However, with only the liquid crystal 21, the voltage of the signal gradually decreases with time. If it does so, it will appear as display unevenness and a good display cannot be obtained. Therefore, an auxiliary capacitor 85 is provided to hold the voltage for one field period.
[0047]
A P-channel TFT 44 of the circuit selection circuit 43 is provided between the auxiliary capacitor 85 and the liquid crystal 21, and is configured to be turned on / off simultaneously with the TFT 41 of the circuit selection circuit 43. A holding circuit 110 and a signal selection circuit 120 are provided between the TFT 72 of the pixel selection circuit 70 and the display electrode 80 of the liquid crystal 21.
[0048]
As shown in FIG. 2, the holding circuit 110 includes first and second inverter circuits INV1 and INV2 constituting a positive feedback loop. The source 11s of the pixel selection TFT 72 is connected to the input of the first inverter circuit INV1, and the output thereof is input to the second inverter circuit INV2. The output of the second inverter circuit INV2 is connected to the input of the first inverter circuit INV1.
[0049]
In the digital display mode, when the potential of the circuit selection signal line 88 becomes “H” and the scanning signal of the gate signal line 51 becomes “H”, the holding circuit 110 becomes writable.
[0050]
In order to enable smooth writing to the holding circuit 110 that holds the digital video signal, the following configuration similar to that of the first embodiment is employed. In the first configuration, the threshold value VT1 of the first inverter circuit INV1 is set smaller than the threshold value VT2 of the second inverter circuit INV2. Since the detailed configuration is the same as that of the first embodiment, the description thereof is omitted.
[0051]
In the second configuration, the output resistance of the second inverter circuit INV2 is set to be larger than the ON resistance of the pixel selection TFT 72, and the first inverter according to the digital video signal from the drain signal line 61 as will be described later. The circuit INV1 is configured to be capable of inverting operation.
[0052]
Specifically, the on-resistance of the N-channel TFT QN2 of the second inverter circuit INV2 is set larger than the combined on-resistance of the pixel selection TFT 72 and the circuit selection TFT. In order to set such on-resistance, for example, the L / W of the N-channel TFT QN2 (L is the channel length, W is the channel width) is the L / W of the pixel selection TFT 72 and the L / W of the circuit selection TFT 42. It may be larger than the sum of.
[0053]
When the “H” level is held at the output node of the first inverter circuit and the “H” level digital video signal is input from the drain signal line, the pixel selection TFT 72 and the circuit selection TFT 42 are supplied from the drain signal line 61. A current path to the N-channel TFT QN2 is generated via the circuit, but with this configuration, the input potential of the first inverter circuit INV1 is equal to or higher than the threshold voltage of the first inverter circuit INV1. Since the on-resistance is set, the digital video signal is accurately written and held.
[0054]
Similarly, the on-resistance of the P-channel TFT QP2 of the second inverter circuit INV2 is set larger than the combined on-resistance of the pixel selection TFT 72 and the circuit selection TFT. For such on-resistance setting, for example, the L / W of the P-channel TFT QP2 (L is the channel length and W is the channel width) is the L / W of the pixel selection TFT 72 and the L / W of the circuit selection TFT 42. Just make it bigger.
[0055]
When the “L” level is held at the output node of the first inverter circuit INV1, and the “L” level digital video signal is input from the drain signal line 61, the P-channel TFT of the second inverter circuit INV2 Then, a current path to the drain signal line is generated via the pixel selection TFT 72 and the circuit selection TFT 42. According to such a configuration, the input potential of the first inverter circuit INV1 is set to the first inverter circuit INV1. Since the on-resistance is set so as to be lower than the threshold voltage, the video signal is accurately written and held.
[0056]
The signal selection circuit 120 is a circuit that selects a signal according to the digital video signal held in the holding circuit 110, and includes two N-channel TFTs 121 and 122. Since complementary output signals from the holding circuit 110 are applied to the gates of the TFTs 121 and 122, the TFTs 121 and 122 are turned on and off in a complementary manner.
[0057]
Here, when the TFT 122 is turned on, the AC drive signal (signal B) is selected, and when the TFT 121 is turned on, the counter electrode signal VCOM (signal A) is selected, and a voltage is applied to the liquid crystal 21 via the TFT 45 of the circuit selection circuit 43. It is supplied to the display electrode 80 to be applied.
[0058]
Next, a peripheral circuit of the display pixel 200 will be described. A driver scan LSI 91 is provided on an external circuit substrate 90 which is a separate substrate from the insulating substrate 10 of the display pixel 200. A vertical start signal STV is input to the gate driver 50 from the driver scan LSI 91 of the external circuit board 90, and a horizontal start signal STH is input to the drain driver 60. A video signal is input to the data line 62.
[0059]
Next, a method for driving the display device having the above-described configuration will be described with reference to FIGS. FIG. 4 is a timing chart when the liquid crystal display device is selected in the digital display mode.
(1) Analog display mode
When the analog display mode is selected according to the mode switching signal MD, an analog video signal is set to be output to the data signal line 62, and the circuit selection signal line 88 is set to “L”. The TFTs 41 and 44 of 40 and 43 are turned on.
[0060]
Further, the sampling transistor SP is turned on according to the sampling signal based on the horizontal start signal STH, and the analog video signal of the data signal line 62 is supplied to the drain signal line 61.
[0061]
A scanning signal is supplied to the gate signal line 51 based on the vertical start signal STV. When the TFT 71 is turned on according to the scanning signal, the analog video signal Sig is transmitted from the drain signal line 61 to the display electrode 80 and held in the auxiliary capacitor 85. A video signal voltage applied to the display electrode 80 is applied to the liquid crystal 21, and the liquid crystal 21 is aligned according to the voltage, whereby a liquid crystal display can be obtained.
[0062]
This analog display mode is suitable for displaying a full-color moving image. However, the LSI 91 and the drivers 50 and 60 of the external circuit board 90 are constantly consuming power to drive them.
(2) Digital display mode
When the digital display mode is selected in accordance with the mode switching signal MD, the digital video signal is set to be output to the data signal line 62, and the potential of the circuit selection signal line 88 becomes “H” and held. The circuit 110 becomes operable. Further, the TFTs 41 and 44 of the circuit selection circuits 40 and 43 are turned off, and the TFTs 42 and 45 are turned on.
[0063]
Further, start signals STV and STH are input from the driver scan LSI 91 of the external circuit board 90 to the gate driver 50 and the drain driver 60, respectively. In response to this, sampling signals are sequentially generated, and the sampling transistors SP1, SP2,..., SPn are sequentially turned on in accordance with the respective sampling signals to sample the digital video signal Sig and supply it to each drain signal line 61.
[0064]
Here, the first row, that is, the gate signal line 51 to which the scanning signal G1 is applied will be described. First, the TFTs of the display pixels P11, P12,... P1n connected to the gate signal line 51 by the scanning signal G1 are turned on for one horizontal scanning period.
[0065]
When attention is paid to the display pixel P11 in the first row and first column, the digital video signal S11 sampled by the sampling signal SP1 is inputted to the drain signal line 61. Then, since the scanning signal G 1 becomes “H” and the TFT 70 is turned on, the drain signal D 1 is written in the holding circuit 110.
[0066]
At the time of writing, level pulling occurs when data is rewritten, but according to the configuration described above, erroneous writing is prevented.
[0067]
The signal held by the holding circuit 110 is input to the signal selection circuit 120, the signal selection circuit 120 selects the signal A or the signal B, the selected signal is applied to the display electrode 80, and the voltage Is applied to the liquid crystal 21. By scanning from the gate signal line 51 to the gate signal line 51 in the last row in this way, writing for one screen (one field period) is completed.
[0068]
Thereafter, display based on the data held in the holding circuit 110 (display of a still image) is performed. In the digital display mode, voltage supply to the gate driver 50, the drain driver 60, and the external driver scan LSI 91 is stopped to stop driving them. The holding circuit 110 is always driven by supplying the voltages VDD and VSS, the counter electrode voltage is supplied to the counter electrode 32, and the signals A and B are supplied to the signal selection circuit 120.
[0069]
That is, VDD and VSS for driving the holding circuit are supplied to the holding circuit 110, the counter electrode voltage VCOM (signal A) is applied to the counter electrode, and the liquid crystal display panel 100 is normally white (NW). For the signal A, a voltage having the same potential as that of the counter electrode 32 is applied to the signal A, and an AC voltage (for example, 60 Hz) for driving the liquid crystal is only applied to the signal B. By doing so, one screen can be held and displayed as a still image. In addition, no voltage is applied to the other gate driver 50, drain driver 60, and external LSI 91.
[0070]
At this time, when “H (high)” is input to the drain signal line 61 as a digital video signal to the holding circuit 110, “L” is input to the first TFT 121 in the signal selection circuit 120. Therefore, the first TFT 121 is turned off, and “H” is input to the other second TFT 122, so that the second TFT 122 is turned on.
[0071]
Then, the signal B is selected and the voltage of the signal B is applied to the liquid crystal. That is, since the alternating voltage of signal B is applied and the liquid crystal rises by an electric field, the display can be observed as a black display on the NW display panel.
[0072]
When “L” is input to the drain signal line 61 as a digital video signal to the holding circuit 110, “H” is input to the first TFT 121 in the signal selection circuit 120. Is turned on, and “L” is input to the other second TFT 122, so that the second TFT 122 is turned off. Then, the signal A is selected and the voltage of the signal A is applied to the liquid crystal. That is, since the same voltage as that applied to the counter electrode 32 is applied, no electric field is generated and the liquid crystal does not stand up.
[0073]
In this way, it is possible to display a still image by writing one screen and holding it, but in this case, the driving of each driver 50, 60 and LSI 91 is stopped, so that the power consumption is reduced accordingly. Can do.
[0074]
As described above, according to the embodiment of the present invention, two types of display, that is, full-color moving image display (in the case of the analog display mode) and digital gradation display (in the case of the digital display mode) are performed on one liquid crystal display panel 100. Can correspond to the display. Further, malfunction during writing of the holding circuit 110 can be prevented.
[0075]
In the above-described embodiment, the display device capable of selecting the analog display mode and the digital display mode has been described. However, the present invention includes a circuit 110 that writes and holds a digital video signal, and displays an image according to the held signal. The present invention can be widely applied to display devices.
[0076]
Further, the display device of the present invention is preferably applied to a reflective liquid crystal display device among liquid crystal display devices. The device structure of this reflective liquid crystal display device will be described with reference to FIG.
[0077]
As shown in FIG. 5, on one insulating substrate 10, a gate insulating film 12 is formed on a semiconductor layer 11 made of polycrystalline silicon and formed into an island, and above the semiconductor layer 11, the gate insulating film 12 is formed. A gate electrode 13 is formed thereon.
[0078]
A source 11 s and a drain 11 d are formed in the lower semiconductor layer 11 located on both sides of the gate electrode 13. An interlayer insulating film 14 is deposited on the gate electrode 13 and the gate insulating film 12, and a contact hole 15 is formed at a position corresponding to the drain 11d and a position corresponding to the source 11s. The drain 11 d is connected to the drain electrode 16, and the source 11 s is connected to the display electrode 19 through a contact hole 18 provided in the planarization insulating film 17 provided on the interlayer insulating film 14.
[0079]
Each display electrode 19 formed on the planarization insulating film 17 is made of a reflective material such as aluminum (Al). An alignment film 20 made of polyimide or the like for aligning the liquid crystal 21 is formed on each display electrode 19 and the planarization insulating film 17.
[0080]
On the other insulating substrate 30, a color filter 31 exhibiting each color of red (R), green (G), and blue (B), a counter electrode 32 made of a transparent conductive film such as ITO (Indium Tin Oxide), And the alignment film 33 which orientates the liquid crystal 21 is formed in order. When color display is not used, the color filter 31 is not necessary.
[0081]
The periphery of the pair of insulating substrates 10 and 30 thus formed is adhered with an adhesive sealing material, and the liquid crystal 21 is filled in the gap formed thereby, thereby completing the reflective liquid crystal display device.
[0082]
As indicated by the dotted arrows in the figure, the external light incident from the viewer 1 side enters from the counter electrode substrate 30 in order, is reflected by the display electrode 19, is emitted to the viewer 1 side, and the display is viewed by the viewer 1. Can be observed.
[0083]
Thus, the reflective liquid crystal display device is a method of observing the display by reflecting external light, and unlike the transmissive liquid crystal display device, it is not necessary to use a so-called backlight on the side opposite to the viewer side. Does not require power to turn on its backlight. Therefore, the display device of the present invention is preferably a reflective liquid crystal display device that does not require a backlight and is suitable for low power consumption.
[0084]
In the above-described embodiment, the case where the counter electrode voltage and the voltages of the signals A and B are applied during the entire dot scan period of one screen has been described, but the present invention is not limited thereto. It is not necessary to apply these voltages during this period. However, in order to reduce power consumption, it is preferable not to apply.
[0085]
In the above-described embodiment, the case where a 1-bit digital data signal is input in the digital display mode has been described. However, the present invention is not limited thereto, and even in the case of a multi-bit digital data signal. It is possible to apply.
[0086]
By doing so, multi-gradation display can be performed. At that time, it is necessary to set the number of holding circuits and signal selection circuits according to the number of input bits.
[0087]
In the above-described embodiment, the case where a still image is displayed on a part of a liquid crystal display panel has been described. However, the present application is not limited thereto, and a still image can be displayed on all display pixels. Thus, the present invention has a characteristic effect of the present invention.
[0088]
In the above-described embodiment, the case of the reflective liquid crystal display device has been described. However, by disposing a transparent electrode in a region excluding the TFT, the holding circuit, the signal selection circuit, and the signal wiring in one pixel, the transmissive liquid crystal It can also be used for a display device. Also, when used in a transmissive liquid crystal display device, after displaying one screen, the voltage supply to the gate driver 50, the drain driver 60, and the external driver scan LSI 91 is stopped, thereby consuming the corresponding amount. Electric power can be reduced.
[0089]
【The invention's effect】
According to the display device of the present invention, since the threshold value of the first inverter circuit constituting the holding circuit is set to be smaller than the threshold value of the second inverter circuit, the video signal is transmitted from the drain signal line through the pixel selection transistor. You can write smoothly.
[0090]
Thereby, even when the power supply voltage supplied to the display device is low, it is possible to prevent erroneous writing of a video signal and a decrease in writing speed. As a result, the voltage of the display device can be reduced, so that a display device with low power consumption can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing one display pixel of a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is a circuit configuration diagram showing one display pixel of a liquid crystal display device according to a second embodiment of the present invention.
FIG. 3 is a circuit configuration diagram of the entire device when a display device according to a second embodiment of the present invention is applied to a liquid crystal display device.
FIG. 4 is a timing chart when the liquid crystal display device is selected in a digital display mode.
FIG. 5 is a cross-sectional view of a reflective liquid crystal display device.
FIG. 6 is a circuit configuration diagram of a liquid crystal display device according to a conventional example.
FIG. 7 is another circuit configuration diagram of a liquid crystal display device according to a conventional example.
FIG. 8 is a circuit configuration diagram showing a problem of a liquid crystal display device according to a conventional example.
[Explanation of symbols]
21 liquid crystal
40 Circuit selection circuit
41, 42 Circuit selection TFT
43 Circuit selection circuit
50 Gate driver
51 Gate signal line
60 Drain driver
61 Drain signal line
62 Data signal line
70 pixel selection circuit
71,72 pixel selection TFT
80 display electrode
85 Auxiliary capacity
88 Circuit selection signal line
100 LCD panel
110 holding circuit
120 signal selection circuit
200 display pixels

Claims (7)

基板上の一方向に配置された複数のゲート信号線と、前記ゲート線と交差する方向に配置された複数のドレイン信号線と、前記ゲート信号線からの走査信号により表示画素を選択する画素選択トランジスタと、前記表示画素内に配置され、前記画素選択トランジスタを通して前記ドレイン信号線から入力される映像信号を保持する保持回路とを備え、前記保持回路に保持された映像信号に応じて表示を行う表示装置であって、
前記保持回路は前記ドレイン信号線からの映像信号が入力される第1のインバータ回路と、該第1のインバータ回路の出力を入力に正帰還する第2のインバータ回路と、から成り、前記第1のインバータ回路のしきい値を前記第2のインバータ回路のしきい値より小さく設定したことを特徴とする表示装置。
Pixel selection for selecting a display pixel by a plurality of gate signal lines arranged in one direction on the substrate, a plurality of drain signal lines arranged in a direction crossing the gate line, and a scanning signal from the gate signal line A transistor and a holding circuit which is disposed in the display pixel and holds a video signal input from the drain signal line through the pixel selection transistor, and performs display according to the video signal held in the holding circuit; A display device,
The holding circuit includes a first inverter circuit to which a video signal from the drain signal line is input, and a second inverter circuit that positively feeds back the output of the first inverter circuit to the input. A display device, wherein a threshold value of the inverter circuit is set smaller than a threshold value of the second inverter circuit.
前記第1及び第2のインバータ回路はCMOS型インバータ回路であって、前記第1のインバータ回路のPチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)を前記第2のインバータ回路のPチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)より大きくしたことを特徴とする請求項1に記載の表示装置。The first and second inverter circuits are CMOS type inverter circuits, and L / W (L is a channel length, W is a channel width) of a P-channel transistor of the first inverter circuit is the second inverter circuit. 2. The display device according to claim 1, wherein the display device is larger than L / W (L is a channel length and W is a channel width) of the P-channel transistor. 前記第1及び第2のインバータ回路はCMOS型インバータ回路であって、前記第1のインバータ回路のNチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)を前記第2のインバータ回路のNチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)より小さくしたことを特徴とする請求項2に記載の表示装置。The first and second inverter circuits are CMOS inverter circuits, and L / W (L is a channel length, W is a channel width) of an N-channel transistor of the first inverter circuit is the second inverter circuit. 3. The display device according to claim 2, wherein the display device is smaller than L / W (L is a channel length and W is a channel width) of the N-channel transistor. 前記画素選択トランジスタはNチャネル型トランジスタであることを特徴とする請求項3に記載の表示装置。The display device according to claim 3, wherein the pixel selection transistor is an N-channel transistor. 基板上の一方向に配置された複数のゲート信号線と、前記ゲート線と交差する方向に配置された複数のドレイン信号線と、前記ゲート信号線からの走査信号により表示画素を選択する画素選択トランジスタと、
前記表示画素内に配置された表示電極と、
前記表示画素毎に配置され、前記ドレイン信号線から入力される映像信号を表示電極に逐次供給する第1の表示回路と、
前記表示画素に対応して配置され、前記画素選択トランジスタを通してドレイン信号線から入力される映像信号を保持する保持回路を有し、該保持回路が保持した信号に応じた電圧信号を前記表示電極に供給する第2の表示回路と、
前記画素選択トランジスタと縦列に接続され、回路選択信号に応じて前記第1及び第2の表示回路のいずれかを選択する回路選択トランジスタと、を備え、
さらに前記保持回路は前記ドレイン信号線からの映像信号が入力される第1のインバータ回路と、該第1のインバータ回路の出力を入力に正帰還する第2のインバータ回路とを有し、前記第1のインバータ回路のしきい値を前記第2のインバータ回路のしきい値より小さく設定したことを特徴とする表示回路。
Pixel selection for selecting a display pixel by a plurality of gate signal lines arranged in one direction on the substrate, a plurality of drain signal lines arranged in a direction crossing the gate line, and a scanning signal from the gate signal line A transistor,
A display electrode disposed in the display pixel;
A first display circuit that is arranged for each display pixel and sequentially supplies a video signal input from the drain signal line to a display electrode;
A holding circuit which is arranged corresponding to the display pixel and holds a video signal input from a drain signal line through the pixel selection transistor; and a voltage signal corresponding to the signal held by the holding circuit is applied to the display electrode A second display circuit to be supplied;
A circuit selection transistor connected in a column with the pixel selection transistor and selecting either the first display circuit or the second display circuit in response to a circuit selection signal;
The holding circuit further includes a first inverter circuit to which a video signal from the drain signal line is input, and a second inverter circuit that positively feeds back the output of the first inverter circuit to the input. A display circuit, wherein a threshold value of one inverter circuit is set smaller than a threshold value of the second inverter circuit.
前記第1及び第2のインバータ回路はCMOS型インバータ回路であって、前記第1のインバータ回路のPチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)を前記第2のインバータ回路のPチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)より大きくしたことを特徴とする請求項5に記載の表示装置。The first and second inverter circuits are CMOS type inverter circuits, and L / W (L is a channel length, W is a channel width) of a P-channel transistor of the first inverter circuit is the second inverter circuit. 6. The display device according to claim 5, wherein the display device is larger than L / W (L is a channel length and W is a channel width) of the P-channel transistor. 前記第1及び第2のインバータ回路はCMOS型インバータ回路であって、前記第1のインバータ回路のNチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)を前記第2のインバータ回路のNチャネルトランジスタのL/W(Lはチャネル長、Wはチャネル幅)より小さくしたことを特徴とする請求項6に記載の表示装置。The first and second inverter circuits are CMOS inverter circuits, and L / W (L is a channel length, W is a channel width) of an N-channel transistor of the first inverter circuit is the second inverter circuit. 7. The display device according to claim 6, wherein the display device is smaller than L / W (L is a channel length and W is a channel width) of the N-channel transistor.
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